JPH0824176B2 - 半導体装置 - Google Patents

Description

【発明の詳細な説明】 【０００１】 【産業上の利用分野】本発明は、ＣＭＯＳ（相補型ＭＯ
Ｓ）半導体を用いたゲート・アレイにおいて、基板上に
マトリクス状に配置される基本セルの構造に関するもの
である。 【０００２】 【従来の技術】従来この種の装置は、図８に示すごと
く、２のＰ型ソースドレイン領域、および、５のＮ型ソ
ースドレイン領域に３のポリシリコン領域が横切る形と
なった基本セルを、半導体基板状にマトリクス状に配置
していた。この場合、１０はＮ型のチャンネルストッパ
ー領域、１１はＰ型のチャンネルストッパー領域、１６
はＰウエルである。７，７ａ，７ｂは、１層目の金属配
線であり、６は、金属配線と、ポリシリコンおよびＰ
型、Ｎ型のソースドレイン領域とを結びつけるコンタク
トである。 【０００３】図８の金属配線で、７ａはプラス側の電源
ライン、７ｂはマイナス側の電源ラインである。中央の
Ｐ型トランジスタは直列に、Ｎ型トランジスタは並列
に、金属配線によって結びつけられている。 【０００４】図４は、図８と等価なトランジスタ回路図
である。この図からわかるように、図８は、２入力ＮＯ
Ｒゲートを構成するように配線が行なわれたものであ
る。 【０００５】図８において、基本セルの上辺および下辺
に横方向に走るポリシリコン３は、セル内を横切って信
号を通過させるための信号線である。この信号線は、例
えば、図５に示すセルＡからの端子５０１と、セルＢか
らの端子５０２とを結ぶ場合に、その間に配置されたセ
ルＢを横切るような使用方法に用いられる。従来技術
は、以上のような基本セルの構造が一般的であったため
に、以下のような問題点を有している。 【０００６】 図８の横方向に対して電気信号が通る
場合、ポリシリコンの抵抗、および、ポリシリコンとＰ
型またはＮ型のソース・ドレインとの容量によって、電
気信号の伝播遅延時間を増加させるという欠点を有して
いた。このため基本セルをマトリクス状に配置する場合
にも、その半導体装置が速い動作スピードを要求する場
合には、その回路規模に制約を受けている。 電源ラインについて、その太さを一般の信号ライン
と同じ太さにすることは、金属配線の電流容量の面から
適当でない。 電源ラインに対して、基板コンタクトを基本セル単
位でとると、セルの面積が増大して集積度を下げる。 図８のように入力端子を電源ラインに落として使用
する（これは一般には、たとえば１０入力のＮＡＮＤゲ
ート回路の１つの端子をプラス電源に落として９入力の
ＮＡＮＤゲートとて使用する場合である。これを行なう
ことにより基本セル上に配線によって作る論理機能ブロ
ックの種類を少なくすることができ、機能ブロックのラ
イブラリー管理を容易にすることができる）場合に、基
本セル上に配線した論理機能ブロック（２入力ＮＯＲゲ
ート）をブラックボックスとして取り扱う、図６のよう
な取り扱いが困難となり、入力端子の処理をブラックボ
ックスの外で行なうことができなくなる。つまり基本セ
ル上の配線をブラックボックス化できなかった。 基本セルのソース・ドレインの周囲の基板またはウ
ェルに対する電源のコンタクトが十分ではなく、基板ま
たはウェルの電位がトランジスタの動作により変動する
恐れがあった。 【０００７】 【発明が解決しようとする課題】本発明は、上述した事
情に鑑みてなされたもので、基本セルを構成するＭＯＳ
トランジスタ（ＦＥＴ）対の３方向に不純物領域を設
け、この不純物領域を電源線に接続するとともに、ゲー
ト電極も不純物領域に接続し、不純物領域を介してゲー
ト電極配線を電源線に接続することによって、より高集
積、高信頼、高速にすることを実現しようとするもので
ある。 【０００８】 【課題を解決するための手段】本発明は、第１導電型の
半導体基板に一方向に列をなして形成される複数個の基
本セル列を有してなる半導体装置において、前記基本セ
ル列内の各基本セルは、前記半導体基板内の第１導電型
の領域内に形成された第２導電型のソース・ドレイン領
域、ゲート電極配線を有する第１のトランジスタと、前
記半導体基板内の第２導電型の領域内に形成された第１
導電型のソース・ドレイン領域、ゲート電極配線を有す
る第２のトランジスタとを前記一方向と略直交する方向
に隣接配置するとともに、前記第１のトランジスタのゲ
ート電極配線と前記第２のトランジスタのゲート電極配
線とを結合してなり、前記基本セル列内の基本セル近傍
には、前記第１導電型の領域内に形成され、かつ、前記
第１のトランジスタの３方向にそれぞれ配置される第１
導電型の不純物領域と、前記第２導電型の領域内に形成
され、かつ、前記第２のトランジスタの３方向にそれぞ
れ配置される第２導電型の不純物領域とを有し、前記第
１導電型の不純物領域は前記一方向に配置された第１の
電源線に接続され、前記第２導電型の不純物領域は前記
一方向に配置された第２の電源線に接続されるととも
に、前記第１または第２のトランジスタのゲート電極配
線は近接する一方の前記不純物領域に電源線との接続点
とは異なる位置において接続されてなることを特徴とす
るものである。 【０００９】 【作用】本発明によれば、基本セルを構成するＭＯＳト
ランジスタ（ＦＥＴ）対に隣接して、電源線と並行する
反対伝導型の高不純物濃度領域を設け、電源線を不純物
領域に接続するとともに、不純物領域を介してゲート電
極配線を電源線と接続することによって、電源線とゲー
ト電極配線との間に不純物領域による抵抗を介在させる
ことができる。 【００１０】 【実施例】図７は、本発明の基本セルの平面図であり、
２はＰ型のソース・ドレイン領域、５はＮ型のソース・
ドレイン領域であり、３はポリシリコンである。ソース
・ドレイン領域２および５と、ポリシリコン３の交差部
分はそれぞれＰチャンネルおよびＮチャンネルのＭＯＳ
トランジスタを形成している。１はＮ型の高不純物濃度
領域であり、４はＰ型の高不純物濃度領域で、それぞ
れ、基本セルのＰ型のソース・ドレイン領域２およびＮ
型のソース・ドレイン領域５を３方向からとり囲んでい
る。１０はＮ型の、１１はＰ型のチャンネルストッパー
領域、１６はＰウエルである。 【００１１】図１は、図７の上に配線を行なった実施例
であり、等価回路は、図４に示すように、２入力ＮＯＲ
ゲートを構成するように配線が行なわれたものである。
７，７ａ，７ｂは１層目の金属配線、９は２層目の金属
配線である。６は１層目の金属配線と、Ｐ型およびＮ型
のソースドレインおよび高不純物濃度領域とを結びつけ
るコンタクトであり、８は１層目の金属配線と、２層目
の金属配線を結びつけるスルーホールである。この２層
の金属配線により２入力ＮＯＲゲートが構成されてお
り、入力端子Ａ１はプラス電源線ＶＤＤに、入力端子Ａ
２はマイナス電源線ＶＳＳに接続されるが、ポリシリコ
ン３に接続された１層目の金属配線７とプラス電源線Ｖ
ＤＤまたはマイナス電源線ＶＳＳとは、異なる位置にお
いて高不純物濃度領域１と接続されており、ポリシリコ
ン３とそれに接続された金属配線７とは、基本セルをと
り囲む高不純物濃度領域１または４を介して電源線に接
続されている。したがって、電源線とゲート電極配線と
の間に不純物領域が介在している。また、高不純物濃度
領域１，４が電源電位に接続されているから、各基板や
ウェルの電位変動を安定化させ、トランジスタの誤動作
を防止して、動作の安定化を図ることができる。また、
高不純物領域１，４の縦方向に図示した部分は、電源線
と並行して配置されており、かつ、電源線に接続されて
いることにより、電源電流を分流している。 【００１２】基本的にＡ１，Ａ２の入力端子は、基本セ
ルが左右対称であることから、電源線ＶＤＤ，ＶＳＳの
２つを任意に選択できる。 【００１３】図２は、図１のＰチャンネルトランジスタ
を電源線ＶＤＤ方向に見た断面図であり、図３は、図１
のＮチャンネルトランジスタを電源線ＶＳＳ方向に見た
場合の断面図である。図中の符号で１〜１１および１６
は図１と同じものを意味する。１２は酸化膜、１３はゲ
ート酸化膜、１４，１５は金属配線を絶縁するための絶
縁膜である。 【００１４】図１で２層目の金属配線９のうち、基本セ
ルの上下を横方向に走る金属配線は、図８の基本セルで
説明した横方向に走るポリシリコンの配線に相当するも
のである。また、図１の実施例では、横方向に走る電気
信号は、すべて２層目の金属配線を用いている。 【００１５】このような構造になっているため、図８に
示す従来の基本セルのように、電気信号が横方向に通過
する場合でも、ポリシリコンをＰ型およびＮ型のソース
ドレイン領域に通過させた時に生ずる抵抗，容量による
回路特性上の不利な信号の遅れを少なくすることができ
る。 【００１６】電源ラインについは、図１の実施例では、
１層目の金属配線と並列にプラス側はＮ型高不純物濃度
領域１を、マイナス側はＰ型高不純物濃度領域４を持っ
ているため、電源電流は、この領域を使ってバイパスさ
せている。このようにしたので、電源用の１層目の金属
配線は、従来のように一般の信号ラインと同じでよく、
信号ラインよりも大きくする必要はない。したがって、
集積度を、より向上させることができる。 【００１７】さらに、基本セルの上および下に横方向に
つきぬける２層目の金属配線の下で、１層目の電源ライ
ンを、高濃度不純物領域１，４に接続することができる
ため、換言すれば、基板に、基本セル単位で電源線に接
続することができるため、各基本セル内のＭＯＳトラン
ジスタの基板電位の安定化、およびＣＭＯＳ特有のラッ
チアップ対策が可能となり、ＩＣをより高信頼化するこ
とができる。 【００１８】次に、入力端子の処理について述べると、
図１の基本セルは、図６に示すように基本セル上に作成
した論理回路の、ブラックボックス化が可能な構造にな
っている。図１に示す実際のパターンをシンボル化する
と、入力端子の処理をブラックボックスの外側で行なっ
ていることがわかる。そしてこの外側の領域を配線領域
と考えることによって、ＩＣ全体の配線作業を、このブ
ラックボックス間の結線作業に置き替えることが可能と
なる。 【００１９】 【発明の効果】以上の説明から明らかなように、本発明
によれば、第２導電型のソース・ドレイン領域を有する
第１のトランジスタと、第１導電型のソース・ドレイン
領域を有する第２のトランジスタにより構成した基本セ
ルを列をなして形成した半導体装置において、各ソース
・ドレイン領域とは反対導電型であって、基板またはウ
エルと同じ導電型の不純物領域を、電源線と並行して配
置し、電源線を不純物領域に接続するとともに、不純物
領域を介してゲート電極を電源線と接続することによっ
て、電源とゲート電極との間に不純物領域による抵抗を
介在させることができる。したがって、集積度を、より
向上させることができ、高信頼、高速化、大規模化を可
能にできる利点がある。

【図面の簡単な説明】 【図１】本発明の半導体装置の一実施例の基本セル上に
配線を施した平面図である。 【図２】図１の電源線ＶＤＤに沿う断面図である。 【図３】図１の電源線ＶＳＳに沿う断面図である。 【図４】図１および図８の構成素子の接続方法を示す等
価回路図である。 【図５】配線がセルの中を横方向に通過する場合の説明
図である。 【図６】図１の平面図をシンボル図にした説明図であ
る。 【図７】本発明の半導体装置の基本セルの一実施例の平
面図である。 【図８】従来の半導体装置の平面図である。 【符号の説明】 １，４ 高不純物濃度領域 ２，５ ソース・ドレイン領域 ３ ポリシリコン ６ コンタクト ７，７ａ，７ｂ １層目の金属配線 ８ スルーホール ９ ２層目の金属配線 １０，１１ チャンネルストッパー １２ 酸化膜 １３ ゲート酸化膜 １４、１５ 絶縁膜 １６ ウェル

Claims (1)

1. 【特許請求の範囲】 第１導電型の半導体基板に一方向に列をなして形成され
   る複数個の基本セル列を有してなる半導体装置におい
   て、 前記基本セル列内の各基本セルは、前記半導体基板内の
   第１導電型の領域内に形成された第２導電型のソース・
   ドレイン領域、ゲート電極配線を有する第１のトランジ
   スタと、前記半導体基板内の第２導電型の領域内に形成
   された第１導電型のソース・ドレイン領域、ゲート電極
   配線を有する第２のトランジスタとを前記一方向と略直
   交する方向に隣接配置するとともに、前記第１のトラン
   ジスタのゲート電極配線と前記第２のトランジスタのゲ
   ート電極配線とを結合してなり、 前記基本セル列内の基本セル近傍には、前記第１導電型
   の領域内に形成され、かつ、前記第１のトランジスタの
   ３方向にそれぞれ配置される第１導電型の不純物領域
   と、前記第２導電型の領域内に形成され、かつ、前記第
   ２のトランジスタの３方向にそれぞれ配置される第２導
   電型の不純物領域とを有し、 前記第１導電型の不純物領域は前記一方向に配置された
   第１の電源線に接続され、前記第２導電型の不純物領域
   は前記一方向に配置された第２の電源線に接続されると
   ともに、前記第１または第２のトランジスタのゲート電
   極配線は近接する一方の前記不純物領域に電源線との接
   続点とは異なる位置において接続されてなることを特徴
   とする半導体装置。