JPH08241950A - 半導体装置及びその実装方法 - Google Patents
半導体装置及びその実装方法Info
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- JPH08241950A JPH08241950A JP7043061A JP4306195A JPH08241950A JP H08241950 A JPH08241950 A JP H08241950A JP 7043061 A JP7043061 A JP 7043061A JP 4306195 A JP4306195 A JP 4306195A JP H08241950 A JPH08241950 A JP H08241950A
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- alloy
- package
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- H05K3/3465—Application of solder
- H05K3/3478—Application of solder preforms; Transferring prefabricated solder patterns
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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- H10W72/551—Materials of bond wires
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/754—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked insulating package substrate, interposer or RDL
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 パッケージと実装基板との熱膨張係数が異な
っていても、熱歪を緩和して、ピンの半田接続部の疲労
破断を防止して実装信頼性を向上することが可能な技術
を提供する。 【構成】 パッケージ８の底面から取り出された複数の
ピン９は、柔軟性に富んだＰｂ−Ｓｎ合金からなり、各
ピン９はこれよりも低い融点を有するＰｂ−Ｓｎ合金か
らなるろう材１０によって実装基板１１に接続される。
これによって、パッケージ８と実装基板１１との熱膨張
係数が異なっていても、ＬＳＩの動作中に熱が発生した
り、あるいは周囲温度が上昇したりして、パッケージ８
と実装基板１１間の熱膨張係数の差に基づいて熱歪が生
じても、ピン９が柔軟性に富んだＰｂ−Ｓｎ合金からな
るため、熱歪はこのピン９によって吸収されるようにな
る。
っていても、熱歪を緩和して、ピンの半田接続部の疲労
破断を防止して実装信頼性を向上することが可能な技術
を提供する。 【構成】 パッケージ８の底面から取り出された複数の
ピン９は、柔軟性に富んだＰｂ−Ｓｎ合金からなり、各
ピン９はこれよりも低い融点を有するＰｂ−Ｓｎ合金か
らなるろう材１０によって実装基板１１に接続される。
これによって、パッケージ８と実装基板１１との熱膨張
係数が異なっていても、ＬＳＩの動作中に熱が発生した
り、あるいは周囲温度が上昇したりして、パッケージ８
と実装基板１１間の熱膨張係数の差に基づいて熱歪が生
じても、ピン９が柔軟性に富んだＰｂ−Ｓｎ合金からな
るため、熱歪はこのピン９によって吸収されるようにな
る。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に関し、特
に、パッケージの底面から複数のピンが取り出され、こ
れら複数のピンを介して実装基板に面実装されるタイプ
の半導体装置に適用して有効な技術に関する。
に、パッケージの底面から複数のピンが取り出され、こ
れら複数のピンを介して実装基板に面実装されるタイプ
の半導体装置に適用して有効な技術に関する。
【０００２】
【従来の技術】ＬＳＩで代表される半導体装置は、高集
積化、高機能化が進むにつれて、パッケージから取り出
されるリードの数は益々増加する傾向にある。このよう
な多リード化に適応した代表的なパッケージとして、Ｑ
ＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）が知られ
ている。
積化、高機能化が進むにつれて、パッケージから取り出
されるリードの数は益々増加する傾向にある。このよう
な多リード化に適応した代表的なパッケージとして、Ｑ
ＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）が知られ
ている。
【０００３】ここで、ＱＦＰは複数のリードをパッケー
ジの周囲から取り出しているので、ＬＳＩを実装基板に
面実装する場合は、パッケージ周囲におけるリードの広
がり分だけ面積を占有してしまうため、実装上の制約を
受けるようになる。
ジの周囲から取り出しているので、ＬＳＩを実装基板に
面実装する場合は、パッケージ周囲におけるリードの広
がり分だけ面積を占有してしまうため、実装上の制約を
受けるようになる。
【０００４】このため、リードに代えてピンを用いて、
これらピンを底面から取り出すようにしたパッケージと
してＰＧＡ（Ｐｉｎ Ｇｒｉｄ Ａｒｒａｙ）構造が提
供されるようになってきた。このＰＧＡを有するＬＳＩ
によれば、複数のピンはパッケージの周囲からではな
く、全面から取り出されるので、ピンを実装基板に挿入
して実装することにより、余分な面積を占有することが
なくなる。
これらピンを底面から取り出すようにしたパッケージと
してＰＧＡ（Ｐｉｎ Ｇｒｉｄ Ａｒｒａｙ）構造が提
供されるようになってきた。このＰＧＡを有するＬＳＩ
によれば、複数のピンはパッケージの周囲からではな
く、全面から取り出されるので、ピンを実装基板に挿入
して実装することにより、余分な面積を占有することが
なくなる。
【０００５】このようなＰＧＡにおいて、特にピンを短
く形成して、これらのピンを実装基板に挿入することな
く、その表面に実装するようにした、いわゆる面実装型
のＰＧＡが開発されるようになってきた。このようなＰ
ＧＡは、ショートリード（Ｓｈｏｒｔ ｌｅａｄ）ＰＧ
Ａ、あるいはバットジョイント（Ｂｕｔｔ ｊｏｉｎ
ｔ）ＰＧＡとも称されており、例えば日経ＢＰ社発行、
「ＶＬＳＩパッケージング技術（下）」、１９９３年５
月３１日発行、Ｐ１７３〜Ｐ１７４に記載されている。
く形成して、これらのピンを実装基板に挿入することな
く、その表面に実装するようにした、いわゆる面実装型
のＰＧＡが開発されるようになってきた。このようなＰ
ＧＡは、ショートリード（Ｓｈｏｒｔ ｌｅａｄ）ＰＧ
Ａ、あるいはバットジョイント（Ｂｕｔｔ ｊｏｉｎ
ｔ）ＰＧＡとも称されており、例えば日経ＢＰ社発行、
「ＶＬＳＩパッケージング技術（下）」、１９９３年５
月３１日発行、Ｐ１７３〜Ｐ１７４に記載されている。
【０００６】このような面実装型のＰＧＡを有するＬＳ
Ｉによれば、複数のピンは実装基板に挿入されずに半田
付けによって実装基板に面実装されるので、実装基板の
両面を利用することができるため、多ピン化された場合
でも、これらピンを実装基板上へ位置決めするのが容易
になるため、高密度実装に適するようになる。
Ｉによれば、複数のピンは実装基板に挿入されずに半田
付けによって実装基板に面実装されるので、実装基板の
両面を利用することができるため、多ピン化された場合
でも、これらピンを実装基板上へ位置決めするのが容易
になるため、高密度実装に適するようになる。
【０００７】このような面実装型のＰＧＡを有するＬＳ
Ｉにおいて、パッケージの材料としては、セラミック
ス、プラスチック、金属等が用いられており、ピンの材
料としては、Ｆｅ−Ｎｉ系合金のように硬度が高くて変
形しにくい金属が用いられている。一方、ＬＳＩが面実
装される実装基板の材料としては、ベークライト、ガラ
スエポキシ、紙エポキシ等が用いられている。
Ｉにおいて、パッケージの材料としては、セラミック
ス、プラスチック、金属等が用いられており、ピンの材
料としては、Ｆｅ−Ｎｉ系合金のように硬度が高くて変
形しにくい金属が用いられている。一方、ＬＳＩが面実
装される実装基板の材料としては、ベークライト、ガラ
スエポキシ、紙エポキシ等が用いられている。
【０００８】
【発明が解決しようとする課題】前記のような面実装型
のＰＧＡを有するＬＳＩを実装基板に面実装した場合、
パッケージの材料と実装基板の材料との熱膨張係数が異
なるので、時間の経過につれて、パッケージから取り出
されているピンと実装基板との半田接続部（ピンの半田
接続部）がクラックするという問題がある。
のＰＧＡを有するＬＳＩを実装基板に面実装した場合、
パッケージの材料と実装基板の材料との熱膨張係数が異
なるので、時間の経過につれて、パッケージから取り出
されているピンと実装基板との半田接続部（ピンの半田
接続部）がクラックするという問題がある。
【０００９】すなわち、ＬＳＩの動作中に熱が発生した
り、あるいは周囲温度が上昇したりすると、これらの温
度変化の繰り返しによって、パッケージと実装基板間の
熱膨張係数の差に基づいて生ずる熱歪が、ピンの半田接
続部に集中するようになるため、この半田接続部が疲労
破断するようになる。これは、より高密度実装を図るた
めにパッケージのサイズを大きくするほど著しくなり、
実装信頼性を低下させることになる。
り、あるいは周囲温度が上昇したりすると、これらの温
度変化の繰り返しによって、パッケージと実装基板間の
熱膨張係数の差に基づいて生ずる熱歪が、ピンの半田接
続部に集中するようになるため、この半田接続部が疲労
破断するようになる。これは、より高密度実装を図るた
めにパッケージのサイズを大きくするほど著しくなり、
実装信頼性を低下させることになる。
【００１０】このようにピンの半田接続部がクラックす
る現象は、実装基板に実装された半導体装置に対して温
度サイクル試験を施すことにより、容易に確認すること
ができる。
る現象は、実装基板に実装された半導体装置に対して温
度サイクル試験を施すことにより、容易に確認すること
ができる。
【００１１】そのような不都合を解決するには、パッケ
ージと実装基板との熱膨張係数を近似させるように材料
を組み合わせれば良いが、これは各々の材料の選択範囲
を制限することになるので好ましくない。また、ピンの
接続部の面積を制限することによって受ける熱歪を軽減
させれば良いが、これはピンの数を制限することになる
ので、実装密度の低下に結びつくため好ましくない。
ージと実装基板との熱膨張係数を近似させるように材料
を組み合わせれば良いが、これは各々の材料の選択範囲
を制限することになるので好ましくない。また、ピンの
接続部の面積を制限することによって受ける熱歪を軽減
させれば良いが、これはピンの数を制限することになる
ので、実装密度の低下に結びつくため好ましくない。
【００１２】本発明の目的は、パッケージと実装基板と
の熱膨張係数が異なっていても、熱歪を緩和して、ピン
の半田接続部の疲労破断を防止して実装信頼性を向上す
ることが可能な技術を提供することにある。
の熱膨張係数が異なっていても、熱歪を緩和して、ピン
の半田接続部の疲労破断を防止して実装信頼性を向上す
ることが可能な技術を提供することにある。
【００１３】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面から明らかにな
るであろう。
な特徴は、本明細書の記述及び添付図面から明らかにな
るであろう。
【００１４】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば下
記の通りである。
発明のうち、代表的なものの概要を簡単に説明すれば下
記の通りである。
【００１５】（１）本発明の半導体装置は、パッケージ
の底面から複数のピンが取り出され、これら複数のピン
がろう材によって実装基板に接続されることにより面実
装される半導体装置において、前記ピン及びろう材はと
もにＰｂ−Ｓｎ合金が用いられて、前記ろう材がピンよ
りも低い融点を有する成分比からなる。
の底面から複数のピンが取り出され、これら複数のピン
がろう材によって実装基板に接続されることにより面実
装される半導体装置において、前記ピン及びろう材はと
もにＰｂ−Ｓｎ合金が用いられて、前記ろう材がピンよ
りも低い融点を有する成分比からなる。
【００１６】（２）本発明の半導体装置の実装方法は、
表面に半導体チップが固着されるとともに、底面に前記
半導体チップ表面のパッド電極と導通する導電層が形成
されたパッケージを用意する工程と、前記パッケージの
導電層にＰｂ−Ｓｎ合金からなるワイヤの一端を接続し
た後このワイヤを所定の長さに切断してピンを形成する
工程と、前記ピンの他端を前記Ｐｂ−Ｓｎ合金よりも低
い融点を有するＰｂ−Ｓｎ合金からなるろう材によって
実装基板の導電層に接続する工程と、を含んでいる。
表面に半導体チップが固着されるとともに、底面に前記
半導体チップ表面のパッド電極と導通する導電層が形成
されたパッケージを用意する工程と、前記パッケージの
導電層にＰｂ−Ｓｎ合金からなるワイヤの一端を接続し
た後このワイヤを所定の長さに切断してピンを形成する
工程と、前記ピンの他端を前記Ｐｂ−Ｓｎ合金よりも低
い融点を有するＰｂ−Ｓｎ合金からなるろう材によって
実装基板の導電層に接続する工程と、を含んでいる。
【００１７】
【作用】上述した（１）の手段によれば、本発明の半導
体装置は、パッケージの底面から複数のピンが取り出さ
れ、これら複数のピンがろう材によって実装基板に接続
されることにより面実装される半導体装置において、前
記ピン及びろう材はともにＰｂ−Ｓｎ合金が用いられ
て、前記ろう材がピンよりも低い融点を有する成分比か
らなるので、パッケージと実装基板との熱膨張係数が異
なっていても、熱歪を緩和して、ピンの半田接続部の疲
労破断を防止して実装信頼性を向上することが可能とな
る。
体装置は、パッケージの底面から複数のピンが取り出さ
れ、これら複数のピンがろう材によって実装基板に接続
されることにより面実装される半導体装置において、前
記ピン及びろう材はともにＰｂ−Ｓｎ合金が用いられ
て、前記ろう材がピンよりも低い融点を有する成分比か
らなるので、パッケージと実装基板との熱膨張係数が異
なっていても、熱歪を緩和して、ピンの半田接続部の疲
労破断を防止して実装信頼性を向上することが可能とな
る。
【００１８】上述した（２）の手段によれば、本発明の
半導体装置の実装方法は、表面に半導体チップが固着さ
れるとともに、底面に前記半導体チップ表面のパッド電
極と導通する導電層が形成されたパッケージを用意する
工程と、前記パッケージの導電層にＰｂ−Ｓｎ合金から
なるワイヤの一端を接続した後このワイヤを所定の長さ
に切断してピンを形成する工程と、前記ピンの他端を前
記Ｐｂ−Ｓｎ合金よりも低い融点を有するＰｂ−Ｓｎ合
金からなるろう材によって実装基板の導電層に接続する
工程と、を含んでいるので、パッケージと実装基板との
熱膨張係数が異なっていても、熱歪を緩和して、ピンの
半田接続部の疲労破断を防止して実装信頼性を向上する
ことが可能となる。
半導体装置の実装方法は、表面に半導体チップが固着さ
れるとともに、底面に前記半導体チップ表面のパッド電
極と導通する導電層が形成されたパッケージを用意する
工程と、前記パッケージの導電層にＰｂ−Ｓｎ合金から
なるワイヤの一端を接続した後このワイヤを所定の長さ
に切断してピンを形成する工程と、前記ピンの他端を前
記Ｐｂ−Ｓｎ合金よりも低い融点を有するＰｂ−Ｓｎ合
金からなるろう材によって実装基板の導電層に接続する
工程と、を含んでいるので、パッケージと実装基板との
熱膨張係数が異なっていても、熱歪を緩和して、ピンの
半田接続部の疲労破断を防止して実装信頼性を向上する
ことが可能となる。
【００１９】以下、本発明について、図面を参照して実
施例とともに詳細に説明する。
施例とともに詳細に説明する。
【００２０】なお、実施例を説明するための全図におい
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。
【００２１】
【実施例】図１は本発明の実施例による半導体装置を示
す断面図で、ＬＳＩに適用した例で示している。本実施
例の半導体装置は、ベース基板１の表面にＬＳＩチップ
２がＡｇろうのようなろう材で固着され、チップ２の表
面に形成されている複数のパッド電極３とベース基板１
の表面に形成されている導電層４間には、各々Ａｕ線の
ようなワイヤ５がボンディングされている。ベース基板
１にはスルーホール（図示せず）が設けられており、各
導電層４はスルーホール配線を介してベース基板１の底
面に形成されている複数の導電層６と導通している。Ｌ
ＳＩチップ２、ボンディングワイヤ５及びベース基板１
の表面は例えばエポキシ樹脂のような樹脂体７によって
覆われ、この樹脂体７及びベース基板１はパッケージ８
を構成している。
す断面図で、ＬＳＩに適用した例で示している。本実施
例の半導体装置は、ベース基板１の表面にＬＳＩチップ
２がＡｇろうのようなろう材で固着され、チップ２の表
面に形成されている複数のパッド電極３とベース基板１
の表面に形成されている導電層４間には、各々Ａｕ線の
ようなワイヤ５がボンディングされている。ベース基板
１にはスルーホール（図示せず）が設けられており、各
導電層４はスルーホール配線を介してベース基板１の底
面に形成されている複数の導電層６と導通している。Ｌ
ＳＩチップ２、ボンディングワイヤ５及びベース基板１
の表面は例えばエポキシ樹脂のような樹脂体７によって
覆われ、この樹脂体７及びベース基板１はパッケージ８
を構成している。
【００２２】ベース基板１の底面の複数の導電層６は例
えばＡｕ層からなり、各導電層６にはＰｂ−Ｓｎ合金か
らなるピン９がその一端を接続することにより取り出さ
れている。各ピン９は柔軟性に富んだ、例えばＰｂ：９
０％とＳｎ：１０％との成分比からなるＰｂ−Ｓｎ合金
（融点：約２２７℃）が用いられている。各ピン６は後
述のような方法によって各導電層６に接続される。
えばＡｕ層からなり、各導電層６にはＰｂ−Ｓｎ合金か
らなるピン９がその一端を接続することにより取り出さ
れている。各ピン９は柔軟性に富んだ、例えばＰｂ：９
０％とＳｎ：１０％との成分比からなるＰｂ−Ｓｎ合金
（融点：約２２７℃）が用いられている。各ピン６は後
述のような方法によって各導電層６に接続される。
【００２３】一方、各ピン９の他端はこのピン９よりも
低い融点を有する成分比のＰｂ−Ｓｎ合金からなるろう
材１０によって、実装基板１１の導電層１２に接続され
ている。ろう材１０は例えばＰｂ：４０％とＳｎ：６０
％との成分比からなる合金（融点：約１８３℃）が用い
られる。以上のようにして、半導体装置は実装基板１１
に面実装される。
低い融点を有する成分比のＰｂ−Ｓｎ合金からなるろう
材１０によって、実装基板１１の導電層１２に接続され
ている。ろう材１０は例えばＰｂ：４０％とＳｎ：６０
％との成分比からなる合金（融点：約１８３℃）が用い
られる。以上のようにして、半導体装置は実装基板１１
に面実装される。
【００２４】ベース基板１の材料としては、セラミック
ス、プラスチック、金属等が用いられており、また、実
装基板１１の材料としては、ベークライト、ガラスエポ
キシ、紙エポキシ等が用いられている。
ス、プラスチック、金属等が用いられており、また、実
装基板１１の材料としては、ベークライト、ガラスエポ
キシ、紙エポキシ等が用いられている。
【００２５】次に、本実施例の半導体装置の実装方法を
説明する。
説明する。
【００２６】まず、図２に示すように、予め表面に複数
の導電層４とともに、底面に各導電層４と導通する導電
層６が形成されたベース基板１を用意して、表面に複数
のパッド電極３が形成されているＬＳＩチップ２をＡｇ
のようなろう材でその表面に固着する。
の導電層４とともに、底面に各導電層４と導通する導電
層６が形成されたベース基板１を用意して、表面に複数
のパッド電極３が形成されているＬＳＩチップ２をＡｇ
のようなろう材でその表面に固着する。
【００２７】次に、図３に示すように、ＬＳＩチップ２
の表面の複数のパッド電極３とベース基板１の対応する
導電層４間にＡｕ線のようなワイヤ５をボンディングす
る。
の表面の複数のパッド電極３とベース基板１の対応する
導電層４間にＡｕ線のようなワイヤ５をボンディングす
る。
【００２８】続いて、図４に示すように、ＬＳＩチップ
２、ボンディングワイヤ５及びベース基板１の表面にエ
ポキシ樹脂をトランスファモールドして、樹脂体７によ
って覆う。これによってパッケージ８を構成する。
２、ボンディングワイヤ５及びベース基板１の表面にエ
ポキシ樹脂をトランスファモールドして、樹脂体７によ
って覆う。これによってパッケージ８を構成する。
【００２９】次に、図５に示すように、例えばＰｂ：９
０％とＳｎ：１０％との成分比からなるＰｂ−Ｓｎ合金
（融点：約２２７℃）のワイヤ１３を用いて、このワイ
ヤ１３をキャピラリー１４によって供給して、ベース基
板１の底面の各導電層６に対して接続することにより、
ピン９を形成する。ワイヤ１３の接続は次のようにして
行われる。
０％とＳｎ：１０％との成分比からなるＰｂ−Ｓｎ合金
（融点：約２２７℃）のワイヤ１３を用いて、このワイ
ヤ１３をキャピラリー１４によって供給して、ベース基
板１の底面の各導電層６に対して接続することにより、
ピン９を形成する。ワイヤ１３の接続は次のようにして
行われる。
【００３０】まず、図６（ａ）に示すように、キャピラ
リー１４からワイヤ１３の先端を引き出した状態で、図
６（ｂ）に示すように、この先端をバーナー等によって
ワイヤ１３の融点以上の温度で加熱して溶融させて、球
状部１３Ａを形成する。次に、図６（ｃ）に示すよう
に、キャピラリー１４によってワイヤ１３を下降させ
て、その球状部１３Ａをベース基板１の導電層６に接触
させて、キャピラリー１４によって熱圧着させるととも
に超音波ボンディングを行って接続する。この方法によ
れば、柔軟性に富んだワイヤ１３の特性を利用して、ま
た酸化による影響を除いて、ワイヤ１３を安定にベース
基板１の導電層６に接続することができる。
リー１４からワイヤ１３の先端を引き出した状態で、図
６（ｂ）に示すように、この先端をバーナー等によって
ワイヤ１３の融点以上の温度で加熱して溶融させて、球
状部１３Ａを形成する。次に、図６（ｃ）に示すよう
に、キャピラリー１４によってワイヤ１３を下降させ
て、その球状部１３Ａをベース基板１の導電層６に接触
させて、キャピラリー１４によって熱圧着させるととも
に超音波ボンディングを行って接続する。この方法によ
れば、柔軟性に富んだワイヤ１３の特性を利用して、ま
た酸化による影響を除いて、ワイヤ１３を安定にベース
基板１の導電層６に接続することができる。
【００３１】続いて、図６（ｄ）に示すように、キャピ
ラリー１４を一定高さに上昇させた後、図６（ｅ）に示
すように、カッター１５によってワイヤ１３を切断す
る。これにより、各導電層６に一端が接続された所定の
長さのピン９が、図５のように得られる。
ラリー１４を一定高さに上昇させた後、図６（ｅ）に示
すように、カッター１５によってワイヤ１３を切断す
る。これにより、各導電層６に一端が接続された所定の
長さのピン９が、図５のように得られる。
【００３２】次に、図７に示すように、予め例えばＰ
ｂ：４０％とＳｎ：６０％との成分比からなるＰｂ−Ｓ
ｎ合金（融点：約１８３℃）のペースト１６を、表面に
Ａｕのような導電層１２を介してスクリーン印刷した実
装基板１１を用意する。
ｂ：４０％とＳｎ：６０％との成分比からなるＰｂ−Ｓ
ｎ合金（融点：約１８３℃）のペースト１６を、表面に
Ａｕのような導電層１２を介してスクリーン印刷した実
装基板１１を用意する。
【００３３】続いて、図８に示すように、そのような実
装基板１１の上方にパッケージ８を配置して、各ピン９
の他端を各ペースト１６上に位置決めした状態で、実装
基板１１をリフロー炉内を通過させて加熱処理を行っ
て、ペースト１６をろう材１０となして各ピン９を前記
した成分比のＰｂ−Ｓｎ合金によって、いわゆる半田付
けによって接続する。このとき、リフロー炉による加熱
処理の温度は、ろう材１０の融点（約１８３℃）以上
で、かつピン９の融点（約２２７℃）以下に設定するよ
うにする。これによって、各ピン９の半田付け時にピン
９自身の溶融を避けることができる。以上によって、実
装基板１１上に面実装された図１のような半導体装置を
得ることができる。
装基板１１の上方にパッケージ８を配置して、各ピン９
の他端を各ペースト１６上に位置決めした状態で、実装
基板１１をリフロー炉内を通過させて加熱処理を行っ
て、ペースト１６をろう材１０となして各ピン９を前記
した成分比のＰｂ−Ｓｎ合金によって、いわゆる半田付
けによって接続する。このとき、リフロー炉による加熱
処理の温度は、ろう材１０の融点（約１８３℃）以上
で、かつピン９の融点（約２２７℃）以下に設定するよ
うにする。これによって、各ピン９の半田付け時にピン
９自身の溶融を避けることができる。以上によって、実
装基板１１上に面実装された図１のような半導体装置を
得ることができる。
【００３４】このような面実装構造によれば、パッケー
ジ８と実装基板１１との熱膨張係数が異なっていても、
ＬＳＩの動作中に熱が発生したり、あるいは周囲温度が
上昇したりして、パッケージ８と実装基板１１間の熱膨
張係数の差に基づいて熱歪が生じても、ピン９が柔軟性
に富んだＰｂ−Ｓｎ合金からなるため、熱歪はこのピン
９によって吸収されるようになる。この結果、熱歪は緩
和されてピン９の先端部分の半田接続部には集中しない
ので、このピン９の半田接続部に疲労破断は生じない。
これによって、実装信頼性を向上することができるの
で、パッケージのサイズを大きくしてより高密度実装を
図ることが可能となる。
ジ８と実装基板１１との熱膨張係数が異なっていても、
ＬＳＩの動作中に熱が発生したり、あるいは周囲温度が
上昇したりして、パッケージ８と実装基板１１間の熱膨
張係数の差に基づいて熱歪が生じても、ピン９が柔軟性
に富んだＰｂ−Ｓｎ合金からなるため、熱歪はこのピン
９によって吸収されるようになる。この結果、熱歪は緩
和されてピン９の先端部分の半田接続部には集中しない
ので、このピン９の半田接続部に疲労破断は生じない。
これによって、実装信頼性を向上することができるの
で、パッケージのサイズを大きくしてより高密度実装を
図ることが可能となる。
【００３５】このような本実施例によれば次のような効
果が得られる。
果が得られる。
【００３６】（１）パッケージ８の底面から取り出され
た複数のピン９は、柔軟性に富んだＰｂ−Ｓｎ合金から
なり、各ピン９はこれよりも低い融点を有するＰｂ−Ｓ
ｎ合金からなるろう材１０によって実装基板１１に接続
されるので、熱歪が発生してもピン９によって吸収され
るようになるため、パッケージ８と実装基板１１との熱
膨張係数が異なっていても、熱歪を緩和して、ピンの半
田接続部の疲労破断を防止して実装信頼性を向上するこ
とが可能となる。
た複数のピン９は、柔軟性に富んだＰｂ−Ｓｎ合金から
なり、各ピン９はこれよりも低い融点を有するＰｂ−Ｓ
ｎ合金からなるろう材１０によって実装基板１１に接続
されるので、熱歪が発生してもピン９によって吸収され
るようになるため、パッケージ８と実装基板１１との熱
膨張係数が異なっていても、熱歪を緩和して、ピンの半
田接続部の疲労破断を防止して実装信頼性を向上するこ
とが可能となる。
【００３７】（２）パッケージ８の底面から引き出した
Ｐｂ−Ｓｎ合金からなる各ピン９を、ピン９より低い融
点を有するＰｂ−Ｓｎ合金からなるろう材１０によって
実装基板１１に接続するので、ピン９を溶融させること
なく接続することができるため、ピン９の柔軟性を損な
うことなく半導体装置を面実装することができる。
Ｐｂ−Ｓｎ合金からなる各ピン９を、ピン９より低い融
点を有するＰｂ−Ｓｎ合金からなるろう材１０によって
実装基板１１に接続するので、ピン９を溶融させること
なく接続することができるため、ピン９の柔軟性を損な
うことなく半導体装置を面実装することができる。
【００３８】以上、本発明者によってなされた発明を、
前記実施例に基づき具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において種々変更可能であることは勿論であ
る。
前記実施例に基づき具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において種々変更可能であることは勿論であ
る。
【００３９】例えば、前記実施例では、ピン及びろう材
に用いるＰｂ−Ｓｎ合金の成分比は一例を示したが、こ
の例に限らず、ろう材がピンよりも低い融点を有する成
分比のＰｂ−Ｓｎ合金からなっていれば良い。その望ま
しい範囲としては、ろう材においてはほぼ８５％以下の
Ｐｂ成分を有するＰｂ−Ｓｎ合金を、ピンにおいてはほ
ぼ８５％以上のＰｂ成分を有するＰｂ−Ｓｎ合金をあげ
ることができる。
に用いるＰｂ−Ｓｎ合金の成分比は一例を示したが、こ
の例に限らず、ろう材がピンよりも低い融点を有する成
分比のＰｂ−Ｓｎ合金からなっていれば良い。その望ま
しい範囲としては、ろう材においてはほぼ８５％以下の
Ｐｂ成分を有するＰｂ−Ｓｎ合金を、ピンにおいてはほ
ぼ８５％以上のＰｂ成分を有するＰｂ−Ｓｎ合金をあげ
ることができる。
【００４０】また、前記実施例ではパッケージ及び実装
基板の各材料としては特定の材料に例をあげて説明した
が、これに限らず同等の材料を用いることができる。
基板の各材料としては特定の材料に例をあげて説明した
が、これに限らず同等の材料を用いることができる。
【００４１】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である面実装
型のＰＧＡを有する半導体装置に適用した場合について
説明したが、それに限定されるものではない。本発明
は、少なくともピンの半田接続部の破断を改善すること
を目的とする条件のものには適用できる。
なされた発明をその背景となった利用分野である面実装
型のＰＧＡを有する半導体装置に適用した場合について
説明したが、それに限定されるものではない。本発明
は、少なくともピンの半田接続部の破断を改善すること
を目的とする条件のものには適用できる。
【００４２】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。
【００４３】（１）パッケージの底面から取り出された
複数のピンは、柔軟性に富んだＰｂ−Ｓｎ合金からなる
ので、熱歪が発生してもピンによって吸収されるように
なるため、パッケージと実装基板との熱膨張係数が異な
っていても、熱歪を緩和して、ピンの半田接続部の疲労
破断を防止して実装信頼性を向上することが可能とな
る。
複数のピンは、柔軟性に富んだＰｂ−Ｓｎ合金からなる
ので、熱歪が発生してもピンによって吸収されるように
なるため、パッケージと実装基板との熱膨張係数が異な
っていても、熱歪を緩和して、ピンの半田接続部の疲労
破断を防止して実装信頼性を向上することが可能とな
る。
【００４４】（２）パッケージの底面から引き出したＰ
ｂ−Ｓｎ合金からなる各ピンを、ピンより低い融点を有
するＰｂ−Ｓｎ合金からなるろう材によって実装基板に
接続するので、ピンの柔軟性を損なうことなく半導体装
置を面実装することができる。
ｂ−Ｓｎ合金からなる各ピンを、ピンより低い融点を有
するＰｂ−Ｓｎ合金からなるろう材によって実装基板に
接続するので、ピンの柔軟性を損なうことなく半導体装
置を面実装することができる。
【図１】本発明の実施例による半導体装置を示す断面図
である。
である。
【図２】本発明の実施例による半導体装置の実装方法の
一工程を示す断面図である。
一工程を示す断面図である。
【図３】本発明の実施例による半導体装置の実装方法の
他の工程を示す断面図である。
他の工程を示す断面図である。
【図４】本発明の実施例による半導体装置の実装方法の
その他の工程を示す断面図である。
その他の工程を示す断面図である。
【図５】本発明の実施例にによる半導体装置の実装方法
のその他の工程を示す断面図である。
のその他の工程を示す断面図である。
【図６】本発明の実施例による半導体装置の実装方法の
その他の工程を示すもので、（ａ）乃至（ｅ）は断面図
である。
その他の工程を示すもので、（ａ）乃至（ｅ）は断面図
である。
【図７】本発明の実施例による半導体装置の実装方法の
その他の工程を示す断面図である。
その他の工程を示す断面図である。
【図８】本発明の実施例による半導体装置の実装方法の
その他の工程を示す断面図である。
その他の工程を示す断面図である。
１…ベース基板、２…ＬＳＩチップ、３…パッド電極、
４、６…ベース基板の導電層、５…ボンディングワイ
ヤ、７…樹脂体、８…パッケージ、９…ピン、１０…Ｐ
ｂ−Ｓｎ合金からなるろう材、１１…実装基板、１２…
実装基板の導電層、１３…Ｐｂ−Ｓｎ合金からなるワイ
ヤ、１３Ａ…ワイヤの球状部、１４…キャピラリー、１
５…カッター、１６…ペースト。
４、６…ベース基板の導電層、５…ボンディングワイ
ヤ、７…樹脂体、８…パッケージ、９…ピン、１０…Ｐ
ｂ−Ｓｎ合金からなるろう材、１１…実装基板、１２…
実装基板の導電層、１３…Ｐｂ−Ｓｎ合金からなるワイ
ヤ、１３Ａ…ワイヤの球状部、１４…キャピラリー、１
５…カッター、１６…ペースト。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 三輪 孝志 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内
Claims (5)
- 【請求項１】 パッケージの底面から複数のピンが取り
出され、これら複数のピンがろう材によって実装基板に
接続されることにより面実装される半導体装置におい
て、前記ピン及びろう材はともにＰｂ−Ｓｎ合金が用い
られて、前記ろう材がピンよりも低い融点を有する成分
比からなることを特徴とする半導体装置。 - 【請求項２】 前記ろう材はピンよりもＰｂ成分の少な
いＰｂ−Ｓｎ合金が用いられることを特徴とする請求項
１に記載の半導体装置。 - 【請求項３】 前記ろう材はほぼ８５％以下のＰｂ成分
を有するＰｂ−Ｓｎ合金が用いられるとともに、前記ピ
ンはほぼ８５％以上のＰｂ成分を有するＰｂ−Ｓｎ合金
が用いられることを特徴とする請求項１または２に記載
の半導体装置。 - 【請求項４】 表面に半導体チップが固着されるととも
に、底面に前記半導体チップ表面のパッド電極と導通す
る導電層が形成されたパッケージを用意する工程と、前
記パッケージの導電層にＰｂ−Ｓｎ合金からなるワイヤ
の一端を接続した後このワイヤを所定の長さに切断して
ピンを形成する工程と、前記ピンの他端を前記Ｐｂ−Ｓ
ｎ合金よりも低い融点を有するＰｂ−Ｓｎ合金からなる
ろう材によって実装基板の導電層に接続する工程と、を
含むことを特徴とする半導体装置の実装方法。 - 【請求項５】 前記パッケージの導電層にＰｂ−Ｓｎ合
金からなるワイヤの一端を超音波ボンディングによって
接続することを特徴とする請求項４に記載の半導体装置
の実装方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7043061A JPH08241950A (ja) | 1995-03-02 | 1995-03-02 | 半導体装置及びその実装方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7043061A JPH08241950A (ja) | 1995-03-02 | 1995-03-02 | 半導体装置及びその実装方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08241950A true JPH08241950A (ja) | 1996-09-17 |
Family
ID=12653358
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7043061A Pending JPH08241950A (ja) | 1995-03-02 | 1995-03-02 | 半導体装置及びその実装方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08241950A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011105598A1 (ja) * | 2010-02-24 | 2011-09-01 | 千住金属工業株式会社 | 銅カラム及びその製造方法 |
| US9491859B2 (en) | 2012-05-23 | 2016-11-08 | Massachusetts Institute Of Technology | Grid arrays with enhanced fatigue life |
-
1995
- 1995-03-02 JP JP7043061A patent/JPH08241950A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011105598A1 (ja) * | 2010-02-24 | 2011-09-01 | 千住金属工業株式会社 | 銅カラム及びその製造方法 |
| JP2011176124A (ja) * | 2010-02-24 | 2011-09-08 | Senju Metal Ind Co Ltd | 銅カラム及びその製造方法 |
| US8841559B2 (en) | 2010-02-24 | 2014-09-23 | Senju Metal Industry Co., Ltd. | Copper column |
| US9491859B2 (en) | 2012-05-23 | 2016-11-08 | Massachusetts Institute Of Technology | Grid arrays with enhanced fatigue life |
| US10433429B2 (en) | 2012-05-23 | 2019-10-01 | Massachusetts Institute Of Technology | Method of enhancing fatigue life of grid arrays |
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