JPH08241984A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH08241984A JPH08241984A JP7043824A JP4382495A JPH08241984A JP H08241984 A JPH08241984 A JP H08241984A JP 7043824 A JP7043824 A JP 7043824A JP 4382495 A JP4382495 A JP 4382495A JP H08241984 A JPH08241984 A JP H08241984A
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【構成】多結晶Ｓｉからなるサイドウオールスペーサ１
７を用いて、深い拡散層１１０，１１２を浅い拡散層１
１３，１１４より先に形成する。 【効果】３０ｎｍ以下と浅く、かつ、低リークな接合が
形成でき、ゲート長０.１５μｍ 以下の相補型MOSFETの
高速動作が可能となる。
７を用いて、深い拡散層１１０，１１２を浅い拡散層１
１３，１１４より先に形成する。 【効果】３０ｎｍ以下と浅く、かつ、低リークな接合が
形成でき、ゲート長０.１５μｍ 以下の相補型MOSFETの
高速動作が可能となる。
Description
【０００１】
【産業上の利用分野】本発明は、微細化に適した相補型
MOSFETの製造方法に関する。
MOSFETの製造方法に関する。
【０００２】
【従来の技術】Ｓｉ集積回路は加工寸法の微細化により
高集積化と高速化を実現してきた。MOSFET(Metal−Oxid
e−Semiconductor Field Effect Transistor）の比例縮
小則によると、平面方向の微細化に加えて、深さ方向に
もゲート酸化膜厚やソース／ドレイン接合深さを小さく
する必要がある。従来、ソース／ドレインｐｎ接合の形
成にはイオン打ち込み法が用いられて来た。
高集積化と高速化を実現してきた。MOSFET(Metal−Oxid
e−Semiconductor Field Effect Transistor）の比例縮
小則によると、平面方向の微細化に加えて、深さ方向に
もゲート酸化膜厚やソース／ドレイン接合深さを小さく
する必要がある。従来、ソース／ドレインｐｎ接合の形
成にはイオン打ち込み法が用いられて来た。
【０００３】図３，図４は従来法のプロセスフローを示
したものである。Ｓｉ基板１０に、ｐウエル１１，ｎウ
エル１２，素子分離用酸化膜１３，ゲート酸化膜１４を
形成後、ゲート電極１５を形成する。なお、ＳｉＯ2 膜
１０１はゲート加工のために設けてある。ゲート加工
後、CVDSiO2 膜１２０を堆積する（図３（ａ））。続い
て、ホトレジスト膜１８をマスクに用いて、ｎ−MOSFET
形成領域にＡｓ（砒素）（あるいはＰ(燐)）を、ｐ−MO
SFET形成領域にＢ（ボロン，硼素）を２０ＫｅＶ以下の
低エネルギでイオン打ち込みし、浅いｎ型拡散層１１
３，浅いｐ型拡散層１１４を形成する（ｂ，ｃ）。
したものである。Ｓｉ基板１０に、ｐウエル１１，ｎウ
エル１２，素子分離用酸化膜１３，ゲート酸化膜１４を
形成後、ゲート電極１５を形成する。なお、ＳｉＯ2 膜
１０１はゲート加工のために設けてある。ゲート加工
後、CVDSiO2 膜１２０を堆積する（図３（ａ））。続い
て、ホトレジスト膜１８をマスクに用いて、ｎ−MOSFET
形成領域にＡｓ（砒素）（あるいはＰ(燐)）を、ｐ−MO
SFET形成領域にＢ（ボロン，硼素）を２０ＫｅＶ以下の
低エネルギでイオン打ち込みし、浅いｎ型拡散層１１
３，浅いｐ型拡散層１１４を形成する（ｂ，ｃ）。
【０００４】次に、Ｓｉ酸化膜１２１を堆積し（ｄ）、
異方性エッチングにより加工し、サイドウオールスペー
サ１２２を形成する（図４（ａ））。再び、Ａｓイオ
ン，Ｂイオンを前より高いエネルギで、且つ、高濃度に
イオン打ち込みし、深いｎ型拡散層１１０，深いｐ型拡
散層１１２を形成する（ｂ)，(ｅ）。最後に、全面にＴ
ｉを堆積し、深い拡散層及びゲート電極の上部にチタン
シリサイド層１２３を形成する（ｄ）。
異方性エッチングにより加工し、サイドウオールスペー
サ１２２を形成する（図４（ａ））。再び、Ａｓイオ
ン，Ｂイオンを前より高いエネルギで、且つ、高濃度に
イオン打ち込みし、深いｎ型拡散層１１０，深いｐ型拡
散層１１２を形成する（ｂ)，(ｅ）。最後に、全面にＴ
ｉを堆積し、深い拡散層及びゲート電極の上部にチタン
シリサイド層１２３を形成する（ｄ）。
【０００５】この従来法では、イオン打ち込み層の結晶
欠陥回復と不純物の活性化のための高温熱処理は、最後
に行われることが多い。これにより欠陥の多い深い拡散
層を十分に活性化できる。しかし、このための高温熱処
理は、浅い拡散層の不純物を熱拡散させ、接合を深くし
てしまうという問題がある。
欠陥回復と不純物の活性化のための高温熱処理は、最後
に行われることが多い。これにより欠陥の多い深い拡散
層を十分に活性化できる。しかし、このための高温熱処
理は、浅い拡散層の不純物を熱拡散させ、接合を深くし
てしまうという問題がある。
【０００６】さらに、ゲート長０.１５μｍ 以下の素子
の短チャネル効果を完全に抑制するためには、より浅い
接合が求められており、ボロンおよびリンをドープした
酸化膜（ボロンガラス，リンガラス）からの固相拡散法
が見直されている。例えば、ゲート長０.０４μｍ のｎ
チャネルMOSFETを試作した例が、１９９３ インターナ
ショナル エレクトロン デバイセズ ミーティング
（1993 InternationalElectron Devices Meeting, Tech
nical Digest, p. 119）において報告されており、接合
深さとして、イオン打ち込み法では実現不可能な１０ｎ
ｍが達成されている。この方法では、サイドウオールス
ペーサをリンガラス（あるいは、ボロンガラス）で形成
する。深い拡散層の活性化熱処理と同時に、サイドウオ
ールスペーサから不純物が拡散し、浅い拡散層が形成さ
れる。ところが、深い拡散層の結晶欠陥は深い位置に高
密度に存在するため、浅い拡散層形成のための熱処理で
は、十分に回復せず、接合リーク電流の原因となる。
の短チャネル効果を完全に抑制するためには、より浅い
接合が求められており、ボロンおよびリンをドープした
酸化膜（ボロンガラス，リンガラス）からの固相拡散法
が見直されている。例えば、ゲート長０.０４μｍ のｎ
チャネルMOSFETを試作した例が、１９９３ インターナ
ショナル エレクトロン デバイセズ ミーティング
（1993 InternationalElectron Devices Meeting, Tech
nical Digest, p. 119）において報告されており、接合
深さとして、イオン打ち込み法では実現不可能な１０ｎ
ｍが達成されている。この方法では、サイドウオールス
ペーサをリンガラス（あるいは、ボロンガラス）で形成
する。深い拡散層の活性化熱処理と同時に、サイドウオ
ールスペーサから不純物が拡散し、浅い拡散層が形成さ
れる。ところが、深い拡散層の結晶欠陥は深い位置に高
密度に存在するため、浅い拡散層形成のための熱処理で
は、十分に回復せず、接合リーク電流の原因となる。
【０００７】
【発明が解決しようとする課題】本発明の目的は、深い
拡散層の結晶性を十分に回復させ、接合リーク電流を抑
制しながらも、浅い拡散層の不純物拡散を抑制できる拡
散層形成技術を提供することにある。
拡散層の結晶性を十分に回復させ、接合リーク電流を抑
制しながらも、浅い拡散層の不純物拡散を抑制できる拡
散層形成技術を提供することにある。
【０００８】
【課題を解決するための手段】上記の課題は、多結晶Ｓ
ｉ（あるいは非晶質Ｓｉ）からなるサイドウオールスペ
ーサを用いて、先に深い拡散層を形成することにより解
決される。サイドウオールスペーサをＳｉで形成してお
くと、深い拡散層形成後に下地の酸化膜に対し選択的に
エッチング除去することができる。その後に、浅い拡散
層の形成を行えば良い。
ｉ（あるいは非晶質Ｓｉ）からなるサイドウオールスペ
ーサを用いて、先に深い拡散層を形成することにより解
決される。サイドウオールスペーサをＳｉで形成してお
くと、深い拡散層形成後に下地の酸化膜に対し選択的に
エッチング除去することができる。その後に、浅い拡散
層の形成を行えば良い。
【０００９】
【作用】本発明では、深い拡散層形成時には浅い拡散層
は形成されておらず、結晶性回復のための十分な熱処理
が可能である。その後、浅い拡散層の形成は、必要十分
な熱処理条件を用いて最適化することが可能である。以
上により、リーク電流の少ない、しかも極めて浅い部分
を有する良好なソース／ドレインｐｎ接合の形成が可能
となり、極微細MOSFETの動作が可能となる。
は形成されておらず、結晶性回復のための十分な熱処理
が可能である。その後、浅い拡散層の形成は、必要十分
な熱処理条件を用いて最適化することが可能である。以
上により、リーク電流の少ない、しかも極めて浅い部分
を有する良好なソース／ドレインｐｎ接合の形成が可能
となり、極微細MOSFETの動作が可能となる。
【００１０】
（実施例１）まず始めに、浅接合の形成に低エネルギイ
オン打ち込みを用いた例について、図１，図２を用いて
説明する。
オン打ち込みを用いた例について、図１，図２を用いて
説明する。
【００１１】まず、Ｓｉ基板１０に、２×１０17／cm3
程度のボロンを含み、深さ３μｍのｐウエル１１、２×
１０17／cm3 程度のリンを含み、深さ３μｍのｎウエル
１２，厚さ３００ｎｍの素子分離用酸化膜１３，厚さ
３.５〜５ｎｍ のゲート酸化膜１４を形成後、厚さ２０
０ｎｍの多結晶Ｓｉからなるゲート電極１５を形成し
た。なお、ｐウエル上の多結晶Ｓｉはリンが１０20／cm
3 以上、ｎウエル上の多結晶Ｓｉはボロンが１０20／cm
3 以上含まれている。また、ＳｉＯ2 膜１０１はゲート
加工のために設けてある。ゲート加工後、ＣＶＤＳｉＯ
2 膜１２０を５ｎｍ堆積する（図１（ａ））。続いて、
多結晶Ｓｉ膜１６を２００ｎｍ堆積し（ｂ）、異方性エ
ッチングにより、多結晶Ｓｉサイドウオールスペーサ１
７に加工する（ｃ）。
程度のボロンを含み、深さ３μｍのｐウエル１１、２×
１０17／cm3 程度のリンを含み、深さ３μｍのｎウエル
１２，厚さ３００ｎｍの素子分離用酸化膜１３，厚さ
３.５〜５ｎｍ のゲート酸化膜１４を形成後、厚さ２０
０ｎｍの多結晶Ｓｉからなるゲート電極１５を形成し
た。なお、ｐウエル上の多結晶Ｓｉはリンが１０20／cm
3 以上、ｎウエル上の多結晶Ｓｉはボロンが１０20／cm
3 以上含まれている。また、ＳｉＯ2 膜１０１はゲート
加工のために設けてある。ゲート加工後、ＣＶＤＳｉＯ
2 膜１２０を５ｎｍ堆積する（図１（ａ））。続いて、
多結晶Ｓｉ膜１６を２００ｎｍ堆積し（ｂ）、異方性エ
ッチングにより、多結晶Ｓｉサイドウオールスペーサ１
７に加工する（ｃ）。
【００１２】次に、ホトレジスト１８をマスクに用い
て、ｎ−MOSFET形成領域にＡｓ(砒素)イオン１９を３０
〜４０ＫｅＶで２×１０15／cm2、ｐ−MOSFET形成領域
にＢＦ2イオン１１１を２０〜３０ＫｅＶで２×１０15
／cm2 イオン打ち込みした（ｄ，ｅ）。次に、多結晶Ｓ
ｉサイドウオールスペーサ１７をエッチング除去した
後、１０００℃，１０秒の熱処理を行って、深いｎ型拡
散層１１０，深いｐ型浅接合１１２を形成した図２
（ａ）。
て、ｎ−MOSFET形成領域にＡｓ(砒素)イオン１９を３０
〜４０ＫｅＶで２×１０15／cm2、ｐ−MOSFET形成領域
にＢＦ2イオン１１１を２０〜３０ＫｅＶで２×１０15
／cm2 イオン打ち込みした（ｄ，ｅ）。次に、多結晶Ｓ
ｉサイドウオールスペーサ１７をエッチング除去した
後、１０００℃，１０秒の熱処理を行って、深いｎ型拡
散層１１０，深いｐ型浅接合１１２を形成した図２
（ａ）。
【００１３】次に、再び、ホトレジスト１８をマスクに
用いて、ｎ−MOSFET形成領域にＡｓ（砒素）イオン１９
を５×１０14〜１×１０15／cm2 、ｐ−MOSFET形成領域
にＢＦ2 イオン１１１を５×１０14〜１×１０15／c
m2 、５ＫｅＶ以下の低エネルギでイオン打ち込みし
(ｂ)，(ｃ)、９００℃，１０秒の熱処理を行って、浅い
ｎ型拡散層１１３，浅いｐ型拡散層１１４を形成した。
続いて、Ｓｉ酸化膜１２１を２００ｎｍ堆積し（ｄ）、
異方性エッチングにより加工し、酸化膜サイドウオール
スペーサ１２２を形成した。最後に、全面にＴｉを３０
ｎｍ堆積し、熱処理を行い、深い拡散層及びゲート電極
の上部にチタンシリサイド層１２３を形成した（ｅ）。
用いて、ｎ−MOSFET形成領域にＡｓ（砒素）イオン１９
を５×１０14〜１×１０15／cm2 、ｐ−MOSFET形成領域
にＢＦ2 イオン１１１を５×１０14〜１×１０15／c
m2 、５ＫｅＶ以下の低エネルギでイオン打ち込みし
(ｂ)，(ｃ)、９００℃，１０秒の熱処理を行って、浅い
ｎ型拡散層１１３，浅いｐ型拡散層１１４を形成した。
続いて、Ｓｉ酸化膜１２１を２００ｎｍ堆積し（ｄ）、
異方性エッチングにより加工し、酸化膜サイドウオール
スペーサ１２２を形成した。最後に、全面にＴｉを３０
ｎｍ堆積し、熱処理を行い、深い拡散層及びゲート電極
の上部にチタンシリサイド層１２３を形成した（ｅ）。
【００１４】浅い拡散層１１３，１１４は、必要最小限
の熱処理しか経ていないため、接合深さ３０ｎｍが実現
でき、ゲート長０.１５μｍ のＣＭＯＳの高速動作を実
証した。また、深い拡散層１１０，１１２の結晶欠陥
は、十分な熱処理により消失しており、接合のリーク電
流レベルを十分低く抑えることができた。
の熱処理しか経ていないため、接合深さ３０ｎｍが実現
でき、ゲート長０.１５μｍ のＣＭＯＳの高速動作を実
証した。また、深い拡散層１１０，１１２の結晶欠陥
は、十分な熱処理により消失しており、接合のリーク電
流レベルを十分低く抑えることができた。
【００１５】さらに、本発明のMOSFETでは、深い拡散層
の位置（ゲート電極からの距離）は、多結晶Ｓｉサイド
ウオールスペーサ１７の幅で決まり、シリサイド層の位
置は、酸化膜サイドウオールスペーサ１２２の幅で決ま
るため、独立に設定できる利点がある。例えば、シリサ
イド層が浅い接合部分と直接接触する構造とすると、全
抵抗が両者の接触抵抗で決まってしまい、極めて高抵抗
となるが、酸化膜サイドウオールスペーサ１２２の幅を
多結晶Ｓｉサイドウオールスペーサ１７の幅より大きく
することで、両者をある程度遠ざけて形成し、低抵抗化
を実現できる。反対に、タングステン（Ｗ）をソース／
ドレイン上に選択成長して、シリサイド層の代わりに用
いる場合には、反応で消費されるＳｉ膜厚は小さいた
め、深い拡散層のほぼ全面をＷが覆う構造が低抵抗化に
有利となる。従って、酸化膜サイドウオールスペーサ１
２２の幅を多結晶Ｓｉサイドウオールスペーサ１７の幅
より小さくするのが有効である。
の位置（ゲート電極からの距離）は、多結晶Ｓｉサイド
ウオールスペーサ１７の幅で決まり、シリサイド層の位
置は、酸化膜サイドウオールスペーサ１２２の幅で決ま
るため、独立に設定できる利点がある。例えば、シリサ
イド層が浅い接合部分と直接接触する構造とすると、全
抵抗が両者の接触抵抗で決まってしまい、極めて高抵抗
となるが、酸化膜サイドウオールスペーサ１２２の幅を
多結晶Ｓｉサイドウオールスペーサ１７の幅より大きく
することで、両者をある程度遠ざけて形成し、低抵抗化
を実現できる。反対に、タングステン（Ｗ）をソース／
ドレイン上に選択成長して、シリサイド層の代わりに用
いる場合には、反応で消費されるＳｉ膜厚は小さいた
め、深い拡散層のほぼ全面をＷが覆う構造が低抵抗化に
有利となる。従って、酸化膜サイドウオールスペーサ１
２２の幅を多結晶Ｓｉサイドウオールスペーサ１７の幅
より小さくするのが有効である。
【００１６】（実施例２）次に、Ａｓイオン打ち込み
と、ボロンガラス膜からの拡散を用いた例について、図
５を用いて説明する。
と、ボロンガラス膜からの拡散を用いた例について、図
５を用いて説明する。
【００１７】まず、実施例１と同様にして、深いｎ型拡
散層１１１と深いｐ型拡散層１１２を形成し、ＣＶＤＳ
ｉＯ2 膜１２０除去後に、表面を再酸化し、５ｎｍの薄
いＳｉ酸化膜３０を形成した（図５（ａ））。次に、Ｓ
ｉ3Ｎ4膜を８ｎｍ堆積し、異方性エッチングにより、Ｓ
ｉ3Ｎ4サイドウオールスペーサ３１を形成した(ｂ)。同
図以降では簡単のためにゲート電極１５とＳｉ3Ｎ4サイ
ドウオールスペーサ３１との間に存在する薄いＳｉ酸化
膜３０は記述を省略した。次に、ソース／ドレイン形成
領域上の酸化膜を弗酸水溶液で除去した後、ＣＶＤ装置
に導入し、厚さ２０ｎｍのボロンガラス膜３２を全面に
堆積した（ｃ）。次に、通常のホトリソグラフィを用い
て、ｐ−MOSFET形成領域にのみレジストマスク１８を形
成してから、Ａｓイオン１９を１０ＫｅＶ以下で５×１
０14〜１×１０15／cm2 イオン打ち込みし、浅いｎ型拡
散層１１３を形成した（ｄ）。続いて、同じレジストマ
スクを用いてドライエッチングによりｎ−MOSFET領域上
のボロンガラス膜を除去した。次に、レジスト除去後、
９００℃，１０秒の熱処理を行い、Ａｓを活性化させる
と共に、ボロンガラス膜からＢを拡散させ、浅いｐ型拡
散層１１４を形成した。最後に、実施例１と同様にし
て、酸化膜サイドウオールスペーサ１２２とチタンシリ
サイド層１２３を形成した（ｆ）。
散層１１１と深いｐ型拡散層１１２を形成し、ＣＶＤＳ
ｉＯ2 膜１２０除去後に、表面を再酸化し、５ｎｍの薄
いＳｉ酸化膜３０を形成した（図５（ａ））。次に、Ｓ
ｉ3Ｎ4膜を８ｎｍ堆積し、異方性エッチングにより、Ｓ
ｉ3Ｎ4サイドウオールスペーサ３１を形成した(ｂ)。同
図以降では簡単のためにゲート電極１５とＳｉ3Ｎ4サイ
ドウオールスペーサ３１との間に存在する薄いＳｉ酸化
膜３０は記述を省略した。次に、ソース／ドレイン形成
領域上の酸化膜を弗酸水溶液で除去した後、ＣＶＤ装置
に導入し、厚さ２０ｎｍのボロンガラス膜３２を全面に
堆積した（ｃ）。次に、通常のホトリソグラフィを用い
て、ｐ−MOSFET形成領域にのみレジストマスク１８を形
成してから、Ａｓイオン１９を１０ＫｅＶ以下で５×１
０14〜１×１０15／cm2 イオン打ち込みし、浅いｎ型拡
散層１１３を形成した（ｄ）。続いて、同じレジストマ
スクを用いてドライエッチングによりｎ−MOSFET領域上
のボロンガラス膜を除去した。次に、レジスト除去後、
９００℃，１０秒の熱処理を行い、Ａｓを活性化させる
と共に、ボロンガラス膜からＢを拡散させ、浅いｐ型拡
散層１１４を形成した。最後に、実施例１と同様にし
て、酸化膜サイドウオールスペーサ１２２とチタンシリ
サイド層１２３を形成した（ｆ）。
【００１８】以上により、接合深さ３０ｎｍの浅接合が
形成でき、ゲート長０.１５μｍ のＣＭＯＳが短チャネ
ル効果を起こさずに高速に動作することを確認した。こ
の方法では、ｎ型及びｐ型の浅い拡散層形成の選択ドー
ピングを１回のホトレジスト工程で自己整合的に行って
おり、従来のイオン打ち込み法の２回に比べ、簡略化さ
れているため、全体として、なんら工程の複雑化はまね
かずに、ｐ型拡散層を浅くすることができた。
形成でき、ゲート長０.１５μｍ のＣＭＯＳが短チャネ
ル効果を起こさずに高速に動作することを確認した。こ
の方法では、ｎ型及びｐ型の浅い拡散層形成の選択ドー
ピングを１回のホトレジスト工程で自己整合的に行って
おり、従来のイオン打ち込み法の２回に比べ、簡略化さ
れているため、全体として、なんら工程の複雑化はまね
かずに、ｐ型拡散層を浅くすることができた。
【００１９】（実施例３）次に、イオン打ち込みで形成
したｎ型拡散層上に選択的に成長した酸化膜をマスクと
して、ボロンを選択的に吸着させる方法を用いた例につ
いて、図６を用いて説明する。
したｎ型拡散層上に選択的に成長した酸化膜をマスクと
して、ボロンを選択的に吸着させる方法を用いた例につ
いて、図６を用いて説明する。
【００２０】まず、実施例６と同様にして、深いｎ型拡
散層１１１と深いｐ型拡散層１１２を形成した（図６
（ａ））。次に、通常のホトレジストプロセスによって
ｐ−MOSFET領域をホトレジスト１８でマスクし、ｎ−MO
SFET領域にのみＡｓイオン１９を１０ＫｅＶ以下で注入
し、浅いｎ型拡散層１１３を形成した（ｂ）。ホトレジ
ストを除去した後、実施例２と同様にして、Ｓｉ3Ｎ4サ
イドウオールスペーサ３１を形成した。次に、表面を弗
酸水溶液で洗浄し、ソース／ドレイン領域上の酸化膜を
除去した。これを水洗乾燥する工程で、ｎ型拡散層表面
にのみ厚さ約１ｎｍの自然酸化膜４１が形成された。こ
の試料を超高真空装置に導入し、基板温度７００℃でＢ
2Ｈ6４２を吸着させたところ、ｐ−ＭＯＳ領域上のＳｉ
表面にのみボロンの吸着が認められた（ｃ）。次に、９
００℃，１０秒の熱処理を行い、Ａｓを活性化させると
共に、ＢをＳｉ内部へ拡散させ、浅いｐ型拡散層１１４
を形成した（ｄ）。最後に、実施例１と同様にして、酸
化膜サイドウオールスペーサ１２２とチタンシリサイド
層１２３を形成した（ｅ）。
散層１１１と深いｐ型拡散層１１２を形成した（図６
（ａ））。次に、通常のホトレジストプロセスによって
ｐ−MOSFET領域をホトレジスト１８でマスクし、ｎ−MO
SFET領域にのみＡｓイオン１９を１０ＫｅＶ以下で注入
し、浅いｎ型拡散層１１３を形成した（ｂ）。ホトレジ
ストを除去した後、実施例２と同様にして、Ｓｉ3Ｎ4サ
イドウオールスペーサ３１を形成した。次に、表面を弗
酸水溶液で洗浄し、ソース／ドレイン領域上の酸化膜を
除去した。これを水洗乾燥する工程で、ｎ型拡散層表面
にのみ厚さ約１ｎｍの自然酸化膜４１が形成された。こ
の試料を超高真空装置に導入し、基板温度７００℃でＢ
2Ｈ6４２を吸着させたところ、ｐ−ＭＯＳ領域上のＳｉ
表面にのみボロンの吸着が認められた（ｃ）。次に、９
００℃，１０秒の熱処理を行い、Ａｓを活性化させると
共に、ＢをＳｉ内部へ拡散させ、浅いｐ型拡散層１１４
を形成した（ｄ）。最後に、実施例１と同様にして、酸
化膜サイドウオールスペーサ１２２とチタンシリサイド
層１２３を形成した（ｅ）。
【００２１】以上により、接合深さ３０ｎｍ，シート抵
抗２ｋΩ／□の浅接合が形成でき、ゲート長０.１５μ
ｍ のＣＭＯＳが短チャネル効果を起こさずに高速に動
作することを確認した。この方法では、Ｂ2Ｈ6の選択吸
着現象を利用し、実施例２及び従来法に比べても、プロ
セスの一層の簡略化を達成した。なお、Ｂソースとして
はＨＢＯ2 ，Ｂ2Ｏ3を用いてもよい。さらに、Ｂ吸着
後、厚さ２−５ｎｍのＳｉキャップ層をエピタキシャル
成長すると、Ｂが固溶限を越えてＳｉ結晶格子中に取り
込まれる。その後、９００℃，１０秒の熱処理を行って
から、Ｓｉ層を除去することで浅いｐ型拡散層部分の大
幅な低抵抗化が可能となった。また、自然酸化膜の代わ
りに、水蒸気中での熱酸化法により、ｎ型拡散層上に数
ｎｍの酸化膜を形成し、他の部分に成長した薄い酸化膜
を弗酸水溶液でエッチング除去する方法を利用してもよ
い。
抗２ｋΩ／□の浅接合が形成でき、ゲート長０.１５μ
ｍ のＣＭＯＳが短チャネル効果を起こさずに高速に動
作することを確認した。この方法では、Ｂ2Ｈ6の選択吸
着現象を利用し、実施例２及び従来法に比べても、プロ
セスの一層の簡略化を達成した。なお、Ｂソースとして
はＨＢＯ2 ，Ｂ2Ｏ3を用いてもよい。さらに、Ｂ吸着
後、厚さ２−５ｎｍのＳｉキャップ層をエピタキシャル
成長すると、Ｂが固溶限を越えてＳｉ結晶格子中に取り
込まれる。その後、９００℃，１０秒の熱処理を行って
から、Ｓｉ層を除去することで浅いｐ型拡散層部分の大
幅な低抵抗化が可能となった。また、自然酸化膜の代わ
りに、水蒸気中での熱酸化法により、ｎ型拡散層上に数
ｎｍの酸化膜を形成し、他の部分に成長した薄い酸化膜
を弗酸水溶液でエッチング除去する方法を利用してもよ
い。
【００２２】（実施例４）次に、リンガラス膜とボロン
ガラス膜とを用いた例について、図７を用いて説明す
る。
ガラス膜とを用いた例について、図７を用いて説明す
る。
【００２３】まず、実施例２と同様にして、深いｎ型拡
散層１１１と深いｐ型拡散層１１２，Ｓｉ3Ｎ4サイドウ
オールスペーサ３１を形成した（図７（ａ））。次に、
ソース／ドレイン領域上の酸化膜を弗酸水溶液で除去
し、ＣＶＤ装置に導入し、厚さ５０ｎｍのボロンガラス
膜３２を堆積し、通常のホトリソグラフィ，ドライエッ
チングによりｎ−MOSFET領域上のみこれを残して除去し
た（ｂ）。次に、厚さ２０ｎｍのリンガラス膜３３を全
面に堆積し、９００℃，１０秒の熱処理を行い、Ｐ及び
Ｂを拡散させ、浅いｎ型拡散層１１３，浅いｐ型拡散層
１１４を形成した（ｃ）。最後に、ボロンガラス及びリ
ンガラス膜を弗酸蒸気で選択エッチングした後、実施例
１と同様にして、酸化膜サイドウオールスペーサ１２２
とチタンシリサイド層１２３を形成した（ｄ）。
散層１１１と深いｐ型拡散層１１２，Ｓｉ3Ｎ4サイドウ
オールスペーサ３１を形成した（図７（ａ））。次に、
ソース／ドレイン領域上の酸化膜を弗酸水溶液で除去
し、ＣＶＤ装置に導入し、厚さ５０ｎｍのボロンガラス
膜３２を堆積し、通常のホトリソグラフィ，ドライエッ
チングによりｎ−MOSFET領域上のみこれを残して除去し
た（ｂ）。次に、厚さ２０ｎｍのリンガラス膜３３を全
面に堆積し、９００℃，１０秒の熱処理を行い、Ｐ及び
Ｂを拡散させ、浅いｎ型拡散層１１３，浅いｐ型拡散層
１１４を形成した（ｃ）。最後に、ボロンガラス及びリ
ンガラス膜を弗酸蒸気で選択エッチングした後、実施例
１と同様にして、酸化膜サイドウオールスペーサ１２２
とチタンシリサイド層１２３を形成した（ｄ）。
【００２４】以上により、接合深さ２０ｎｍ，シート抵
抗２ｋΩ／□の浅接合が形成でき、ゲート長０.１μｍ
のＣＭＯＳが短チャネル効果を起こさずに高速に動作す
ることを確認した。なお、この方法では、もちろん、リ
ンガラス，ボロンガラスの堆積順序を反対にしても良
い。
抗２ｋΩ／□の浅接合が形成でき、ゲート長０.１μｍ
のＣＭＯＳが短チャネル効果を起こさずに高速に動作す
ることを確認した。なお、この方法では、もちろん、リ
ンガラス，ボロンガラスの堆積順序を反対にしても良
い。
【００２５】（実施例５）次に、リンガラス膜とＢ2Ｈ6
ガスの選択吸着を用いた例について、図８を用いて説明
する。
ガスの選択吸着を用いた例について、図８を用いて説明
する。
【００２６】まず、実施例２と同様にして、深いｎ型拡
散層１１１と深いｐ型拡散層１１２，Ｓｉ3Ｎ4サイドウ
オールスペーサ３１を形成した（図８（ａ））。次に、
ソース／ドレイン領域上の酸化膜を弗酸水溶液で除去
し、ＣＶＤ装置に導入し、厚さ２０ｎｍのリンガラス膜
３３を堆積し、通常のホトリソグラフィ，ドライエッチ
ングによりｎ−ＭＯＳ領域上のみこれを残して除去した
（ｂ）。次に、この試料を超高真空装置に導入し、基板
温度７００℃でＨＢＯ2５１ を蒸着し、ｐ−MOSFET領域
上のＳｉ表面にのみボロンを吸着させた（ｃ）。次に、
９００℃，１０秒の熱処理を行い、Ｐ及びＢを拡散さ
せ、浅いｎ型拡散層１１３，浅いｐ型拡散層１１４を形
成した（ｄ）。最後に、実施例１と同様にして、酸化膜
サイドウオールスペーサ１２２とチタンシリサイド層１
２３を形成した（ｅ）。
散層１１１と深いｐ型拡散層１１２，Ｓｉ3Ｎ4サイドウ
オールスペーサ３１を形成した（図８（ａ））。次に、
ソース／ドレイン領域上の酸化膜を弗酸水溶液で除去
し、ＣＶＤ装置に導入し、厚さ２０ｎｍのリンガラス膜
３３を堆積し、通常のホトリソグラフィ，ドライエッチ
ングによりｎ−ＭＯＳ領域上のみこれを残して除去した
（ｂ）。次に、この試料を超高真空装置に導入し、基板
温度７００℃でＨＢＯ2５１ を蒸着し、ｐ−MOSFET領域
上のＳｉ表面にのみボロンを吸着させた（ｃ）。次に、
９００℃，１０秒の熱処理を行い、Ｐ及びＢを拡散さ
せ、浅いｎ型拡散層１１３，浅いｐ型拡散層１１４を形
成した（ｄ）。最後に、実施例１と同様にして、酸化膜
サイドウオールスペーサ１２２とチタンシリサイド層１
２３を形成した（ｅ）。
【００２７】以上により、接合深さ１０ｎｍ，シート抵
抗２ｋΩ／□の浅接合が形成でき、ゲート長０.１μｍ
のＣＭＯＳが短チャネル効果を起こさずに高速に動作す
ることを確認した。なお、ボロンガラス膜とＰＨ3 ガス
（あるいは、固体ソースのＰ，Ｓｂ）の吸着を組み合わ
せても同様のプロセスが可能である。また、リンガラス
膜３３を２０ｎｍ以上に厚くすれば、ＨＢＯ2 吸着は選
択的でなくても良い。すなわち、全面にＢを堆積する方
法、例えばプラズマＣＶＤ法を用いることもできる。
抗２ｋΩ／□の浅接合が形成でき、ゲート長０.１μｍ
のＣＭＯＳが短チャネル効果を起こさずに高速に動作す
ることを確認した。なお、ボロンガラス膜とＰＨ3 ガス
（あるいは、固体ソースのＰ，Ｓｂ）の吸着を組み合わ
せても同様のプロセスが可能である。また、リンガラス
膜３３を２０ｎｍ以上に厚くすれば、ＨＢＯ2 吸着は選
択的でなくても良い。すなわち、全面にＢを堆積する方
法、例えばプラズマＣＶＤ法を用いることもできる。
【００２８】（実施例６）次に、実施例５において、Ｂ
の選択吸着後にＳｉを成長することで浅いｐ型拡散層の
低抵抗化を実現した例について、図９を用いて説明す
る。
の選択吸着後にＳｉを成長することで浅いｐ型拡散層の
低抵抗化を実現した例について、図９を用いて説明す
る。
【００２９】まず、実施例２と同様にして、深いｎ型拡
散層１１１と深いｐ型拡散層１１２，Ｓｉ3Ｎ4サイドウ
オールスペーサ３１を形成した（図９（ａ））。次に、
ソース／ドレイン領域上の酸化膜を弗酸水溶液で除去
し、ＣＶＤ装置に導入し、厚さ２０ｎｍのリンガラス膜
３３を堆積し、通常のホトリソグラフィ，ドライエッチ
ングによりｎ−MOSFET領域上のみこれを残して除去し、
９００℃，１０秒の熱処理を行い、Ｐを拡散させ、浅い
ｎ型拡散層１１３を形成した（ｂ）。
散層１１１と深いｐ型拡散層１１２，Ｓｉ3Ｎ4サイドウ
オールスペーサ３１を形成した（図９（ａ））。次に、
ソース／ドレイン領域上の酸化膜を弗酸水溶液で除去
し、ＣＶＤ装置に導入し、厚さ２０ｎｍのリンガラス膜
３３を堆積し、通常のホトリソグラフィ，ドライエッチ
ングによりｎ−MOSFET領域上のみこれを残して除去し、
９００℃，１０秒の熱処理を行い、Ｐを拡散させ、浅い
ｎ型拡散層１１３を形成した（ｂ）。
【００３０】次に、この試料を超高真空装置に導入し、
基板温度７００℃でＢ2Ｈ6４２を導入し、ｐ−ＭＯＳ領
域上のＳｉ表面にのみボロンを吸着させた（ｃ）。次
に、ＵＨＶ−ＣＶＤ法によりＳｉ膜７１を５ｎｍ選択エ
ピタキシャル成長し、浅いｐ型拡散層の代わりとした
（ｄ）。これは、δドーピングとして知られる方法であ
る。最後に、リンガラス膜３３エッチング除去後、実施
例１と同様にして、酸化膜サイドウオールスペーサ１２
２とチタンシリサイド層１２３を形成した（ｅ）。
基板温度７００℃でＢ2Ｈ6４２を導入し、ｐ−ＭＯＳ領
域上のＳｉ表面にのみボロンを吸着させた（ｃ）。次
に、ＵＨＶ−ＣＶＤ法によりＳｉ膜７１を５ｎｍ選択エ
ピタキシャル成長し、浅いｐ型拡散層の代わりとした
（ｄ）。これは、δドーピングとして知られる方法であ
る。最後に、リンガラス膜３３エッチング除去後、実施
例１と同様にして、酸化膜サイドウオールスペーサ１２
２とチタンシリサイド層１２３を形成した（ｅ）。
【００３１】以上により、接合深さ１０ｎｍ，シート抵
抗１ｋΩ／□の浅接合が形成でき、ゲート長０.０５μ
ｍ のＣＭＯＳが短チャネル効果を起こさずに高速に動
作することを確認した。さらに、浅いｎ型拡散層の形成
にＳｂのδドーピングを用いてもよい。この場合、まず
Ｓｂのδドープ層を形成し、実施例３と同様にｎ型拡散
層上に選択的に成長する自然酸化膜を用いて、ボロンド
ーピングを行えばよい。
抗１ｋΩ／□の浅接合が形成でき、ゲート長０.０５μ
ｍ のＣＭＯＳが短チャネル効果を起こさずに高速に動
作することを確認した。さらに、浅いｎ型拡散層の形成
にＳｂのδドーピングを用いてもよい。この場合、まず
Ｓｂのδドープ層を形成し、実施例３と同様にｎ型拡散
層上に選択的に成長する自然酸化膜を用いて、ボロンド
ーピングを行えばよい。
【００３２】また、Ｓｉ膜７１を不純物の拡散熱処理後
に除去してしまう方法も有効である。この場合は、Ｓｉ
の成長は選択的でなくても良い。特に、不純物としてＳ
ｂを用いる場合には、Ｓｂ原子がＳｉ成長中に表面に這
いあがる表面偏析現象を抑制するために、２００℃以下
の低温で非晶質Ｓｉを堆積することが望ましく、プラズ
マＣＶＤ法や、Ｓｉ蒸着法，Ｓｉスパッタ法を用いるこ
とが有効である。Ｓｉ膜の除去の方法としてはＳｉエッ
チング法のほか、Ｓｉ膜厚を１ｎｍ程度に更に薄膜化し
て成長した場合、Ｓｉ表面を酸化する洗浄処理と弗酸水
溶液による酸化膜エッチングの組み合わせでも良い。
に除去してしまう方法も有効である。この場合は、Ｓｉ
の成長は選択的でなくても良い。特に、不純物としてＳ
ｂを用いる場合には、Ｓｂ原子がＳｉ成長中に表面に這
いあがる表面偏析現象を抑制するために、２００℃以下
の低温で非晶質Ｓｉを堆積することが望ましく、プラズ
マＣＶＤ法や、Ｓｉ蒸着法，Ｓｉスパッタ法を用いるこ
とが有効である。Ｓｉ膜の除去の方法としてはＳｉエッ
チング法のほか、Ｓｉ膜厚を１ｎｍ程度に更に薄膜化し
て成長した場合、Ｓｉ表面を酸化する洗浄処理と弗酸水
溶液による酸化膜エッチングの組み合わせでも良い。
【００３３】（実施例７）最後に、実施例２乃至６にお
けるＳｉ3Ｎ4サイドウオールスペーサ形成工程を簡略化
した例について述べる。
けるＳｉ3Ｎ4サイドウオールスペーサ形成工程を簡略化
した例について述べる。
【００３４】まず、実施例１と同様にして、ゲート加工
まで行った（図１０（ａ））。この後、ＣＶＤＳｉＯ2
膜１２０，ＣＶＤＳｉ3Ｎ4膜８２，多結晶Ｓｉ膜１６を
連続的に堆積した（ｂ）。これには、枚葉処理式のクラ
スタＣＶＤ装置を用いて、連続的な成膜を行った。次
に、枚葉処理式のクラスタエッチング装置を用いて、連
続的に多結晶Ｓｉ膜１６，ＣＶＤＳｉ3Ｎ4膜８２を異方
性ドライエッチングし、サイドウオールスペーサ（１７
及び８３）に加工した（ｃ）。次に、実施例１と同様に
Ａｓ及びＢをイオン打ち込みし、深いｎ型拡散層１１
０，深いｐ型拡散層１１２を形成した（ｄ)，(ｅ）。続
いて、枚葉処理式のクラスタエッチング装置を用いて、
多結晶Ｓｉ１７の除去，ＣＶＤＳｉ3Ｎ4膜８３の異方性
ドライエッチング，ＣＶＤＳｉＯ2 膜１２０の除去を、
連続的に行った図１１（ａ）。次に、実施例５と同様に
して、浅いｎ型拡散層１１３，浅いｐ型拡散層１１４を
形成し、ＳｉＯ2 サイドウオールスペーサ１２２，チタ
ンシリサイド層１２３を形成した（ａ）。
まで行った（図１０（ａ））。この後、ＣＶＤＳｉＯ2
膜１２０，ＣＶＤＳｉ3Ｎ4膜８２，多結晶Ｓｉ膜１６を
連続的に堆積した（ｂ）。これには、枚葉処理式のクラ
スタＣＶＤ装置を用いて、連続的な成膜を行った。次
に、枚葉処理式のクラスタエッチング装置を用いて、連
続的に多結晶Ｓｉ膜１６，ＣＶＤＳｉ3Ｎ4膜８２を異方
性ドライエッチングし、サイドウオールスペーサ（１７
及び８３）に加工した（ｃ）。次に、実施例１と同様に
Ａｓ及びＢをイオン打ち込みし、深いｎ型拡散層１１
０，深いｐ型拡散層１１２を形成した（ｄ)，(ｅ）。続
いて、枚葉処理式のクラスタエッチング装置を用いて、
多結晶Ｓｉ１７の除去，ＣＶＤＳｉ3Ｎ4膜８３の異方性
ドライエッチング，ＣＶＤＳｉＯ2 膜１２０の除去を、
連続的に行った図１１（ａ）。次に、実施例５と同様に
して、浅いｎ型拡散層１１３，浅いｐ型拡散層１１４を
形成し、ＳｉＯ2 サイドウオールスペーサ１２２，チタ
ンシリサイド層１２３を形成した（ａ）。
【００３５】本実施例では、実施例５と比較し、工程数
はほとんど変わらないが、クラスタ装置による連続的な
成膜、及び、エッチングを行っているため、工程完了の
サイクル時間の短縮が実現できた。
はほとんど変わらないが、クラスタ装置による連続的な
成膜、及び、エッチングを行っているため、工程完了の
サイクル時間の短縮が実現できた。
【００３６】
【発明の効果】本発明によれば、低リーク電流の極めて
浅い（＜３０ｎｍ）ソース／ドレイン接合を形成でき、
ゲート長０.１５μｍ 以下の相補型MOSFETの高速動作が
可能となる。
浅い（＜３０ｎｍ）ソース／ドレイン接合を形成でき、
ゲート長０.１５μｍ 以下の相補型MOSFETの高速動作が
可能となる。
【図１】本発明の一実施例のＣＭＯＳ形成プロセスを示
す断面図。
す断面図。
【図２】本発明の一実施例のＣＭＯＳ形成プロセスを示
す断面図。
す断面図。
【図３】従来法のＣＭＯＳ形成プロセスを示す断面図。
【図４】従来法のＣＭＯＳ形成プロセスを示す断面図。
【図５】本発明の第二実施例のＣＭＯＳ形成プロセスを
示す断面図。
示す断面図。
【図６】本発明の第三実施例のＣＭＯＳ形成プロセスを
示す断面図。
示す断面図。
【図７】本発明の第四実施例のＣＭＯＳ形成プロセスを
示す断面図。
示す断面図。
【図８】本発明の第五実施例のＣＭＯＳ形成プロセスを
示す断面図。
示す断面図。
【図９】本発明の第六実施例のＣＭＯＳ形成プロセスを
示す断面図。
示す断面図。
【図１０】本発明の第七実施例のＣＭＯＳ形成プロセス
を示す断面図。
を示す断面図。
【図１１】本発明の第七実施例のＣＭＯＳ形成プロセス
を示す断面図。
を示す断面図。
１０…Ｓｉ基板、１１…ｐウエル、１２…ｎウエル、１
３…素子分離用酸化膜、１４…ゲート酸化膜、１５…ゲ
ート電極、１６…多結晶Ｓｉ膜、１７…多結晶Ｓｉサイ
ドウオールスペーサ、１８…ホトレジスト、１９…Ａｓ
イオン、１１０…深いｎ型拡散層、１１１…ＢＦ2 イオ
ン、１１２…深いｐ型拡散層、１１３…浅いｎ型拡散
層、１１４…浅いｐ型拡散層、１２０…ＣＶＤＳｉＯ2
膜、１２１…Ｓｉ酸化膜、１２２…酸化膜サイドウオー
ルスペーサ、１２３…シリサイド層。
３…素子分離用酸化膜、１４…ゲート酸化膜、１５…ゲ
ート電極、１６…多結晶Ｓｉ膜、１７…多結晶Ｓｉサイ
ドウオールスペーサ、１８…ホトレジスト、１９…Ａｓ
イオン、１１０…深いｎ型拡散層、１１１…ＢＦ2 イオ
ン、１１２…深いｐ型拡散層、１１３…浅いｎ型拡散
層、１１４…浅いｐ型拡散層、１２０…ＣＶＤＳｉＯ2
膜、１２１…Ｓｉ酸化膜、１２２…酸化膜サイドウオー
ルスペーサ、１２３…シリサイド層。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 木村 紳一郎 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内
Claims (7)
- 【請求項１】MOSFETの製造に際し、ゲート電極をマスク
として、加速した不純物イオンを基板半導体中に打ち込
むことで、ソース／ドレインｐｎ接合を形成する方法に
おいて、前記ゲート電極の側壁にスペーサとなる膜を形
成し、不純物イオンを打ち込み、熱処理により不純物を
電気的に活性化し、前記スペーサに隣接する拡散層部分
を形成し、その後、スペーサ膜を除去し、再び、前記不
純物イオンを打ち込み、熱処理を行い、前記ゲート電極
に隣接する拡散層部分を形成することを特徴とする半導
体装置の製造方法。 - 【請求項２】MOSFETの製造に際し、ゲート電極をマスク
として、加速した不純物イオンを基板半導体中に打ち込
むことで、ソース／ドレインｐｎ接合を形成する方法に
おいて、前記ゲート電極の側壁にスペーサとなる膜を形
成し、不純物イオンを打ち込み、熱処理により不純物を
電気的に活性化し、前記スペーサに隣接する拡散層部分
を形成し、その後、スペーサ膜を除去し、続いて、不純
物原子，分子、あるいはこれを含有する薄膜を堆積し、
熱処理を行い、不純物を基板半導体中に拡散させ、前記
ゲート電極に隣接する拡散層部分を形成することを特徴
とする半導体装置の製造方法。 - 【請求項３】MOSFETの製造に際し、ゲート電極をマスク
として、加速した不純物イオンを基板半導体中に打ち込
むことで、ソース／ドレインｐｎ接合を形成する方法に
おいて、前記ゲート電極の側壁にスペーサとなる膜を形
成し、前記不純物イオンを打ち込み、熱処理により不純
物を電気的に活性化し、前記スペーサに隣接する拡散層
部分を形成し、その後、スペーサ膜を除去し、続いて、
不純物原子，分子を吸着し、さらに、基板半導体を堆積
させることで、前記ゲート電極に隣接する拡散層部分を
形成することを特徴とする半導体装置の製造方法。 - 【請求項４】MOSFETの製造に際し、ゲート電極をマスク
として、加速した不純物イオンを基板半導体中に打ち込
むことで、ソース／ドレインｐｎ接合を形成する方法に
おいて、前記ゲート電極の側壁にスペーサとなる膜を形
成し、前記不純物イオンを打ち込み、熱処理により不純
物を電気的に活性化し、前記スペーサに隣接する拡散層
部分を形成し、その後、スペーサ膜を除去し、続いて、
不純物原子，分子を吸着し、さらに、基板半導体を堆積
させた後、熱処理を行い、不純物を基板半導体中に拡散
させ、前記ゲート電極に隣接する拡散層部分を形成し、
最後に、基板半導体膜を除去することを特徴とする半導
体装置の製造方法。 - 【請求項５】請求項１において、前記ゲート電極の側壁
スペーサが、多結晶Ｓｉ、あるいは、非晶質Ｓｉで構成
される半導体装置の製造方法。 - 【請求項６】請求項２，３または４において、前記スペ
ーサに隣接する拡散層を形成するための前記ゲート電極
の側壁スペーサが、多結晶Ｓｉ、あるいは、非晶質Ｓｉ
で構成され、前記ゲート電極に隣接する拡散層を形成す
る際には前記ゲート電極の側壁がＳｉ窒化膜で覆われて
いる半導体装置の製造方法。 - 【請求項７】請求項５において、Ｓｉ窒化膜，Ｓｉ膜か
らなる多層膜を異方性エッチングにより加工し、前記ス
ペーサに隣接する拡散層を形成するための前記ゲート電
極の側壁スペーサを形成し、Ｓｉ膜除去後に、Ｓｉ窒化
膜を再度、異方性エッチングにより加工し、前記ゲート
電極に隣接する拡散層を形成するための側壁スペーサを
形成する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7043824A JPH08241984A (ja) | 1995-03-03 | 1995-03-03 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7043824A JPH08241984A (ja) | 1995-03-03 | 1995-03-03 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08241984A true JPH08241984A (ja) | 1996-09-17 |
Family
ID=12674507
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7043824A Pending JPH08241984A (ja) | 1995-03-03 | 1995-03-03 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08241984A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100311498B1 (ko) * | 1999-01-12 | 2001-11-02 | 김영환 | 반도체 소자의 이중 게이트 형성방법 |
| JP2002076136A (ja) * | 2000-09-01 | 2002-03-15 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JP2002334938A (ja) * | 2001-03-09 | 2002-11-22 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| WO2003032400A1 (en) * | 2001-10-09 | 2003-04-17 | Advanced Micro Devices, Inc. | Semiconductor device formed with disposable spacer and liner using high-k material and method of fabrication |
| WO2003094584A1 (de) * | 2002-04-30 | 2003-11-13 | Siemens Aktiengesellschaft | Verfahren zur erzeugung einer grabenstruktur in einem polymer-substrat |
| JP2004165627A (ja) * | 2002-11-14 | 2004-06-10 | Samsung Electronics Co Ltd | Ｌ字型スペーサを採用した半導体素子の製造方法 |
| JP2007142036A (ja) * | 2005-11-16 | 2007-06-07 | Sony Corp | 半導体装置およびその製造方法 |
| JP2009283586A (ja) * | 2008-05-21 | 2009-12-03 | Renesas Technology Corp | 半導体装置の製造方法 |
-
1995
- 1995-03-03 JP JP7043824A patent/JPH08241984A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100311498B1 (ko) * | 1999-01-12 | 2001-11-02 | 김영환 | 반도체 소자의 이중 게이트 형성방법 |
| JP2002076136A (ja) * | 2000-09-01 | 2002-03-15 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JP2002334938A (ja) * | 2001-03-09 | 2002-11-22 | Fujitsu Ltd | 半導体装置及びその製造方法 |
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| JP2004165627A (ja) * | 2002-11-14 | 2004-06-10 | Samsung Electronics Co Ltd | Ｌ字型スペーサを採用した半導体素子の製造方法 |
| KR100446309B1 (ko) * | 2002-11-14 | 2004-09-01 | 삼성전자주식회사 | Ｌ자형 스페이서를 채용한 반도체 소자의 제조 방법 |
| JP2007142036A (ja) * | 2005-11-16 | 2007-06-07 | Sony Corp | 半導体装置およびその製造方法 |
| JP2009283586A (ja) * | 2008-05-21 | 2009-12-03 | Renesas Technology Corp | 半導体装置の製造方法 |
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