JPH08242157A - スイッチング装置 - Google Patents

Abstract

(57)【要約】 【目的】 電源投入時のフラッシュオン現象を簡単な構
成で防止できる上に、オフ遅延時間をも短縮できるスイ
ッチング装置を提供する。 【構成】 電源ＶＤから負荷Ｌへの電流経路にドレイン
とソースが直列に接続されたＦＥＴ１４５と、そのゲー
ト−ソース間に接続された抵抗器１４７と、ＦＥＴ１４
５のゲート−ソース間に駆動電圧を与えるフォトボルカ
プラ１４９とを備えた出力回路１において、抵抗器１４
７とＦＥＴ１４５のゲートとの間に抵抗器３を設け、エ
ミッタとコレクタがＦＥＴ１４５のゲート−ソース間に
接続されたトランジスタ５が、ＦＥＴ１４５の接合容量
Ｃgd，Ｃgsに抵抗器３，１４７を介して電流が流れると
オンするように構成する。すると、ＦＥＴ１４５のドレ
イン−ソース間に電圧の立ち上がりが発生するか、或い
はＦＥＴ１４５への駆動電圧が停止すると、トランジス
タ５がオンしてＦＥＴ１４５が強制的にオフされる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電源から負荷への電流
経路をトランジスタによりスイッチングして、負荷の通
電と非通電とを切り換えるスイッチング装置に関する。

【０００２】

【従来の技術】従来より、この種のスイッチング装置
は、例えばプログラマブルコントローラにおいて、被制
御装置側へ制御信号を出力するための出力回路として用
いられており、図５に示すようなものが知られている。
尚、図５に例示する各出力回路は、出力用トランジスタ
としてＦＥＴ（電界効果トランジスタ）を用いた場合の
ものである。

【０００３】まず、図５（Ａ）に示す出力回路１０１
は、電源ＶＤ及び電源ＶＤのマイナス側に接続された負
荷としての出力検出部Ｌを備えた被制御装置１０３に接
続される、所謂ソース出力型のものである。この出力回
路１０１は、電源ＶＤのプラス側と、出力検出部Ｌの電
源ＶＤとは反対側と、電源ＶＤのマイナス側とに、３つ
の端子Ｐ，Ｏ，Ｍを介して接続される。そして、電源Ｖ
Ｄのプラス側（端子Ｐ）にソースが接続されると共に出
力検出部Ｌの電源ＶＤとは反対側（端子Ｏ）にドレイン
が接続されるＰチャンネルのＦＥＴ１０５と、ＦＥＴ１
０５のソースとゲート間に接続されてＦＥＴ１０５のゲ
ートを電源ＶＤのプラス側にプルアップするオフ駆動用
の抵抗器１０７と、ＦＥＴ１０５のゲートにコレクタが
接続されると共に電源ＶＤのマイナス側（端子Ｍ）にエ
ミッタが接続されたフォトトランジスタ１０９ａ及びフ
ォトトランジスタ１０９ａを発光により駆動するＬＥＤ
１０９ｂからなるオン駆動用のフォトカプラ１０９と、
フォトカプラ１０９のＬＥＤ１０９ｂを制御結果に応じ
て発光させるマイクロコンピュータ等からなる内部回路
１１１と、を備えている。

【０００４】そして、このソース出力型の出力回路１０
１において、内部回路１１１がフォトカプラ１０９のＬ
ＥＤ１０９ｂを発光させていない時には、ＦＥＴ１０５
のゲートとソース間が抵抗器１０７によって同電位に保
持されるため、ＦＥＴ１０５がオフ状態となって、被制
御装置１０３側の出力検出部Ｌには電流が流れない。

【０００５】一方、内部回路１１１がＬＥＤ１０９ｂを
発光させると、フォトカプラ１０９のフォトトランジス
タ１０９ａがオンして、抵抗器１０７に電流が流れ、こ
れによりＦＥＴ１０５のゲート−ソース間に電位差が生
じて、ＦＥＴ１０５がオンする。すると、電源ＶＤから
ＦＥＴ１０５のソースとドレインを介して出力検出部Ｌ
に電流が流れ、被制御装置１０３側では、出力検出部Ｌ
に電流が流れたことを検出して、内部回路１１１の制御
結果を検出する。

【０００６】次に、図５（Ｂ）に示す出力回路１２１
は、電源ＶＤ及び電源ＶＤのプラス側に接続された出力
検出部Ｌを備えた被制御装置１２３に接続される、所謂
シンク出力型のものである。この出力回路１２１も、電
源ＶＤのプラス側と、出力検出部Ｌの電源ＶＤとは反対
側と、電源ＶＤのマイナス側とに、３つの端子Ｐ，Ｏ，
Ｍを介して接続される。そして、電源ＶＤのマイナス側
（端子Ｍ）にソースが接続されると共に出力検出部Ｌの
電源ＶＤとは反対側（端子Ｏ）にドレインが接続される
ＮチャンネルのＦＥＴ１２５と、ＦＥＴ１２５のゲート
とソース間に接続されてＦＥＴ１２５のゲートを電源Ｖ
Ｄのマイナス側にプルダウンするオフ駆動用の抵抗器１
２７と、電源ＶＤのプラス側（端子Ｐ）にコレクタが接
続されると共にＦＥＴ１２５のゲートにエミッタが接続
されたフォトトランジスタ１２９ａ及びフォトトランジ
スタ１２９ａを発光により駆動するＬＥＤ１２９ｂから
なるオン駆動用のフォトカプラ１２９と、フォトカプラ
１２９のＬＥＤ１２９ｂを制御結果に応じて発光させる
内部回路１３１と、を備えている。

【０００７】そして、このシンク出力型の出力回路１２
１において、内部回路１３１がフォトカプラ１２９のＬ
ＥＤ１２９ｂを発光させていない時には、ＦＥＴ１２５
のゲートとソース間が抵抗器１２７によって同電位に保
持されるため、ＦＥＴ１２５がオフ状態となって、被制
御装置１２３側の出力検出部Ｌには電流が流れない。

【０００８】一方、内部回路１３１がＬＥＤ１２９ｂを
発光させると、フォトカプラ１２９のフォトトランジス
タ１２９ａがオンして、抵抗器１２７に電流が流れ、こ
れによりＦＥＴ１２５のゲート−ソース間に電位差が生
じて、ＦＥＴ１２５がオンする。すると、電源ＶＤから
出力検出部ＬにＦＥＴ１２５のドレインとソースを介し
て電流が流れ、被制御装置１２３側では、出力検出部Ｌ
に電流が流れたことを検出して、内部回路１３１の制御
結果を検出する。

【０００９】つまり、ソース出力型の出力回路１０１
は、電源ＶＤから出力検出部Ｌへの電流経路を、出力検
出部Ｌのプラス側（ハイサイド）でスイッチングするよ
うにしており、シンク出力型の出力回路１２１は、電源
ＶＤから出力検出部Ｌへの電流経路を、出力検出部Ｌの
マイナス側（ロウサイド）でスイッチングするようにし
ている。

【００１０】一方、図５（Ｃ）に示す出力回路１４１
は、独立出力型と呼ばれるものであり、上述したソース
出力型及びシンク出力型の何れの出力形式でも使用する
ことができる。尚、図５（Ｃ）は、被制御装置１４３側
において出力検出部Ｌが電源ＶＤのマイナス側に設けら
れた場合、即ちソース出力型の出力形式を採った場合を
示している。

【００１１】この出力回路１４１は、電源ＶＤのプラス
側と出力検出部Ｌの電源ＶＤとは反対側とに、２つの端
子Ｐ，Ｏを介して接続される。そして、電源ＶＤのプラ
ス側（端子Ｐ）にドレインが接続されると共に出力検出
部Ｌの電源ＶＤとは反対側（端子Ｏ）にソースが接続さ
れるＮチャンネルのＦＥＴ１４５と、ＦＥＴ１４５のゲ
ートとソース間に接続されたオフ駆動用の抵抗器１４７
と、ＦＥＴ１４５のゲートからソースの方向へ向けて順
方向に且つ抵抗器１４７と並列に接続されたフォトダイ
オードアレイ１４９ａ及び発光によってフォトダイオー
ドアレイ１４９ａに起電力を発生させるＬＥＤ１４９ｂ
からなるオン駆動用のフォトボルカプラ１４９と、フォ
トボルカプラ１４９のＬＥＤ１４９ｂを制御結果に応じ
て発光させる内部回路１５１と、を備えている。

【００１２】そして、この独立出力型の出力回路１４１
において、内部回路１５１がフォトボルカプラ１４９の
ＬＥＤ１４９ｂを発光させていない時には、ＦＥＴ１４
５のゲートとソース間が抵抗器１４７によって同電位に
保持されるため、ＦＥＴ１４５がオフ状態となって、被
制御装置１４３側の出力検出部Ｌには電流が流れない。

【００１３】一方、内部回路１５１がＬＥＤ１４９ｂを
発光させると、フォトボルカプラ１４９のフォトダイオ
ードアレイ１４９ａに電圧が発生し、これによりＦＥＴ
１４５のゲート−ソース間に電位差が生じて、ＦＥＴ１
４５がオンする。すると、電源ＶＤからＦＥＴ１４５の
ドレインとソースを介して出力検出部Ｌに電流が流れ、
被制御装置１４３側では、出力検出部Ｌに電流が流れた
ことを検出して、内部回路１５１の制御結果を検出す
る。

【００１４】ここで、上記のような出力回路１０１，１
２１，１４１では、電源ＶＤを投入した状態で被制御装
置１０３，１２３，１４３を接続したとき、或いは被制
御装置１０３，１２３，１４３を接続した状態で電源Ｖ
Ｄを投入したときに、ＦＥＴ１０５，１２５，１４５が
瞬間的にオン状態となって誤出力してしまい、被制御装
置１０３，１２３，１４３が誤動作するという問題があ
った。

【００１５】これは、出力用トランジスタとしてのＦＥ
Ｔ１０５，１２５，１４５のドレイン−ソース間に、急
峻に立ち上がる電圧が印加されると、図５に示すよう
に、ゲート−ドレイン間の接合容量Ｃgdに、オフ駆動用
の抵抗器１０７，１２７，１４７を介して電流Ｉｆが流
れ、接合容量Ｃgdが充電されるまでの間、ＦＥＴ１０
５，１２５，１４５のゲート−ソース間に電位差が生じ
てＦＥＴ１０５，１２５，１４５がオンしてしまう、所
謂フラッシュオン現象が発生するからである。

【００１６】尚、図５（Ｃ）に示したような独立出力型
の出力回路１４１に使用されているフォトボルカプラ１
４９は、駆動能力が数十μＡ程度と非常に小さいため、
ＦＥＴ１４５のゲート−ソース間に設けられる抵抗器１
４７の抵抗値は数百ｋΩ以上に設定しなければならな
い。よって、特にこの場合には、僅かな電流でＦＥＴ１
４５のゲート−ソース間に電圧が発生してしまい、且つ
ゲート−ソース間の接合容量Ｃgsの放電時間が長くなる
ため、フラッシュオン現象が顕著に現れてしまう。

【００１７】そこで、このようなフラッシュオン現象を
防止することのできる構成として、従来より、例えば特
開平５−３７３２２号公報に開示されているようなもの
がある。この技術について、図５（Ｂ）に示したシンク
出力型を例に挙げて説明すると、例えば図６に示すよう
に、この技術が適用された出力回路１６１では、電源Ｖ
Ｄのプラス側に接続される端子ＰとＦＥＴ１２５のソー
スとの間にコンデンサ１６３を接続すると共に、ＦＥＴ
１２５のソースとコンデンサ１６３との接続点から電源
ＶＤのマイナス側に接続される端子Ｍへの経路に抵抗器
１６５を設け、更に、その抵抗器１６５と並列に、コン
デンサ１６３の端子間電圧が所定値以上になった場合に
抵抗器１６５をバイパスするためのバイパス回路１６７
を設けるようにしている。

【００１８】そして、このように構成された出力回路１
６１においては、被制御装置１２３が接続されるか、或
いは電源ＶＤが投入された直後には、未充電のコンデン
サ１６３によってＦＥＴ１２５のソースが電源ＶＤのプ
ラス側と同電位になる。そしてその後は、時間の経過に
伴ってコンデンサ１６３が抵抗器１６５を介して充電さ
れていき、ＦＥＴ１２５のソース側の電圧が徐々に低下
していく。そして、更にその後、コンデンサ１６３の端
子間電圧が所定値以上になると、バイパス回路１６７が
短絡して、ＦＥＴ１２５のソースと電源ＶＤのマイナス
側とを結ぶ経路から抵抗器１６５を排除するようにして
いる。

【００１９】よって、この出力回路１６１に電源ＶＤが
加えられた場合には、ＦＥＴ１２５のドレイン−ソース
間に加えられる電圧は、急峻でなく徐々に増加すること
となり、ＦＥＴ１２５が瞬間的にオン状態となるフラッ
シュオン現象が防止される。

【００２０】

【発明が解決しようとする課題】しかしながら、上記従
来の出力回路１６１では、電流経路に設けられた抵抗器
１６５をバイパスするためのバイパス回路１６７が必要
であり、通常このバイパス回路１６７は、リレーやトラ
ンジスタによって構成される。

【００２１】そして、バイパス回路１６７をリレーで構
成した場合には、それだけで装置が大型化してしまう。
また、バイパス回路１６７をトランジスタで構成した場
合にも、そのトランジスタとしては、出力用トランジス
タ（上記例ではＦＥＴ１２５）と同等以上の通電能力を
有するものを使用しなければならず、特に負荷としての
出力検出部Ｌの抵抗値が小さい場合や電源ＶＤの電圧が
大きな場合等、通電電流が大きい場合に、やはり装置が
大型化してしまう。

【００２２】一方、上記従来の出力回路１０１，１２
１，１４１，１６１では、ＦＥＴ１０５，１２５，１４
５がオン状態からオフするまでの時間、即ちオフ遅延時
間が大きいという問題もある。ここで、オフ遅延時間に
ついて、図５（Ｃ）に示した独立出力型の場合を例に挙
げて図７及び図２を用いて説明する。

【００２３】まず、ＦＥＴ１４５をオン状態からオフさ
せる時には、内部回路１５１はＬＥＤ１４９ｂの発光を
停止し、フォトダイオードアレイ１４９ａでの電圧発生
を停止させる。すると、図７（Ａ）の２つの矢印に示す
ように、まず、ＦＥＴ１４５のゲート−ソース間の接合
容量Ｃgsとゲート−ドレイン間の接合容量Ｃgdとが抵抗
器１４７を介して放電され、ＦＥＴ１４５のゲート−ソ
ース間電圧が所定のオフ電圧にまで低下して、ＦＥＴ１
４５のドレイン−ソース間電圧が大きくなる（即ちオン
状態からオフ状態へ変化し始める）。ところがこの時、
ドレイン−ソース間電圧の立ち上がり変化によって、図
７（Ｂ）の矢印に示すように、ゲート−ドレイン間の接
合容量Ｃgdに抵抗器１４７を介して電流が流れ、ゲート
−ソース間の接合容量Ｃgsの放電が妨げられる。

【００２４】つまり、オフ遅延時間は、図２におけるＴ
Ｄで示すように、ＦＥＴ１４５の接合容量Ｃgs及び接合
容量Ｃgdが放電して、ＦＥＴ１４５のゲート−ソース間
電圧Ｖgsが所定のオフ電圧Ｖthに低下するまでの時間Ｔ
１と、ＦＥＴ１４５のドレイン−ソース間電圧の立ち上
がり変化によってゲート−ドレイン間の接合容量Ｃgdが
充電され、接合容量Ｃgsの放電が妨げられている時間Ｔ
２との和になるのであるが、上記従来の出力回路１０
１，１２１，１４１，１６１では、このオフ遅延時間Ｔ
Ｄが大きいため、より高速のスイッチング動作を実現す
ることができなかったのである。

【００２５】尚、上記各問題は、出力用トランジスタと
してＦＥＴを使用した場合だけではなく、バイポーラト
ランジスタを用いた場合、或いはＦＥＴとバイポーラト
ランジスタとを複合化して両者の特徴を合せ持つように
形成されたＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ−Ｇａｔｅ
Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）を用いた場合
についても全く同様である。

【００２６】本発明は、こうした問題に鑑みなされたも
のであり、簡単な構成でフラッシュオン現象を防止でき
る上に、オフ遅延時間を短縮して高速のスイッチング動
作が可能なスイッチング装置を提供することを目的とし
ている。

【００２７】

【課題を解決するための手段】かかる目的を達成するた
めになされた請求項１に記載の本発明は、電源から所定
の負荷へ電流を供給するための電流経路に、ドレインと
ソース又はコレクタとエミッタからなる２つの出力端子
が直列に接続された出力用トランジスタと、該出力用ト
ランジスタのゲート又はベースからなる駆動端子に所定
の駆動電圧又は駆動電流を供給して、該出力用トランジ
スタをオンさせる駆動手段と、該駆動手段と前記駆動端
子との間に一端が接続され、他端が前記２つの出力端子
のうちソース又はエミッタに接続されたオフ駆動用抵抗
器と、を備えたスイッチング装置において、前記オフ駆
動用抵抗器と前記駆動端子との間の経路に設けられ、前
記出力用トランジスタにおける前記駆動端子と前記各出
力端子との間の容量成分に、前記オフ駆動用抵抗器を介
して電流が流れたか否かを検出する電流検出手段と、該
電流検出手段により前記電流が流れていると検出されて
いるときに、前記駆動端子の電圧を前記出力用トランジ
スタがオフする電圧レベルに強制的に保持する電圧制御
手段と、を備えたことを特徴とするスイッチング装置を
要旨としている。

【００２８】また、請求項２に記載の本発明は、請求項
１に記載のスイッチング装置において、前記電流検出手
段及び前記電圧制御手段は、前記オフ駆動用抵抗器と前
記駆動端子との間の経路に直列に接続された電流検出用
抵抗器と、前記容量成分に前記電流検出用抵抗器及び前
記オフ駆動用抵抗器を介して電流が流れたときに発生す
る前記電流検出用抵抗器の両端電位差が所定値以上であ
るときに、前記出力用トランジスタの駆動端子を前記２
つの出力端子のうちソース又はエミッタに短絡させる第
２のトランジスタと、からなることを特徴とするスイッ
チング装置を要旨としている。

【００２９】そして、請求項３に記載の本発明は、請求
項２に記載のスイッチング装置において、前記電流検出
用抵抗器に対して並列に、且つ、前記駆動手段による前
記駆動端子への駆動電圧又は駆動電流の供給方向を順方
向として、ダイオードを接続したこと、を特徴とするス
イッチング装置を要旨としている。

【００３０】

【作用及び発明の効果】上記のように構成された請求項
１に記載のスイッチング装置においては、電源から所定
の負荷へ電流を供給するための電流経路に、出力用トラ
ンジスタのドレインとソース又はコレクタとエミッタか
らなる２つの出力端子が直列に接続されており、駆動手
段が、出力用トランジスタのゲート又はベースからなる
駆動端子に所定の駆動電圧又は駆動電流を供給して、出
力用トランジスタをオンさせる。すると、電源から負荷
へ、出力用トランジスタの２つの出力端子を介して電流
が流れる。

【００３１】また、駆動手段が駆動電圧又は駆動電流の
供給を停止すると、出力用トランジスタの駆動端子（ゲ
ート又はベース）と、２つの出力端子のうちソース又は
エミッタとが、オフ駆動用抵抗器によって同電位に保持
されるため、出力用トランジスタがオフ状態となって、
負荷への通電が停止する。

【００３２】つまり、請求項１に記載のスイッチング装
置においては、駆動手段の動作・非動作に応じて出力用
トランジスタがオン・オフされ、このトランジスタのス
イッチング動作によって負荷への通電と非通電とが制御
される。ここで、オフ駆動用抵抗器と出力用トランジス
タの駆動端子との間の経路には、電流検出手段が設けら
れており、この電流検出手段は、出力用トランジスタに
おける駆動端子と各出力端子との間の容量成分（接合容
量）に、オフ駆動用抵抗器を介して電流が流れたか否か
を検出する。そして、電流検出手段によって前記電流が
流れていると検出されているときに、電圧制御手段が、
出力用トランジスタの駆動端子の電圧を、当該トランジ
スタがオフする電圧レベルに強制的に保持する。

【００３３】このような請求項１に記載のスイッチング
装置において、電源の投入時や高周波ノイズの発生時
等、出力用トランジスタの２つの出力端子間に急峻に立
ち上がる電圧が印加されると、出力用トランジスタの駆
動端子（ゲート又はベース）と出力端子のうちドレイン
又はコレクタとの間の容量成分に、オフ駆動用抵抗器を
介して充電電流が流れ、この電流によって駆動端子と出
力端子のうちソース又はエミッタとの間（オフ駆動用抵
抗器の両端）に電位差が発生して、出力用トランジスタ
がオンしようとする。

【００３４】ところが、出力用トランジスタの容量成分
にオフ駆動用抵抗器を介して電流が流れると、その電流
が電流検出手段によって検出され、電圧制御手段が、駆
動端子の電圧を出力用トランジスタがオフする電圧レベ
ルに強制的に保持するため、出力用トランジスタがオン
してしまうことが防止される。

【００３５】従って、請求項１に記載のスイッチング装
置によれば、図６に例示した従来装置のように、出力用
トランジスタの出力端子と電源及び負荷とを結ぶ電流経
路に追加部品を全く設ける必要なく、フラッシュオン現
象を防止することができ、装置の大型化を招くことな
く、信頼性を向上させることができる。

【００３６】そして更に、請求項１に記載のスイッチン
グ装置によれば、出力用トランジスタのオフ遅延時間を
も短縮することができる。つまり、出力用トランジスタ
をオン状態からオフさせるために、駆動手段が駆動電圧
又は駆動電流の供給を停止すると、出力用トランジスタ
の駆動端子（ゲート又はベース）とソース又はエミッタ
との間の容量成分には、それまで充電されていた電荷を
放電するための放電電流が、オフ駆動用抵抗器を介して
流れる。すると、その放電電流が電流検出手段によって
検出され、電圧制御手段が、駆動端子の電圧を出力用ト
ランジスタのオフする電圧レベルに強制的に保持するの
である。よって、駆動手段が駆動電圧又は駆動電流の供
給を停止すると、即座に出力用トランジスタがオフされ
ることとなり、これによって、出力用トランジスタのオ
フ遅延時間を極めて小さくすることができるのである。

【００３７】そして、請求項１に記載のスイッチング装
置によれば、このようにオフ遅延時間を短縮することが
できるため、スイッチング動作の高速化が可能となり、
しかも、出力用トランジスタがリニアにオン状態となっ
ている時間（上述したＴ２）を無くすことができるた
め、トランジスタのスイッチング損失を極めて小さくす
ることができる。

【００３８】次に、請求項２に記載のスイッチング装置
では、請求項１に記載のスイッチング装置において、電
流検出手段及び電圧制御手段が、オフ駆動用抵抗器と出
力用トランジスタの駆動端子との間の経路に直列に接続
された電流検出用抵抗器と、第２のトランジスタと、か
ら構成されており、第２のトランジスタは、出力用トラ
ンジスタの容量成分に電流検出用抵抗器及びオフ駆動用
抵抗器を介して電流が流れたときに発生する電流検出用
抵抗器の両端電位差が所定値以上であるときに、出力用
トランジスタの駆動端子を２つの出力端子のうちソース
又はエミッタに短絡させる。

【００３９】つまり、請求項２に記載のスイッチング装
置において、出力用トランジスタの２つの出力端子間に
急峻に立ち上がる電圧が印加された時には、出力用トラ
ンジスタの駆動端子（ゲート又はベース）とドレイン又
はコレクタとの間の容量成分に、電流検出用抵抗器及び
オフ駆動用抵抗器を介して充電電流が流れる。また、駆
動手段が駆動電圧又は駆動電流の供給を停止して出力用
トランジスタをオフさせる時には、出力用トランジスタ
の駆動端子とソース又はエミッタとの間の容量成分に、
電流検出用抵抗器及びオフ駆動用抵抗器を介して電荷を
放電させるための放電電流が流れる。

【００４０】よって、請求項２に記載のスイッチング装
置では、このような電流が流れたときに発生する電流検
出用抵抗器の両端電位差が所定値以上であるときに、第
２のトランジスタがオンして、出力用トランジスタの駆
動端子をソース又はエミッタに短絡させ、これによって
出力用トランジスタを強制的にオフさせるようにしてい
る。

【００４１】従って、請求項２に記載のスイッチング装
置によれば、抵抗器とトランジスタを追加して設けると
いった簡単な構成によって、フラッシュオン現象の防止
と、オフ遅延時間の短縮とを達成することができ、しか
も、追加して設けるトランジスタは、負荷に流すべき通
電電流の大きさに関わらず、小さな通電能力のもので良
い。

【００４２】次に、請求項３に記載のスイッチング装置
では、請求項２に記載のスイッチング装置において、電
流検出用抵抗器に対して並列に、且つ、駆動手段による
駆動端子への駆動電圧又は駆動電流の供給方向を順方向
として、ダイオードを接続するようにしており、この構
成によって、第２のトランジスタの動作感度を向上させ
て、出力用トランジスタをより素早くオフさせることが
できる。

【００４３】即ち、請求項２に記載のスイッチング装置
では、電流検出用抵抗器の両端に発生した電位差に応じ
て第２のトランジスタをオンさせることにより、出力用
トランジスタを強制的にオフさせるようにしているた
め、電流検出用抵抗器に僅かな電流が流れたときにでも
第２のトランジスタをオンさせるためには、電流検出用
抵抗器の抵抗値を大きく設定することとなる。

【００４４】ところが、電流検出用抵抗器の抵抗値を大
きく設定し過ぎると、駆動手段から出力用トランジスタ
の駆動端子へ供給される駆動電圧又は駆動電流が大きく
制限されてしまい、出力用トランジスタのオン遅延時間
が逆に大きくなってしまう。そこで、請求項３に記載の
スイッチング装置では、電流検出用抵抗器と並列にダイ
オードを設け、駆動手段からの駆動電圧又は駆動電流
が、電流検出用抵抗器を介すことなくダイオードを経由
して、出力用トランジスタの駆動端子へ供給されるよう
にしており、この構成によって、電流検出用抵抗器の抵
抗値を大きく設定しても、出力用トランジスタのオン遅
延時間には影響がないようにしている。

【００４５】従って、請求項３に記載のスイッチング装
置によれば、第２のトランジスタの動作感度を極力大き
く設定して、フラッシュオン現象の防止とオフ遅延時間
の短縮とを、より高いレベルで達成することができる。

【００４６】

【実施例】以下に本発明の実施例について、図面を参照
して説明する。まず、図１は、第１実施例のプログラマ
ブルコントローラの出力回路１を表す回路図である。こ
の出力回路１は、図５（Ｃ）に示した独立出力型の従来
の出力回路１４１に本発明を適用したものであり、図１
において、図５（Ｃ）と同一の部材については同一の符
号を付している。そして、出力回路１の基本的構成及び
その動作については、図５（Ｃ）に示した出力回路１４
１と同一であるため詳細な説明は省略し、以下、構成及
び作用の相違点を中心に説明する。

【００４７】尚、図１において、（Ａ）は、電源ＶＤを
投入した状態で被制御装置１４３を出力回路１に接続す
るか、或いは被制御装置１４３を出力回路１に接続した
状態で電源ＶＤを投入した場合の動作を表しており、
（Ｂ）は、ＦＥＴ１４５がオン状態からオフされる場合
の動作を表している。

【００４８】図１に示すように、第１実施例の出力回路
１は、図５（Ｃ）に示した出力回路１４１に対して、更
に、抵抗器１４７とＦＥＴ１４５のゲートとの間に接続
された電流検出用抵抗器としての抵抗器３と、ＦＥＴ１
４５のゲートにエミッタが接続され、ＦＥＴ１４５のソ
ースにコレクタが接続され、抵抗器３と抵抗器１４７と
の接続点にベースが接続された、第２のトランジスタと
してのＰＮＰ形トランジスタ（以下、単にトランジスタ
という）５と、抵抗器３と抵抗器１４７との接続点にア
ノードが接続されると共にＦＥＴ１４５のゲートにカソ
ードが接続されたダイオード７と、を追加して備えてい
る。

【００４９】尚、本第１実施例の出力回路１において
は、フォトボルカプラ１４９が駆動手段に対応してお
り、抵抗器１４７がオフ駆動用抵抗器に対応しており、
抵抗器３とトランジスタ５が電流検出手段及び電圧制御
手段に対応している。そして、このように構成された出
力回路１において、電源ＶＤを投入した状態で被制御装
置１４３を接続するか、或いは被制御装置１４３を接続
した状態で電源ＶＤを投入すると、ＦＥＴ１４５の出力
端子間、即ちドレイン−ソース間に、急峻に立ち上がる
電圧が印加される。

【００５０】すると、図１（Ａ）に示すように、ＦＥＴ
１４５のゲート−ドレイン間の接合容量Ｃgdには、ドレ
インからゲート方向の充電電流Ｉ１が、抵抗器３及び抵
抗器１４７を介して流れることとなるが、この充電電流
Ｉ１によって抵抗器３の両端、即ちトランジスタ５のエ
ミッタ−ベース間に電位差が生じるため、トランジスタ
５のエミッタ−ベース間にベース電流が流れてトランジ
スタ５がオンする。

【００５１】よって、このときＦＥＴ１４５のゲート−
ソース間は、図１（Ａ）の電流Ｉ２に示すように、トラ
ンジスタ５によってほぼ短絡されるため、ＦＥＴ１４５
がオンしてしまうことが防止される。そして、ＦＥＴ１
４５の接合容量Ｃgdが充電されて充電電流Ｉ１が減少
し、抵抗器３の両端電位差が小さくなると、トランジス
タ５はオフすることとなるが、この時既に、抵抗器１４
７へは電流が流れない状態となっているため、ＦＥＴ１
４５のゲート−ソース間には電位差が生じずに、ＦＥＴ
１４５がオンしてしまうことはない。

【００５２】このように、本実施例の出力回路１によれ
ば、上記のような電源投入時にＦＥＴ１４５が瞬間的に
オンしてしまう現象、即ちフラッシュオン現象を、抵抗
器３とトランジスタ５を設けるだけで防止することがで
き、しかも、追加して設けるトランジスタ５は、出力検
出部Ｌに流すべき通電電流の大きさに関わらず小さな通
電能力のものでよい。また、本実施例の出力回路１によ
れば、高周波ノイズによってＦＥＴ１４５のドレイン−
ソース間に急峻な電圧の立ち上がりが印加された場合
も、同様の動作で誤動作を防止することができる。

【００５３】次に、当該出力回路１が通常作動されてお
り、ＦＥＴ１４５がオン状態からオフされる場合の動作
について説明する。まず、内部回路１５１がＬＥＤ１４
９ｂの発光を停止し、フォトダイオードアレイ１４９ａ
での電圧発生を停止させると、図１（Ｂ）に示すよう
に、ＦＥＴ１４５のゲート−ソース間の接合容量Ｃgsに
は、ＦＥＴ１４５のオン時に充電されていた電荷を放電
するための放電電流Ｉ３が、抵抗器３及び抵抗器１４７
を介して流れることとなる。

【００５４】すると、この場合にも、接合容量Ｃgsの放
電電流Ｉ３によって抵抗器３の両端に電位差が生じるた
め、トランジスタ５がオンして、ＦＥＴ１４５のゲート
−ソース間がほぼ短絡される。よって、図１（Ｂ）の電
流Ｉ４に示すように、接合容量Ｃgsに充電されていた電
荷がトランジスタ５を介して急速に放電され、この結
果、ＦＥＴ１４５が即座にオフ状態となる。

【００５５】即ち、本第１実施例の出力回路１によれ
ば、図２に示すように、内部回路１５１がＬＥＤ１４９
ｂの発光を停止してフォトダイオードアレイ１４９ａで
の電圧発生を停止させると（図２において制御信号：Ｏ
Ｎ→ＯＦＦ）、トランジスタ５の動作遅れ時間ｔｄ後に
は、ＦＥＴ１４５がオフすることとなり、これによって
ＦＥＴ１４５のオフ遅延時間が大幅に短縮される。

【００５６】以上のように、本実施例の出力回路１によ
れば、ＦＥＴ１４５のフラッシュオン現象を簡単な構成
で防止することができる上に、オフ遅延時間をも、ほと
んど無視できる程度にまで短縮することができる。そし
て、これによりＦＥＴ１４５のスイッチング動作を高速
化することができ、また、ＦＥＴ１４５がリニアにオン
状態となっている時間（図２におけるＴ２）を無くすこ
とができるため、ＦＥＴ１４５のスイッチング損失を低
減することができる。

【００５７】尚、特に、本実施例の出力回路１に使用さ
れているフォトボルカプラ１４９は、駆動能力が数十μ
Ａ程度と非常に小さいため、ＦＥＴ１４５の接合容量Ｃ
gsを速やかに充電してＦＥＴ１４５のオン遅延時間を小
さくするためには、抵抗器１４７の抵抗値を数百ｋΩ以
上に設定しなければならない。よって、僅かな充電電流
Ｉ１でもＦＥＴ１４５のゲート−ソース間に電圧が発生
してしまい、また、ゲート−ソース間の接合容量Ｃgsの
放電時間も長くなってしまうため、フラッシュオン現象
が顕著に現れてしまう上に、オフ遅延時間も大きくなっ
てしまう。

【００５８】ところが、上述したように本実施例の出力
回路１では、抵抗器３及びトランジスタ５によってフラ
ッシュオン現象の防止とオフ遅延時間の短縮とを実現す
ることができるため、抵抗器１４７の抵抗値をできるだ
け大きく設定して、オン遅延時間を短縮することができ
る。

【００５９】一方、更に、本実施例の出力回路１におい
ては、抵抗器３に対して並列に、且つ、フォトボルカプ
ラ１４９によるＦＥＴ１４５のゲートへの電圧供給方向
を順方向として、ダイオード７を設けるようにしている
ため、トランジスタ５の動作感度を向上させて、ＦＥＴ
１４５をより素早くオフさせることができる。

【００６０】即ち、本実施例の出力回路１では、抵抗器
３の両端に発生した電位差に応じてトランジスタ５をオ
ンさせることにより、ＦＥＴ１４５を強制的にオフさせ
るようにしているため、抵抗器３に僅かな電流Ｉ１，Ｉ
３が流れたときにでもトランジスタ５をオンさせるため
には、抵抗器３の抵抗値をできるだけ大きく設定するこ
ととなる。

【００６１】ところが、抵抗器３の抵抗値を大きく設定
し過ぎると、ＦＥＴ１４５をオンさせる時に、フォトダ
イオードアレイ１４９ａからＦＥＴ１４５のゲート−ソ
ース間に印加される電圧及び電流が大きく制限されて接
合容量Ｃgsの充電が遅れてしまい、この結果、ＦＥＴ１
４５のオン遅延時間が逆に大きくなってしまう。

【００６２】そこで、本実施例の出力回路１では、抵抗
器３と並列にダイオード７を設け、フォトダイオードア
レイ１４９ａからの電圧が、抵抗器３を介すことなくダ
イオード７を経由して、ＦＥＴ１４５のゲート−ソース
間に印加されるようにしており、この構成によって、抵
抗器３の抵抗値を大きく設定しても、接合容量Ｃgsを速
やかに充電させることができ、延いてはＦＥＴ１４５を
即座にオンさせることができるようにしている。

【００６３】従って、本実施例の出力回路１によれば、
抵抗器３の抵抗値を極力大きく設定することにより、フ
ラッシュオン現象の防止とオフ遅延時間の短縮とを、よ
り高いレベルで達成することができる。次に、図３は、
第２実施例のプログラマブルコントローラの出力回路１
１を表す回路図である。この出力回路１１は、図５
（Ａ）に示したソース出力型の従来の出力回路１０１に
本発明を適用したものであり、図３において、図５
（Ａ）と同一の部材については同一の符号を付してい
る。そして、出力回路１１の基本的構成及びその動作に
ついては、図５（Ａ）に示した出力回路１０１と同一で
あるため詳細な説明は省略し、以下、構成及び作用の相
違点を中心に説明する。

【００６４】尚、図３において、（Ａ）は、電源ＶＤを
投入した状態で被制御装置１０３を出力回路１１に接続
するか、或いは被制御装置１０３を出力回路１１に接続
した状態で電源ＶＤを投入した場合の動作を表してお
り、（Ｂ）は、ＦＥＴ１０５がオン状態からオフされる
場合の動作を表している。

【００６５】図３に示すように、第２実施例の出力回路
１１は、図５（Ａ）に示した出力回路１０１に対して、
更に、抵抗器１０７とＦＥＴ１０５のゲートとの間に接
続された電流検出用抵抗器としての抵抗器１３と、ＦＥ
Ｔ１０５のゲートにエミッタが接続され、ＦＥＴ１０５
のソースにコレクタが接続され、抵抗器１３と抵抗器１
０７との接続点にベースが接続された、第２のトランジ
スタとしてのＮＰＮ形トランジスタ（以下、単にトラン
ジスタという）１５と、ＦＥＴ１０５のゲートにアノー
ドが接続されると共に抵抗器１３と抵抗器１０７との接
続点にカソードが接続されたダイオード１７と、を追加
して備えている。

【００６６】尚、本第２実施例の出力回路１１において
は、フォトカプラ１０９が駆動手段に対応しており、抵
抗器１０７がオフ駆動用抵抗器に対応しており、抵抗器
１３とトランジスタ１５が電流検出手段及び電圧制御手
段に対応している。そして、このように構成された出力
回路１１においても、電源ＶＤを投入した状態で被制御
装置１０３を接続するか、或いは被制御装置１０３を接
続した状態で電源ＶＤを投入すると、ＦＥＴ１０５のソ
ース−ドレイン間に、急峻に立ち上がる電圧が印加され
る。

【００６７】すると、図３（Ａ）に示すように、ＦＥＴ
１０５のゲート−ドレイン間の接合容量Ｃgdには、ゲー
トからドレイン方向の充電電流Ｉ５が、抵抗器１３及び
抵抗器１０７を介して流れることとなるが、この充電電
流Ｉ５によって抵抗器１３の両端、即ちトランジスタ１
５のベース−エミッタ間に電位差が生じるため、トラン
ジスタ１５のベース−エミッタ間にベース電流が流れて
トランジスタ１５がオンする。

【００６８】よって、このときＦＥＴ１０５のゲート−
ソース間は、図３（Ａ）の電流Ｉ６に示すように、トラ
ンジスタ１５によってほぼ短絡されるため、ＦＥＴ１０
５がオンしてしまうことが防止される。そして、ＦＥＴ
１０５の接合容量Ｃgdが充電されて充電電流Ｉ５が減少
し、抵抗器１３の両端電位差が小さくなると、トランジ
スタ１５はオフすることとなるが、この時既に、抵抗器
１０７へは電流が流れない状態となっているため、ＦＥ
Ｔ１０５のゲート−ソース間には電位差が生じずに、Ｆ
ＥＴ１０５がオンしてしまうことはない。

【００６９】次に、当該出力回路１１が通常作動されて
おり、ＦＥＴ１０５がオン状態からオフされる場合の動
作について説明する。まず、内部回路１１１がＬＥＤ１
０９ｂの発光を停止し、フォトトランジスタ１０９ａの
駆動を停止させると、図３（Ｂ）に示すように、ＦＥＴ
１０５のゲート−ソース間の接合容量Ｃgsには、ＦＥＴ
１０５のオン時に充電されていた電荷を放電するための
放電電流Ｉ７が、抵抗器１３及び抵抗器１０７を介して
流れることとなる。

【００７０】すると、この場合にも、接合容量Ｃgsの放
電電流Ｉ７によって抵抗器１３の両端に電位差が生じる
ため、トランジスタ１５がオンして、ＦＥＴ１０５のゲ
ート−ソース間がほぼ短絡される。よって、図３（Ｂ）
の電流Ｉ８に示すように、接合容量Ｃgsに充電されてい
た電荷がトランジスタ１５を介して急速に放電され、こ
の結果、ＦＥＴ１０５が即座にオフ状態となる。

【００７１】このように、本第２実施例の出力回路１１
によっても、抵抗器１３とトランジスタ１５とを追加し
て設けるといった簡単な構成で、ＦＥＴ１０５のフラッ
シュオン現象を防止することができる上に、オフ遅延時
間をも、ほどんど無視できる程度にまで短縮することが
でき、スイッチング動作の高速化と、スイッチング損失
の低減を実現することができる。

【００７２】そして更に、本第２実施例の出力回路１１
においても、抵抗器１３に対して並列に、且つ、フォト
トランジスタ１０９ａによるＦＥＴ１４５のゲートへの
電圧供給方向を順方向として、ダイオード１７を設ける
ようにしているため、フォトトランジスタ１０９ａのオ
ン時に（即ち、ＦＥＴ１０５をオンさせる時に）、ＦＥ
Ｔ１０５の接合容量Ｃgsを、抵抗器１３を介すことなく
ダイオード１７を経由して速やかに充電させることがで
きる。

【００７３】従って、抵抗器１３の抵抗値を大きく設定
しても、ＦＥＴ１０５のオン遅延時間が大きくなってし
まうことが防止され、延いては、トランジスタ１５の動
作感度を極力大きくさせて、フラッシュオン現象の防止
とオフ遅延時間の短縮とを、より高いレベルで達成する
ことができる。

【００７４】次に、図４は、第３実施例のプログラマブ
ルコントローラの出力回路２１を表す回路図である。こ
の出力回路２１は、図５（Ｂ）に示したシンク出力型の
従来の出力回路１２１に本発明を適用したものであり、
図４において、図５（Ｂ）と同一の部材については同一
の符号を付している。そして、出力回路２１の基本的構
成及びその動作については、図５（Ｂ）に示した出力回
路１２１と同一であるため詳細な説明は省略し、以下、
構成及び作用の相違点を中心に説明する。尚、図４にお
いて、（Ａ）は、電源ＶＤを投入した状態で被制御装置
１２３を出力回路２１に接続するか、或いは被制御装置
１２３を出力回路２１に接続した状態で電源ＶＤを投入
した場合の動作を表しており、（Ｂ）は、ＦＥＴ１２５
がオン状態からオフされる場合の動作を表している。

【００７５】図４に示すように、第３実施例の出力回路
２１は、図５（Ｂ）に示した出力回路１２１に対して、
更に、抵抗器１２７とＦＥＴ１２５のゲートとの間に接
続された電流検出用抵抗器としての抵抗器２３と、ＦＥ
Ｔ１２５のゲートにエミッタが接続され、ＦＥＴ１２５
のソースにコレクタが接続され、抵抗器２３と抵抗器１
２７との接続点にベースが接続された、第２のトランジ
スタとしてのＰＮＰ形トランジスタ（以下、単にトラン
ジスタという）２５と、抵抗器２３と抵抗器１２７との
接続点にアノードが接続されると共にＦＥＴ１２５のゲ
ートにカソードが接続されたダイオード２７と、を追加
して備えている。

【００７６】尚、本第３実施例の出力回路２１において
は、フォトカプラ１２９が駆動手段に対応しており、抵
抗器１２７がオフ駆動用抵抗器に対応しており、抵抗器
２３とトランジスタ２５が電流検出手段及び電圧制御手
段に対応している。そして、このように構成された出力
回路２１の動作は、内部回路１３１がフォトカプラ１２
９によってＦＥＴ１２５をオンさせる点以外は、第１実
施例の出力回路１の動作と全く同一である。そして、こ
のような第３実施例の出力回路２１によっても、抵抗器
２３とトランジスタ２５を追加して設けるといった簡単
な構成で、ＦＥＴ１２５のフラッシュオン現象を防止す
ることができる上に、オフ遅延時間をも短縮することが
できる。

【００７７】また、第３実施例の出力回路２１において
も、抵抗器２３に対して並列に、且つ、フォトトランジ
スタ１２９ａによるＦＥＴ１２５のゲートへの電圧供給
方向を順方向として、ダイオード２７を設けるようにし
ているため、ＦＥＴ１２５をオンさせる時に、ＦＥＴ１
２５の接合容量Ｃgsを、抵抗器２３を介すことなくダイ
オード２７を経由して速やかに充電させることができ
る。よって、トランジスタ２５の動作感度を極力大きく
させて、フラッシュオン現象の防止とオフ遅延時間の短
縮とを、より高いレベルで達成することができる。

【００７８】尚、上記各実施例の出力回路１，１１，２
１は、ＦＥＴによって出力検出部Ｌの通電及び非通電を
切り換えるようにしたものであったが、ＦＥＴに代え
て、バイポーラトランジスタや、ＦＥＴとバイポーラト
ランジスタとを複合化したＩＧＢＴを用いてもよい。

【００７９】そして、出力用トランジスタとしてバイポ
ーラトランジスタを用いた場合には、上記各実施例の出
力回路１，１１，２１において、駆動端子としてのゲー
トがベースとなり、出力端子としてのドレイン及びソー
スが、夫々、コレクタ及びエミッタとなる点だけが異な
り、また、出力用トランジスタとしてＩＧＢＴを用いた
場合には、駆動端子としてのゲートはそのままで、出力
端子としてのドレイン及びソースが、夫々、コレクタ及
びエミッタとなる点だけが異なる。

【００８０】一方、上記各実施例では、ＦＥＴ１０５，
１２５，１４５を強制的にオフさせるための第２のトラ
ンジスタとして、バイポーラトランジスタ５，１５，２
５を用いたが、それらに代えてＦＥＴやＩＧＢＴを用い
てもよい。また、上記各実施例は、本発明のスイッチン
グ装置をプログラマブルコントローラの出力回路に適用
したものであったが、本発明は、例えばランプやソレノ
イド等といった様々な負荷をスイッチング駆動するため
の駆動回路に適用することができる。

【図面の簡単な説明】

【図１】 第１実施例の出力回路を表す回路図である。

【図２】 第１実施例の出力回路におけるオフ動作時の
作用を説明する説明図である。

【図３】 第２実施例の出力回路を表す回路図である。

【図４】 第３実施例の出力回路を表す回路図である。

【図５】 本発明の前提となる技術及びフラッシュオン
現象を説明する説明図である。

【図６】 従来装置を説明する説明図である。

【図７】 トランジスタのオフ遅延時間を説明する説明
図である。

【符号の説明】

１，１１，２１…出力回路 ５，１５，２５…トラン
ジスタ ３，１３，２３，１０７，１２７，１４７…抵抗器 １０３，１２３，１４３…被制御装置 ７，１７，２
７…ダイオード １０５，１２５，１４５…ＦＥＴ １０９，１２９…
フォトカプラ １１１，１３１，１５１…内部回路 １４９…フォト
ボルカプラ Ｌ…出力検出部 ＶＤ…電源

Claims (3)

【特許請求の範囲】
1. 【請求項１】 電源から所定の負荷へ電流を供給するた
   めの電流経路に、ドレインとソース又はコレクタとエミ
   ッタからなる２つの出力端子が直列に接続された出力用
   トランジスタと、 該出力用トランジスタのゲート又はベースからなる駆動
   端子に所定の駆動電圧又は駆動電流を供給して、該出力
   用トランジスタをオンさせる駆動手段と、 該駆動手段と前記駆動端子との間に一端が接続され、他
   端が前記２つの出力端子のうちソース又はエミッタに接
   続されたオフ駆動用抵抗器と、 を備えたスイッチング装置において、 前記オフ駆動用抵抗器と前記駆動端子との間の経路に設
   けられ、前記出力用トランジスタにおける前記駆動端子
   と前記各出力端子との間の容量成分に、前記オフ駆動用
   抵抗器を介して電流が流れたか否かを検出する電流検出
   手段と、 該電流検出手段により前記電流が流れていると検出され
   ているときに、前記駆動端子の電圧を前記出力用トラン
   ジスタがオフする電圧レベルに強制的に保持する電圧制
   御手段と、 を備えたことを特徴とするスイッチング装置。
2. 【請求項２】 請求項１に記載のスイッチング装置にお
   いて、 前記電流検出手段及び前記電圧制御手段は、 前記オフ駆動用抵抗器と前記駆動端子との間の経路に直
   列に接続された電流検出用抵抗器と、 前記容量成分に前記電流検出用抵抗器及び前記オフ駆動
   用抵抗器を介して電流が流れたときに発生する前記電流
   検出用抵抗器の両端電位差が所定値以上であるときに、
   前記出力用トランジスタの駆動端子を前記２つの出力端
   子のうちソース又はエミッタに短絡させる第２のトラン
   ジスタと、 からなることを特徴とするスイッチング装置。
3. 【請求項３】 請求項２に記載のスイッチング装置にお
   いて、 前記電流検出用抵抗器に対して並列に、且つ、前記駆動
   手段による前記駆動端子への駆動電圧又は駆動電流の供
   給方向を順方向として、ダイオードを接続したこと、 を特徴とするスイッチング装置。