JPH0824270B2 - たたみ込み符号器および最尤復号器 - Google Patents
たたみ込み符号器および最尤復号器Info
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- JPH0824270B2 JPH0824270B2 JP60296268A JP29626885A JPH0824270B2 JP H0824270 B2 JPH0824270 B2 JP H0824270B2 JP 60296268 A JP60296268 A JP 60296268A JP 29626885 A JP29626885 A JP 29626885A JP H0824270 B2 JPH0824270 B2 JP H0824270B2
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- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/37—Decoding methods or techniques, not specific to the particular type of coding provided for in groups H03M13/03 - H03M13/35
- H03M13/39—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes
- H03M13/41—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes using the Viterbi algorithm or Viterbi processors
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
- H03M13/23—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using convolutional codes, e.g. unit memory codes
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- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
- Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はディジタル信号によるデータ通信に利用す
る。特に、送信側でデータ系列のたたみ込み符号化を行
い、受信側では最尤復号化を行う誤り訂正符号装置に関
する。
る。特に、送信側でデータ系列のたたみ込み符号化を行
い、受信側では最尤復号化を行う誤り訂正符号装置に関
する。
ディジタル信号によりデータ系列の通信を行う場合
に、通信路の雑音等により生じる誤りを受信側で訂正す
るため、送信側でデータ系列の誤り訂正符号化を行い、
受信側でこの符号化に対応した復号を行う誤り訂正符号
装置が用いられる。このような装置で使用する符号化お
よび復号化方式としては、たたみ込み符号化および最尤
復号化が特に優れた方式として知られている。
に、通信路の雑音等により生じる誤りを受信側で訂正す
るため、送信側でデータ系列の誤り訂正符号化を行い、
受信側でこの符号化に対応した復号を行う誤り訂正符号
装置が用いられる。このような装置で使用する符号化お
よび復号化方式としては、たたみ込み符号化および最尤
復号化が特に優れた方式として知られている。
たたみ込み符号化の例として、 符号化率:k0/n1＝3/6＝1/2 拘束長:k＝３ のたたみ込み符号器を例に説明する。符号化率とは、入
力されたデータ系列のビット数と、これに対応する符号
系列のビット数との比である。すなわち、符号化率の大
きいほど冗長度が小さい。また拘束長とは、出力符号を
得るために必要な入力データのビット数である。拘束長
ｋ＝３の場合には、入力されたデータと直前の二つのデ
ータとの、合計３つのデータに基づいて出力符号を求め
る。
力されたデータ系列のビット数と、これに対応する符号
系列のビット数との比である。すなわち、符号化率の大
きいほど冗長度が小さい。また拘束長とは、出力符号を
得るために必要な入力データのビット数である。拘束長
ｋ＝３の場合には、入力されたデータと直前の二つのデ
ータとの、合計３つのデータに基づいて出力符号を求め
る。
第８図は第一の従来例たたみ込み符号器のブロック構
成図である。
成図である。
入力端子１には、 Ｄ＝（D0、D1、D2、D3、D4…） で表されるデータ系列Ｄが入力される。ここで、D0、
D1、D2…はそれぞれ時刻ｔ＝０、１、２…における入力
ビットである。シフトレジスタ317は、３つのビット
d0、d1、d2で構成され、データ系列Ｄを順次シフトさせ
ながら蓄える。すなわち、時刻ｔに入力されたデータDt
は、入力端子１からシフトレジスタ317のビットd0に蓄
えられ、時刻ｔ＋１、ｔ＋２でそれぞれビットd1、d2に
順次移動する。ビットd0とビットd2とに蓄えられたデー
タは、モジュロ２加算器328により排他的論理和が演算
され、Ｉチャネル符号として出力端子40から通信路に送
出される。ビットd0、d1およびd2に蓄えられたデータ
は、モジュロ２加算器329により排他的論理和が演算さ
れ、Ｑチャネル符号として出力端子41から通信路に送出
される。
D1、D2…はそれぞれ時刻ｔ＝０、１、２…における入力
ビットである。シフトレジスタ317は、３つのビット
d0、d1、d2で構成され、データ系列Ｄを順次シフトさせ
ながら蓄える。すなわち、時刻ｔに入力されたデータDt
は、入力端子１からシフトレジスタ317のビットd0に蓄
えられ、時刻ｔ＋１、ｔ＋２でそれぞれビットd1、d2に
順次移動する。ビットd0とビットd2とに蓄えられたデー
タは、モジュロ２加算器328により排他的論理和が演算
され、Ｉチャネル符号として出力端子40から通信路に送
出される。ビットd0、d1およびd2に蓄えられたデータ
は、モジュロ２加算器329により排他的論理和が演算さ
れ、Ｑチャネル符号として出力端子41から通信路に送出
される。
すなわち、時刻ｔ＝２以降には出力端子40、41にそれ
ぞれ、 Ｉ＝（I0、I1、I2…） Ｑ＝（Q0、Q1、Q2…） の符号系列が出力される。ここで、 It＝Dt＋Dt+2 Qt＝Dt＋Dt+1＋Dt+2 ｔ＝０、１、２、… である。「＋」はモジュロ２の加算を示す。以下同様
に、「＋」の記号がモジュロ２の加算を示すものとす
る。
ぞれ、 Ｉ＝（I0、I1、I2…） Ｑ＝（Q0、Q1、Q2…） の符号系列が出力される。ここで、 It＝Dt＋Dt+2 Qt＝Dt＋Dt+1＋Dt+2 ｔ＝０、１、２、… である。「＋」はモジュロ２の加算を示す。以下同様
に、「＋」の記号がモジュロ２の加算を示すものとす
る。
第９図はこのたたみ込み符号器の状態遷移図である。
状態（d0、d1）は、原データDtを入力する直前のシフ
トレジスタ317のビットd0、d1の内容を示し、実線はDt
＝０のときの遷移、破線はDt＝１のときの遷移を示す。
線に付記した値はこのときの出力（It、Qt）を示す。表
に、状態（d0、d1）に対する出力（It、Qt）を示す。
トレジスタ317のビットd0、d1の内容を示し、実線はDt
＝０のときの遷移、破線はDt＝１のときの遷移を示す。
線に付記した値はこのときの出力（It、Qt）を示す。表
に、状態（d0、d1）に対する出力（It、Qt）を示す。
一例として、シフトレジスタ317の状態が、 （d0、d1）＝（１、０） の場合を説明する。このとき、入力されたデータDtが
「０」のときには、 It＝０、Qt＝１ が出力され、シフトレジスタ317の状態が、 （d0、d1）＝（０、１） となる。データDtが「１」のときには、 It＝１、Qt＝０ が出力され、シフトレジスタ317の状態が、 （d0、d1）＝（１、１） となる。
「０」のときには、 It＝０、Qt＝１ が出力され、シフトレジスタ317の状態が、 （d0、d1）＝（０、１） となる。データDtが「１」のときには、 It＝１、Qt＝０ が出力され、シフトレジスタ317の状態が、 （d0、d1）＝（１、１） となる。
たたみ込み符号器の出力は、通信路を介して受信側に
伝送され、最尤復号器により復号される。最尤復号器と
しては、原データの推定を能率よく実行できるビタビア
ルゴリズムを用いたビタビ復号器が一般に用いられる。
ビタビ復号器は、受信符号データに対して最も相関の高
い（ハミング距離が小さい）状態遷移のパス（状態遷移
の履歴）を探し、これから原データを推定して復号す
る。
伝送され、最尤復号器により復号される。最尤復号器と
しては、原データの推定を能率よく実行できるビタビア
ルゴリズムを用いたビタビ復号器が一般に用いられる。
ビタビ復号器は、受信符号データに対して最も相関の高
い（ハミング距離が小さい）状態遷移のパス（状態遷移
の履歴）を探し、これから原データを推定して復号す
る。
第10図は従来例ビタビ復号器のブロック構成図を示
す。ここでは３ビット軟判定を行うビタビ復号器を例に
説明する。
す。ここでは３ビット軟判定を行うビタビ復号器を例に
説明する。
通信路を経由して受信側に到来したＩ、Ｑチャネルの
符号は、それぞれ３ビットすなわち８値で軟判定量子化
され、ビタビ復号器の入力端子70、71に入力される。ブ
ランチ尤度演算回路73は、第９図に示した状態遷移に対
応させて、入力された信号と各状態遷移との相関値すな
わちブランチ尤度を計算する。パス尤度演算回路75は、
ブランチ尤度演算回路73の出力をそれ以前の状態遷移に
加算し、新しいパス尤度を求める。パスメモリ回路76
は、パス尤度に対応するパスの履歴を蓄える。復号出力
決定回路77は最終的な復号出力を決定し、出力端子９に
出力する。
符号は、それぞれ３ビットすなわち８値で軟判定量子化
され、ビタビ復号器の入力端子70、71に入力される。ブ
ランチ尤度演算回路73は、第９図に示した状態遷移に対
応させて、入力された信号と各状態遷移との相関値すな
わちブランチ尤度を計算する。パス尤度演算回路75は、
ブランチ尤度演算回路73の出力をそれ以前の状態遷移に
加算し、新しいパス尤度を求める。パスメモリ回路76
は、パス尤度に対応するパスの履歴を蓄える。復号出力
決定回路77は最終的な復号出力を決定し、出力端子９に
出力する。
第11図は第二の従来例たたみ込み符号器のブロック構
成図を示す。
成図を示す。
このたたみ込み符号器は、上述の従来例と等価な符号
器を、直列並列変換器30、２ビットのシフトレジスタ3
1、32、33、モジュロ２加算器34、35、36、37、42、43
および並列並列変換器44で構成した例を示す。
器を、直列並列変換器30、２ビットのシフトレジスタ3
1、32、33、モジュロ２加算器34、35、36、37、42、43
および並列並列変換器44で構成した例を示す。
入力端子１に入力されたデータ系列は、直列並列変換
器30により３系統のデータ系列に分配され、それぞれシ
フトレジスタ31、32、33に入力される。モジュロ２加算
器34、35、42、36、37、43は、それぞれ K1＝Dt＋Dt+2 K2＝Dt＋Dt+1＋Dt+2 K3＝Dt+1＋Dt+3 K4＝Dt+1＋Dt+2＋Dt+3 K5＝Dt+2＋Dt+4 K6＝Dt+2＋Dt+3＋Dt+4 を出力する。並列並列変換器44は、これらの６系統の符
号を２系統の符号に変換し、出力端子40、41にそれぞれ
Ｉ、Ｑチャネル符号、 KI＝（K1、K3、K5） KQ＝（K2、K4、K6） を出力する。
器30により３系統のデータ系列に分配され、それぞれシ
フトレジスタ31、32、33に入力される。モジュロ２加算
器34、35、42、36、37、43は、それぞれ K1＝Dt＋Dt+2 K2＝Dt＋Dt+1＋Dt+2 K3＝Dt+1＋Dt+3 K4＝Dt+1＋Dt+2＋Dt+3 K5＝Dt+2＋Dt+4 K6＝Dt+2＋Dt+3＋Dt+4 を出力する。並列並列変換器44は、これらの６系統の符
号を２系統の符号に変換し、出力端子40、41にそれぞれ
Ｉ、Ｑチャネル符号、 KI＝（K1、K3、K5） KQ＝（K2、K4、K6） を出力する。
第12図は第三の従来例たたみ込み符号器のブロック構
成図を示す。この例は、 符号化率:k0/n1＝7/14＝1/2 拘束長:k＝７ のたたみ込み符号器を示す。
成図を示す。この例は、 符号化率:k0/n1＝7/14＝1/2 拘束長:k＝７ のたたみ込み符号器を示す。
入力端子１は７ビット構成のシフトレジスタ318に接
続される。シフトレジスタ318の、入力端子１側から数
えて第１、３、４、６、７番目のビットは、モジュロ２
加算器330に接続される。同じく第１、２、３、４、７
番目のビットはモジュロ２加算器331に接続される。モ
ジュロ２加算器330は出力端子40に接続され、Ｉチャネ
ル符号を出力する。モジュロ２加算器331は出力端子41
に接続され、Ｑチャネル符号を出力する。
続される。シフトレジスタ318の、入力端子１側から数
えて第１、３、４、６、７番目のビットは、モジュロ２
加算器330に接続される。同じく第１、２、３、４、７
番目のビットはモジュロ２加算器331に接続される。モ
ジュロ２加算器330は出力端子40に接続され、Ｉチャネ
ル符号を出力する。モジュロ２加算器331は出力端子41
に接続され、Ｑチャネル符号を出力する。
すなわち出力端子40、41には、それぞれ、 It＝Dt＋Dt+1＋Dt+3＋Dt+4＋Dt+6 Qt＝Dt＋Dt+3＋Dt+4＋Dt+5＋Dt+6 のＩ、Ｑチャネル符号が出力される。
たたみ込み符号化および最尤復号化による誤り訂正符
号方式では、他の誤り訂正符号方式と同様に、符号系列
の冗長度が大きいほど誤り訂正能力が大きい。しかし、
高い伝送能率を得るためには、冗長度を小さくすること
が望ましい。伝送能率が高く（すなわち冗長度が小さ
く）、しかも大きな誤り訂正能力を実現する誤り訂正符
号方式として、パンクチャド符号化ビタビ復号方式（以
下「パンクチャド方式」という）がある。この方式に関
しては、特開昭57−155857号公報および電子通信学会論
文誌第J64−Ｂ巻第７号（1981年７月）に詳しく説明さ
れている。
号方式では、他の誤り訂正符号方式と同様に、符号系列
の冗長度が大きいほど誤り訂正能力が大きい。しかし、
高い伝送能率を得るためには、冗長度を小さくすること
が望ましい。伝送能率が高く（すなわち冗長度が小さ
く）、しかも大きな誤り訂正能力を実現する誤り訂正符
号方式として、パンクチャド符号化ビタビ復号方式（以
下「パンクチャド方式」という）がある。この方式に関
しては、特開昭57−155857号公報および電子通信学会論
文誌第J64−Ｂ巻第７号（1981年７月）に詳しく説明さ
れている。
第13図はパンクチャド方式の誤り訂正符号装置を示
す。
す。
送信側には、入力端子１、原たたみ込み符号器10、符
号シンボル消去回路11および消去パターン保持回路12を
備え、通信路５を介して受信側に接続される。
号シンボル消去回路11および消去パターン保持回路12を
備え、通信路５を介して受信側に接続される。
入力端子１には送信すべき原データが入力される。原
たたみ込み符号器10は、この原データに符号化率Ｒのた
たみ込み符号化を施し、原たたみ込み符号を出力する。
符号シンボル消去回路11は、この原たたみ込み符号に、
符号シンボルの消去およびこの消去パターンに対応した
速度変換の処理を施す。符号シンボル消去回路11の用い
る消去パターンは、あらかじめ消去パターン保持回路12
に蓄えられている。また、速度変換の処理は、例えば歯
抜けクロックを用いて行う。このようにして、符号シン
ボル消去回路11は、符号化率Ｒより大きな符号化率Ｒ′
のたたみ込み符号を通信路５に出力する。
たたみ込み符号器10は、この原データに符号化率Ｒのた
たみ込み符号化を施し、原たたみ込み符号を出力する。
符号シンボル消去回路11は、この原たたみ込み符号に、
符号シンボルの消去およびこの消去パターンに対応した
速度変換の処理を施す。符号シンボル消去回路11の用い
る消去パターンは、あらかじめ消去パターン保持回路12
に蓄えられている。また、速度変換の処理は、例えば歯
抜けクロックを用いて行う。このようにして、符号シン
ボル消去回路11は、符号化率Ｒより大きな符号化率Ｒ′
のたたみ込み符号を通信路５に出力する。
受信側には、ダミーシンボル挿入回路13、挿入パター
ン保持回路14、最尤復号器15および出力端子９を備えて
いる。
ン保持回路14、最尤復号器15および出力端子９を備えて
いる。
ダミーシンボル挿入回路13は、挿入パターン保持回路
14からのダミーシンボル挿入パターンに従って、受信し
たたたみ込み符号にダミーシンボルを挿入し、原たたみ
込み符号と同じ形式および符号速度に戻す。最尤復号器
15は、ダミーシンボル挿入回路13の出力を最尤復号化す
る。
14からのダミーシンボル挿入パターンに従って、受信し
たたたみ込み符号にダミーシンボルを挿入し、原たたみ
込み符号と同じ形式および符号速度に戻す。最尤復号器
15は、ダミーシンボル挿入回路13の出力を最尤復号化す
る。
第14図は受信側の回路要素の詳細なブロック構成図で
ある。
ある。
受信データ入力端子130には通信路５からの受信デー
タが入力され、符号同期信号入力端子16には符号同期信
号が入力される。
タが入力され、符号同期信号入力端子16には符号同期信
号が入力される。
ダミーシンボル挿入回路13は、速度変換回路131およ
びダミーシンボル保持回路132を備えている。速度変換
回路131は、符号同期信号をもとに作られた歯抜けクロ
ック等の速度変換クロックにより、受信データに速度変
換を施す。ダミーシンボル保持回路132は、挿入パター
ン保持回路14からのダミーシンボル挿入パターンに従っ
て、速度変換された受信データにダミーシンボルを挿入
する。これにより、原たたみ込み符号と同じ形式の符号
が得られ、最尤復号器15に入力される。
びダミーシンボル保持回路132を備えている。速度変換
回路131は、符号同期信号をもとに作られた歯抜けクロ
ック等の速度変換クロックにより、受信データに速度変
換を施す。ダミーシンボル保持回路132は、挿入パター
ン保持回路14からのダミーシンボル挿入パターンに従っ
て、速度変換された受信データにダミーシンボルを挿入
する。これにより、原たたみ込み符号と同じ形式の符号
が得られ、最尤復号器15に入力される。
最尤復号器15は、ブランチ尤度演算回路73、パス尤度
演算回路75、パスメモリ回路76および復号出力決定回路
77を備えている。ブランチ尤度演算回路73は、ダミーシ
ンボル挿入回路13の出力からブランチ尤度を演算する。
このとき、挿入されたダミーシンボルに対しては、挿入
パターン保持回路14からの尤度計算禁止パルスに従っ
て、受信シンボルが「０」と「１」との中間の値となる
ように強制的にブランチ尤度を与える。パス尤度演算回
路75、パスメモリ回路76および復号出力決定回路77は、
ブランチ尤度演算回路73の出力したブランチ尤度から、
ビタビアルゴリズムに従って原データを復号する。この
復号されたデータは出力端子９に出力される。
演算回路75、パスメモリ回路76および復号出力決定回路
77を備えている。ブランチ尤度演算回路73は、ダミーシ
ンボル挿入回路13の出力からブランチ尤度を演算する。
このとき、挿入されたダミーシンボルに対しては、挿入
パターン保持回路14からの尤度計算禁止パルスに従っ
て、受信シンボルが「０」と「１」との中間の値となる
ように強制的にブランチ尤度を与える。パス尤度演算回
路75、パスメモリ回路76および復号出力決定回路77は、
ブランチ尤度演算回路73の出力したブランチ尤度から、
ビタビアルゴリズムに従って原データを復号する。この
復号されたデータは出力端子９に出力される。
しかし、パンクチャド方式の従来例誤り訂正符号装置
では、送信側に、原たたみ込み符号器の他に、消去パタ
ーン保持回路および符号シンボル消去回路が必要であ
り、さらに、符号シンボルの消去および速度変換を行う
ため、歯抜けクロック等によるタイミング制御が必要と
なる。また、受信側では、原たたみ込み符号器に対応す
る最尤復号器の他に、ダミーシンボル保持回路、挿入パ
ターン保持回路が必要であり、さらに、ダミーシンボル
の挿入および速度変換に必要な速度変換用の歯抜けクロ
ック等のタイミング制御が必要である。したがって、ハ
ードウェアの構成上、回路規模が大きく、制御が複雑に
なる欠点があった。
では、送信側に、原たたみ込み符号器の他に、消去パタ
ーン保持回路および符号シンボル消去回路が必要であ
り、さらに、符号シンボルの消去および速度変換を行う
ため、歯抜けクロック等によるタイミング制御が必要と
なる。また、受信側では、原たたみ込み符号器に対応す
る最尤復号器の他に、ダミーシンボル保持回路、挿入パ
ターン保持回路が必要であり、さらに、ダミーシンボル
の挿入および速度変換に必要な速度変換用の歯抜けクロ
ック等のタイミング制御が必要である。したがって、ハ
ードウェアの構成上、回路規模が大きく、制御が複雑に
なる欠点があった。
本発明は、パンクチャド方式のたたみ込み符号を得る
ために従来必要であった原たたみ込み符号の生成および
符号シンボルの消去を行う必要なしに効率よくたたみ込
み符号を生成できるたたみ込み符号器、およびダミーシ
ンボルの挿入を行う必要なしに高能率で高利得の最尤復
号を行うことのできる最尤復号器を提供することを目的
とする。
ために従来必要であった原たたみ込み符号の生成および
符号シンボルの消去を行う必要なしに効率よくたたみ込
み符号を生成できるたたみ込み符号器、およびダミーシ
ンボルの挿入を行う必要なしに高能率で高利得の最尤復
号を行うことのできる最尤復号器を提供することを目的
とする。
本発明の第一の発明はたたみ込み符号器であり、符号
化率k0/n1（k0、n1は自然数）の原たたみ込み符号のn1
ビットの符号データのうち特定のn1−n0ビット（n0はk0
＜n0＜n1なる自然数）を消去して得られる符号化率k0/n
0のパンクチャドたたみ込み符号を生成するたたみ込み
符号器において、入力された原データ系列をk0個の系列
に分配する直列並列変換器と、この直列並列変換器の出
力を蓄えるk0個のシフトレジスタと、これらのシフトレ
ジスタに蓄えられたデータに対し、符号化率k0/n1の原
たたみ込み符号を生成する生成多項式の所定の項を除い
た多項式に対応して符号化率k0/n0のパンクチャドたた
み込み符号を生成するように結線されモジュロ２加算を
行うn0個のモジュロ２加算器とを備えたことを特徴とす
る。
化率k0/n1（k0、n1は自然数）の原たたみ込み符号のn1
ビットの符号データのうち特定のn1−n0ビット（n0はk0
＜n0＜n1なる自然数）を消去して得られる符号化率k0/n
0のパンクチャドたたみ込み符号を生成するたたみ込み
符号器において、入力された原データ系列をk0個の系列
に分配する直列並列変換器と、この直列並列変換器の出
力を蓄えるk0個のシフトレジスタと、これらのシフトレ
ジスタに蓄えられたデータに対し、符号化率k0/n1の原
たたみ込み符号を生成する生成多項式の所定の項を除い
た多項式に対応して符号化率k0/n0のパンクチャドたた
み込み符号を生成するように結線されモジュロ２加算を
行うn0個のモジュロ２加算器とを備えたことを特徴とす
る。
本発明の第二の発明は最尤復号器であり、符号化率k0
/n1（k0、n1は自然数）の原たたみ込み符号のn1ビット
の符号データのうち特定のn1−n0ビット（n0はk0＜n0＜
n1なる自然数）を消去して得られる符号化率k0/n0のパ
ンクチャドたたみ込み符号を入力とし、その符号データ
のパス尤度を演算して原データを推定する最尤復号器に
おいて、入力されたn0個の符号データからn1個の尤度を
求めるブランチ尤度を演算するブランチ尤度演算回路
と、このブランチ尤度演算回路の出力を原データの信号
速度に変換する速度変換回路と、この速度変換回路から
出力されるブランチ尤度により符号化率k0/n1の原たた
み込み符号に対応するパス尤度の演算を行って原データ
を推定する手段とを備えたことを特徴とする。
/n1（k0、n1は自然数）の原たたみ込み符号のn1ビット
の符号データのうち特定のn1−n0ビット（n0はk0＜n0＜
n1なる自然数）を消去して得られる符号化率k0/n0のパ
ンクチャドたたみ込み符号を入力とし、その符号データ
のパス尤度を演算して原データを推定する最尤復号器に
おいて、入力されたn0個の符号データからn1個の尤度を
求めるブランチ尤度を演算するブランチ尤度演算回路
と、このブランチ尤度演算回路の出力を原データの信号
速度に変換する速度変換回路と、この速度変換回路から
出力されるブランチ尤度により符号化率k0/n1の原たた
み込み符号に対応するパス尤度の演算を行って原データ
を推定する手段とを備えたことを特徴とする。
本発明のたたみ込み符号器は、原たたみ込み符号の生
成多項式のうち、省略してもあまり誤り訂正の効果が低
下しない所定の項を除いた多項式を用いてパンクチャド
方式のたたみ込み符号を生成する。したがって、原たた
み込み符号の生成および符号シンボルの消去を行う必要
がなく、ハード構成が簡単で、しかも複雑なタイミング
制御を必要とせずに、従来の符号器と同様のパンクチャ
ドたたみ込み符号を生成することができる。
成多項式のうち、省略してもあまり誤り訂正の効果が低
下しない所定の項を除いた多項式を用いてパンクチャド
方式のたたみ込み符号を生成する。したがって、原たた
み込み符号の生成および符号シンボルの消去を行う必要
がなく、ハード構成が簡単で、しかも複雑なタイミング
制御を必要とせずに、従来の符号器と同様のパンクチャ
ドたたみ込み符号を生成することができる。
本発明のたたみ込み符号器により生成されたたたみ込
み符号は、従来からの最尤復号器を用いて復号化するこ
ともできるが、本発明のたたみ込み符号器に対応して構
成を簡単化したものを用いることもできる。これが本発
明の第二の発明であり、そのような最尤復号器は、当然
に、従来からのたたみ込み符号器により生成された符号
についても同様に復号化することができる。
み符号は、従来からの最尤復号器を用いて復号化するこ
ともできるが、本発明のたたみ込み符号器に対応して構
成を簡単化したものを用いることもできる。これが本発
明の第二の発明であり、そのような最尤復号器は、当然
に、従来からのたたみ込み符号器により生成された符号
についても同様に復号化することができる。
第１図は本発明実施例誤り訂正符号装置のブロック構
成図である。
成図である。
入力端子１はたたみ込み符号器３に接続される。たた
み込み符号器３は通信路５を介して最尤復号器７に接続
される。最尤復号器７は出力端子９に接続される。
み込み符号器３は通信路５を介して最尤復号器７に接続
される。最尤復号器７は出力端子９に接続される。
たたみ込み符号器３は、従来例の原たたみ込み符号器
に比較して、所定の項が省略された生成多項式を用いて
符号を生成する。以下では、どの項も省略されていない
生成多項式を用いて生成される符号を「原たたみ込み符
号」という。最尤復号器７は、たたみ込み符号器３の出
力に対応して、例えばビタビアルゴリズムにより受信し
た符号を復合し、送信側で入力されたデータ系列に対応
するデータ系列を出力する。
に比較して、所定の項が省略された生成多項式を用いて
符号を生成する。以下では、どの項も省略されていない
生成多項式を用いて生成される符号を「原たたみ込み符
号」という。最尤復号器７は、たたみ込み符号器３の出
力に対応して、例えばビタビアルゴリズムにより受信し
た符号を復合し、送信側で入力されたデータ系列に対応
するデータ系列を出力する。
ここで本発明の第一実施例として、 原たたみ込み符号の符号化率： k0/n1＝3/6＝1/2 拘束長:k＝３ 通信路５上の符号化率： k0/n0＝3/4 のたたみ込み符号器３およびこれに対応する最尤復号器
７の例について説明する。ここで、通信路５による変復
調方式４相位相シフトキーイング変調方式であり、受信
側で３ビット（８値）軟判定を施してから最尤復号を行
うとする。
７の例について説明する。ここで、通信路５による変復
調方式４相位相シフトキーイング変調方式であり、受信
側で３ビット（８値）軟判定を施してから最尤復号を行
うとする。
第２図は本発明第一実施例におけるたたみ込み符号器
３の詳細なブロック構成図である。
３の詳細なブロック構成図である。
入力端子１は直列並列変換器30に接続される。直列並
列変換器30は２ビット構成のシフトレジスタ31、32、33
に接続される。
列変換器30は２ビット構成のシフトレジスタ31、32、33
に接続される。
シフトレジスタ31は、その第１ビットがモジュロ２加
算器36に接続され、第２ビットがモジュロ２加算器34、
35に接続される。シフトレジスタ32は、その第１ビット
がモジュロ２加算器37に接続され、第２ビットがモジュ
ロ２加算器35、36に接続される。シフトレジスタ33は、
その第２ビットがモジュロ２加算器34、35、36、37に接
続される。ここで、第１ビットとは直列並列変換器30か
ら直接にデータを受け取るビットであり、第２ビットと
は第１ビットからデータを受け取るビットである。
算器36に接続され、第２ビットがモジュロ２加算器34、
35に接続される。シフトレジスタ32は、その第１ビット
がモジュロ２加算器37に接続され、第２ビットがモジュ
ロ２加算器35、36に接続される。シフトレジスタ33は、
その第２ビットがモジュロ２加算器34、35、36、37に接
続される。ここで、第１ビットとは直列並列変換器30か
ら直接にデータを受け取るビットであり、第２ビットと
は第１ビットからデータを受け取るビットである。
モジュロ２加算器34、35、36、37の出力は並列並列変
換器38に接続される。並列並列変換器38のＩおよびＱチ
ャネル出力は、それぞれ出力端子40、41に接続される。
換器38に接続される。並列並列変換器38のＩおよびＱチ
ャネル出力は、それぞれ出力端子40、41に接続される。
入力端子１に入力された原データ系列Ｄを、 Ｄ＝（D0、D1、D2、D3、D4…） とする。Dtは時刻ｔの原データを示す。
このときモジュロ２加算器34、35、36、37は、それぞ
れ、 T1＝D0＋D2 T2＝D0＋D1＋D2 T3＝D1＋D2＋D3 T4＝D2＋D4 のたたみ込み符号を生成する。「＋」はモジュロ２の加
算を示す。さらに、シフトレジスタを１ビットだけシフ
トしたときの状態では、 T1′＝D3＋D5 T2′＝D3＋D4＋D5 T3′＝D4＋D5＋D6 T4′＝D5＋D7 のたたみ込み符号を生成する。
れ、 T1＝D0＋D2 T2＝D0＋D1＋D2 T3＝D1＋D2＋D3 T4＝D2＋D4 のたたみ込み符号を生成する。「＋」はモジュロ２の加
算を示す。さらに、シフトレジスタを１ビットだけシフ
トしたときの状態では、 T1′＝D3＋D5 T2′＝D3＋D4＋D5 T3′＝D4＋D5＋D6 T4′＝D5＋D7 のたたみ込み符号を生成する。
これらのたたみ込み符号は、並列並列変換器38により
４−２並列並列変換が施され、出力端子40、41から、そ
れぞれ、 Ｉ＝（T1、T3、T1′、T3′、…） Ｑ＝（T2、T4、T2′、T4′、…） のふたつの符号系列で出力される。
４−２並列並列変換が施され、出力端子40、41から、そ
れぞれ、 Ｉ＝（T1、T3、T1′、T3′、…） Ｑ＝（T2、T4、T2′、T4′、…） のふたつの符号系列で出力される。
すなわち本実施例のたたみ込み符号器３は、第11図に
示した従来例のたたみ込み符号器に対応しているが、
I1、Q2、I4、Q5…を生成せずに、 Ｉ＝（I0、Q1、I3、Q4、…I3n、Q3n+1、…） Ｑ＝（Q0、I2、Q3、I5、…Q3n、I3n+2、…） の符号系列を出力する。この遷移図を第３図に示す。
示した従来例のたたみ込み符号器に対応しているが、
I1、Q2、I4、Q5…を生成せずに、 Ｉ＝（I0、Q1、I3、Q4、…I3n、Q3n+1、…） Ｑ＝（Q0、I2、Q3、I5、…Q3n、I3n+2、…） の符号系列を出力する。この遷移図を第３図に示す。
本実施例は、第11図の従来例と比較してモジュロ２加
算器42、43を含まず、この結果、通信路５上での符号化
率Ｒ′が3/4となる。モジュロ２加算器42、43を省略し
たことによる符号は、これを省略することにより生じる
誤り訂正の効果の劣化が最も小さいものを選択する。
算器42、43を含まず、この結果、通信路５上での符号化
率Ｒ′が3/4となる。モジュロ２加算器42、43を省略し
たことによる符号は、これを省略することにより生じる
誤り訂正の効果の劣化が最も小さいものを選択する。
このようにして生成されたたたみ込み符号は、Ｉチャ
ネル信号およびＱチャネル信号として、例えば４相位相
シフトキーイング変調が施されて、通信路５を通して受
信側に伝送される。受信側では、通信路５で雑音が混入
した受信信号を、Ｉ、Ｑチャネルでそれぞれ３ビット
（８値）軟判定信号で量子化し、符号同期信号とともに
最尤復号器７に入力する。ここでは、符号同期信号を２
ビットの信号とする。したがって、最尤復号器７には合
計８ビットの信号が入力される。
ネル信号およびＱチャネル信号として、例えば４相位相
シフトキーイング変調が施されて、通信路５を通して受
信側に伝送される。受信側では、通信路５で雑音が混入
した受信信号を、Ｉ、Ｑチャネルでそれぞれ３ビット
（８値）軟判定信号で量子化し、符号同期信号とともに
最尤復号器７に入力する。ここでは、符号同期信号を２
ビットの信号とする。したがって、最尤復号器７には合
計８ビットの信号が入力される。
第４図はこの符号を復号する最尤復号器のブロック構
成図を示す。
成図を示す。
入力端子70、71、72はブランチ尤度演算用のROM 730
に接続される。ROM 730はＤフリップフロップ731に接続
される。ROM730およびＤフリップフロップ731はブラン
チ尤度演算回路73を構成する。Ｄフリップフロップ731
は速度変換用のFIFO（first−in first−out）メモリ74
0に接続される。FIFOメモリ740はＤフリップフロップ74
1に接続される。FIFOメモリ740およびＤフリップフロッ
プ741が速度変換回路74を構成する。Ｄフリップフロッ
プ741はパス尤度演算回路75に接続される。パス尤度演
算回路75はパスメモリ回路76に接続される。パスメモリ
回路76は復号出力決定回路77接続される。復号出力決定
回路77は出力端子９に接続される。
に接続される。ROM 730はＤフリップフロップ731に接続
される。ROM730およびＤフリップフロップ731はブラン
チ尤度演算回路73を構成する。Ｄフリップフロップ731
は速度変換用のFIFO（first−in first−out）メモリ74
0に接続される。FIFOメモリ740はＤフリップフロップ74
1に接続される。FIFOメモリ740およびＤフリップフロッ
プ741が速度変換回路74を構成する。Ｄフリップフロッ
プ741はパス尤度演算回路75に接続される。パス尤度演
算回路75はパスメモリ回路76に接続される。パスメモリ
回路76は復号出力決定回路77接続される。復号出力決定
回路77は出力端子９に接続される。
第５図はこの最尤復号器の動作タイムチャートを示
す。
す。
入力端子70、71にはそれぞれＩ、Ｑチャネルのたたみ
込み符号が入力され、入力端子72には二つの符号同期信
号Ｉ、IIが入力される。符号同期信号Ｉの周期は通信路
５の伝送クロック周期に一致しており、符号同期信号II
は符号同期信号Ｉの二倍の周期をもつ。
込み符号が入力され、入力端子72には二つの符号同期信
号Ｉ、IIが入力される。符号同期信号Ｉの周期は通信路
５の伝送クロック周期に一致しており、符号同期信号II
は符号同期信号Ｉの二倍の周期をもつ。
ブランチ尤度演算回路73は、例えば256ワード×８ビ
ットのROM730が２個と、16ビットのＤフリップフロップ
731が２個とにより構成され、入力符号がI3n、Q3nのと
きには符号同期信号IIに従ってブランチ尤度信号B3nを
出力し、入力符号がQ3n+1、I3n+2のときには符号同期信
号Ｉに従ってブランチ尤度信号B3n+1、B3n+2を出力す
る。このブランチ尤度信号は、第３図に示したたたみ込
み符号の状態遷移に従って計算される受信信号の尤度で
あり、４組の４ビット信号で構成される16ビットの信号
である。
ットのROM730が２個と、16ビットのＤフリップフロップ
731が２個とにより構成され、入力符号がI3n、Q3nのと
きには符号同期信号IIに従ってブランチ尤度信号B3nを
出力し、入力符号がQ3n+1、I3n+2のときには符号同期信
号Ｉに従ってブランチ尤度信号B3n+1、B3n+2を出力す
る。このブランチ尤度信号は、第３図に示したたたみ込
み符号の状態遷移に従って計算される受信信号の尤度で
あり、４組の４ビット信号で構成される16ビットの信号
である。
速度変換回路74は、FIFOメモリ740を用いてブランチ
尤度信号の速度を変換する。すなわち、ブランチ尤度演
算回路73の出力タイミングでFIFOメモリ740にブランチ
尤度信号を書き込み、これを原データ系列の速度に等し
いクロックで読み出す。読み出されたブランチ尤度信号
は、Ｄフリップフロップ741を介して、パス尤度演算回
路75に供給される。
尤度信号の速度を変換する。すなわち、ブランチ尤度演
算回路73の出力タイミングでFIFOメモリ740にブランチ
尤度信号を書き込み、これを原データ系列の速度に等し
いクロックで読み出す。読み出されたブランチ尤度信号
は、Ｄフリップフロップ741を介して、パス尤度演算回
路75に供給される。
パス尤度演算回路75、パスメモリ回路76および復号出
力決定回路77は、従来例の最尤復号器と同様にして、ビ
タビアルゴリズムにより誤り訂正復号の処理を施し、出
力端子９に復号データを出力する。
力決定回路77は、従来例の最尤復号器と同様にして、ビ
タビアルゴリズムにより誤り訂正復号の処理を施し、出
力端子９に復号データを出力する。
次に本発明の第二実施例として、 原たたみ込み符号の符号化率： k0/n1＝7/14＝1/2 拘束長:k＝７ 通信路５上の符号化率： k0/n0＝7/8 のたたみ込み符号器３およびこれに対応する最尤復号器
７の例について説明する。
７の例について説明する。
第６図は第二実施例におけるたたみ込み符号器のブロ
ック構成図である。このたたみ込み符号器は第12図のた
たみ込み符号器に対応する。
ック構成図である。このたたみ込み符号器は第12図のた
たみ込み符号器に対応する。
入力端子１は直列並列変換器300に接続される。直列
並列変換器300は直列のデータ系列を７系列に分配し、
それぞれ２ビット構成のシフトレジスタ310、311、31
2、313、314、315および316に出力する。
並列変換器300は直列のデータ系列を７系列に分配し、
それぞれ２ビット構成のシフトレジスタ310、311、31
2、313、314、315および316に出力する。
モジュロ２加算器320の入力には、シフトレジスタ31
0、311、313、314、316の第２ビットが接続される。モ
ジュロ２加算器321の入力には、シフトレジスタ310、31
3、314、315、316の第２ビットが接続される。モジュロ
２加算器322の入力には、シフトレジスタ311、312、31
4、315の第２ビットおよびシフトレジスタ310の第１ビ
ットが接続される。モジュロ２加算器323の入力には、
シフトレジスタ312、313、315、316の第１ビットおよび
シフトレジスタ311の第１ビットが接続される。
0、311、313、314、316の第２ビットが接続される。モ
ジュロ２加算器321の入力には、シフトレジスタ310、31
3、314、315、316の第２ビットが接続される。モジュロ
２加算器322の入力には、シフトレジスタ311、312、31
4、315の第２ビットおよびシフトレジスタ310の第１ビ
ットが接続される。モジュロ２加算器323の入力には、
シフトレジスタ312、313、315、316の第１ビットおよび
シフトレジスタ311の第１ビットが接続される。
モジュロ加算器324の入力には、シフトレジスタ313、
314、316の第２ビットと、シフトレジスタ310、312の第
１ビットとに接続される。モジュロ２加算器325の入力
には、シフトレジスタ314の第２ビットと、シフトレジ
スタ310、311、312、313の第１ビットとが接続される。
モジュロ２加算器326の入力には、シフトレジスタ315、
316の第２ビットと、シフトレジスタ311、312、314の第
１ビットとが接続される。モジュロ２加算器327の入力
には、シフトレジスタ316の第２ビットと、シフトレジ
スタ312、313、314、315の第１ビットとが接続される。
314、316の第２ビットと、シフトレジスタ310、312の第
１ビットとに接続される。モジュロ２加算器325の入力
には、シフトレジスタ314の第２ビットと、シフトレジ
スタ310、311、312、313の第１ビットとが接続される。
モジュロ２加算器326の入力には、シフトレジスタ315、
316の第２ビットと、シフトレジスタ311、312、314の第
１ビットとが接続される。モジュロ２加算器327の入力
には、シフトレジスタ316の第２ビットと、シフトレジ
スタ312、313、314、315の第１ビットとが接続される。
モジュロ２加算器320〜327の出力は並列並列変換器38
0に接続される。並列並列変換器380は出力端子40、41に
接続される。
0に接続される。並列並列変換器380は出力端子40、41に
接続される。
並列並列変換器380は、モジュロ２加算器320〜327の
出力を８−２並列並列変換する。これにより、出力端子
40には、モジュロ２加算器320、322、324、326の出力
が、Ｉチャネル符号として順次出力される。また、出力
端子41には、モジュロ２加算器321、323、325、327の出
力がＱチャネル符号として出力される。
出力を８−２並列並列変換する。これにより、出力端子
40には、モジュロ２加算器320、322、324、326の出力
が、Ｉチャネル符号として順次出力される。また、出力
端子41には、モジュロ２加算器321、323、325、327の出
力がＱチャネル符号として出力される。
ここで、第12図に示した従来例たたみ込み符号器の出
力するＩ、Ｑチャネル符号が、 Ｉ＝（I0、I1、I2、…） Ｑ＝（Q0、Q1、Q2、…） とすると、本実施例が出力するＩ、Ｑチャネル符号は、 Ｉ＝（…、I7n、I7n+1、I7n+3、I7n+5…） Ｑ＝（…、Q7n、Q7n+2、Q7n+4、Q7n+6…） である。
力するＩ、Ｑチャネル符号が、 Ｉ＝（I0、I1、I2、…） Ｑ＝（Q0、Q1、Q2、…） とすると、本実施例が出力するＩ、Ｑチャネル符号は、 Ｉ＝（…、I7n、I7n+1、I7n+3、I7n+5…） Ｑ＝（…、Q7n、Q7n+2、Q7n+4、Q7n+6…） である。
このたたみ込み符号器に対応する復号器は、第４図に
示した最尤復号器と同等の構成で実現できる。ただし、
パス尤度演算回路75、パスメモリ回路76、復号出力決定
回路77は、符号化率1/2、拘束長Ｋ＝７のたたみ込み符
号用のものを用いる。
示した最尤復号器と同等の構成で実現できる。ただし、
パス尤度演算回路75、パスメモリ回路76、復号出力決定
回路77は、符号化率1/2、拘束長Ｋ＝７のたたみ込み符
号用のものを用いる。
第７図は最尤復号器の動作タイムチャートである。こ
の図には、第12図に示した従来例のたたみ込み符号器に
より得られる符号系列を併記した。
の図には、第12図に示した従来例のたたみ込み符号器に
より得られる符号系列を併記した。
原符号化率、拘束長および通信路における符号化率の
値は以上の実施例の値に限定されるものではなく、他の
値でも同様に本発明を実施できる。
値は以上の実施例の値に限定されるものではなく、他の
値でも同様に本発明を実施できる。
また、データ処理装置のソフトウェアで同等の処理を
実現しても、同様に本発明を実施できる。
実現しても、同様に本発明を実施できる。
以上説明したように、本発明のたたみ込み符号器およ
び最尤復号器は、符号シンボルの消去、ダミービットの
挿入および複雑なタイミング制御の必要なしに、従来の
たたみ符号器および最尤復号器と同様のパンクチャドた
たみ込み符号を生成および復号化することができる。
び最尤復号器は、符号シンボルの消去、ダミービットの
挿入および複雑なタイミング制御の必要なしに、従来の
たたみ符号器および最尤復号器と同様のパンクチャドた
たみ込み符号を生成および復号化することができる。
第１図は本発明実施例誤り訂正符号装置のブロック構成
図。 第２図は本発明第一実施例に用いられるたたみ込み符号
器のブロック構成図。 第３図は状態遷移図。 第４図は本発明第一実施例に用いられる最尤復号器のブ
ロック構成図。 第５図は最尤復号器の動作タイムチャート。 第６図は本発明第二実施例に用いられるたたみ込み符号
器のブロック構成図。 第７図は最尤復号器の動作タイムチャート。 第８図は第一の従来例たたみ込み符号器のブロック構成
図。 第９図は状態遷移図。 第10図は従来例ビタビ復号器のブロック構成図。 第11図は第二の従来例たたみ込み符号器のブロック構成
図。 第12図は第三の従来例たたみ込み符号器のブロック構成
図。 第13図は従来例パンクチャド方式の誤り訂正符号装置の
ブロック構成図。 第14図は受信側の詳細なブロック構成図。 １……入力端子、３……たたみ込み符号器、30、300…
…直列並列変換器、31〜33、310〜318……シフトレジス
タ、34〜37、320〜331、42、43……モジュロ２加算器、
38、380、44……並列並列変換器、40、41……出力端
子、５……通信路、７……最尤復号器、70〜72……入力
端子、73……ブランチ尤度演算回路、730……ROM、731
……Ｄフリップフロップ、74……速度変換回路、740…
…FIFOメモリ、741……Ｄフリップフロップ、75……パ
ス尤度演算回路、76……パスメモリ回路、77……復号出
力決定回路、９……出力端子、10……原たたみ込み符号
器、11……符号シンボル消去回路、12……消去パターン
保持回路、13……ダミーシンボル挿入回路、130……受
信データ入力端子、131……速度変換回路、132……ダミ
ーシンボル保持回路、14……挿入パターン保持回路、15
……最尤復号器、16……符号同期信号入力端子。
図。 第２図は本発明第一実施例に用いられるたたみ込み符号
器のブロック構成図。 第３図は状態遷移図。 第４図は本発明第一実施例に用いられる最尤復号器のブ
ロック構成図。 第５図は最尤復号器の動作タイムチャート。 第６図は本発明第二実施例に用いられるたたみ込み符号
器のブロック構成図。 第７図は最尤復号器の動作タイムチャート。 第８図は第一の従来例たたみ込み符号器のブロック構成
図。 第９図は状態遷移図。 第10図は従来例ビタビ復号器のブロック構成図。 第11図は第二の従来例たたみ込み符号器のブロック構成
図。 第12図は第三の従来例たたみ込み符号器のブロック構成
図。 第13図は従来例パンクチャド方式の誤り訂正符号装置の
ブロック構成図。 第14図は受信側の詳細なブロック構成図。 １……入力端子、３……たたみ込み符号器、30、300…
…直列並列変換器、31〜33、310〜318……シフトレジス
タ、34〜37、320〜331、42、43……モジュロ２加算器、
38、380、44……並列並列変換器、40、41……出力端
子、５……通信路、７……最尤復号器、70〜72……入力
端子、73……ブランチ尤度演算回路、730……ROM、731
……Ｄフリップフロップ、74……速度変換回路、740…
…FIFOメモリ、741……Ｄフリップフロップ、75……パ
ス尤度演算回路、76……パスメモリ回路、77……復号出
力決定回路、９……出力端子、10……原たたみ込み符号
器、11……符号シンボル消去回路、12……消去パターン
保持回路、13……ダミーシンボル挿入回路、130……受
信データ入力端子、131……速度変換回路、132……ダミ
ーシンボル保持回路、14……挿入パターン保持回路、15
……最尤復号器、16……符号同期信号入力端子。
Claims (2)
- 【請求項１】符号化率k0/n1（k0、n1は自然数）の原た
たみ込み符号のn1ビットの符号データのうち特定のn1−
n0ビット（n0はk0＜n0＜n1なる自然数）を消去して得ら
れる符号化率k0/n0のパンクチャドたたみ込み符号を生
成するたたみ込み符号器において、 入力された原データ系列をk0個の系列に分配する直列並
列変換器と、 この直列並列変換器の出力を蓄えるk0個のシフトレジス
タと、 これらのシフトレジスタに蓄えられたデータに対し、前
記符号化率k0/n1の原たたみ込み符号を生成する生成多
項式の所定の項を除いた多項式に対応して前記符号化率
k0/n0のパンクチャドたたみ込み符号を生成するように
結線されモジュロ２加算を行うn0個のモジュロ２加算器
と を備えたことを特徴とするたたみ込み符号器。 - 【請求項２】符号化率k0/n1（k0、n1は自然数）の原た
たみ込み符号のn1ビットの符号データのうち特定のn1−
n0ビット（n0はk0＜n0＜n1なる自然数）を消去して得ら
れる符号化率k0/n0のパンクチャドたたみ込み符号を入
力とし、その符号データのパス尤度を演算して原データ
を推定する最尤復号器において、 入力されたn0個の符号データからn1個の尤度を求めるブ
ランチ尤度を演算するブランチ尤度演算回路と、 このブランチ尤度演算回路の出力を原データの信号速度
に変換する速度変換回路と、 この速度変換回路から出力されるブランチ尤度により符
号化率k0/n1の原たたみ込み符号に対応するパス尤度の
演算を行って原データを推定する手段と を備えたことを特徴とする最尤復号器。
Priority Applications (5)
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| JP60296268A JPH0824270B2 (ja) | 1985-12-25 | 1985-12-25 | たたみ込み符号器および最尤復号器 |
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Applications Claiming Priority (1)
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| JP60296268A JPH0824270B2 (ja) | 1985-12-25 | 1985-12-25 | たたみ込み符号器および最尤復号器 |
Publications (2)
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60296268A Expired - Lifetime JPH0824270B2 (ja) | 1985-12-25 | 1985-12-25 | たたみ込み符号器および最尤復号器 |
Country Status (5)
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