JPH08247728A - Dimension measuring device - Google Patents
Dimension measuring deviceInfo
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- JPH08247728A JPH08247728A JP4863795A JP4863795A JPH08247728A JP H08247728 A JPH08247728 A JP H08247728A JP 4863795 A JP4863795 A JP 4863795A JP 4863795 A JP4863795 A JP 4863795A JP H08247728 A JPH08247728 A JP H08247728A
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Abstract
(57)【要約】
【目的】 低価格で比較的小型の寸法測定装置を提供す
る。
【構成】 投光素子1からの光をレンズ2で平行光3と
し、測定対象物4に照射して、その投影をCCDイメー
ジセンサ5で受光する。このCCDイメージセンサ5の
出力をコンパレータ8で2値化し、ゲート生成部で2値
化信号の影の部分に相当するゲートを作成し、積分器1
4でゲート期間にわたり、基準電圧を積分し、その積分
値をアナログ出力する。
(57) [Abstract] [Purpose] To provide a relatively small size measuring device at a low price. [Structure] Light from a light projecting element 1 is converted into parallel light 3 by a lens 2 and irradiated onto a measurement object 4, and the projection is received by a CCD image sensor 5. The output of the CCD image sensor 5 is binarized by the comparator 8, the gate corresponding to the shaded portion of the binarized signal is created by the gate generator, and the integrator 1
In 4, the reference voltage is integrated over the gate period, and the integrated value is output in analog.
Description
【0001】[0001]
【産業上の利用分野】この発明は、CCDイメージセン
サ等の一次元受光センサを用い、測定値をアナログ出力
する寸法測定装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a dimension measuring device which uses a one-dimensional light receiving sensor such as a CCD image sensor to output measured values in analog form.
【0002】[0002]
【従来の技術】CCDイメージセンサを使用し、測定対
象物の寸法を測定し、測定値をアナログ出力する寸法測
定装置としては、従来、図6に示すものがある。この寸
法測定装置は、投光素子1と、投光素子1からの光を平
行光ビーム3として、測定対象物4に照射するレンズ2
と、測定対象物4を含む領域を通過してきた平行光ビー
ム3を受光して、クロック源6からのクロックにより、
シリアルに受光信号を出力するCCDイメージセンサ5
と、このCCDイメージセンサ5の出力のノイズ等の不
要成分を除去するフィルタ7と、CCDイメージセンサ
5の出力を所定の閾値と比較して二値化するコンパレー
タ8と、計測モード設定で、コンパレータ8の出力に応
じゲート信号を生成するゲート生成部9と、ゲート信号
のゲートの間、高速クロック源10からのクロック信号
をカウントするカウンタ11と、このカウンタ11のカ
ウント値をラッチするラッチ回路12と、ラッチ回路1
1にラッチされたカウント値をアナログ信号に変換して
出力するD/A変換器13とを備え、測定値に応じたア
ナログ信号を出力するようにしている。2. Description of the Related Art Conventionally, there is a dimension measuring apparatus shown in FIG. 6 which measures the dimension of an object to be measured by using a CCD image sensor and outputs the measured value as an analog value. This size measuring device includes a light projecting element 1 and a lens 2 for irradiating a light beam from the light projecting element 1 as a parallel light beam 3 onto an object to be measured 4.
Then, the parallel light beam 3 that has passed through the region including the measurement object 4 is received, and by the clock from the clock source 6,
CCD image sensor 5 that serially outputs light receiving signals
A filter 7 for removing unnecessary components such as noise in the output of the CCD image sensor 5; a comparator 8 for binarizing the output of the CCD image sensor 5 with a predetermined threshold; and a comparator for measuring mode setting. 8, a gate generator 9 for generating a gate signal in accordance with the output of the counter 8, a counter 11 for counting the clock signal from the high-speed clock source 10 between the gates of the gate signal, and a latch circuit 12 for latching the count value of the counter 11. And the latch circuit 1
A D / A converter 13 for converting the count value latched at 1 into an analog signal and outputting the analog signal is provided, and an analog signal corresponding to the measured value is output.
【0003】[0003]
【発明が解決しようとする課題】上記した従来の寸法測
定装置では、測定対象物の投影部分に相当する暗部分
と、その周囲の明部分の幅をクロック信号のカウントに
よって行うものであるから、分解能を高くするために
は、高速のクロックを使用し、カウンタのビット数が多
い、またA/D変換器のビット数の多いものを使用する
必要があり、装置全体が高価となる上、装置の外形寸法
も大きくなるという問題があった。In the above-described conventional dimension measuring apparatus, the width of the dark portion corresponding to the projected portion of the measuring object and the width of the surrounding bright portion are measured by counting the clock signal. In order to increase the resolution, it is necessary to use a high-speed clock, use a large number of bits in the counter, and use a large number of bits in the A / D converter. However, there was a problem that the external dimensions of the product also increased.
【0004】この発明は、上記問題点に着目してなされ
たものであって、低価格で、比較的小型の寸法測定装置
を提供することを目的としている。The present invention has been made in view of the above problems, and an object of the present invention is to provide a low-priced and relatively small size measuring apparatus.
【0005】[0005]
【課題を解決するための手段及び作用】この発明の寸法
測定装置は、平行光ビームを測定対象物に照射し、測定
対象物からの平行光ビームを一次元受光センサで受光し
て、測定対象物の寸法を測定し、測定値をアナログ出力
するものにおいて、前記、一次元受光センサの出力を二
値化するコンパレータと、このコンパレータ出力により
積分用のゲート信号を生成するゲート生成部と、ゲート
信号のゲートの間、基準電圧を積分する積分回路と、を
備えている。The dimension measuring apparatus of the present invention irradiates a measuring object with a parallel light beam, receives the parallel light beam from the measuring object with a one-dimensional light receiving sensor, and measures the measuring object. In a device for measuring a dimension of an object and outputting a measured value in an analog manner, the comparator for binarizing the output of the one-dimensional light receiving sensor, a gate generator for generating a gate signal for integration by the output of the comparator, and a gate An integrating circuit for integrating the reference voltage is provided between the gates of the signals.
【0006】この寸法測定装置では、一次元受光センサ
のシリアルの出力信号がコンパレータで二値化され、さ
らにこの二値化信号がゲート生成部に入力されてゲート
信号が生成され、このゲート信号のゲート期間にわた
り、積分回路で基準電圧を積分し、測定値をアナログ信
号で出力する。In this dimension measuring device, the serial output signal of the one-dimensional light receiving sensor is binarized by the comparator, and the binarized signal is input to the gate generator to generate the gate signal. The reference voltage is integrated by the integrating circuit over the gate period, and the measured value is output as an analog signal.
【0007】[0007]
【実施例】以下、実施例により、この発明をさらに詳細
に説明する。図1は、この発明の一実施例寸法測定装置
の構成を示すブロック図である。この実施例寸法測定装
置は、投光素子1と、レンズ2と、CCDイメージセン
サ5と、クロック源6と、フィルタ7と、コンパレータ
8と、ゲート生成部9とを備えている。以上の構成は、
図6に示した従来の寸法測定装置と同様である。この実
施例寸法測定装置は、さらにゲート生成部9より出力さ
れるゲート信号のゲート期間にわたり、基準電圧を積分
して出力する積分器(積分回路)14を備えている。こ
の積分出力は、測定値に応じたアナログ信号となる。The present invention will be described in more detail with reference to the following examples. FIG. 1 is a block diagram showing the configuration of a dimension measuring apparatus according to an embodiment of the present invention. The dimension measuring apparatus according to this embodiment includes a light projecting element 1, a lens 2, a CCD image sensor 5, a clock source 6, a filter 7, a comparator 8, and a gate generator 9. The above configuration is
This is the same as the conventional dimension measuring device shown in FIG. The dimension measuring apparatus of this embodiment further includes an integrator (integrating circuit) 14 that integrates and outputs the reference voltage over the gate period of the gate signal output from the gate generator 9. This integrated output becomes an analog signal according to the measured value.
【0008】この実施例寸法測定装置において、測定時
に投光素子1から発せられた光は、レンズ2で平行光ビ
ーム3とされ、測定対象物4に照射される。この平行光
ビーム3は、測定対象物4の領域を通過して、CCDイ
メージセンサ5に入光する。平行光ビーム3のうち、測
定対象物4の部分は遮断され、影となり、CCDイメー
ジセンサ5には入力されない。つまり、測定対象物4の
影が、CCDイメージセンサ5に投影されることにな
り、CCDイメージセンサ5への入光は、明部と暗部が
生じることになり、クロック源6よりのクロックによ
り、シリアルに出力される出力信号は図2に示す波形と
なる。In the dimension measuring apparatus of this embodiment, the light emitted from the light projecting element 1 at the time of measurement is converted into a parallel light beam 3 by the lens 2 and applied to the object 4 to be measured. The parallel light beam 3 passes through the region of the measurement object 4 and enters the CCD image sensor 5. Of the parallel light beam 3, the portion of the measuring object 4 is blocked and becomes a shadow, which is not input to the CCD image sensor 5. That is, the shadow of the measuring object 4 is projected on the CCD image sensor 5, and the light entering the CCD image sensor 5 has a bright portion and a dark portion. The output signal serially output has the waveform shown in FIG.
【0009】このCCDイメージセンサ5の出力信号
は、フィルタ7を経て、コンパレータ8に入力され、予
め設定された閾値と比較され、二値化される。ゲート生
成部9は、この二値化された信号を受け、計測モード設
定で設定された区間1、区間2、区間3のいずれかのゲ
ート信号を出力する。ゲート信号は、図2の(b)に示
すように、最初の明部の幅に相当する区間1、暗部の幅
に相当する区間2、最後の明部に相当する区間3であ
り、計測モード設定で、いずれかを選択出力する。積分
器14では、入力されるゲート信号のゲート期間中、基
準電圧Vを積分して、アナログ信号として出力する。区
間1のゲートの場合は、その積分波形が図3の(a)、
区間2のゲートの場合は、その積分波形が図3の
(b)、区間3のゲートの場合は、その積分波形が図3
の(c)となる。いずれも、区間の最終値がサンプルホ
ールド(S/H)されて、出力される。ここでの区間1
は、具体的には、例えば位置決め、区間2は測定対象物
の外径、区間3は位置決め用に適用される。The output signal of the CCD image sensor 5 is input to a comparator 8 through a filter 7 and compared with a preset threshold value to be binarized. The gate generation unit 9 receives the binarized signal and outputs the gate signal of any one of section 1, section 2, and section 3 set in the measurement mode setting. The gate signal is, as shown in FIG. 2B, a section 1 corresponding to the width of the first bright portion, a section 2 corresponding to the width of the dark portion, and a section 3 corresponding to the last bright portion. Select one of them to output according to the setting. The integrator 14 integrates the reference voltage V during the gate period of the input gate signal and outputs it as an analog signal. In the case of the gate in the section 1, its integrated waveform is (a) in FIG.
In the case of the gate in the section 2, the integrated waveform is shown in FIG. 3B, and in the case of the gate in the section 3, the integrated waveform is shown in FIG.
(C). In both cases, the final value of the section is sampled and held (S / H) and output. Section 1 here
Is specifically applied for positioning, for example, the section 2 is used for the outer diameter of the measuring object, and the section 3 is used for positioning.
【0010】図4は、上記積分器14の具体例を示す回
路図である。この積分器は、基準電圧Vが、ゲート信号
により開閉されるゲート回路21、抵抗R21を介して、
OPアンプ22の反転入力端子(−)に加えられるよう
に接続され、OPアンプ22の反転入力端子(−)と出
力端子間に、リセット信号によって開閉されるゲート回
路23と積分用のコンデンサC21の並列回路が接続さ
れ、OPアンプ22の非反転入力端子(+)がグランド
接続されている。OPアンプ22の出力端子は、サンプ
ルホールド信号S/Hによって開閉されるゲート回路2
4、抵抗R22を介してOPアンプ25の反転入力端子
(−)に接続され、ゲート回路24の出力側と、グラン
ド間にホールド用のコンデンサC22が接続されている。
OPアンプ25の非反転入力端子(+)は、グランド接
続され、反転入力端子(−)と出力端子間に抵抗R23が
接続されて、構成されている。もっとも、この積分器自
体は、通常、よく使用されるものであり、格別特徴のあ
る回路ではない。FIG. 4 is a circuit diagram showing a concrete example of the integrator 14. In this integrator, the reference voltage V is passed through a gate circuit 21 and a resistor R 21 which are opened and closed by a gate signal,
A gate circuit 23 connected to be added to the inverting input terminal (−) of the OP amplifier 22 and opened / closed by a reset signal between the inverting input terminal (−) and the output terminal of the OP amplifier 22 and a capacitor C 21 for integration. Are connected in parallel, and the non-inverting input terminal (+) of the OP amplifier 22 is grounded. The output terminal of the OP amplifier 22 has a gate circuit 2 which is opened / closed by a sample hold signal S / H.
4. A holding capacitor C 22 is connected between the inverting input terminal (−) of the OP amplifier 25 via the resistor R 22 and between the output side of the gate circuit 24 and the ground.
The non-inverting input terminal of the OP amplifier 25 (+) is connected to ground, inverting input terminal (-) and a resistor R 23 is connected between the output terminal and is configured. However, this integrator itself is usually used frequently, and is not a circuit with special characteristics.
【0011】この積分器14において、ゲート回路21
に図5に示すゲート信号が入力されると、その間、ゲー
ト回路21が開かれ、基準電圧VがOPアンプ22に加
えられ、基準電圧Vが図3に示すように積分される。ゲ
ート信号の立下がり光に至ると、次に図5に示すサンプ
ルホールド信号S/Hがゲート回路24に加えられ、ゲ
ート回路24が開かれる。これにより、OPアンプ22
の積分出力がゲート回路24を介して、出力側に導出さ
れ、コンデンサC22にホールドされる。ホールド後、図
5に示すリセット信号がゲート回路23に加えられ、ゲ
ート回路23が開かれてコンデンサC21の積分電圧がリ
セットされる。OPアンプ25のアナログ出力は、図5
に示すように、サンプルホールドタイム毎に、そのホー
ルド値が出力されるものとなる。In the integrator 14, the gate circuit 21
5 is input, the gate circuit 21 is opened during that time, the reference voltage V is applied to the OP amplifier 22, and the reference voltage V is integrated as shown in FIG. When the falling light of the gate signal is reached, the sample hold signal S / H shown in FIG. 5 is applied to the gate circuit 24 and the gate circuit 24 is opened. As a result, the OP amplifier 22
The integrated output of is led to the output side through the gate circuit 24 and held in the capacitor C 22 . After the hold, the reset signal shown in FIG. 5 is applied to the gate circuit 23, the gate circuit 23 is opened, and the integrated voltage of the capacitor C 21 is reset. The analog output of the OP amplifier 25 is shown in FIG.
As shown in, the hold value is output every sample hold time.
【0012】[0012]
【発明の効果】この発明によれば、高速クロックを使用
せず、また積分により、アナログ信号を出力するので、
放射ノイズも少なく、耐ノイズ性も高い。また、寸法算
出にクロックを使用しないので、量子化誤差は発生しな
い。カウンタ、ラッチ回路、クロック源等、スペースを
使う部品を使用しないので小型化が可能となる。高価な
D/Aコンバータを使用せず、部品数が減るため、ロー
コスト化が実現できる、等の効果が得られる。According to the present invention, since a high speed clock is not used and an analog signal is output by integration,
Low radiation noise and high noise resistance. Further, since the clock is not used for the dimension calculation, no quantization error occurs. Since no space-consuming parts such as a counter, a latch circuit, and a clock source are used, the size can be reduced. Since an expensive D / A converter is not used and the number of parts is reduced, it is possible to achieve an effect such as cost reduction.
【図1】この発明の一実施例寸法測定装置の構成を示す
ブロック図である。FIG. 1 is a block diagram showing a configuration of a dimension measuring apparatus according to an embodiment of the present invention.
【図2】同実施例寸法測定装置のCCDイメージセンサ
の出力波形及び積分区間を説明する図である。FIG. 2 is a diagram illustrating an output waveform and an integration section of a CCD image sensor of the size measuring apparatus according to the embodiment.
【図3】同実施例寸法測定装置の積分出力を説明する図
である。FIG. 3 is a diagram illustrating an integrated output of the dimension measuring apparatus according to the embodiment.
【図4】同実施例寸法測定装置の積分器の具体例を示す
回路図である。FIG. 4 is a circuit diagram showing a specific example of an integrator of the dimension measuring apparatus of the embodiment.
【図5】同積分器の回路動作を説明するための波形図で
ある。FIG. 5 is a waveform diagram for explaining a circuit operation of the integrator.
【図6】従来の寸法測定装置の構成を示すブロック図で
ある。FIG. 6 is a block diagram showing a configuration of a conventional dimension measuring device.
1 投光素子 2 レンズ 3 平行光ビーム 4 測定対象物 5 CCDイメージセンサ 8 コンパレータ 9 ゲート生成部 14 積分器 1 Projection Element 2 Lens 3 Parallel Light Beam 4 Object to be Measured 5 CCD Image Sensor 8 Comparator 9 Gate Generation Section 14 Integrator
フロントページの続き (72)発明者 吉田 富省 京都府京都市右京区花園土堂町10番地 オ ムロン株式会社内Continuation of the front page (72) Inventor, Yoshida, Tofu, Kyoto Prefecture Omron Co., Ltd. 10 Hanazono Dodocho, Ukyo-ku, Kyoto City
Claims (1)
対象物からの平行光ビームを一次元受光センサで受光し
て、測定対象物の寸法を測定し、測定値をアナログ出力
する寸法測定装置において、 前記、一次元受光センサの出力を二値化するコンパレー
タと、 このコンパレータ出力により積分用のゲート信号を生成
するゲート生成部と、 ゲート信号のゲートの間、基準電圧を積分する積分回路
と、 を備えてなることを特徴とする寸法測定装置。1. A dimension for irradiating a measurement object with a parallel light beam, receiving a parallel light beam from the measurement object with a one-dimensional light receiving sensor, measuring the dimension of the measurement object, and outputting the measured value in analog form. In the measuring device, the comparator for binarizing the output of the one-dimensional light receiving sensor, the gate generator for generating a gate signal for integration by the output of the comparator, and the integral for integrating the reference voltage between the gates of the gate signals. A dimension measuring device comprising: a circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4863795A JPH08247728A (en) | 1995-03-08 | 1995-03-08 | Dimension measuring device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4863795A JPH08247728A (en) | 1995-03-08 | 1995-03-08 | Dimension measuring device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08247728A true JPH08247728A (en) | 1996-09-27 |
Family
ID=12808894
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4863795A Pending JPH08247728A (en) | 1995-03-08 | 1995-03-08 | Dimension measuring device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08247728A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008032678A (en) | 2006-06-29 | 2008-02-14 | Naberu:Kk | Egg quality index inspection device |
-
1995
- 1995-03-08 JP JP4863795A patent/JPH08247728A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008032678A (en) | 2006-06-29 | 2008-02-14 | Naberu:Kk | Egg quality index inspection device |
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