JPH08249231A - マルチプロセッサ・システムにおける古いデータの処理システム及び方法 - Google Patents
マルチプロセッサ・システムにおける古いデータの処理システム及び方法Info
- Publication number
- JPH08249231A JPH08249231A JP8009065A JP906596A JPH08249231A JP H08249231 A JPH08249231 A JP H08249231A JP 8009065 A JP8009065 A JP 8009065A JP 906596 A JP906596 A JP 906596A JP H08249231 A JPH08249231 A JP H08249231A
- Authority
- JP
- Japan
- Prior art keywords
- processor
- data
- memory
- memory controller
- ownership
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
- G06F12/0815—Cache consistency protocols
- G06F12/0831—Cache consistency protocols using a bus scheme, e.g. with bus monitoring or watching means
- G06F12/0833—Cache consistency protocols using a bus scheme, e.g. with bus monitoring or watching means in combination with broadcast means (e.g. for invalidation or updating)
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】
【課題】 書込みデータの有効性を識別し古いデータが
システム・メモリへ書き戻されないことを確保するシス
テム及び方法を提供する。 【解決手段】 プロセッサからのロード・ミス要求の受
信に応答して、ステイル・ビットが作成され「０」にセ
ットされる。第２のプロセッサが要求されたデータの所
有権を有すると判断され、第２から第１のプロセッサへ
のキャッシュ転送により転送される。第２のプロセッサ
が古いデータと共にキャッシュ間転送の確認を返す前
に、第１のプロセッサがそのデータを変更してシステム
・メモリへ書き戻した場合、ステイル・ビットを「１」
にセットする。第２のプロセッサからの確認が受信され
ると、ステイル・ビットのセット「１」を判断して古い
データが破棄される。
システム・メモリへ書き戻されないことを確保するシス
テム及び方法を提供する。 【解決手段】 プロセッサからのロード・ミス要求の受
信に応答して、ステイル・ビットが作成され「０」にセ
ットされる。第２のプロセッサが要求されたデータの所
有権を有すると判断され、第２から第１のプロセッサへ
のキャッシュ転送により転送される。第２のプロセッサ
が古いデータと共にキャッシュ間転送の確認を返す前
に、第１のプロセッサがそのデータを変更してシステム
・メモリへ書き戻した場合、ステイル・ビットを「１」
にセットする。第２のプロセッサからの確認が受信され
ると、ステイル・ビットのセット「１」を判断して古い
データが破棄される。
Description
【０００１】
【発明の属する技術分野】本発明は、一般的にはデータ
処理システムに関し、特に、マルチプロセッサ・データ
処理システム内の古い書き戻しデータを検出しかつ処理
するためのシステム及び方法に関する。
処理システムに関し、特に、マルチプロセッサ・データ
処理システム内の古い書き戻しデータを検出しかつ処理
するためのシステム及び方法に関する。
【０００２】
【従来の技術】従来の対称的マルチプロセッサ(ＳＭＰ)
・システムにおいては、比較的時間がかかるが有効な手
順によりデータ・コヒーレンシィ(データの整合性)が保
持される。例えば、システム内の要求者（例えば、中央
演算処理装置(ＣＰＵ)、入出力（Ｉ／Ｏ）装置）がデー
タの特定の部分（例えば、キャッシュ・ライン）を所望
する場合、その要求者は先ず、要求されたデータがその
ローカル・キャッシュ内に存在するか否かを判断するこ
とになる。そのデータがキャッシュ内になければ、ロー
ド・ミス（すなわち読取りミス）要求が、メモリ制御装
置へ送られる。そしてメモリ制御装置は、システム・メ
モリを制御することにより、そのデータをシステム・メ
モリからＣＰＵへ与えるよう要求する。通常、メモリ制
御装置は、要求されたデータがシステム・メモリ内に存
在するか否か、あるいは、ＳＭＰシステム内の特定のＣ
ＰＵが現在その要求されたデータの最新バージョンの所
有権を有しているか否かを示すシステム・ディレクトリ
を備えている。もしシステム・メモリが要求されたデー
タの最新バージョンを格納しているならば、メモリ制御
装置は、そのデータを要求しているＣＰＵへこれを与え
る。それに対し、もしメモリ制御装置がそのシステム・
ディレクトリを通して、ＳＭＰシステム内の第２のＣＰ
Ｕが要求されたデータの最新バージョンを格納している
と判断したならば、相互問合わせ(cross-interrogatio
n)メッセージを第２のＣＰＵに対して送る。このメッセ
ージは、第２のＣＰＵに対して、要求されたデータの最
新複写の所有権をメモリ制御装置へ戻すことを要求する
ものであり、これによってメモリ制御装置は、そのデー
タ部分の所有権を本来要求を行っているＣＰＵへと移す
ことができる。第２のＣＰＵは、相互問合わせメッセー
ジを受信すると、そのデータ部分をメモリ制御装置へ書
き戻す。その後このデータは、要求しているＣＰＵへと
転送される。
・システムにおいては、比較的時間がかかるが有効な手
順によりデータ・コヒーレンシィ(データの整合性)が保
持される。例えば、システム内の要求者（例えば、中央
演算処理装置(ＣＰＵ)、入出力（Ｉ／Ｏ）装置）がデー
タの特定の部分（例えば、キャッシュ・ライン）を所望
する場合、その要求者は先ず、要求されたデータがその
ローカル・キャッシュ内に存在するか否かを判断するこ
とになる。そのデータがキャッシュ内になければ、ロー
ド・ミス（すなわち読取りミス）要求が、メモリ制御装
置へ送られる。そしてメモリ制御装置は、システム・メ
モリを制御することにより、そのデータをシステム・メ
モリからＣＰＵへ与えるよう要求する。通常、メモリ制
御装置は、要求されたデータがシステム・メモリ内に存
在するか否か、あるいは、ＳＭＰシステム内の特定のＣ
ＰＵが現在その要求されたデータの最新バージョンの所
有権を有しているか否かを示すシステム・ディレクトリ
を備えている。もしシステム・メモリが要求されたデー
タの最新バージョンを格納しているならば、メモリ制御
装置は、そのデータを要求しているＣＰＵへこれを与え
る。それに対し、もしメモリ制御装置がそのシステム・
ディレクトリを通して、ＳＭＰシステム内の第２のＣＰ
Ｕが要求されたデータの最新バージョンを格納している
と判断したならば、相互問合わせ(cross-interrogatio
n)メッセージを第２のＣＰＵに対して送る。このメッセ
ージは、第２のＣＰＵに対して、要求されたデータの最
新複写の所有権をメモリ制御装置へ戻すことを要求する
ものであり、これによってメモリ制御装置は、そのデー
タ部分の所有権を本来要求を行っているＣＰＵへと移す
ことができる。第２のＣＰＵは、相互問合わせメッセー
ジを受信すると、そのデータ部分をメモリ制御装置へ書
き戻す。その後このデータは、要求しているＣＰＵへと
転送される。
【０００３】自明であるが、このような手順は多数のス
テップを含んでおり、その各々のステップが実行すべき
いくつかのシステム・サイクルを必要とする。高性能の
ディレクトリベースのＳＭＰシステム（すなわち、ＣＰ
Ｕ同士の間でのデータのキャッシュ間(cache-to-cache)
転送を処理する機構を含むシステム）においては、これ
らのステップのいくつか、及びそれらに対応するサイク
ル時間を省くことができる。その結果、ＳＭＰシステム
内の要求されたデータ部分の所有権が、より高速に移行
することになる。このようなシステムにおいては、第２
のＣＰＵ（要求されたデータの排他的（変更された）複
写を格納している）が要求されたデータをメモリ制御装
置へ戻す替わりに、第２のＣＰＵから第１のＣＰＵへの
キャッシュ間のデータ転送が行われる。第１のＣＰＵ
は、要求したデータのキャッシュ間転送を受信すると、
その受信の確認信号を第２のＣＰＵへ返す。このような
プロトコルにより、前述のステップのいくつかを省くこ
とができる。
テップを含んでおり、その各々のステップが実行すべき
いくつかのシステム・サイクルを必要とする。高性能の
ディレクトリベースのＳＭＰシステム（すなわち、ＣＰ
Ｕ同士の間でのデータのキャッシュ間(cache-to-cache)
転送を処理する機構を含むシステム）においては、これ
らのステップのいくつか、及びそれらに対応するサイク
ル時間を省くことができる。その結果、ＳＭＰシステム
内の要求されたデータ部分の所有権が、より高速に移行
することになる。このようなシステムにおいては、第２
のＣＰＵ（要求されたデータの排他的（変更された）複
写を格納している）が要求されたデータをメモリ制御装
置へ戻す替わりに、第２のＣＰＵから第１のＣＰＵへの
キャッシュ間のデータ転送が行われる。第１のＣＰＵ
は、要求したデータのキャッシュ間転送を受信すると、
その受信の確認信号を第２のＣＰＵへ返す。このような
プロトコルにより、前述のステップのいくつかを省くこ
とができる。
【０００４】２つのＣＰＵにより独立して実行されるさ
らに２つのステップがある。１つのステップは、第２の
ＣＰＵが、第１のＣＰＵへキャッシュ間転送を行ったこ
とについてメモリ制御装置に対して確認信号を返すステ
ップである。この確認信号には、第１のＣＰＵへ転送さ
れたものと同じ形態のデータの複写を含めることができ
る。もう１つのステップは、キャッシュ間転送を通して
要求したデータの所有権を獲得した第１のＣＰＵが、さ
らにそのデータを変更した後システム・メモリへ書き戻
しを行うステップである。
らに２つのステップがある。１つのステップは、第２の
ＣＰＵが、第１のＣＰＵへキャッシュ間転送を行ったこ
とについてメモリ制御装置に対して確認信号を返すステ
ップである。この確認信号には、第１のＣＰＵへ転送さ
れたものと同じ形態のデータの複写を含めることができ
る。もう１つのステップは、キャッシュ間転送を通して
要求したデータの所有権を獲得した第１のＣＰＵが、さ
らにそのデータを変更した後システム・メモリへ書き戻
しを行うステップである。
【０００５】上記の場合、メモリ制御装置のシステム・
ディレクトリが第２のＣＰＵからの確認信号を受信する
前に、データの所有権がシステム・メモリへ戻ってしま
う可能性があることから、問題となる場合がある。この
ような状況においては、メモリ制御装置は、入力される
データが有効であるのか否かを識別することができない
ため、データの古い複写が書き戻されてしまいシステム
・メモリ内の良好な（すなわち最新の）複写を壊す可能
性がある。以上のことから、キャッシュ間転送により１
つのＣＰＵから別のＣＰＵへ転送されたデータの最新の
有効な複写が、最終的にシステム・メモリ内に記憶され
ることを確保するための技術が必要とされている。
ディレクトリが第２のＣＰＵからの確認信号を受信する
前に、データの所有権がシステム・メモリへ戻ってしま
う可能性があることから、問題となる場合がある。この
ような状況においては、メモリ制御装置は、入力される
データが有効であるのか否かを識別することができない
ため、データの古い複写が書き戻されてしまいシステム
・メモリ内の良好な（すなわち最新の）複写を壊す可能
性がある。以上のことから、キャッシュ間転送により１
つのＣＰＵから別のＣＰＵへ転送されたデータの最新の
有効な複写が、最終的にシステム・メモリ内に記憶され
ることを確保するための技術が必要とされている。
【０００６】
【発明が解決しようとする課題】上記の必要性は、本発
明により満足される。本発明は、好適には、各々ローカ
ル・キャッシュを備えた複数のＣＰＵを有する対称的マ
ルチプロセッサ・システム内で実施される。ＣＰＵ及び
ローカル・キャッシュは、クロスバー・スイッチ（相互
接続ネットワーク）によりメモリ制御装置へ接続される
が、その替わりにバスを用いることもできる。メモリ制
御装置は、システム・メモリへのアクセスを制御し、さ
らにＳＭＰシステム内の様々なトランザクションを追跡
するためのシステム・ディレクトリの役割を有する。
明により満足される。本発明は、好適には、各々ローカ
ル・キャッシュを備えた複数のＣＰＵを有する対称的マ
ルチプロセッサ・システム内で実施される。ＣＰＵ及び
ローカル・キャッシュは、クロスバー・スイッチ（相互
接続ネットワーク）によりメモリ制御装置へ接続される
が、その替わりにバスを用いることもできる。メモリ制
御装置は、システム・メモリへのアクセスを制御し、さ
らにＳＭＰシステム内の様々なトランザクションを追跡
するためのシステム・ディレクトリの役割を有する。
【０００７】本発明の好適例においては、ＳＭＰシステ
ム内の第１のＣＰＵからのロード・ミス要求に応答して
メモリ制御装置は、その時点でシステム・メモリが要求
されたキャッシュ・ラインの最新かつ有効なバージョン
を有していない場合、他のＣＰＵのうちいずれが当該要
求されたキャッシュ・ラインの所有権を現時点で有して
いるのかを判断する。メモリ制御装置は、ロード・ミス
要求を送ったＣＰＵを示す標識と、要求されたキャッシ
ュ・ラインの現在の所有者を示す標識と、最終的にその
キャッシュ・ラインを書き戻す可能性のあるＣＰＵを示
す標識とを記憶する。さらにメモリ制御装置は、ステイ
ル(stale:古い)・ビットを「０」へセットする。
ム内の第１のＣＰＵからのロード・ミス要求に応答して
メモリ制御装置は、その時点でシステム・メモリが要求
されたキャッシュ・ラインの最新かつ有効なバージョン
を有していない場合、他のＣＰＵのうちいずれが当該要
求されたキャッシュ・ラインの所有権を現時点で有して
いるのかを判断する。メモリ制御装置は、ロード・ミス
要求を送ったＣＰＵを示す標識と、要求されたキャッシ
ュ・ラインの現在の所有者を示す標識と、最終的にその
キャッシュ・ラインを書き戻す可能性のあるＣＰＵを示
す標識とを記憶する。さらにメモリ制御装置は、ステイ
ル(stale:古い)・ビットを「０」へセットする。
【０００８】次に、メモリ制御装置は、第２のＣＰＵに
対して相互問合わせメッセージを送る。第２のＣＰＵ
は、メモリ制御装置が、要求されたキャッシュ・ライン
の現在の所有権を有していると判断したＣＰＵである。
第２のＣＰＵは、相互問合わせメッセージを受信し、要
求されたキャッシュ・ラインの複写が変更状態にあるか
否かを判断する。そして、第２のＣＰＵは、そのキャッ
シュ・ラインを要求した第１のＣＰＵに対して当該キャ
ッシュ・ラインのキャッシュ間転送を開始する。第１の
ＣＰＵは、そのキャッシュ・ラインを受信したことの確
認信号を第２のＣＰＵに対して送る。
対して相互問合わせメッセージを送る。第２のＣＰＵ
は、メモリ制御装置が、要求されたキャッシュ・ライン
の現在の所有権を有していると判断したＣＰＵである。
第２のＣＰＵは、相互問合わせメッセージを受信し、要
求されたキャッシュ・ラインの複写が変更状態にあるか
否かを判断する。そして、第２のＣＰＵは、そのキャッ
シュ・ラインを要求した第１のＣＰＵに対して当該キャ
ッシュ・ラインのキャッシュ間転送を開始する。第１の
ＣＰＵは、そのキャッシュ・ラインを受信したことの確
認信号を第２のＣＰＵに対して送る。
【０００９】メモリ制御装置は、キャッシュ・ラインの
書き戻しを伴う確認信号を受信するとき、そのシステム
・ディレクトリ内のステイル・ビットを検査する。もし
ステイル・ビットがセットされていれば、その書き戻し
データは破棄されることになる。この状況は、第１のＣ
ＰＵが第２のＣＰＵから受信したキャッシュ・ラインを
変更した後、続いてそのキャッシュ・ラインのキャスト
・アウト（Cast Out:書き戻し）をシステム・メモリに
対して出したときに発生する。このキャスト・アウトは
メモリ制御装置により受信され、そしてメモリ制御装置
はステイル・ビットを「１」にセットする。このように
して、第１のＣＰＵから受信した有効なデータが、メモ
リ制御装置によって、第２のＣＰＵが第１のＣＰＵへ転
送する前に所有していた以前のバージョンのデータに置
き換えられることを防ぐことができる。
書き戻しを伴う確認信号を受信するとき、そのシステム
・ディレクトリ内のステイル・ビットを検査する。もし
ステイル・ビットがセットされていれば、その書き戻し
データは破棄されることになる。この状況は、第１のＣ
ＰＵが第２のＣＰＵから受信したキャッシュ・ラインを
変更した後、続いてそのキャッシュ・ラインのキャスト
・アウト（Cast Out:書き戻し）をシステム・メモリに
対して出したときに発生する。このキャスト・アウトは
メモリ制御装置により受信され、そしてメモリ制御装置
はステイル・ビットを「１」にセットする。このように
して、第１のＣＰＵから受信した有効なデータが、メモ
リ制御装置によって、第２のＣＰＵが第１のＣＰＵへ転
送する前に所有していた以前のバージョンのデータに置
き換えられることを防ぐことができる。
【００１０】しかしながら、第１のＣＰＵからのキャス
ト・アウトの受信よりも先に、第２のＣＰＵからキャッ
シュラインを第１のＣＰＵへ転送したとの確認信号が受
信された場合は、ステイル・ビットはセットされず、よ
ってメモリ制御装置は第２のＣＰＵからの確認信号と共
に受信された書き戻しデータをシステム・メモリへ送る
こととなる。
ト・アウトの受信よりも先に、第２のＣＰＵからキャッ
シュラインを第１のＣＰＵへ転送したとの確認信号が受
信された場合は、ステイル・ビットはセットされず、よ
ってメモリ制御装置は第２のＣＰＵからの確認信号と共
に受信された書き戻しデータをシステム・メモリへ送る
こととなる。
【００１１】いずれの場合にも、第２のＣＰＵからの確
認信号が受信されると、前述の作業を監視するためにシ
ステム・ディレクトリ内に設けられたエントリが削除さ
れる。
認信号が受信されると、前述の作業を監視するためにシ
ステム・ディレクトリ内に設けられたエントリが削除さ
れる。
【００１２】以上、本発明の詳細な説明の理解を助ける
ために本発明の特徴及び有用性を概略的に記述した。以
降、本発明の更なる特徴及び有用性を詳細に説明する。
ために本発明の特徴及び有用性を概略的に記述した。以
降、本発明の更なる特徴及び有用性を詳細に説明する。
【００１３】
【発明の実施の形態】以降の記述においては、本発明が
十分に理解されるように、特定のワードもしくはバイト
の長さ等に関して数値的に特定された詳細が記載され
る。しかしながら、当業者であれば、本発明がこのよう
な特定の詳細に限定されることなく実施可能であること
は理解できよう。他の例では、必須ではない詳細におい
て本発明を不明瞭としないために、周知の回路がブロッ
ク図で示される。大部分において、タイミング設定に関
する詳細等は、本発明を完全に理解する上で不要であり
また当業者には自明であるので省かれている。
十分に理解されるように、特定のワードもしくはバイト
の長さ等に関して数値的に特定された詳細が記載され
る。しかしながら、当業者であれば、本発明がこのよう
な特定の詳細に限定されることなく実施可能であること
は理解できよう。他の例では、必須ではない詳細におい
て本発明を不明瞭としないために、周知の回路がブロッ
ク図で示される。大部分において、タイミング設定に関
する詳細等は、本発明を完全に理解する上で不要であり
また当業者には自明であるので省かれている。
【００１４】図１は、複数（Ｎ個：Ｎ＞１）のＣＰＵ１
０１〜１０３を有するＳＭＰシステム１００を示す。Ｃ
ＰＵ１０１〜１０３の各々はさらに、レベル１キャッシ
ュ又はレベル２キャッシュ等のローカル・キャッシュを
備えている。クロスバー・スイッチ１０４は、システム
１００をシステム・クロック１０６へ接続し、システム
・クロック１０６は、システム１００内の全ての構成要
素及びＩ／Ｏ装置１０５に対してクロック信号を供給す
る。メモリ制御装置１０７はさらに、システム・ディレ
クトリ１０９へ接続されている。システム・ディレクト
リ１０９は、ＣＰＵ１０１〜１０３及びＩ／Ｏ装置１０
５に存在するキャッシュ・ラインの所有権情報を格納す
る。
０１〜１０３を有するＳＭＰシステム１００を示す。Ｃ
ＰＵ１０１〜１０３の各々はさらに、レベル１キャッシ
ュ又はレベル２キャッシュ等のローカル・キャッシュを
備えている。クロスバー・スイッチ１０４は、システム
１００をシステム・クロック１０６へ接続し、システム
・クロック１０６は、システム１００内の全ての構成要
素及びＩ／Ｏ装置１０５に対してクロック信号を供給す
る。メモリ制御装置１０７はさらに、システム・ディレ
クトリ１０９へ接続されている。システム・ディレクト
リ１０９は、ＣＰＵ１０１〜１０３及びＩ／Ｏ装置１０
５に存在するキャッシュ・ラインの所有権情報を格納す
る。
【００１５】ＳＭＰシステム１００の更なる詳細につい
ては、次の米国特許出願を参照されたい。 ・米国特許出願第08/317007号「EFFICIENT ADDRESS TRA
NSFER TECHNIQUE FORA DATA PROCESSING SYSTEM」 ・米国特許出願第08/316980「DUAL LATENCY STATUS AND
COHERENCY REPORTINGFOR A MULTIPROCESSING SYSTEM」 ・米国特許出願第08/317256号「SYSTEM AND METHOD FOR
DETERMINING SOURCEOF DATA IN A SYSTEM WITH INTERV
ENING CACHES」 ・米国特許出願第08/317006号「QUEUED ARBITRATION ME
CHANISM FOR DATA PROCESSING SYSTEM」 ・米国特許出願第08/316978号「METHOD AND APPARATUS
FOR REMOTE RETRY INA DATA PROCESSING SYSTEM」 ・米国特許出願第08/316976号「ARRAY CLOCKING METHOD
AND APPARATUS FOR INPUT/OUTPUT SUBSYSTEMS」 ・米国特許出願第08/316979号「DATA PROCESSING SYSTE
M HAVING DEMAND BASED WRITE THROUGH CACHE WITH ENF
ORCED ORDERING」 ・米国特許出願第08/316977号「COHERENCY AND SYNCHRO
NIZATION MECHANISMSFOR I/O CHANNEL CONTROLLERS IN
A DATA PROCESSING SYSTEM」 ・米国特許出願第08/326190号「ALTERNATIONG DATA VAL
ID CONTROL SIGNALS FOR HIGH PERFORMANCE DATA TRANS
FER」 ・米国特許出願第08/326203号「LOW LATENCY ERROR REP
ORTING FOR HIGH PERFORMANCE BUS」
ては、次の米国特許出願を参照されたい。 ・米国特許出願第08/317007号「EFFICIENT ADDRESS TRA
NSFER TECHNIQUE FORA DATA PROCESSING SYSTEM」 ・米国特許出願第08/316980「DUAL LATENCY STATUS AND
COHERENCY REPORTINGFOR A MULTIPROCESSING SYSTEM」 ・米国特許出願第08/317256号「SYSTEM AND METHOD FOR
DETERMINING SOURCEOF DATA IN A SYSTEM WITH INTERV
ENING CACHES」 ・米国特許出願第08/317006号「QUEUED ARBITRATION ME
CHANISM FOR DATA PROCESSING SYSTEM」 ・米国特許出願第08/316978号「METHOD AND APPARATUS
FOR REMOTE RETRY INA DATA PROCESSING SYSTEM」 ・米国特許出願第08/316976号「ARRAY CLOCKING METHOD
AND APPARATUS FOR INPUT/OUTPUT SUBSYSTEMS」 ・米国特許出願第08/316979号「DATA PROCESSING SYSTE
M HAVING DEMAND BASED WRITE THROUGH CACHE WITH ENF
ORCED ORDERING」 ・米国特許出願第08/316977号「COHERENCY AND SYNCHRO
NIZATION MECHANISMSFOR I/O CHANNEL CONTROLLERS IN
A DATA PROCESSING SYSTEM」 ・米国特許出願第08/326190号「ALTERNATIONG DATA VAL
ID CONTROL SIGNALS FOR HIGH PERFORMANCE DATA TRANS
FER」 ・米国特許出願第08/326203号「LOW LATENCY ERROR REP
ORTING FOR HIGH PERFORMANCE BUS」
【００１６】次に、本発明を用いない場合において、１
のＣＰＵから別のＣＰＵへ要求されたキャッシュ・ライ
ンがキャッシュ間転送された後にステイル・データがシ
ステム・メモリ１０８へ書き込まれる事例を示す。
のＣＰＵから別のＣＰＵへ要求されたキャッシュ・ライ
ンがキャッシュ間転送された後にステイル・データがシ
ステム・メモリ１０８へ書き込まれる事例を示す。
【００１７】・ｔ0時点：ＣＰＵ１０２がそのローカル
・キャッシュ内にキャッシュ・ラインＸの複写を所有す
る。このときキャッシュ・ラインＸの状態は変更状態に
ある（すなわち、ＣＰＵ１０２は、システム・メモリ１
０８、ＣＰＵ１０１、ＣＰＵ１０３又はＩ／Ｏ１０５の
いずれかからキャッシュ・ラインＸの所有権を受け取っ
た後、このキャッシュ・ラインＸを変更した）。 ・ｔ1時点：ＣＰＵ１０１が、キャッシュ・ラインＸに
ついてのロード・ミスをメモリ制御装置１０７に対して
出す（例えば、ＣＰＵ１０１が、アドレスＸにリード・
ミスを出す）。 ・ｔ2時点：ロード・ミスが、メモリ制御装置１０７の
アドレスＸのホーム・ディレクトリであるところに届
く。メモリ制御装置１０７はそのディレクトリ１０９を
読み取った後、アドレスＸを含むその要求されたキャッ
シュ・ラインの所有権をＣＰＵ１０２が有していること
を判断する。そしてメモリ制御装置１０７は、ロード・
ミス要求を処理するべく相互問合わせメッセージをＣＰ
Ｕ１０２へ送る。 ・ｔ3時点：ＣＰＵ１０２は、相互問合わせを受信し、
要求されたキャッシュ・ラインＸの複写が変更状態にあ
ることを見出す。そしてＣＰＵ１０２は、キャッシュ・
ラインＸ及びキャッシュ・ラインＸの所有権をＣＰＵ１
０１へ送るためにキャッシュ間転送を開始する。 ・ｔ4時点：ＣＰＵ１０１は、キャッシュ・ラインＸの
複写及び所有権を受け取る。この中にはアドレスＸが含
まれる。エラー訂正コード(ＥＣＣ)検査器は、ＥＣＣ状
態を有効と認め、データが有効であると判断する。ＣＰ
Ｕ１０１は、データの受信に関してＣＰＵ１０２に対し
て確認信号を出す。 ・ｔ5時点：ＣＰＵ１０１は、アドレスＸに記憶(STORE)
命令を出してそのキャッシュを変更し、そしてそのキャ
ッシュ・ディレクトリの変更ビットをセットする（すな
わち、ＣＰＵ１０１がキャッシュ・ラインＸをさらに変
更する）。 ・ｔ6時点：ＣＰＵ１０１は、アドレスＸを含むキャッ
シュ・ラインＸのキャスト・アウト（書き戻し）要求を
出し、これをメモリ制御装置１０７へ送る。 ・ｔ7時点：キャスト・アウト要求がメモリ制御装置１
０７へ届く。ＥＣＣ検査器がＥＣＣ状態を有効と認め、
そのデータが有効であると判断する。そしてメモリ制御
装置１０７は、ＣＰＵ１０１に対して確認信号の送信を
開始する。 ・ｔ8時点：メモリ制御装置１０７は、その従属性テー
ブルを読み取って、ＣＰＵ１０１がキャッシュ・ライン
Ｘをキャスト・アウトする権利を有することを確認す
る。その後メモリ制御装置１０７は、キャスト・アウト
要求を処理することによりそのデータをシステム・メモ
リ１０８（好適には、動的ランダム・アクセス・メモリ
(ＤＲＡＭ)である）へ書き込む。 ・ｔ9時点：ＣＰＵ１０１とＣＰＵ１０２との間のスイ
ッチ遅延のために、ＣＰＵ１０１により出される確認信
号が、ＣＰＵ１０２に届く。そしてＣＰＵ１０２は、メ
モリ制御装置１０７に対して書き戻し確認信号を発生す
る。しかしながら、この書き戻しキャッシュ・ラインＸ
は、キャッシュ・ラインＸの古い複写である。なぜな
ら、（ＣＰＵ１０１により）変更された最新の複写は、
上記ｔ8時点で既にシステム・メモリ１０８に書き込ま
れているからである。ＣＰＵ１０１がキャッシュ・ライ
ンＸを変更したので、システム・メモリ１０８内のデー
タはコヒーレンシィを失っている。
・キャッシュ内にキャッシュ・ラインＸの複写を所有す
る。このときキャッシュ・ラインＸの状態は変更状態に
ある（すなわち、ＣＰＵ１０２は、システム・メモリ１
０８、ＣＰＵ１０１、ＣＰＵ１０３又はＩ／Ｏ１０５の
いずれかからキャッシュ・ラインＸの所有権を受け取っ
た後、このキャッシュ・ラインＸを変更した）。 ・ｔ1時点：ＣＰＵ１０１が、キャッシュ・ラインＸに
ついてのロード・ミスをメモリ制御装置１０７に対して
出す（例えば、ＣＰＵ１０１が、アドレスＸにリード・
ミスを出す）。 ・ｔ2時点：ロード・ミスが、メモリ制御装置１０７の
アドレスＸのホーム・ディレクトリであるところに届
く。メモリ制御装置１０７はそのディレクトリ１０９を
読み取った後、アドレスＸを含むその要求されたキャッ
シュ・ラインの所有権をＣＰＵ１０２が有していること
を判断する。そしてメモリ制御装置１０７は、ロード・
ミス要求を処理するべく相互問合わせメッセージをＣＰ
Ｕ１０２へ送る。 ・ｔ3時点：ＣＰＵ１０２は、相互問合わせを受信し、
要求されたキャッシュ・ラインＸの複写が変更状態にあ
ることを見出す。そしてＣＰＵ１０２は、キャッシュ・
ラインＸ及びキャッシュ・ラインＸの所有権をＣＰＵ１
０１へ送るためにキャッシュ間転送を開始する。 ・ｔ4時点：ＣＰＵ１０１は、キャッシュ・ラインＸの
複写及び所有権を受け取る。この中にはアドレスＸが含
まれる。エラー訂正コード(ＥＣＣ)検査器は、ＥＣＣ状
態を有効と認め、データが有効であると判断する。ＣＰ
Ｕ１０１は、データの受信に関してＣＰＵ１０２に対し
て確認信号を出す。 ・ｔ5時点：ＣＰＵ１０１は、アドレスＸに記憶(STORE)
命令を出してそのキャッシュを変更し、そしてそのキャ
ッシュ・ディレクトリの変更ビットをセットする（すな
わち、ＣＰＵ１０１がキャッシュ・ラインＸをさらに変
更する）。 ・ｔ6時点：ＣＰＵ１０１は、アドレスＸを含むキャッ
シュ・ラインＸのキャスト・アウト（書き戻し）要求を
出し、これをメモリ制御装置１０７へ送る。 ・ｔ7時点：キャスト・アウト要求がメモリ制御装置１
０７へ届く。ＥＣＣ検査器がＥＣＣ状態を有効と認め、
そのデータが有効であると判断する。そしてメモリ制御
装置１０７は、ＣＰＵ１０１に対して確認信号の送信を
開始する。 ・ｔ8時点：メモリ制御装置１０７は、その従属性テー
ブルを読み取って、ＣＰＵ１０１がキャッシュ・ライン
Ｘをキャスト・アウトする権利を有することを確認す
る。その後メモリ制御装置１０７は、キャスト・アウト
要求を処理することによりそのデータをシステム・メモ
リ１０８（好適には、動的ランダム・アクセス・メモリ
(ＤＲＡＭ)である）へ書き込む。 ・ｔ9時点：ＣＰＵ１０１とＣＰＵ１０２との間のスイ
ッチ遅延のために、ＣＰＵ１０１により出される確認信
号が、ＣＰＵ１０２に届く。そしてＣＰＵ１０２は、メ
モリ制御装置１０７に対して書き戻し確認信号を発生す
る。しかしながら、この書き戻しキャッシュ・ラインＸ
は、キャッシュ・ラインＸの古い複写である。なぜな
ら、（ＣＰＵ１０１により）変更された最新の複写は、
上記ｔ8時点で既にシステム・メモリ１０８に書き込ま
れているからである。ＣＰＵ１０１がキャッシュ・ライ
ンＸを変更したので、システム・メモリ１０８内のデー
タはコヒーレンシィを失っている。
【００１８】図３は、従属性テーブルとして実現される
メモリ制御装置１０７を示す図である。従属性テーブル
は、ロード・ミス要求の受信に応答して作成される従属
性テーブルのエントリにより示される。この場合、ロー
ド・ミス要求はＣＰＵ１０１から発せられる。以下に図
２に関して詳述するが、従属性テーブルのエントリは、
要求されたキャッシュ・ラインのアドレス並びに内包ビ
ット及び相互問合わせビットを含む。内包ビットは、Ｃ
ＰＵ１０１〜１０３又はＩ／Ｏ１０５のいずれがロード
・ミス要求を送ったか、現在のそのキャッシュ・ライン
の所有者がいずれであるかを示し、そして相互問合わせ
ビットは、いずれに対して相互問合わせメッセージが送
られたかを示す。図３の従属性テーブルのエントリは、
ＣＰＵ１０１及びＣＰＵ１０２が、要求されたデータを
書き戻す可能性があることを示している。なぜなら、Ｃ
ＰＵ１０１がロード・ミス要求を送ったのでＣＰＵ１０
１に関するビットがセットされており、そしてＣＰＵ１
０２に対して相互問合わせメッセージが送られたので、
ＣＰＵ１０２に関するビットがセットされているからで
ある。
メモリ制御装置１０７を示す図である。従属性テーブル
は、ロード・ミス要求の受信に応答して作成される従属
性テーブルのエントリにより示される。この場合、ロー
ド・ミス要求はＣＰＵ１０１から発せられる。以下に図
２に関して詳述するが、従属性テーブルのエントリは、
要求されたキャッシュ・ラインのアドレス並びに内包ビ
ット及び相互問合わせビットを含む。内包ビットは、Ｃ
ＰＵ１０１〜１０３又はＩ／Ｏ１０５のいずれがロード
・ミス要求を送ったか、現在のそのキャッシュ・ライン
の所有者がいずれであるかを示し、そして相互問合わせ
ビットは、いずれに対して相互問合わせメッセージが送
られたかを示す。図３の従属性テーブルのエントリは、
ＣＰＵ１０１及びＣＰＵ１０２が、要求されたデータを
書き戻す可能性があることを示している。なぜなら、Ｃ
ＰＵ１０１がロード・ミス要求を送ったのでＣＰＵ１０
１に関するビットがセットされており、そしてＣＰＵ１
０２に対して相互問合わせメッセージが送られたので、
ＣＰＵ１０２に関するビットがセットされているからで
ある。
【００１９】さらに本発明では、従属性テーブル内の各
エントリにステイル・ビットと称するビットを設けてい
る。言い替えるならば、書き戻しデータを伴う全ての相
互問合わせ確認信号に対してメモリ制御装置１０７は、
その受信されたデータをシステム・メモリ１０８へ書き
込むか又は破棄するかを決定する前に、先ずそのステイ
ル・ビットを調べる。
エントリにステイル・ビットと称するビットを設けてい
る。言い替えるならば、書き戻しデータを伴う全ての相
互問合わせ確認信号に対してメモリ制御装置１０７は、
その受信されたデータをシステム・メモリ１０８へ書き
込むか又は破棄するかを決定する前に、先ずそのステイ
ル・ビットを調べる。
【００２０】内包ビットは、指定されたＣＰＵのみがシ
ステム・メモリ１０８に対して特定のキャッシュ・ライ
ンを書き戻しできることを確保するものである。
ステム・メモリ１０８に対して特定のキャッシュ・ライ
ンを書き戻しできることを確保するものである。
【００２１】従属性テーブルのステイル・ビット及び内
包ビットは、次のように維持されている。 ・従属性テーブル内にエントリが作成されると、そのス
テイル・ビットは「０」にセットされ、２つのＣＰＵに
関する双方の内包ビットが「１」にセットされる（図３
参照）。 ・キャッシュ・ラインの複写を所有しているＣＰＵが内
包ビット・リセット要求（ディレクトリ・タグの割当て
解除）をメモリ制御装置１０７へ送ると、従属性テーブ
ル内のその内包ビットはリセットされるが、ステイル・
ビットには変化がない（図４参照）。 ・キャッシュ・ラインの複写を所有しているＣＰＵがキ
ャスト・アウト要求をメモリ制御装置１０７へ送ると、
従属性テーブル内のその内包ビットがリセットされかつ
ステイル・ビットがセットされる（図７参照）。 ・メモリ制御装置１０７が書き戻しデータを伴う確認信
号を受信すると、メモリ制御装置１０７は、その従属性
テーブルのステイル・ビットを検査する。ステイル・ビ
ットがセットされていれば、書き戻しデータは破棄され
る（図８参照）。ステイル・ビットがセットされていな
ければ、その書き戻しデータによりシステム・メモリを
更新するべくその書き戻しデータがメモリ制御装置へ送
られる（図５及び図６参照）。この決定がなされた後、
この相互問い合わせは完了したので従属性テーブルのエ
ントリは削除される。
包ビットは、次のように維持されている。 ・従属性テーブル内にエントリが作成されると、そのス
テイル・ビットは「０」にセットされ、２つのＣＰＵに
関する双方の内包ビットが「１」にセットされる（図３
参照）。 ・キャッシュ・ラインの複写を所有しているＣＰＵが内
包ビット・リセット要求（ディレクトリ・タグの割当て
解除）をメモリ制御装置１０７へ送ると、従属性テーブ
ル内のその内包ビットはリセットされるが、ステイル・
ビットには変化がない（図４参照）。 ・キャッシュ・ラインの複写を所有しているＣＰＵがキ
ャスト・アウト要求をメモリ制御装置１０７へ送ると、
従属性テーブル内のその内包ビットがリセットされかつ
ステイル・ビットがセットされる（図７参照）。 ・メモリ制御装置１０７が書き戻しデータを伴う確認信
号を受信すると、メモリ制御装置１０７は、その従属性
テーブルのステイル・ビットを検査する。ステイル・ビ
ットがセットされていれば、書き戻しデータは破棄され
る（図８参照）。ステイル・ビットがセットされていな
ければ、その書き戻しデータによりシステム・メモリを
更新するべくその書き戻しデータがメモリ制御装置へ送
られる（図５及び図６参照）。この決定がなされた後、
この相互問い合わせは完了したので従属性テーブルのエ
ントリは削除される。
【００２２】次に、図２は、本発明の好適例の流れ図で
ある。この流れ図により表現されたプロトコルは、シス
テム１００内で実現される。このプロセスは、ステップ
２０１で開始され、ステップ２０２においてＣＰＵ１０
１がロード・ミス要求を出す。この要求は、ＣＰＵ１０
１が特定のキャッシュ・ラインをシステム・メモリ１０
８から所望する場合に出される。ステップ２０３におい
て、メモリ制御装置１０７がこのロード・ミス要求を受
信する。ステップ２０４において、メモリ制御装置１０
７は、システム・メモリ１０８がその要求されたキャッ
シュ・ラインの所有権を有しているか否か（すなわち、
システム・メモリ１０８がその要求されたキャッシュ・
ラインの最新バージョンを格納しているか否か）を判断
する。システム・メモリ１０８が要求されたキャッシュ
・ラインの所有権を有していないと判断したならば、メ
モリ制御装置１０７は、システム１００内の他のＣＰＵ
又はＩ／Ｏ１０５のいずれが要求されたキャッシュ・ラ
インの所有権を有しているかを判断する。この例では、
メモリ制御装置１０７は、ＣＰＵ１０２が要求されたキ
ャッシュ・ラインの所有権を有していると判断する。
ある。この流れ図により表現されたプロトコルは、シス
テム１００内で実現される。このプロセスは、ステップ
２０１で開始され、ステップ２０２においてＣＰＵ１０
１がロード・ミス要求を出す。この要求は、ＣＰＵ１０
１が特定のキャッシュ・ラインをシステム・メモリ１０
８から所望する場合に出される。ステップ２０３におい
て、メモリ制御装置１０７がこのロード・ミス要求を受
信する。ステップ２０４において、メモリ制御装置１０
７は、システム・メモリ１０８がその要求されたキャッ
シュ・ラインの所有権を有しているか否か（すなわち、
システム・メモリ１０８がその要求されたキャッシュ・
ラインの最新バージョンを格納しているか否か）を判断
する。システム・メモリ１０８が要求されたキャッシュ
・ラインの所有権を有していないと判断したならば、メ
モリ制御装置１０７は、システム１００内の他のＣＰＵ
又はＩ／Ｏ１０５のいずれが要求されたキャッシュ・ラ
インの所有権を有しているかを判断する。この例では、
メモリ制御装置１０７は、ＣＰＵ１０２が要求されたキ
ャッシュ・ラインの所有権を有していると判断する。
【００２３】ステップ２０５において、メモリ制御装置
１０７は、システム・ディレクトリ１０９から取り出し
た所有権情報に基づいて、その従属性テーブル内のテー
ブル・エントリを設定する。メモリ制御装置１０７は、
ＣＰＵ１０１がロード・ミス要求を送ったことを示す標
識及びＣＰＵ１０２が要求されたキャッシュ・ラインの
所有権を有することを示す標識を記憶し、そしてステイ
ル・ビットを「０」にセットする（図３参照）。ＣＰＵ
１０１及び１０２の標識は、ＣＰＵ１０１及び１０２の
みがシステム・メモリ１０８へキャッシュ・ラインを書
き戻すことができるデバイス群に含まれることを示すの
で、内包ビットとも称される。
１０７は、システム・ディレクトリ１０９から取り出し
た所有権情報に基づいて、その従属性テーブル内のテー
ブル・エントリを設定する。メモリ制御装置１０７は、
ＣＰＵ１０１がロード・ミス要求を送ったことを示す標
識及びＣＰＵ１０２が要求されたキャッシュ・ラインの
所有権を有することを示す標識を記憶し、そしてステイ
ル・ビットを「０」にセットする（図３参照）。ＣＰＵ
１０１及び１０２の標識は、ＣＰＵ１０１及び１０２の
みがシステム・メモリ１０８へキャッシュ・ラインを書
き戻すことができるデバイス群に含まれることを示すの
で、内包ビットとも称される。
【００２４】その後、ステップ２０６においてメモリ制
御装置１０７は、ＣＰＵ１０１がキャッシュ・ラインを
要求していることを示す相互問合わせメッセージをＣＰ
Ｕ１０２へ送る。ステップ２０７においてＣＰＵ１０２
は相互問合わせメッセージを受信し、自身の中のそのキ
ャッシュ・ラインの複写が変更状態であることを判断す
る。ステップ２０８においてＣＰＵ１０２は、要求され
たキャッシュ・ライン及び要求されたキャッシュ・ライ
ンの所有権をＣＰＵ１０１へ移すキャッシュ間転送を開
始する。ステップ２０９においてＣＰＵ１０１は、キャ
ッシュ・ラインを受信したとの確認信号をＣＰＵ１０２
へ送る。ＣＰＵ１０１からの確認信号の受信に続いてＣ
ＰＵ１０２は、任意の時点でメモリ制御装置１０７に対
して、ＣＰＵ１０２からＣＰＵ１０１へのキャッシュ・
ラインの転送が無事に完了したとの確認信号を返す。し
かしながら、いずれの確認信号も速やかには出されない
ことがある。このような状況は、ＣＰＵ１０１又はＣＰ
Ｕ１０２が、システム１００内の様々な他の機能を実行
することが必要であったり要求されたりする場合に発生
し得る。例えば、（１）ＣＰＵ１０１とＣＰＵ１０２と
の間のクロス・バー・スイッチ１０４におけるキュー(q
ueue)遅延、（２）ＣＰＵ１０２内部のキュー遅延、又
は（３）ＣＰＵ１０４とメモリ制御装置１０７との間の
クロス・バー・スイッチ１０４におけるキュー遅延等の
ために発生することがある。
御装置１０７は、ＣＰＵ１０１がキャッシュ・ラインを
要求していることを示す相互問合わせメッセージをＣＰ
Ｕ１０２へ送る。ステップ２０７においてＣＰＵ１０２
は相互問合わせメッセージを受信し、自身の中のそのキ
ャッシュ・ラインの複写が変更状態であることを判断す
る。ステップ２０８においてＣＰＵ１０２は、要求され
たキャッシュ・ライン及び要求されたキャッシュ・ライ
ンの所有権をＣＰＵ１０１へ移すキャッシュ間転送を開
始する。ステップ２０９においてＣＰＵ１０１は、キャ
ッシュ・ラインを受信したとの確認信号をＣＰＵ１０２
へ送る。ＣＰＵ１０１からの確認信号の受信に続いてＣ
ＰＵ１０２は、任意の時点でメモリ制御装置１０７に対
して、ＣＰＵ１０２からＣＰＵ１０１へのキャッシュ・
ラインの転送が無事に完了したとの確認信号を返す。し
かしながら、いずれの確認信号も速やかには出されない
ことがある。このような状況は、ＣＰＵ１０１又はＣＰ
Ｕ１０２が、システム１００内の様々な他の機能を実行
することが必要であったり要求されたりする場合に発生
し得る。例えば、（１）ＣＰＵ１０１とＣＰＵ１０２と
の間のクロス・バー・スイッチ１０４におけるキュー(q
ueue)遅延、（２）ＣＰＵ１０２内部のキュー遅延、又
は（３）ＣＰＵ１０４とメモリ制御装置１０７との間の
クロス・バー・スイッチ１０４におけるキュー遅延等の
ために発生することがある。
【００２５】キャッシュ・ライン及びその所有権のキャ
ッシュ間転送を受信すると、ステップ２１０においてＣ
ＰＵ１０１は、そのキャッシュ・ラインを変更する場合
がある。その後ＣＰＵ１０１は、変更されたキャッシュ
・ラインをシステム・メモリ１０８内に記憶しようとし
て、メモリ制御装置１０７に対してキャスト・アウト要
求すなわち書き戻し要求を出すことになる。ステップ２
１１において、メモリ制御装置１０７はこのキャスト・
アウト要求を受信する。メモリ制御装置１０７は、キャ
スト・アウト要求を受信すると、その従属性テーブル内
の対応する内包ビットをリセットし、さらにステイル・
ビットをセットする（図７参照）。
ッシュ間転送を受信すると、ステップ２１０においてＣ
ＰＵ１０１は、そのキャッシュ・ラインを変更する場合
がある。その後ＣＰＵ１０１は、変更されたキャッシュ
・ラインをシステム・メモリ１０８内に記憶しようとし
て、メモリ制御装置１０７に対してキャスト・アウト要
求すなわち書き戻し要求を出すことになる。ステップ２
１１において、メモリ制御装置１０７はこのキャスト・
アウト要求を受信する。メモリ制御装置１０７は、キャ
スト・アウト要求を受信すると、その従属性テーブル内
の対応する内包ビットをリセットし、さらにステイル・
ビットをセットする（図７参照）。
【００２６】ステップ２１３において、メモリ制御装置
１０７は、ＣＰＵ１０２からキャッシュ間転送の確認信
号を受信する。ステイル・ビットがセットされているの
で（図８参照）、ＣＰＵ１０２から確認信号と共に受信
されたデータは破棄される。なぜならこのデータは、Ｃ
ＰＵ１０２からＣＰＵ１０１へのキャッシュ間転送の後
にＣＰＵ１０１によってそのキャッシュ・ラインが変更
されたとすれば、この時点では既に古いデータとなって
いるからである。
１０７は、ＣＰＵ１０２からキャッシュ間転送の確認信
号を受信する。ステイル・ビットがセットされているの
で（図８参照）、ＣＰＵ１０２から確認信号と共に受信
されたデータは破棄される。なぜならこのデータは、Ｃ
ＰＵ１０２からＣＰＵ１０１へのキャッシュ間転送の後
にＣＰＵ１０１によってそのキャッシュ・ラインが変更
されたとすれば、この時点では既に古いデータとなって
いるからである。
【００２７】ステップ２１５において、システム・ディ
レクトリ１０９の従属性テーブル内に作成された内包ビ
ットとステイル・ビットとを含むエントリが削除され
る。このプロセスは、ステップ２１６で終了する。
レクトリ１０９の従属性テーブル内に作成された内包ビ
ットとステイル・ビットとを含むエントリが削除され
る。このプロセスは、ステップ２１６で終了する。
【００２８】前述のハードウェアを考慮すれば、本発明
におけるプロセス関連の特徴を説明することができる。
本発明のこれらの特徴をより明確に説明するために、当
業者には自明である他の汎用的な特徴については省略さ
れている。当業者であれば、マルチユーザ、マルチプロ
セッサ・オペレーティング・システムについては周知で
あろうし、特に、仮想メモリ、プロセッサ・スケジュー
リング、プロセス及びプロセッサ双方についての同期機
構、メッセージの授受、通常のデバイス・ドライバ、タ
ーミナル及びネットワーク・サポート、システム初期
化、割り込み管理、システム呼出機構、メモリ階層、キ
ャッシュ・コヒーレンシィ、並びに管理機構等々を含む
メモリ管理におけるこのようなオペレーティング・シス
テムの要件については自明であろう。
におけるプロセス関連の特徴を説明することができる。
本発明のこれらの特徴をより明確に説明するために、当
業者には自明である他の汎用的な特徴については省略さ
れている。当業者であれば、マルチユーザ、マルチプロ
セッサ・オペレーティング・システムについては周知で
あろうし、特に、仮想メモリ、プロセッサ・スケジュー
リング、プロセス及びプロセッサ双方についての同期機
構、メッセージの授受、通常のデバイス・ドライバ、タ
ーミナル及びネットワーク・サポート、システム初期
化、割り込み管理、システム呼出機構、メモリ階層、キ
ャッシュ・コヒーレンシィ、並びに管理機構等々を含む
メモリ管理におけるこのようなオペレーティング・シス
テムの要件については自明であろう。
【００２９】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００３０】（１）互いに接続された第１のプロセッサ
及び第２のプロセッサと、これらのプロセッサへ接続さ
れるシステム・メモリと、前記システム・メモリに関連
するメモリ制御装置とを備えるマルチプロセッサシ・ス
テムにおいて、前記第１のプロセッサから前記システム
・メモリ及び前記メモリ制御装置に対してデータを求め
る要求を転送する手段と、前記第２のプロセッサが前記
要求されたデータを所有していることを判断する手段
と、前記第２のプロセッサから前記第１のプロセッサへ
前記要求されたデータの所有権を転送する手段と、前記
第２のプロセッサから前記第１のプロセッサへ転送され
た前記要求されたデータを該第１のプロセッサにより変
更する手段と、前記第１のプロセッサから前記システム
・メモリ及び前記メモリ制御装置に対して前記変更され
たデータをキャスト・アウトする手段と、前記第１のプ
ロセッサからキャストアウトされた前記変更されたデー
タを前記システム・メモリ及び前記メモリ制御装置が受
信したことを標示する手段と、前記第２のプロセッサか
ら前記第１のプロセッサへ前記要求されたデータの所有
権が転送されたことの確認を、前記第１のプロセッサに
より変更される以前の該データの複写と共に前記第２の
プロセッサから受信する手段と、前記第１のプロセッサ
からキャストアウトされた前記変更されたデータを前記
システム・メモリ及び前記メモリ制御装置が受信したこ
とを標示する手段に基づいて、前記第１のプロセッサに
より変更される以前の該データの複写を前記システム・
メモリに記憶しない手段とを有するマルチプロセッサ・
システム。 （２）前記メモリ制御装置内に設けられ前記第１のプロ
セッサが前記データを求める要求を転送したことを示す
標示を記憶する手段と、前記メモリ制御装置内に設けら
れ前記第２のプロセッサが前記要求されたデータを所有
することを示す標示を記憶する手段とを有する上記
（１）に記載のマルチプロセッサ・システム。 （３）前記要求されたデータが、第２のプロセッサにお
いて変更された状態にある上記（１）に記載のマルチプ
ロセッサ・システム。 （４）前記要求されたデータの所有権を受信したことの
確認を前記第１のプロセッサから前記第２のプロセッサ
に対して転送する手段を有する上記（１）に記載のマル
チプロセッサ・システム。 （５）前記要求されたデータの所有権を受信したことの
確認が前記第１のプロセッサから前記第２のプロセッサ
に対して転送されたことに応答して、該第２のプロセッ
サが、該第２のプロセッサから該第１のプロセッサへ該
要求されたデータの所有権が転送されたことの確認を前
記システム・メモリ及び前記メモリ制御装置に対して転
送する上記（４）に記載のマルチプロセッサ・システ
ム。 （６）前記第１のプロセッサからキャストアウトされた
前記変更されたデータを前記システム・メモリ及び前記
メモリ制御装置が受信したことを標示する手段、前記メ
モリ制御装置内に設けられ前記第１のプロセッサが前記
データを求める要求を転送したことを示す標示を記憶す
る手段、及び前記メモリ制御装置内に設けられ前記第２
のプロセッサが前記要求されたデータを所有することを
示す標示を記憶する手段が、それぞれ前記メモリ制御装
置により維持されるテーブル内の各エントリとして記憶
され、前記マルチプロセッサ・システムが、前記第２の
プロセッサから前記第１のプロセッサへ前記要求された
データの所有権が転送されたことの確認を、前記第１の
プロセッサにより変更される以前の該データの複写と共
に前記第２のプロセッサから受信することに応答して、
上記各エントリを削除する上記（２）に記載のマルチプ
ロセッサ・システム。 （７）前記第１のプロセッサが、前記システム・メモリ
及び前記メモリ制御装置へ接続される入出力手段へ関連
付けられる上記（１）に記載のマルチプロセッサ・シス
テム。 （８）前記データがキャッシュ・ラインとして具現化さ
れ、かつ前記第２のプロセッサから前記第１のプロセッ
サへの前記要求されたキャッシュ・ラインの所有権の転
送がキャッシュ間転送である上記（１）に記載のマルチ
プロセッサ・システム。 （９）システム・メモリと、該システム・メモリに関連
するメモリ制御装置と、該システム・メモリに接続され
る第１のプロセッサ及び第２のプロセッサとを備えるマ
ルチプロセッサ・システム内の前記システム・メモリに
古いデータが記憶されることを防ぐ方法であって、前記
第１のプロセッサから前記システム・メモリ及び前記メ
モリ制御装置に対してデータを求める要求を転送するス
テップと、前記第２のプロセッサが前記要求されたデー
タを変更された形態にて所有していることを判断するス
テップと、前記第２のプロセッサから前記第１のプロセ
ッサへ前記要求されたデータの所有権を転送するステッ
プと、前記第２のプロセッサから前記第１のプロセッサ
へ転送された前記要求されたデータを該第１のプロセッ
サにより変更するステップと、前記第１のプロセッサか
ら前記システム・メモリ及び前記メモリ制御装置に対し
て前記変更されたデータを書き込むステップと、前記第
２のプロセッサから前記第１のプロセッサへ前記要求さ
れたデータの所有権が転送されたことの確認を、前記第
１のプロセッサにより変更される以前の該データの複写
と共に前記第２のプロセッサから受信するステップと、
前記第２のプロセッサから前記第１のプロセッサへ前記
要求されたデータの所有権が転送されたことの確認が、
前記第１のプロセッサから前記システム・メモリ及び前
記メモリ制御装置に対する前記変更されたデータの書込
みよりも先に該メモリ制御装置によって受信された場
合、前記システム・メモリに該第１のプロセッサにより
変更される以前の該データの複写を記憶するステップ
と、前記第２のプロセッサから前記第１のプロセッサへ
前記要求されたデータの所有権が転送されたことの確認
が、前記第１のプロセッサから前記システム・メモリ及
び前記メモリ制御装置に対する前記変更されたデータの
書込みよりも後に該メモリ制御装置によって受信された
場合、前記システム・メモリに該第１のプロセッサによ
り変更される以前の該データの複写を記憶しないステッ
プとを含むシステム・メモリへの古いデータの記憶防止
方法。 （１０）前記第１のプロセッサが前記データを求める要
求を転送したことを示す標示を記憶するステップと、前
記第２のプロセッサが前記要求されたデータを所有する
ことを示す標示を記憶するステップとを含む上記（９）
に記載の方法。 （１１）前記要求されたデータの所有権を受信したこと
の確認を前記第１のプロセッサから前記第２のプロセッ
サに対して転送するステップを含む上記（９）に記載の
方法。 （１２）前記要求されたデータの所有権を受信したこと
の確認が前記第１のプロセッサから前記第２のプロセッ
サに対して転送されたことに応答して、該第２のプロセ
ッサが、該第２のプロセッサから該第１のプロセッサへ
該要求されたデータの所有権が転送されたことの確認を
前記システム・メモリ及び前記メモリ制御装置に対して
転送するステップを含む上記（１１）に記載の方法。
及び第２のプロセッサと、これらのプロセッサへ接続さ
れるシステム・メモリと、前記システム・メモリに関連
するメモリ制御装置とを備えるマルチプロセッサシ・ス
テムにおいて、前記第１のプロセッサから前記システム
・メモリ及び前記メモリ制御装置に対してデータを求め
る要求を転送する手段と、前記第２のプロセッサが前記
要求されたデータを所有していることを判断する手段
と、前記第２のプロセッサから前記第１のプロセッサへ
前記要求されたデータの所有権を転送する手段と、前記
第２のプロセッサから前記第１のプロセッサへ転送され
た前記要求されたデータを該第１のプロセッサにより変
更する手段と、前記第１のプロセッサから前記システム
・メモリ及び前記メモリ制御装置に対して前記変更され
たデータをキャスト・アウトする手段と、前記第１のプ
ロセッサからキャストアウトされた前記変更されたデー
タを前記システム・メモリ及び前記メモリ制御装置が受
信したことを標示する手段と、前記第２のプロセッサか
ら前記第１のプロセッサへ前記要求されたデータの所有
権が転送されたことの確認を、前記第１のプロセッサに
より変更される以前の該データの複写と共に前記第２の
プロセッサから受信する手段と、前記第１のプロセッサ
からキャストアウトされた前記変更されたデータを前記
システム・メモリ及び前記メモリ制御装置が受信したこ
とを標示する手段に基づいて、前記第１のプロセッサに
より変更される以前の該データの複写を前記システム・
メモリに記憶しない手段とを有するマルチプロセッサ・
システム。 （２）前記メモリ制御装置内に設けられ前記第１のプロ
セッサが前記データを求める要求を転送したことを示す
標示を記憶する手段と、前記メモリ制御装置内に設けら
れ前記第２のプロセッサが前記要求されたデータを所有
することを示す標示を記憶する手段とを有する上記
（１）に記載のマルチプロセッサ・システム。 （３）前記要求されたデータが、第２のプロセッサにお
いて変更された状態にある上記（１）に記載のマルチプ
ロセッサ・システム。 （４）前記要求されたデータの所有権を受信したことの
確認を前記第１のプロセッサから前記第２のプロセッサ
に対して転送する手段を有する上記（１）に記載のマル
チプロセッサ・システム。 （５）前記要求されたデータの所有権を受信したことの
確認が前記第１のプロセッサから前記第２のプロセッサ
に対して転送されたことに応答して、該第２のプロセッ
サが、該第２のプロセッサから該第１のプロセッサへ該
要求されたデータの所有権が転送されたことの確認を前
記システム・メモリ及び前記メモリ制御装置に対して転
送する上記（４）に記載のマルチプロセッサ・システ
ム。 （６）前記第１のプロセッサからキャストアウトされた
前記変更されたデータを前記システム・メモリ及び前記
メモリ制御装置が受信したことを標示する手段、前記メ
モリ制御装置内に設けられ前記第１のプロセッサが前記
データを求める要求を転送したことを示す標示を記憶す
る手段、及び前記メモリ制御装置内に設けられ前記第２
のプロセッサが前記要求されたデータを所有することを
示す標示を記憶する手段が、それぞれ前記メモリ制御装
置により維持されるテーブル内の各エントリとして記憶
され、前記マルチプロセッサ・システムが、前記第２の
プロセッサから前記第１のプロセッサへ前記要求された
データの所有権が転送されたことの確認を、前記第１の
プロセッサにより変更される以前の該データの複写と共
に前記第２のプロセッサから受信することに応答して、
上記各エントリを削除する上記（２）に記載のマルチプ
ロセッサ・システム。 （７）前記第１のプロセッサが、前記システム・メモリ
及び前記メモリ制御装置へ接続される入出力手段へ関連
付けられる上記（１）に記載のマルチプロセッサ・シス
テム。 （８）前記データがキャッシュ・ラインとして具現化さ
れ、かつ前記第２のプロセッサから前記第１のプロセッ
サへの前記要求されたキャッシュ・ラインの所有権の転
送がキャッシュ間転送である上記（１）に記載のマルチ
プロセッサ・システム。 （９）システム・メモリと、該システム・メモリに関連
するメモリ制御装置と、該システム・メモリに接続され
る第１のプロセッサ及び第２のプロセッサとを備えるマ
ルチプロセッサ・システム内の前記システム・メモリに
古いデータが記憶されることを防ぐ方法であって、前記
第１のプロセッサから前記システム・メモリ及び前記メ
モリ制御装置に対してデータを求める要求を転送するス
テップと、前記第２のプロセッサが前記要求されたデー
タを変更された形態にて所有していることを判断するス
テップと、前記第２のプロセッサから前記第１のプロセ
ッサへ前記要求されたデータの所有権を転送するステッ
プと、前記第２のプロセッサから前記第１のプロセッサ
へ転送された前記要求されたデータを該第１のプロセッ
サにより変更するステップと、前記第１のプロセッサか
ら前記システム・メモリ及び前記メモリ制御装置に対し
て前記変更されたデータを書き込むステップと、前記第
２のプロセッサから前記第１のプロセッサへ前記要求さ
れたデータの所有権が転送されたことの確認を、前記第
１のプロセッサにより変更される以前の該データの複写
と共に前記第２のプロセッサから受信するステップと、
前記第２のプロセッサから前記第１のプロセッサへ前記
要求されたデータの所有権が転送されたことの確認が、
前記第１のプロセッサから前記システム・メモリ及び前
記メモリ制御装置に対する前記変更されたデータの書込
みよりも先に該メモリ制御装置によって受信された場
合、前記システム・メモリに該第１のプロセッサにより
変更される以前の該データの複写を記憶するステップ
と、前記第２のプロセッサから前記第１のプロセッサへ
前記要求されたデータの所有権が転送されたことの確認
が、前記第１のプロセッサから前記システム・メモリ及
び前記メモリ制御装置に対する前記変更されたデータの
書込みよりも後に該メモリ制御装置によって受信された
場合、前記システム・メモリに該第１のプロセッサによ
り変更される以前の該データの複写を記憶しないステッ
プとを含むシステム・メモリへの古いデータの記憶防止
方法。 （１０）前記第１のプロセッサが前記データを求める要
求を転送したことを示す標示を記憶するステップと、前
記第２のプロセッサが前記要求されたデータを所有する
ことを示す標示を記憶するステップとを含む上記（９）
に記載の方法。 （１１）前記要求されたデータの所有権を受信したこと
の確認を前記第１のプロセッサから前記第２のプロセッ
サに対して転送するステップを含む上記（９）に記載の
方法。 （１２）前記要求されたデータの所有権を受信したこと
の確認が前記第１のプロセッサから前記第２のプロセッ
サに対して転送されたことに応答して、該第２のプロセ
ッサが、該第２のプロセッサから該第１のプロセッサへ
該要求されたデータの所有権が転送されたことの確認を
前記システム・メモリ及び前記メモリ制御装置に対して
転送するステップを含む上記（１１）に記載の方法。
【図１】ＳＭＰシステムを示す図である。
【図２】本発明の好適例における流れ図である。
【図３】従属性テーブルを示す、メモリ制御装置１０７
の詳細図である。
の詳細図である。
【図４】ＣＰＵ１０１からの内包ビット・リセット要求
の受信に応答した従属性テーブルのエントリを示す図で
ある。
の受信に応答した従属性テーブルのエントリを示す図で
ある。
【図５】ＣＰＵ１０２からの確認の受信に応答した従属
性テーブルのエントリを示す図である。
性テーブルのエントリを示す図である。
【図６】書き戻しデータを伴うＣＰＵ１０２からの確認
の受信に応答した従属性テーブルのエントリを示す図で
ある。
の受信に応答した従属性テーブルのエントリを示す図で
ある。
【図７】ＣＰＵ１０１からのキャスト・アウト要求の受
信に応答した従属性テーブルのエントリを示す図であ
る。
信に応答した従属性テーブルのエントリを示す図であ
る。
【図８】ＣＰＵ１０１からのキャスト・アウト要求の受
信後のＣＰＵ１０２から書き戻しデータを伴う確認の受
信に応答した従属性テーブルのエントリを示す図であ
る。
信後のＣＰＵ１０２から書き戻しデータを伴う確認の受
信に応答した従属性テーブルのエントリを示す図であ
る。
１００ 対称的マルチプロセッサ・システム １０１、１０２、１０３ プロセッサ及びキャッシュ １０４ クロスバー・スイッチ １０５ 入出力装置 １０６ システム・クロック １０７ メモリ制御装置 １０８ システム・メモリ １０９ システム・ディレクトリ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 キミング・ソウ アメリカ合衆国78746、テキサス州、オー スチン、エイ・ウォルシュ・タールトン・ レイン 2101 (72)発明者 ジン・チン・ワン アメリカ合衆国78758、テキサス州、オー スチン、メトリック・ブールバード・ナン バーワンシックスワン 12166
Claims (12)
- 【請求項１】互いに接続された第１のプロセッサ及び第
２のプロセッサと、これらのプロセッサへ接続されるシ
ステム・メモリと、前記システム・メモリに関連するメ
モリ制御装置とを備えるマルチプロセッサシ・ステムに
おいて、 前記第１のプロセッサから前記システム・メモリ及び前
記メモリ制御装置に対してデータを求める要求を転送す
る手段と、 前記第２のプロセッサが前記要求されたデータを所有し
ていることを判断する手段と、 前記第２のプロセッサから前記第１のプロセッサへ前記
要求されたデータの所有権を転送する手段と、 前記第２のプロセッサから前記第１のプロセッサへ転送
された前記要求されたデータを該第１のプロセッサによ
り変更する手段と、 前記第１のプロセッサから前記システム・メモリ及び前
記メモリ制御装置に対して前記変更されたデータをキャ
スト・アウトする手段と、 前記第１のプロセッサからキャストアウトされた前記変
更されたデータを前記システム・メモリ及び前記メモリ
制御装置が受信したことを標示する手段と、 前記第２のプロセッサから前記第１のプロセッサへ前記
要求されたデータの所有権が転送されたことの確認信号
を、前記第１のプロセッサにより変更される以前の該デ
ータの複写と共に前記第２のプロセッサから受信する手
段と、 前記第１のプロセッサからキャストアウトされた前記変
更されたデータを前記システム・メモリ及び前記メモリ
制御装置が受信したことを標示する手段に基づいて、前
記第１のプロセッサにより変更される以前の該データの
複写を前記システム・メモリに記憶しない手段とを有す
るマルチプロセッサ・システム。 - 【請求項２】前記メモリ制御装置内に設けられ前記第１
のプロセッサが前記データを求める要求を転送したこと
を示す標示を記憶する手段と、 前記メモリ制御装置内に設けられ前記第２のプロセッサ
が前記要求されたデータを所有することを示す標示を記
憶する手段とを有する請求項１に記載のマルチプロセッ
サ・システム。 - 【請求項３】前記要求されたデータが、第２のプロセッ
サにおいて変更された状態にある請求項１に記載のマル
チプロセッサ・システム。 - 【請求項４】前記要求されたデータの所有権を受信した
ことの確認信号を前記第１のプロセッサから前記第２の
プロセッサに対して転送する手段を有する請求項１に記
載のマルチプロセッサ・システム。 - 【請求項５】前記要求されたデータの所有権を受信した
ことの確認信号が前記第１のプロセッサから前記第２の
プロセッサに対して転送されたことに応答して、該第２
のプロセッサが、該第２のプロセッサから該第１のプロ
セッサへ該要求されたデータの所有権が転送されたこと
の確認信号を前記システム・メモリ及び前記メモリ制御
装置に対して転送する請求項４に記載のマルチプロセッ
サ・システム。 - 【請求項６】前記第１のプロセッサからキャストアウト
された前記変更されたデータを前記システム・メモリ及
び前記メモリ制御装置が受信したことを標示する手段、
前記メモリ制御装置内に設けられ前記第１のプロセッサ
が前記データを求める要求を転送したことを示す標示を
記憶する手段、及び前記メモリ制御装置内に設けられ前
記第２のプロセッサが前記要求されたデータを所有する
ことを示す標示を記憶する手段が、それぞれ前記メモリ
制御装置により維持されるテーブル内の各エントリとし
て記憶され、 前記マルチプロセッサ・システムが、 前記第２のプロセッサから前記第１のプロセッサへ前記
要求されたデータの所有権が転送されたことの確認信号
を、前記第１のプロセッサにより変更される以前の該デ
ータの複写と共に前記第２のプロセッサから受信するこ
とに応答して、上記各エントリを削除する請求項２に記
載のマルチプロセッサ・システム。 - 【請求項７】前記第１のプロセッサが、前記システム・
メモリ及び前記メモリ制御装置へ接続される入出力手段
へ関連付けられる請求項１に記載のマルチプロセッサ・
システム。 - 【請求項８】前記データがキャッシュ・ラインとして具
現化され、かつ前記第２のプロセッサから前記第１のプ
ロセッサへの前記要求されたキャッシュ・ラインの所有
権の転送がキャッシュ間転送である請求項１に記載のマ
ルチプロセッサ・システム。 - 【請求項９】システム・メモリと、該システム・メモリ
に関連するメモリ制御装置と、該システム・メモリに接
続される第１のプロセッサ及び第２のプロセッサとを備
えるマルチプロセッサ・システム内の前記システム・メ
モリに古いデータが記憶されることを防ぐ方法であっ
て、 前記第１のプロセッサから前記システム・メモリ及び前
記メモリ制御装置に対してデータを求める要求を転送す
るステップと、 前記第２のプロセッサが前記要求されたデータを変更さ
れた形態にて所有していることを判断するステップと、 前記第２のプロセッサから前記第１のプロセッサへ前記
要求されたデータの所有権を転送するステップと、 前記第２のプロセッサから前記第１のプロセッサへ転送
された前記要求されたデータを該第１のプロセッサによ
り変更するステップと、 前記第１のプロセッサから前記システム・メモリ及び前
記メモリ制御装置に対して前記変更されたデータを書き
込むステップと、 前記第２のプロセッサから前記第１のプロセッサへ前記
要求されたデータの所有権が転送されたことの確認信号
を、前記第１のプロセッサにより変更される以前の該デ
ータの複写と共に前記第２のプロセッサから受信するス
テップと、 前記第２のプロセッサから前記第１のプロセッサへ前記
要求されたデータの所有権が転送されたことの確認信号
が、前記第１のプロセッサから前記システム・メモリ及
び前記メモリ制御装置に対する前記変更されたデータの
書込みよりも先に該メモリ制御装置によって受信された
場合、前記システム・メモリに該第１のプロセッサによ
り変更される以前の該データの複写を記憶するステップ
と、 前記第２のプロセッサから前記第１のプロセッサへ前記
要求されたデータの所有権が転送されたことの確認信号
が、前記第１のプロセッサから前記システム・メモリ及
び前記メモリ制御装置に対する前記変更されたデータの
書込みよりも後に該メモリ制御装置によって受信された
場合、前記システム・メモリに該第１のプロセッサによ
り変更される以前の該データの複写を記憶しないステッ
プとを含むシステム・メモリへの古いデータの記憶防止
方法。 - 【請求項１０】前記第１のプロセッサが前記データを求
める要求を転送したことを示す標示を記憶するステップ
と、 前記第２のプロセッサが前記要求されたデータを所有す
ることを示す標示を記憶するステップとを含む請求項９
に記載の方法。 - 【請求項１１】前記要求されたデータの所有権を受信し
たことの確認信号を前記第１のプロセッサから前記第２
のプロセッサに対して転送するステップを含む請求項９
に記載の方法。 - 【請求項１２】前記要求されたデータの所有権を受信し
たことの確認信号が前記第１のプロセッサから前記第２
のプロセッサに対して転送されたことに応答して、該第
２のプロセッサが、該第２のプロセッサから該第１のプ
ロセッサへ該要求されたデータの所有権が転送されたこ
との確認信号を前記システム・メモリ及び前記メモリ制
御装置に対して転送するステップを含む請求項１１に記
載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US387689 | 1995-02-13 | ||
| US08/387,689 US5655103A (en) | 1995-02-13 | 1995-02-13 | System and method for handling stale data in a multiprocessor system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08249231A true JPH08249231A (ja) | 1996-09-27 |
Family
ID=23530969
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8009065A Pending JPH08249231A (ja) | 1995-02-13 | 1996-01-23 | マルチプロセッサ・システムにおける古いデータの処理システム及び方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5655103A (ja) |
| EP (1) | EP0726522A2 (ja) |
| JP (1) | JPH08249231A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010140362A (ja) * | 2008-12-12 | 2010-06-24 | Nec Corp | 分散キャッシュシステム、方法、プログラム、及び計算ノード |
| KR101220607B1 (ko) * | 2009-12-29 | 2013-01-10 | 홍익대학교 산학협력단 | 비휘발성 램을 이용하여 연산 처리의 원자성을 보장하는 컴퓨팅 시스템 및 방법 |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5805839A (en) * | 1996-07-02 | 1998-09-08 | Advanced Micro Devices, Inc. | Efficient technique for implementing broadcasts on a system of hierarchical buses |
| US5796605A (en) * | 1996-07-02 | 1998-08-18 | Sun Microsystems, Inc. | Extended symmetrical multiprocessor address mapping |
| US5754877A (en) * | 1996-07-02 | 1998-05-19 | Sun Microsystems, Inc. | Extended symmetrical multiprocessor architecture |
| US6785803B1 (en) * | 1996-11-13 | 2004-08-31 | Intel Corporation | Processor including replay queue to break livelocks |
| US5895495A (en) * | 1997-03-13 | 1999-04-20 | International Business Machines Corporation | Demand-based larx-reserve protocol for SMP system buses |
| DE19845018C1 (de) * | 1998-09-30 | 1999-12-16 | Fein C & E | Kraftgetriebener Schrauber |
| WO2000058840A1 (en) * | 1999-03-26 | 2000-10-05 | Nexabit Networks, Inc. | Ampic dram system |
| US6868481B1 (en) * | 2000-10-31 | 2005-03-15 | Hewlett-Packard Development Company, L.P. | Cache coherence protocol for a multiple bus multiprocessor system |
| US20030084253A1 (en) * | 2001-10-31 | 2003-05-01 | Johnson David J.C. | Identification of stale entries in a computer cache |
| US7096320B2 (en) * | 2001-10-31 | 2006-08-22 | Hewlett-Packard Development Company, Lp. | Computer performance improvement by adjusting a time used for preemptive eviction of cache entries |
| US7219121B2 (en) * | 2002-03-29 | 2007-05-15 | Microsoft Corporation | Symmetrical multiprocessing in multiprocessor systems |
| US20060138830A1 (en) * | 2004-12-23 | 2006-06-29 | Cho-Hsin Liu | Barrel shaped chair of a racing car |
| US7418629B2 (en) * | 2005-02-11 | 2008-08-26 | International Business Machines Corporation | Synchronizing triggering of multiple hardware trace facilities using an existing system bus |
| US7437617B2 (en) * | 2005-02-11 | 2008-10-14 | International Business Machines Corporation | Method, apparatus, and computer program product in a processor for concurrently sharing a memory controller among a tracing process and non-tracing processes using a programmable variable number of shared memory write buffers |
| US7437618B2 (en) * | 2005-02-11 | 2008-10-14 | International Business Machines Corporation | Method in a processor for dynamically during runtime allocating memory for in-memory hardware tracing |
| US7765405B2 (en) * | 2005-02-25 | 2010-07-27 | Microsoft Corporation | Receive side scaling with cryptographically secure hashing |
| US7941610B2 (en) | 2006-04-27 | 2011-05-10 | Hewlett-Packard Development Company, L.P. | Coherency directory updating in a multiprocessor computing system |
| US9361176B2 (en) * | 2014-06-25 | 2016-06-07 | International Business Machines Corporation | Detecting the use of stale data values due to weak consistency |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4394731A (en) * | 1980-11-10 | 1983-07-19 | International Business Machines Corporation | Cache storage line shareability control for a multiprocessor system |
| US4513367A (en) * | 1981-03-23 | 1985-04-23 | International Business Machines Corporation | Cache locking controls in a multiprocessor |
| US4484267A (en) * | 1981-12-30 | 1984-11-20 | International Business Machines Corporation | Cache sharing control in a multiprocessor |
| US4503497A (en) * | 1982-05-27 | 1985-03-05 | International Business Machines Corporation | System for independent cache-to-cache transfer |
| US4747043A (en) * | 1984-02-10 | 1988-05-24 | Prime Computer, Inc. | Multiprocessor cache coherence system |
| US5222224A (en) * | 1989-02-03 | 1993-06-22 | Digital Equipment Corporation | Scheme for insuring data consistency between a plurality of cache memories and the main memory in a multi-processor system |
| US5210848A (en) * | 1989-02-22 | 1993-05-11 | International Business Machines Corporation | Multi-processor caches with large granularity exclusivity locking |
| US5130922A (en) * | 1989-05-17 | 1992-07-14 | International Business Machines Corporation | Multiprocessor cache memory system using temporary access states and method for operating such a memory |
| US5113514A (en) * | 1989-08-22 | 1992-05-12 | Prime Computer, Inc. | System bus for multiprocessor computer system |
| US5230070A (en) * | 1989-09-08 | 1993-07-20 | International Business Machines Corporation | Access authorization table for multi-processor caches |
| US5185871A (en) * | 1989-12-26 | 1993-02-09 | International Business Machines Corporation | Coordination of out-of-sequence fetching between multiple processors using re-execution of instructions |
| US5490261A (en) * | 1991-04-03 | 1996-02-06 | International Business Machines Corporation | Interlock for controlling processor ownership of pipelined data for a store in cache |
| US5511226A (en) * | 1992-08-25 | 1996-04-23 | Intel Corporation | System for generating snoop addresses and conditionally generating source addresses whenever there is no snoop hit, the source addresses lagging behind the corresponding snoop addresses |
-
1995
- 1995-02-13 US US08/387,689 patent/US5655103A/en not_active Expired - Fee Related
-
1996
- 1996-01-23 JP JP8009065A patent/JPH08249231A/ja active Pending
- 1996-02-06 EP EP96300786A patent/EP0726522A2/en not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010140362A (ja) * | 2008-12-12 | 2010-06-24 | Nec Corp | 分散キャッシュシステム、方法、プログラム、及び計算ノード |
| KR101220607B1 (ko) * | 2009-12-29 | 2013-01-10 | 홍익대학교 산학협력단 | 비휘발성 램을 이용하여 연산 처리의 원자성을 보장하는 컴퓨팅 시스템 및 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5655103A (en) | 1997-08-05 |
| EP0726522A2 (en) | 1996-08-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6128711A (en) | Performance optimization and system bus duty cycle reduction by I/O bridge partial cache line writes | |
| US6012120A (en) | Method and apparatus for providing DMA transfers between devices coupled to different host bus bridges | |
| JP3317329B2 (ja) | 逐次符号化スヌープ応答を使用してキャッシュの一貫性を保つ方法およびシステム | |
| EP0735487B1 (en) | A fast, dual ported cache controller for data processors in a packet switched cache coherent multiprocessor system | |
| US6021456A (en) | Method for communicating interrupt data structure in a multi-processor computer system | |
| US5265235A (en) | Consistency protocols for shared memory multiprocessors | |
| JPH08249231A (ja) | マルチプロセッサ・システムにおける古いデータの処理システム及び方法 | |
| US5623632A (en) | System and method for improving multilevel cache performance in a multiprocessing system | |
| CN101088076B (zh) | 共享存储器计算机系统中自有高速缓存块的预测早写回的方法、装置和多处理器系统 | |
| US8176261B2 (en) | Information processing apparatus and data transfer method | |
| US7103728B2 (en) | System and method for memory migration in distributed-memory multi-processor systems | |
| WO1995024678A2 (en) | Highly pipelined bus architecture | |
| JP2003044454A (ja) | 不均等メモリ・アクセス（ｎｕｍａ）データ処理システム内のリモート・メモリ・データをアクセスする２ステージ要求プロトコル | |
| KR20000022712A (ko) | 노드 상호 접속망 상에서 요구를 예측 방식으로 발행하는 비균일 메모리 액세스 데이터 처리 시스템 | |
| JPH086855A (ja) | メモリ | |
| JP2003044456A (ja) | マルチノード・コンピュータ・システムにおけるメモリ・ディレクトリ管理 | |
| CN100492332C (zh) | 动态优先级外部事务处理系统 | |
| US6351791B1 (en) | Circuit arrangement and method of maintaining cache coherence utilizing snoop response collection logic that disregards extraneous retry responses | |
| US6996645B1 (en) | Method and apparatus for spawning multiple requests from a single entry of a queue | |
| WO1999035578A1 (en) | Method for increasing efficiency in a multi-processor system and multi-processor system with increased efficiency | |
| US5822765A (en) | System and method for resolving contention arising from execution of cache coherency operations in a multiple cache computer system | |
| US5987544A (en) | System interface protocol with optional module cache | |
| US7536514B2 (en) | Early return indication for read exclusive requests in shared memory architecture | |
| US8010682B2 (en) | Early coherency indication for return data in shared memory architecture | |
| US7797495B1 (en) | Distributed directory cache |