JPH08249244A - データ保持回路 - Google Patents

Abstract

(57)【要約】 【目的】 電源断あるいは瞬断が発生した場合において
も、既に蓄積されているデータの破壊が発生せず、また
更新するデータの消失も防止できる信頼性の高いデータ
保持回路を提供する。 【構成】 装置の電源電圧Ｖｃｃの断あるいは瞬断が発
生した場合、電源レギュレータ２１から出力される電源
電圧Ｖ１，Ｖ２が低下する。電源電圧Ｖ１の低下は電圧
低下検出器２５で検出され、その検出器２５から出力さ
れたリセット信号によってＮＡＮＤゲート２６が閉じ、
ＣＰＵ２２から出力されるチップセレクト信号CSROMが
遮断される。コンデンサ２９に充電されたメモリ用電源
電圧Ｖ２ａにより、ＮＡＮＤゲート２６及びＥＥＰＲＯ
Ｍ２４の動作状態が維持される。電源電圧Ｖ２ａが低下
していくと、電圧低下検出器３０から出力されたメモリ
リセット信号RES2/によってＥＥＰＲＯＭ２４の書き込
みが禁止される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、携帯電話機等に設けら
れるデータ保持用のメモリをバックアップする回路にお
いて、装置電源断あるいは瞬断によるデータの破壊等を
防ぐデータ保持回路に関するものである。

【０００２】

【従来の技術】従来、中央処理装置（以下、ＣＰＵとい
う）を使用した制御装置においては、データを一時的あ
るいは半永久的に保持するメモリの存在が不可欠であ
る。データを半永久的に保持するメモリとしては、一般
的に、再書き込み可能な不揮発性メモリ、例えばＥＰＲ
ＯＭ（Erasable Programmable Read Only Memory）や、
ＯＴＰＲＯＭ（One Time Programmable Read Only Memo
ry）等が使用される。これは、データを半永久的に保持
することに加え、そのデータを電気的に書き換えられな
いデバイス構造となっている。一方、データを一時的に
保持するメモリは、その使用目的上、データを電気的に
容易に書き換え可能である必要がある。代表的なもの
に、随時読み書き可能な揮発性メモリ、例えばＳＲＡＭ
（Static Random Access Memory）やＤＲＡＭ（Dynamic
Random Access Memory）といったＲＡＭ（Random Acce
ss Memory）等が挙げられる。但し、ＲＡＭは揮発性メ
モリであるため、データ保持には電源の供給が必要であ
る。これらの中間的位置付けとして、電気的にデータ書
き換えが行え、かつ電源の供給を必要とせずにデータを
長期間保持できる不揮発性メモリとして、ＥＥＰＲＯＭ
（Electrically Erasable Programmable Read Only Mem
ory ）等がある。携帯電話機等においては、短縮ダイヤ
ルの登録等の使用者が各々設定するデータや、データ上
逐次変更しながら記憶しておかなければならないデータ
が発生する。これらのデータの中には、装置電源を一旦
切った後も保持しておかなければならない種類のものが
あるため、データの更新が発生するまで保持する必要が
ある。この種のデータの保持方法としては、次の２つの
方法（１），（２）が良く用いられる。

【０００３】（１） 電気的消去型ＲＯＭであるＥＥＰ
ＲＯＭのように、電気的に書き換えが可能で、かつ電源
の供給を必要とせずに、長期間に渡ってデータが保持で
きるデバイスを使用する方法。 （２） ＳＲＡＭのように、電気的に書き換えが可能で
はあるが、データの保持に電源の供給を必要とするた
め、データ保持用として主電源とは別に保持用の電源
（電池等を使用）を搭載する方法。（２）の方法では、
保持用（バックアップ用）の電源が切れた場合に、デー
タの保証ができなくなるため、一般に（１）の方法が採
用されている。また、携帯用の装置は、装置電源に電池
を使用するのが普通であり、その電池は容易に交換がで
きる構造となっているものが多い。このような装置で
は、電源の瞬断（あるいは断）が発生しやすく、その対
策も重要になってくる。次に、図２を参照しつつ、ＥＥ
ＰＲＯＭの特性について説明する。

【０００４】図２は、従来のＥＥＰＲＯＭの書き込みサ
イクルを示す図である。この図は、日立製作所製のＥＥ
ＰＲＯＭ（型番ＨＮ５８Ｖ２５７）の日立メモリデータ
ブックに記載されているものである。ＥＥＰＲＯＭのデ
ータ書き換えを行う場合、図２に示すように次の２つの
サイクルＴ１，Ｔ２に分けて考えることができる。 Ｔ１：ＣＰＵ書き込みサイクル ＣＰＵからデータを書き込む場合を考えると、該ＣＰＵ
はＥＥＰＲＯＭへデータとアドレスを出力すると共に、
チップセレクト信号ＣＳとライトイネーブル信号ＷＥを
“１”から“０”レベルにする。その後、規定の時間経
過後に、ＣＰＵがチップセレクト信号ＣＳとライトイネ
ーブル信号ＷＥを“１”レベルに戻すことにより、１バ
イトのデータ転送が終了する。データは連続して６４バ
イトまで転送が可能である。 Ｔ２：内部書き込みサイクル 前記ＣＰＵ書き込みサイクルＴ１の終了後に、チップセ
レクト信号ＣＳまたはライトイネーブル信号ＷＥを１０
０μｓｅｃ間“１”レベルに保つと、ＥＥＰＲＯＭは自
動的に内部書き込み動作に移行する。書き換え時間は約
１５ｍｓｅｃで、この間はＣＰＵからＥＥＰＲＯＭへの
書き込み及び通常の読み出しは行えない。内部書き込み
動作の終了は、ＥＥＰＲＯＭのレディ／ビジー（ＲＤＹ
／ＢＵＳＹ）ピンに出力される。また、前記ＥＥＰＲＯ
Ｍにはリセット（ＲＥＳ）ピンが付いている。そのた
め、ＥＥＰＲＯＭへの電源投入・解除時等で電源電圧が
動作範囲外となった場合の誤動作を防ぐために、このリ
セット（ＲＥＳ）ピンの入力が“０”レベルの場合は、
内部書き込み動作を禁止するようになっている。通常
は、ＣＰＵ等へ接続する電圧低下検出信号（内部リセッ
ト信号）を接続する。ここで注意しなくてはならないの
は、内部書き込みサイクルＴ２中にＥＥＰＲＯＭの電源
断が発生すると、書き込もうとしているデータが失われ
るばかりでなく、既に保持されているデータまでが破壊
されてしまう。また、内部書き込み中にリセット（ＲＥ
Ｓ）ピンの入力がアクティブ（“０”レベル）になった
場合も、同様のことが発生する可能性がある。

【０００５】図３は従来のＳＲＡＭを使用したデータ保
持回路の構成例を示すブロック図、及び図４は従来のＥ
ＥＰＲＯＭを使用したデータ保持回路の構成例を示すブ
ロック図である。これらの例は、ＣＰＵの周辺メモリと
して、ＳＲＡＭとＥＥＰＲＯＭを使用した場合の一般的
なものであり、回路電源の安定化のために装置の電源電
圧Ｖｃｃをレギュレータを通して電源電圧Ｖ１として回
路内に供給している。また、この図３及び図４では、本
発明の技術と関係のない信号線は省略してある。図３の
データ保持回路は、保持すべきデータがＣＰＵあるいは
その周辺回路からＳＲＡＭに書き込まれる場合の回路で
ある。このデータ保持回路は、装置の電源電圧Ｖｃｃを
安定化して一定の電源電圧Ｖ１を出力する電源レギュレ
ータ１と、メモリのアクセス制御を行うＣＰＵ及びその
周辺回路（以下、これを単にＣＰＵという）２とを備
え、そのＣＰＵ２にバス３を介してＳＲＡＭ４が接続さ
れている。電源レギュレータ１の出力側には、電圧低下
検出器５と、小型電池６が接続された電源切替制御回路
７とが、接続されている。電源切替制御回路７は、トラ
ンジスタとダイオード各々２〜３個で構成されている。
ＣＰＵ２から出力されたチップセレクト信号CSRAMは、
チップセレクト制御回路８を介して、チップセレクト信
号CSRAMaの形でＳＲＡＭ４に与えられるようになってい
る。チップセレクト制御回路８は、ロジックゲート数個
で構成されている。

【０００６】ＳＲＡＭ４は揮発性メモリであり、データ
保持に電源が必要となるため、一般的に小型電池６を使
用する。装置の電源電圧Ｖｃｃが入っている場合、それ
が電源レギュレータ１で安定化されて一定の電源電圧Ｖ
１となり、電源切替制御回路７を介してＳＲＡＭ４に供
給される。ＳＲＡＭ４は、電源電圧Ｖ１＝Ｖ１ａで動作
する。装置の電源電圧Ｖｃｃの断あるいは低下を電圧低
下検出器５が検出した場合は、該電圧低下検出器５から
出力される反転リセット信号RES1/（但し、／は反転を
表す。以下同様）がアクティブ状態になり、電圧切替制
御回路７によって電池６の電源電圧Ｖ１ａがＳＲＡＭ４
に供給される。チップセレクト制御回路８は、通常、Ｃ
ＰＵ２から出力されるチップセレクト信号CSRAMを入力
してそれをそのままチップセレクト信号CSRAMaの形で出
力してＳＲＡＭ４に与える。ところが、このチップセレ
クト制御回路８は、電圧低下検出器５から出力されるリ
セット信号RES1/のアクティブ状態を検出すると、電源
電圧Ｖ１ａを使用してＳＲＡＭ４のチップセレクト端子
ＣＳをノンアクティブ状態（即ち、インアクティブ状
態）に固定する。この制御により、ＳＲＡＭ４はデータ
保持状態に入る。データ保持のための電源電圧Ｖ１ａ
は、通常の装置の電源電圧Ｖｃｃ及びＶ１より低い電圧
で可能である。

【０００７】図４のデータ保持回路は、保持すべきデー
タがＣＰＵからＥＥＰＲＯＭへ書き込まれる場合の回路
である。このデータ保持回路は、電源レギュレータ１１
とＣＰＵ（ＣＰＵ及びその周辺回路）１２とを備え、該
ＣＰＵ１２がバス１３を介してＥＥＰＲＯＭ１４に接続
されている。電源レギュレータ１１の出力側には、電圧
低下検出器１５が接続され、その出力側がＣＰＵ１２及
びＥＥＰＲＯＭ１４に接続されてる。ＥＥＰＲＯＭ１４
は、例えば日立製作所製のＨＮ５８Ｖ２５７で構成され
ている。ＣＰＵ１２からＥＥＰＲＯＭ１４にデータを書
き込む場合、ＣＰＵ１２から反転チップセレクト信号CS
ROM/を出力してＥＥＰＲＯＭ１４を選択した後、バス１
３を介して該ＣＰＵ１２からＥＥＰＲＯＭ１４にデータ
を書き込む。電源投入時やその解除時において、電源レ
ギュレータ１１から出力される電源電圧Ｖ１が一定電圧
以下の時には、それが電圧低下検出器１５で検出され、
該電圧低下検出器１５から出力される反転リセット信号
RES1/がアクティブ状態となり、ＣＰＵ１２がリセット
される。また、このリセット信号RES1/はＥＥＰＲＯＭ
１４の反転リセット端子（反転リセットピン）RES/に与
えられるので、電源投入・解除時の誤書き換え等といっ
た誤動作を防止できる。この図４のデータ保持回路は、
図３のＳＲＡＭ使用のデータ保持回路と比較して非常に
簡潔な回路構成となっている。そのため、携帯電話機等
においては、この図４のデータ保持回路の回路構成が良
く用いられる。

【０００８】

【発明が解決しようとする課題】しかしながら、従来の
図３及び図４のデータ保持回路では、次のような問題
（ａ），（ｂ）があり、それを解決することが困難であ
った。 （ａ） 図３のＳＲＡＭ使用のデータ保持回路では、デ
ータ保持用の小型電池６と電源切替制御回路７が必要と
なる。このデータ保持回路を例えば携帯電話機等に使用
する場合を考えると、バックアップ用の小型電池６と、
トランジスタやダイオード等で構成された電源切替制御
回路７とが必要となり、部品点数が多くなって装置の小
型化を考えると課題が残る。また、バックアップ用の小
型電池６の電圧低下やその電池６の寿命を考えた場合、
信頼性の面から見ても、この方法のみでのデータ保持に
は問題がある。 （ｂ） 図４のＥＥＰＲＯＭ使用のデータ保持回路で
は、ＥＥＰＲＯＭ１４の特性上、図２に示すような内部
書き込みサイクルＴ２が必要となるので、この状態中に
電源断あるいは電源電圧Ｖｃｃが動作電圧以下へ低下し
た場合は、書き込みデータの消失と保持データの破壊が
発生する可能性がある。内部書き込みサイクルＴ２は、
十数ｍｓｅｃ程度の時間を必要とするため、頻繁に保持
データの更新が行われ、かつ装置の電源電圧Ｖｃｃの瞬
断が発生しやすい携帯電話機等の装置では、障害が発生
する確率が高くなる。また、ＥＥＰＲＯＭ１４に対して
多量のデータを更新する場合、ＣＰＵ１２の処理状態に
よっては全てのデータを書き換えるまでにある程度長い
時間が必要となる。このことは更新データの消失の確率
が高くなることにつながる。本発明は、前記従来技術が
持っていた課題を解決し、装置電源断あるいは瞬断が発
生した場合においても、既に蓄積されているデータの破
壊が発生せず、あるいは更新するデータの消失も極力防
止できる信頼性の高いデータ保持回路を提供することを
目的とする。

【０００９】

【課題を解決するための手段】第１の発明は、前記課題
を解決するために、データ保持回路において、メモリ用
電源電圧で動作し、チップセレクト信号によって選択さ
れ、かつメモリリセット信号によって書き込みが禁止さ
れる再書き込み可能な不揮発性のメモリ（例えば、ＥＥ
ＰＲＯＭ等）と、第１の電源電圧で動作し、前記チップ
セレクト信号を出力して前記メモリを選択し、該メモリ
内のアドレスを指定して該メモリに対するデータの読み
書きを制御するメモリアクセス手段（例えば、ＣＰＵや
その周辺回路等）と、前記メモリアクセス手段に供給す
る前記第１の電源電圧の電圧低下を検出して該第１の電
源電圧が一定値以下に低下したときにはリセット信号を
出力する第１の電圧低下検出手段とを、備えている。さ
らに、この第１の発明のデータ保持回路では、前記メモ
リ用電源電圧で動作し、前記メモリアクセス手段から出
力された前記チップセレクト信号を前記メモリへ転送
し、前記第１の電圧低下検出手段から出力された前記リ
セット信号が入力されると該チップセレクト信号を遮断
する転送手段と、前記第１の電源電圧の電荷又はそれと
は異なる第２の電源電圧の電荷を蓄積して前記メモリ用
電源電圧を一定方向に出力し、該メモリ用電源電圧を前
記メモリ及び前記転送手段に供給する電荷蓄積手段と、
前記メモリ用電源電圧の電圧低下を検出して該メモリ用
電源電圧が一定値以下に低下したときには前記メモリリ
セット信号を出力して前記メモリの書き込みを禁止する
第２の電圧低下検出手段とが、設けられている。

【００１０】第２の発明では、データ保持回路におい
て、メモリ用電源電圧で動作し、第１のチップセレクト
信号によって選択され、かつメモリリセット信号によっ
て書き込みが禁止される再書き込み可能な不揮発性の第
１のメモリ（例えば、ＥＥＰＲＯＭ等）と、前記メモリ
用電源電圧で動作し、第２のチップセレクト信号によっ
て選択される随時読み書き可能な第２のメモリ（例え
ば、ＲＡＭ等）と、ＣＰＵやその周辺回路等で構成され
るメモリアクセス手段とを、備えている。メモリアクセ
ス手段は、第１の電源電圧で動作し、前記第１及び第２
のチップセレクト信号を出力して前記第１及び第２のメ
モリを選択し、該第１及び第２のメモリに対するデータ
の読み書きを制御し、該第１のメモリの保持データを更
新するときには、新たなデータを該第２のメモリに書き
込んだ後に該第２のメモリ内にデータ有効フラグを設定
し、該データ有効フラグの設定の有無を判定して「設定
有り」のときには該第２のメモリに記憶された該新たな
データを読み出して該１のメモリへ転送した後に該デー
タ有効フラグをクリアするものである。

【００１１】さらに、この第２の発明のデータ保持回路
では、前記メモリアクセス手段に供給する前記第１の電
源電圧の電圧低下を検出して該第１の電源電圧が一定値
以下に低下したときにはリセット信号を出力する第１の
電圧低下検出手段と、前記メモリ用電源電圧で動作し、
前記メモリアクセス手段から出力された前記第１のチッ
プセレクト信号を前記第１のメモリへ転送し、前記第１
の電圧低下検出手段から出力された前記リセット信号が
入力されると該第１のチップセレクト信号を遮断する転
送手段と、前記第１の電源電圧の電荷又はそれとは異な
る第２の電源電圧の電荷を蓄積して前記メモリ用電源電
圧を一定方向に出力し、該メモリ用電源電圧を前記第１
及び第２のメモリと前記転送手段に供給する電荷蓄積手
段と、前記メモリ用電源電圧の電圧低下を検出して該メ
モリ用電源電圧が一定値以下に低下したときには前記メ
モリリセット信号を出力して前記第１のメモリの書き込
みを禁止する第２の電圧低下検出手段とが、設けられて
いる。第３の発明では、第１又は第２の発明のデータ保
持回路において、前記転送手段を、ロジックゲートで構
成し、前記電荷蓄積手段を、前記第１又は第２の電源電
圧がアノード側に印加される逆流防止用のダイオード
と、前記ダイオードのカソード側とグランドとの間に接
続されたコンデンサとで、構成している。

【００１２】

【作用】第１及び第３の発明によれば、以上のようにデ
ータ保持回路を構成したので、第１及び第２の電源電圧
が印加されると、該第１の電源電圧によってメモリアク
セス手段が動作可能状態になると共に、該第１又は第２
の電源電圧の電荷が電荷蓄積手段に蓄積される。メモリ
アクセス手段では、チップセレクト信号によってメモリ
を選択し、そのメモリに対するデータの書き込み、ある
いは読み出しを行う。電源断あるいは瞬断が発生する
と、電荷蓄積手段から出力されたメモリ用電源電圧によ
ってメモリの動作状態が維持される。電源の断あるいは
瞬断によって第１の電源電圧が一定値以下になると、第
１の電圧低下検出手段から出力されたリセット信号によ
って転送手段が閉じ、メモリアクセス手段から出力され
るチップセレクト信号が遮断され、メモリへ転送されな
い。電荷蓄積手段から供給されるメモリ用電源電圧が一
定値以下に低下すると、第２の電圧低下検出手段から出
力されたメモリリセット信号により、メモリに対する書
き込みが禁止される。これにより、電源の断あるいは瞬
断時に発生するメモリの保持データの破壊の防止が図れ
る。

【００１３】第２及び第３の発明によれば、メモリアク
セス手段によって第１のメモリの保持データを更新する
時には、新たなデータを第２のメモリに書き込んだ後に
該第２のメモリ内にデータ有効フラグを設定し、第１の
メモリへ転送を行う必要のあるデータが該第２のメモリ
上に存在することを示す。そして、メモリアクセス手段
は、第２のメモリ上のデータ有効フラグの設定の有無を
チェックし、「設定あり」の時には該第２のメモリに記
憶されたデータを読み出し、第１のメモリへ転送した後
に該データ有効フラグをクリアし、該第２のメモリ上に
転送すべきデータが存在しないことを示す。データ有効
フラグの設定中に電源の断あるいは瞬断が発生した場
合、電荷蓄積手段から出力されたメモリ用電源電圧が第
１及び第２のメモリに供給されるので、それらのメモリ
の動作状態が維持される。そのため、電源の断あるいは
瞬断が発生しても、第２のメモリに保持された更新デー
タは消失しない。従って、前記課題を解決できるのであ
る。

【００１４】

【実施例】第１の実施例 図１は、本発明の第１の実施例を示すデータ保持回路の
構成図である。なお、この構成図では、本実施例と関係
のない信号線は省略されている。このデータ保持回路
は、例えば携帯電話機に用いられる回路であり、装置の
電源電圧Ｖｃｃを安定化して２系統の第１の電源電圧
（装置内部の主電源）Ｖ１と第２の電源電圧Ｖ２とを出
力する電源レギュレータ２１を有している。電源レギュ
レータ２１から出力される電源電圧Ｖ１側には、メモリ
アクセス手段であるＣＰＵ及びその周辺回路（以下、こ
れを単にＣＰＵという）２２が接続されている。ＣＰＵ
２２には、バス２３を介して再書き込み可能な不揮発性
メモリ（例えば、日立製作所製のＨＮ５８Ｖ２５７Ｔ３
５ＳＲのＥＥＰＲＯＭ）２４が接続されている。ＣＰＵ
２２は、アクティブ“１”でチップセレクト信号CSROM
を出力してＥＥＰＲＯＭ２４を選択し、そのＥＥＰＲＯ
Ｍ２４の読み書き（アクセス）を制御する機能を有して
いる。ＥＥＰＲＯＭ２４は、反転チップセレクト信号CS
ROMa/を入力する反転チップセレクト端子ＣＳ／、反転
メモリリセット信号RES2/を入力する反転リセット端子R
ES/、及びメモリ用電源電圧Ｖ２ａを入力する電源端子
＋Ｖ等を有している。リセット端子RES/は、電源電圧低
下等による内部回路の誤動作を防ぐため、書き込みを禁
止するための端子である。

【００１５】また、電源レギュレータ２１から出力され
る第１の電源電圧Ｖ１側には、第１の電圧低下検出手段
である電圧低下検出器２５の入力側が接続されている。
電圧低下検出器２５は、電源電圧Ｖ１の電圧低下を検出
して反転リセット信号RES1/を出力し、該電源電圧Ｖ１
が一定値以下に低下した時には該リセット信号RES1/を
“０”レベルにする回路である。電圧低下検出器２５の
出力側は、ＣＰＵ２２のリセット入力端子に接続される
と共に、転送手段である２入力ＮＡＮＤゲート２６の一
方の入力側に接続されている。このＮＡＮＤゲート２６
の他方の入力側は、ＣＰＵ２２から出力されるチップセ
レクト信号CSROM側に接続されている。チップセレクト
信号CSROM側は、ＣＰＵ２２が電源断となった時に不定
な信号状態とならないように抵抗２７を通してグランド
に接続されている。ＮＡＮＤゲート２６は、メモリ用電
源電圧Ｖ２ａで動作して反転チップセレクト信号CSROMa
/を出力する回路であり、その出力側がＥＥＰＲＯＭ２
４のチップセレクト端子ＣＳ／に接続されている。電源
レギュレータ２１から出力される第２の電源電圧Ｖ２側
には、該電源電圧Ｖ２の電荷を蓄積するために逆流防止
用のダイオード２８及び大容量のコンデンサ２９からな
る電荷蓄積手段が接続されている。ダイオード２８は、
そのアノード側が電源レギュレータ２１の第２の電源電
圧Ｖ２側に接続され、そのカソード側がコンデンサ２９
を介してグランドに接続されている。また、ダイオード
２８のカソード側は、ＥＥＰＲＯＭ２４の電源端子＋Ｖ
及びＮＡＮＤゲート２６の電源端子に接続されると共
に、第２の電圧低下検出手段である電圧低下検出器３０
の入力側に接続されている。電圧低下検出器３０は、コ
ンデンサ２９から出力されるメモリ用電源電圧Ｖ２ａの
電圧低下を検出して、該電源電圧Ｖ２ａが一定値以下に
低下した時には反転メモリリセット信号RES2/をＥＥＰ
ＲＯＭ２４のリセット端子RES/へ出力する回路である。
次に、以上のように構成されるデータ保持回路の通常の
書き込み動作（１）と、電源断発生時の書き込み動作
（２）とを、図２及び図５を参照しつつ説明する。図５
は、図１のデータ保持回路においてＣＰＵ書き込みサイ
クル中に装置の電源断が発生した場合の各信号の動作波
形を示す図である。

【００１６】（１） 通常の書き込み動作 ＣＰＵ２２によってＥＥＰＲＯＭ２４のデータ書き換え
を行う場合、従来の図２と同様に、次の２つのサイクル
Ｔ１，Ｔ２によって行われる。 Ｔ１：ＣＰＵ書き込みサイクル 装置の電源電圧Ｖｃｃが印加されると、それが電源レギ
ュレータ２１によって安定化され、該電源レギュレータ
２１から２系統の電源電圧Ｖ１，Ｖ２が出力される。電
源電圧Ｖ１はＣＰＵ２２に供給され、該ＣＰＵ２２が動
作可能状態となる。電源電圧Ｖ２は、順方向のダイオー
ド２８を通り、メモリ用電源電圧Ｖ２ａとしてＥＥＰＲ
ＯＭ２４の電源端子＋Ｖへ供給されると共に、ＮＡＮＤ
ゲート２６の電源端子へ供給される。通常の動作状態で
は、電源レギュレータ２１から出力される電源電圧Ｖ
１，Ｖ２が所定の電圧値であるため、電圧低下検出器２
５から出力されるリセット信号RES1/が“１”となり、
ＮＡＮＤゲート２６が開いている。ＣＰＵ２２によって
ＥＥＰＲＯＭ２４にデータを書き込む場合、該ＣＰＵ２
２はバス２３を通してＥＥＰＲＯＭ２４へデータとアド
レスを出力すると共に、チップセレクト信号CSROMを
“０”から“１”レベル（図２のチップセレクト信号Ｃ
Ｓでは“１”から“０”レベル）にし、さらに図示しな
いライトイネーブル信号ＷＥを“１”から“０”レベル
にする。“１”レベルのチップセレクト信号CSROMは、
ＮＡＮＤゲート２６を通り、アクティブ“０”のチップ
セレクト信号CSROMa/としてＥＥＰＲＯＭ２４のチップ
セレクト端子ＣＳ／に入力される。

【００１７】その後、規定の時間の経過後に、ＣＰＵ２
２がチップセレクト信号CSROMを“０”レベル（図２の
チップセレクト信号ＣＳでは“１”レベル）に戻すと共
に、図示しないライトイネーブル信号ＷＥを“１”レベ
ルに戻すことにより、１バイトのデータ転送が終了す
る。データは連続して６４バイトまで転送が可能であ
る。 Ｔ２：内部書き込みサイクル ＣＰＵ書き込みサイクルＴ１の終了後に、チップセレク
ト信号CSROMを約１００μｓｅｃ間“０”レベル（図２
のチップセレクト信号ＣＳでは“１”レベル）に保つ
か、あるいは図示しないライトイネーブル信号を約１０
０μｓｅｃ間“１”レベルに保つと、ＥＥＰＲＯＭ２４
は自動的に内部書き込み動作に移行する。書き換え時間
は約１５ｍｓｅｃで、この間は、ＣＰＵ２２からＥＥＰ
ＲＯＭ２４への書き込み及び通常の読み出しは行えな
い。内部書き込み動作の終了は、ＥＥＰＲＯＭ２４に設
けられた図示しないレディ／ビジー端子（ＲＤＹ／ＢＵ
ＳＹピン）に出力される。

【００１８】（２） 電源断発生時の書き込み動作 図５に示すように、ＣＰＵ書き込みサイクルＴ１中に装
置の電源電圧Ｖｃｃが断となると、電源レギュレータ２
１から出力される電源電圧Ｖ１及びＶ２も同様に断とな
る。電圧低下検出器２５は、電源電圧Ｖ１の低下を検出
した時点で、リセット信号RES1/を“０”レベルに駆動
する。この電圧低下検出器２５の検出レベルは、通常、
回路の動作電圧の下限付近に設定される。リセット信号
RES1/が“０”になると、ＣＰＵ２２はリセット状態と
なってその後動作を停止すると共に、ＮＡＮＤゲート２
６が閉じてチップセレクト信号CSROMが遮断される。 電
源電圧Ｖ２が断となっても、コンデンサ２９に充電され
たメモリ用電源電圧Ｖ２ａが、ＥＥＰＲＯＭ２４の電源
端子＋ＶとＮＡＮＤゲート２６の電源端子とに供給され
続ける。電源断直後は電源電圧Ｖ２＝Ｖ２ａであり、ダ
イオード２８によって電源レギュレータ２１側への電流
の流れ込みが防止される。これは、メモリ用電源電圧Ｖ
２ａを必要最低限の回路にのみ供給することにより、該
電源電圧Ｖ２ａの電圧低下時間を延ばすためである。Ｃ
ＰＵ２２から出力されるチップセレクト信号CSROMは、
該ＣＰＵ２２が電源断となった時に不定な信号状態とな
らないように、抵抗２７を通して接地される。

【００１９】電圧低下検出器２５から出力されるリセッ
ト信号RES1/の“０”レベルがＮＡＮＤゲート２６に入
力されると、該ＮＡＮＤゲート２６が閉じる。そのた
め、このＮＡＮＤゲート２６から出力されるチップセレ
クト信号CSROMa/は、チップセレクト信号CSROMの状態に
関わらず常に“１”レベルに固定される。この動作によ
り、チップセレクト信号CSROMの過渡的なレベル変化で
の誤動作を防止すると共に、ＣＰＵ書き込みサイクルＴ
１を速やかに終了し、内部書き込みサイクルＴ２へ移行
する動作を行う。この時点から約１００μｓｅｃ＋１５
ｍｓｅｃ後に書き込みが終了する。コンデンサ２９の容
量値は、この約１５ｍｓｅｃ間は確実に電圧が保てるよ
うにその容量値が決められている。そのため、ＣＰＵ２
２から転送されたデータに関しては、確実にＥＥＰＲＯ
Ｍ２４へ書き込む動作が完了する。この動作の後、メモ
リ用電源電圧Ｖ２ａのレベルが降下して内部回路保護状
態となり、ＥＥＰＲＯＭ２４の動作電圧以下になる前
に、電圧低下検出器３０から出力されたメモリリセット
信号RES2/によって該ＥＥＰＲＯＭ２４が書き込み禁止
状態となり、誤動作が防止される。ここで、電圧低下検
出器３０の検出レベルは、ＥＥＰＲＯＭ２４の動作電圧
の範囲内に設定されている。

【００２０】以上のように、この第１の実施例では、次
のような利点がある。 （ａ） 電源断あるいは瞬断が発生した場合、コンデン
サ２９に充電されたメモリ用電源電圧Ｖ２ａによってＥ
ＥＰＲＯＭ２４の内部書き込みサイクルＴ２が保証さ
れ、その後メモリリセット信号RES2/によってＥＥＰＲ
ＯＭ２４の書き込みが禁止されるので、該ＥＥＰＲＯＭ
２４に既に保持されているデータの破壊を的確に防止で
きる。 （ｂ） 前記（ａ）の実現のため、従来のデータ保持回
路に、ＮＡＮＤゲート２６、ダイオード２８、コンデン
サ２９及び電圧低下検出器３０等といった簡単な回路を
付加するだけであるから、装置を小型化できる。

【００２１】第２の実施例 図６は、本発明の第２の実施例を示すデータ保持回路の
構成図であり、第１の実施例を示す図１中の要素と共通
の要素には共通の符号が付されている。第１の実施例
（図１）のようなＣＰＵ２２を使用した場合、通常、Ｒ
ＡＭをＣＰＵ周辺のメモリとして搭載する。例えば、携
帯電話機の場合、そのＲＡＭとしてＳＲＡＭを一般的に
使用している。そこで、この第２の実施例では、第１の
実施例とＳＲＡＭとを用いて保持すべきデータの消失を
防ぐ工夫をしている。このデータ保持回路では、図１の
第１のチップセレクト信号CSROM等を出力するＣＰＵ２
２に、第２のチップセレクト信号CSRAMを出力する機能
を付加したＣＰＵ２２Ａを用い、該ＣＰＵ２２Ａに、バ
ス２３を介して第１のメモリであるＥＥＰＲＯＭ２４の
他に、第２のメモリであるＳＲＡＭ３１を接続してい
る。ＣＰＵ２２Ａは、第１の電源電圧Ｖ１で動作し、第
１のチップセレクト信号CSROM及び第２のチップセレク
ト信号CSRAMを出力してＥＥＰＲＯＭ２４及びＳＲＡＭ
３１を選択し、該ＥＥＰＲＯＭ２４及びＳＲＡＭ３１に
対するデータの読み書き（アクセス）を制御する機能を
有している。さらに、このＣＰＵ２２Ａは、ＥＥＰＲＯ
Ｍ２４の保持データを更新する場合、新たなデータをＳ
ＲＡＭ３１に書き込んだ後にＥＥＰＲＯＭ２４内にデー
タ有効フラグを設定し、その後、該データ有効フラグの
設定の有無を判定して「設定あり」の時には、該ＳＲＡ
Ｍ３１に記憶された該新たなデータを読み出してバス２
３を介して該ＥＥＰＲＯＭ２４へ転送した後、該データ
有効フラグをクリアする機能を有している。ＣＰＵ２２
Ａから出力される第２のチップセレクト信号CSRAM側
は、ＳＲＡＭ３１のチップセレクト端子ＣＳに接続され
ると共に、該ＣＰＵ２２Ａが電源断となった時に不定な
信号状態とならないように抵抗３２を通してグランドに
接続されている。また、ダイオード２８のカソード側
は、ＳＲＡＭ３１の電源端子＋Ｖにも接続されている。
そのため、装置の電源電圧Ｖｃｃが断あるいは瞬断した
場合にも、コンデンサ２９に充電されたメモリ用電源電
圧Ｖ２ａがＳＲＡＭ３１にも印加されるので、該ＳＲＡ
Ｍ３１のデータが保持されるようになっている。

【００２２】図７は、図６に示すデータ保持回路の動作
手順のフローチャートであり、この図を参照しつつ、保
持すべきデータ消失を防ぐ制御方法の動作を説明する。
ＣＰＵ２２Ａは、通常、ＥＥＰＲＯＭ２４に保持蓄積す
るデータを一旦ＳＲＡＭ３１上に保持するものとする。
これは、ＥＥＰＲＯＭ２４にデータを蓄積する前に、書
き込むべきデータの整理・演算及びフォーマット変換等
を行う必要があることと、該ＥＥＰＲＯＭ２４へ書き込
みを行う際に数ｍｓｅｃの時間を必要とするため、ＣＰ
Ｕ２２Ａの動作状態によってはすぐに書き込み動作を行
うことが難しい場合があることによる。図７のステップ
４１の開始から始まる流れは、ＥＥＰＲＯＭ２４へデー
タを書き込む動作のフローチャートである。ＣＰＵ２２
Ａは、ステップ４２において保持データの更新が発生す
ると、チップセレクト信号CSRAMによってＳＲＡＭ３１
を選択し、バス２３を通して該ＳＲＡＭ３１内のアドレ
スを選択してその選択したアドレスに、ステップ４３で
データを書き込む。ＳＲＡＭ３１へデータを書き込む時
には、データの整理や、ＥＥＰＲＯＭ２４に保持するた
めの形式への変更等の演算もあわせて行い、後でＳＲＡ
Ｍ３１からＥＥＰＲＯＭ２４へ転送する時には、データ
の加工は行わず、単純に転送作業だけを行えるようにし
ておく。ステップ４４において、必要なデータを全てＳ
ＲＡＭ３１上に書き込むと、ＣＰＵ２２Ａはステップ４
５でデータ有効フラグＤＦＬをＳＲＡＭ３１上に設定
し、ＥＥＰＲＯＭ２４へ転送を行う必要のあるデータが
該ＳＲＡＭ３１上に存在することを示す。データ有効フ
ラグＤＦＬは、例えば、数ビット又は数バイトのビット
パターンである。このデータ有効フラグＤＦＬの内容
は、ここでは特に定義しないが、偶然によるパターンの
一致で誤動作が発生しないように、このような確率が低
くなる方法が望ましい。このデータ有効フラグＤＦＬが
ＳＲＡＭ３１上に設定される前に発生した電源断に対し
ては、装置としてデータを受け取れなかったことにな
り、当然データは消失する。そのため、外部装置へデー
タを受け取ったことの応答を返す必要がある場合には、
データ有効フラグＤＦＬの設定後にデータ受け取りの応
答が返される。

【００２３】ＣＰＵ２２Ａは、あるタイミング（開始ス
テップ５１）でデータ有効フラグＤＦＬのチェックを定
期的に行うため、ステップ５２での電源電圧Ｖｃｃの投
入後に、ステップ５３で、データ有効フラグＤＦＬがＳ
ＲＡＭ３１上に設定されているか否かをチェックする。
データ有効フラグＤＦＬが有効であることを確認できた
ならば、ＣＰＵ２２Ａはステップ５４において、ＳＲＡ
Ｍ３１の規定のアドレス（データが格納されているアド
レス）からデータを読み出し、チップセレクト信号CSRO
M，CSROMa/で選択したＥＥＰＲＯＭ２４へデータを転送
する。ステップ５５の転送が全て終了した段階で、ＣＰ
Ｕ２２Ａはステップ５６で、データ有効フラグＤＦＬを
クリアし、ＳＲＡＭ３１上に転送すべきデータが存在し
ないことを示す。本実施例において、データ有効フラグ
ＤＦＬの有効中に電源瞬断があった場合、コンデンサ２
９に充電されたメモリ用電源電圧Ｖ２ａによってＳＲＡ
Ｍ３１が動作を継続するので、該ＳＲＡＭ３１に保持さ
れたデータの消失を防止できる。ＳＲＡＭ３１の保持デ
ータをどれだけの電源断時間まで有効としてデータ消失
を防ぐかは、コンデンサ２９の容量値で決まる。そのた
め、できるだけ大容量のコンデンサ２９を搭載するにこ
したことはないが、本実施例のデータ保持回路が設けら
れる携帯電話機の仕様及び用途を考慮して該コンデンサ
２９の容量値を適宜決定すればよい。ＥＥＰＲＯＭ２４
に対してデータの更新が終わった後、そのＥＥＰＲＯＭ
２４に保持されたデータを読み出す場合には、ＣＰＵ２
２Ａが該ＥＥＰＲＯＭ２４から直接データを読み出した
り、あるいは該ＥＥＰＲＯＭ２４から読み出したデータ
を一旦ＳＲＡＭ３１に転送した後に該ＳＲＡＭ３１から
読み出すようにすればよい。

【００２４】以上のように、この第２の実施例では、第
１の実施例とほぼ同様の利点を有するほかに、次のよう
な利点（ｉ），（ii）もある。 （ｉ） ＣＰＵ２２Ａの周辺メモリとして例えばＳＲＡ
Ｍ３１を使用している場合、ＥＥＰＲＯＭ２４の更新デ
ータを予め該ＳＲＡＭ３１に保持した後、その保持デー
タをＥＥＰＲＯＭ２４へ転送するようにしているので、
電源瞬断発生時の更新データの消失を防止できる。本実
施例では、例えば、コンデンサ２９に０.０３Ｆの容量
を使用し、１時間以上のバックアップが可能であること
を確認できた。 （ii） 図６で用いたＥＥＰＲＯＭ２４は、例えば、６
４バイトまで連続的に書き込みができるページ書き換え
モード機能が搭載されているため、ＳＲＡＭ３１から該
ＥＥＰＲＯＭ２４への転送時間を減らすことが可能であ
る。従って、ＥＥＰＲＯＭ２４へのデータの更新速度の
高速化が期待できる。なお、本発明は上記実施例に限定
されず、種々の変形が可能である。その変形例として
は、例えば次の（１）〜（６）のようなものがある。

【００２５】（１） 図１及び図６では、装置の電源電
圧Ｖｃｃを電源レギュレータ２１で安定化して２系統の
電源電圧Ｖ１，Ｖ２を出力している。実際には、例えば
電源電圧Ｖ１とＶ２の電圧値を同一に設定するため、特
に電源電圧Ｖ１とＶ２の２系統に分けなくてもよい。 （２） 図１及び図６では、ＣＰＵ２２，２２Ａを用い
てアクセス制御を行っているが、他のメモリアクセス手
段を用いてもよい。例えば、図６のＣＰＵ２２Ａにかえ
て、ダイレクトメモリアクセスコントローラ（ＤＭＡ）
や、ハードウェアで構成したメモリアクセス回路等を使
用しても、上記実施例の実現が可能である。 （３） 図１及び図６において、ＥＥＰＲＯＭ２４とし
て日立製作所製のＨＮ５８Ｖ２５７Ｔ３５ＳＲを使用し
ているが、他の種類のＥＥＰＲＯＭを用いてもよい。さ
らに、これらのＥＥＰＲＯＭにかえて、他の再書き込み
可能な不揮発性メモリを用いてもよい。また、図６のＥ
ＥＰＲＯＭ２４のデータバックアップ用としてＳＲＡＭ
３１を用いたが、ＤＲＡＭ等の他の読み書き可能なメモ
リを用いてもよい。 （４） 図１及び図６において、チップセレクト信号CS
ROMをＮＡＮＤゲート２６によってＥＥＰＲＯＭ２４へ
転送するようにしたが、ＮＯＲゲートやＮＡＮＤゲート
等の他のロジックゲートを用いたり、あるいはトランジ
スタ等で構成される他の転送手段を用いてもよい。 （５） メモリバックアップ用の電荷蓄積手段は、ダイ
オード２８及びコンデンサ２９で構成したが、他の回路
構成の電荷蓄積手段を用いてもよい。 （６） 上記実施例では、携帯電話機に設けられるデー
タ保持回路について説明したが、上記実施例が用いられ
るデータ保持回路は、携帯電話機以外の他の装置にも搭
載可能である。

【００２６】

【発明の効果】以上詳細に説明したように、第１の発明
によれば、電源蓄積手段を設けたので、電源断あるいは
瞬断が発生した場合、該電荷蓄積手段によってメモリの
動作状態を維持できる。そして、この電荷蓄積手段から
出力されるメモリ用電源電圧が一定値以下に低下する
と、第２の電圧低下検出手段によってメモリへの書き込
みが禁止される。そのため、電源断あるいは瞬断が発生
した場合、メモリに既に保持されているデータの破壊を
的確に防止できる。しかも、従来のデータ保持回路に、
転送手段、電荷蓄積手段及び第２の電圧低下検出手段と
いった簡単な回路構成の付加のみで、データの破壊を防
止できるので、回路の小型化が可能である。第２の発明
によれば、第１の発明の構成に加えて第２のメモリを追
加し、そのメモリをメモリアクセス制御手段で制御する
ようにしたので、第１の発明の効果を有するほかに、該
第２のメモリによって電源瞬断発生時における第１のメ
モリへの更新データの消失を的確に防止できる。第３の
発明によれば、転送手段をロジックゲートで構成し、電
荷蓄積手段をダイオード及びコンデンサで構成したの
で、回路構成を簡単化できる。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示すデータ保持回路の
構成図である。

【図２】従来のＥＥＰＲＯＭの書き込みサイクルを示す
図である。

【図３】従来のＳＲＡＭ使用のデータ保持回路の構成ブ
ロック図である。

【図４】従来のＥＥＰＲＯＭ使用のデータ保持回路の構
成ブロック図である。

【図５】図１のデータ保持回路における装置電源断発生
時の動作波形図である。

【図６】本発明の第２の実施例を示すデータ保持回路の
構成図である。

【図７】図６のデータ保持回路における動作手順のフロ
ーチャートである。

【符号の説明】

２２，２２Ａ ＣＰＵ ２４ ＥＥＰＲＯＭ ２５，３０ 電圧低下検出器 ２６ ＮＡＮＤゲート ２８ ダイオード ２９ コンデンサ ３１ ＳＲＡＭ CSRAM，CSROM，CSROMa/ チップセレクト信号 ＤＦＬ データ有効フラグ RES1/ リセット信号 RES2/ メモリリセット信号 Ｖ１，Ｖ２，Ｖ２ａ，Ｖｃｃ 電源電圧

Claims (3)

【特許請求の範囲】
1. 【請求項１】 メモリ用電源電圧で動作し、チップセレ
   クト信号によって選択され、かつメモリリセット信号に
   よって書き込みが禁止される再書き込み可能な不揮発性
   のメモリと、 第１の電源電圧で動作し、前記チップセレクト信号を出
   力して前記メモリを選択し、該メモリ内のアドレスを指
   定して該メモリに対するデータの読み書きを制御するメ
   モリアクセス手段と、 前記メモリアクセス手段に供給する前記第１の電源電圧
   の電圧低下を検出して該第１の電源電圧が一定値以下に
   低下したときにはリセット信号を出力する第１の電圧低
   下検出手段と、 前記メモリ用電源電圧で動作し、前記メモリアクセス手
   段から出力された前記チップセレクト信号を前記メモリ
   へ転送し、前記第１の電圧低下検出手段から出力された
   前記リセット信号が入力されると該チップセレクト信号
   を遮断する転送手段と、 前記第１の電源電圧の電荷又はそれとは異なる第２の電
   源電圧の電荷を蓄積して前記メモリ用電源電圧を一定方
   向に出力し、該メモリ用電源電圧を前記メモリ及び前記
   転送手段に供給する電荷蓄積手段と、 前記メモリ用電源電圧の電圧低下を検出して該メモリ用
   電源電圧が一定値以下に低下したときには前記メモリリ
   セット信号を出力して前記メモリの書き込みを禁止する
   第２の電圧低下検出手段とを、 備えたことを特徴とするデータ保持手段。
2. 【請求項２】 メモリ用電源電圧で動作し、第１のチッ
   プセレクト信号によって選択され、かつメモリリセット
   信号によって書き込みが禁止される再書き込み可能な不
   揮発性の第１のメモリと、 前記メモリ用電源電圧で動作し、第２のチップセレクト
   信号によって選択される随時読み書き可能な第２のメモ
   リと、 第１の電源電圧で動作し、前記第１及び第２のチップセ
   レクト信号を出力して前記第１及び第２のメモリを選択
   し、該第１及び第２のメモリに対するデータの読み書き
   を制御し、該第１のメモリの保持データを更新するとき
   には、新たなデータを該第２のメモリに書き込んだ後に
   該第２のメモリ内にデータ有効フラグを設定し、該デー
   タ有効フラグの設定の有無を判定して「設定有り」のと
   きには該第２のメモリに記憶された該新たなデータを読
   み出して該１のメモリへ転送した後に該データ有効フラ
   グをクリアするメモリアクセス手段と、 前記メモリアクセス手段に供給する前記第１の電源電圧
   の電圧低下を検出して該第１の電源電圧が一定値以下に
   低下したときにはリセット信号を出力する第１の電圧低
   下検出手段と、 前記メモリ用電源電圧で動作し、前記メモリアクセス手
   段から出力された前記第１のチップセレクト信号を前記
   第１のメモリへ転送し、前記第１の電圧低下検出手段か
   ら出力された前記リセット信号が入力されると該第１の
   チップセレクト信号を遮断する転送手段と、 前記第１の電源電圧の電荷又はそれとは異なる第２の電
   源電圧の電荷を蓄積して前記メモリ用電源電圧を一定方
   向に出力し、該メモリ用電源電圧を前記第１及び第２の
   メモリと前記転送手段に供給する電荷蓄積手段と、 前記メモリ用電源電圧の電圧低下を検出して該メモリ用
   電源電圧が一定値以下に低下したときには前記メモリリ
   セット信号を出力して前記第１のメモリの書き込みを禁
   止する第２の電圧低下検出手段とを、 備えたことを特徴とするデータ保持手段。
3. 【請求項３】 請求項１又は２記載のデータ保持回路に
   おいて、 前記転送手段は、ロジックゲートで構成し、 前記電荷蓄積手段は、前記第１又は第２の電源電圧がア
   ノード側に印加される逆流防止用のダイオードと、前記
   ダイオードのカソード側とグランドとの間に接続された
   コンデンサとで、構成したことを特徴とするデータ保持
   回路。