JPH08249275A - Ｌｓｉ間における高速データ転送方法 - Google Patents
Ｌｓｉ間における高速データ転送方法Info
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- JPH08249275A JPH08249275A JP7049982A JP4998295A JPH08249275A JP H08249275 A JPH08249275 A JP H08249275A JP 7049982 A JP7049982 A JP 7049982A JP 4998295 A JP4998295 A JP 4998295A JP H08249275 A JPH08249275 A JP H08249275A
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- lsis
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Abstract
(57)【要約】
【目的】 ＣＭＯＳＬＳＩのクロック周波数は入出力セ
ルのゲ−トの遅延時間で制限される場合が多く、入出力
セルのゲ−トの遅延時間はＣＭＯＳＬＳＩのプロセスで
決まる。同じＣＭＯＳプロセスでより高速のクロック周
波数で動作できるようにする。 【構成】第１のＬＳＩと第２のＬＳＩとこれらのＬＳＩ
にクロックを供給するクロック供給回路から成るシステ
ムにおいて、第１のＬＳＩから第２のＬＳＩへの信号転
送を１．５クロックのレイテンシィの同期転送で行い、
第２のＬＳＩから第１のＬＳＩへの信号転送を１．５ク
ロックのレイテンシィの同期転送で行う。ＬＳＩ，ＬＳ
Ｉ間の信号の同期転送がシステムクロックの周波数の上
限を決定しているシステムで、本発明を用いることで、
システムクロックの周波数の上限を１．５倍まで向上す
ることができる。
ルのゲ−トの遅延時間で制限される場合が多く、入出力
セルのゲ−トの遅延時間はＣＭＯＳＬＳＩのプロセスで
決まる。同じＣＭＯＳプロセスでより高速のクロック周
波数で動作できるようにする。 【構成】第１のＬＳＩと第２のＬＳＩとこれらのＬＳＩ
にクロックを供給するクロック供給回路から成るシステ
ムにおいて、第１のＬＳＩから第２のＬＳＩへの信号転
送を１．５クロックのレイテンシィの同期転送で行い、
第２のＬＳＩから第１のＬＳＩへの信号転送を１．５ク
ロックのレイテンシィの同期転送で行う。ＬＳＩ，ＬＳ
Ｉ間の信号の同期転送がシステムクロックの周波数の上
限を決定しているシステムで、本発明を用いることで、
システムクロックの周波数の上限を１．５倍まで向上す
ることができる。
Description
【０００１】
【産業上の利用分野】本発明はＬＳＩ間における高速デ
−タ転送方法にかかり、特に２つのＬＳＩ間において
１．５クロックのレイテンシィ（ここで、レイテンシィ
とは第１のＬＳＩが起動をかけてから第２のＬＳＩが該
起動を受けるまでの時間を言う）でデータ転送すること
により、高速なデータ転送を可能にしたＬＳＩ間におけ
る高速データ転送方法に関する。
−タ転送方法にかかり、特に２つのＬＳＩ間において
１．５クロックのレイテンシィ（ここで、レイテンシィ
とは第１のＬＳＩが起動をかけてから第２のＬＳＩが該
起動を受けるまでの時間を言う）でデータ転送すること
により、高速なデータ転送を可能にしたＬＳＩ間におけ
る高速データ転送方法に関する。
【０００２】
【従来の技術】従来技術としては、ＬＳＩの遅延時間に
関して、１９９０年９月 株式会社日立製作所半導体事
業部発行「ＨＧ６２Ｓ／Ｇシリ−ズデザインマニュア
ル」の６２ぺ−ジに記載のごとく、ＣＭＯＳ ＬＳＩの
遅延時間は「使用条件（環境温度、電源電圧の変動）あ
るいはＬＳＩ製造上のバラツキ、計算値自体の誤差など
を考慮に入れる必要がある」ことが知られている。
関して、１９９０年９月 株式会社日立製作所半導体事
業部発行「ＨＧ６２Ｓ／Ｇシリ−ズデザインマニュア
ル」の６２ぺ−ジに記載のごとく、ＣＭＯＳ ＬＳＩの
遅延時間は「使用条件（環境温度、電源電圧の変動）あ
るいはＬＳＩ製造上のバラツキ、計算値自体の誤差など
を考慮に入れる必要がある」ことが知られている。
【０００３】又、上記マニュアル１５７から２２５ぺ−
ジに記載のごとく、「入出力バッファの遅延時間は内部
ゲ−トの遅延時間に比べ２から１０倍のレンジで大き
い」ことが知られている。
ジに記載のごとく、「入出力バッファの遅延時間は内部
ゲ−トの遅延時間に比べ２から１０倍のレンジで大き
い」ことが知られている。
【０００４】さらに、１９９４年２月 ＩＮＴＥＬ Ｃ
ＯＲＰＯＲＡＴＩＯＮ発行「ＩｎｔｅｌＤＸ４ Ｐｒｏ
ｃｅｓｓｏｒ Ｄａｔａ Ｂｏｏｋ」の７−３ぺ−ジに
記載のごとく、ＩｎｔｅｌＤＸ４（登録商標）では、Ｌ
ＳＩ内部のクロックの１／２以下の周波数でＬＳＩ外部
の信号の同期をとっている。この技術は、ＬＳＩの性能
を上げる為に、遅延時間の小さい内部ゲ−トはできるだ
け高速のクロックで動作させ、ＬＳＩ外部の信号に対し
ては、内部クロックを分周したクロックを用いて入出力
バッファの遅延を補っている。
ＯＲＰＯＲＡＴＩＯＮ発行「ＩｎｔｅｌＤＸ４ Ｐｒｏ
ｃｅｓｓｏｒ Ｄａｔａ Ｂｏｏｋ」の７−３ぺ−ジに
記載のごとく、ＩｎｔｅｌＤＸ４（登録商標）では、Ｌ
ＳＩ内部のクロックの１／２以下の周波数でＬＳＩ外部
の信号の同期をとっている。この技術は、ＬＳＩの性能
を上げる為に、遅延時間の小さい内部ゲ−トはできるだ
け高速のクロックで動作させ、ＬＳＩ外部の信号に対し
ては、内部クロックを分周したクロックを用いて入出力
バッファの遅延を補っている。
【０００５】しかし、ＬＳＩ外部のクロックが低下する
と、高速で動作するＬＳＩ内部の論理の性能を十分発揮
できないことがある。この状態をＬＳＩ内部に比べ、Ｌ
ＳＩ外部のスル−プットが少ないという。これを補う
為、ＩｎｔｅｌＤＸ４（登録商標）では、ＬＳＩ内にキ
ャッシュメモリを持ち、外部とのデ−タアクセスを少な
くし、ＬＳＩ内部のスル−プットを保っている。又、こ
れを補う他の手法として、ＬＳＩ内部のデ−タ幅より、
ＬＳＩ外部のデ−タ幅を大きくし、ＬＳＩ外部のスル−
プットを大きくする手法も存在する。しかし、ＬＳＩ内
にキャッシュメモリを持つことでチップサイズが大きく
なり、コストが増したり、デ−タ幅を大きくすることで
ピン数が増すため、チップサイズ大による、コスト高、
ＬＳＩケ−ス代の増加を招いている。また、ＬＳＩの論
理によっては、キャッシュメモリを持てない物も存在す
る。
と、高速で動作するＬＳＩ内部の論理の性能を十分発揮
できないことがある。この状態をＬＳＩ内部に比べ、Ｌ
ＳＩ外部のスル−プットが少ないという。これを補う
為、ＩｎｔｅｌＤＸ４（登録商標）では、ＬＳＩ内にキ
ャッシュメモリを持ち、外部とのデ−タアクセスを少な
くし、ＬＳＩ内部のスル−プットを保っている。又、こ
れを補う他の手法として、ＬＳＩ内部のデ−タ幅より、
ＬＳＩ外部のデ−タ幅を大きくし、ＬＳＩ外部のスル−
プットを大きくする手法も存在する。しかし、ＬＳＩ内
にキャッシュメモリを持つことでチップサイズが大きく
なり、コストが増したり、デ−タ幅を大きくすることで
ピン数が増すため、チップサイズ大による、コスト高、
ＬＳＩケ−ス代の増加を招いている。また、ＬＳＩの論
理によっては、キャッシュメモリを持てない物も存在す
る。
【０００６】次に、図３と図４を用いて、従来技術によ
るＬＳＩ間のデータ転送について、具体的に説明する。
図３は従来のＬＳＩ間におけるデータ転送を示すブロッ
ク図であり、図４は図３に示す従来例の動作の一例を示
すタイムチャートである。
るＬＳＩ間のデータ転送について、具体的に説明する。
図３は従来のＬＳＩ間におけるデータ転送を示すブロッ
ク図であり、図４は図３に示す従来例の動作の一例を示
すタイムチャートである。
【０００７】図３において、１１は第１のＬＳＩ、１２
は第２のＬＳＩ、１３は水晶発振器である。第１、第２
のＬＳＩ１１，１２は共に水晶発振器１３から出力され
るクロック信号ＸＴＬＣＬＫ−Ｎをクロック入力とし、
第１、第２のＬＳＩ１，ＬＳＩ２ともクロック信号ＸＴ
ＬＣＬＫ−Ｎの立上りでその内部の状態が変化する。
は第２のＬＳＩ、１３は水晶発振器である。第１、第２
のＬＳＩ１１，１２は共に水晶発振器１３から出力され
るクロック信号ＸＴＬＣＬＫ−Ｎをクロック入力とし、
第１、第２のＬＳＩ１，ＬＳＩ２ともクロック信号ＸＴ
ＬＣＬＫ−Ｎの立上りでその内部の状態が変化する。
【０００８】図４に示すように、第１のＬＳＩ１１が出
力する３種類の信号（ＢＳ−Ｎ，ＲＥＡＤ−Ｎ，ＡＤ３
１〜００−Ｐ）は、クロック信号ＸＴＬＣＬＫ−Ｎの立
上りに対し最小０ｎｓｅｃ，最大１クロック以内（即
ち、１クロック以内）に変化する。
力する３種類の信号（ＢＳ−Ｎ，ＲＥＡＤ−Ｎ，ＡＤ３
１〜００−Ｐ）は、クロック信号ＸＴＬＣＬＫ−Ｎの立
上りに対し最小０ｎｓｅｃ，最大１クロック以内（即
ち、１クロック以内）に変化する。
【０００９】同様に、第２のＬＳＩ１２が出力する２種
類の種類の（ＲＥＤＹ−Ｎ，ＡＤ３１〜００−Ｐ）もク
ロック信号ＸＴＬＣＬＫ−Ｎの立上りに対し最小０ｎｓ
ｅｃ，最大１クロック以内（即ち、１クロック以内）に
変化する必要がある。
類の種類の（ＲＥＤＹ−Ｎ，ＡＤ３１〜００−Ｐ）もク
ロック信号ＸＴＬＣＬＫ−Ｎの立上りに対し最小０ｎｓ
ｅｃ，最大１クロック以内（即ち、１クロック以内）に
変化する必要がある。
【００１０】すなわち、クロック信号ＸＴＬＣＬＫ−Ｎ
の周波数が１００ＭＨｚのとき、第１のＬＳＩ１１と第
２のＬＳＩ１２はクロック信号ＸＴＬＣＬＫ−Ｎの立ち
上がりに対して、１クロック以内に各信号を出力しなけ
ればならない。
の周波数が１００ＭＨｚのとき、第１のＬＳＩ１１と第
２のＬＳＩ１２はクロック信号ＸＴＬＣＬＫ−Ｎの立ち
上がりに対して、１クロック以内に各信号を出力しなけ
ればならない。
【００１１】
【発明が解決しようとする課題】しかし、前記したよう
に、ＬＳＩの遅延時間は使用条件、ＬＳＩ製造上のばら
つき等で変化する。１クロックのレイテンシィで１デ−
タを転送するには、遅延時間は１クロック以内でなけれ
ばならない。
に、ＬＳＩの遅延時間は使用条件、ＬＳＩ製造上のばら
つき等で変化する。１クロックのレイテンシィで１デ−
タを転送するには、遅延時間は１クロック以内でなけれ
ばならない。
【００１２】たとえば、外部クロックが１００ＭＨｚの
場合、１クロックのレイテンシィでデ−タ転送しようと
すると、ＬＳＩ間のクロックスキュ−、フリップフロッ
プのセットアップタイムも含めて、入出力バッファの遅
延時間は最大１０ｎｓｅｃ以下にする必要がある。遅延
時間を最大１０ｎｓｅｃ以下にするのは、０．８μｍの
プロセスのＣＭＯＳでは、不可能である。
場合、１クロックのレイテンシィでデ−タ転送しようと
すると、ＬＳＩ間のクロックスキュ−、フリップフロッ
プのセットアップタイムも含めて、入出力バッファの遅
延時間は最大１０ｎｓｅｃ以下にする必要がある。遅延
時間を最大１０ｎｓｅｃ以下にするのは、０．８μｍの
プロセスのＣＭＯＳでは、不可能である。
【００１３】これに対して、たとえば外部クロック２ク
ロック分でデ−タ転送する場合は（２クロックのレイテ
ンシィでデ−タ転送する場合）、ＬＳＩ間のクロックス
キュ−、フリップフロップのセットアップタイムも含め
て、入出力バッファの遅延時間を、最大２０ｎｓ、最小
１０ｎｓとする必要がある。０．８μｍのプロセスのＣ
ＭＯＳでは、最大２０ｎｓとすることは可能であるが、
最大２０ｎｓｅｃを守りつつＬＳＩの使用条件、ＬＳＩ
の製造上のばらつきを含めて、最小時間１０ｎｓ以上を
保証することは難しい。
ロック分でデ−タ転送する場合は（２クロックのレイテ
ンシィでデ−タ転送する場合）、ＬＳＩ間のクロックス
キュ−、フリップフロップのセットアップタイムも含め
て、入出力バッファの遅延時間を、最大２０ｎｓ、最小
１０ｎｓとする必要がある。０．８μｍのプロセスのＣ
ＭＯＳでは、最大２０ｎｓとすることは可能であるが、
最大２０ｎｓｅｃを守りつつＬＳＩの使用条件、ＬＳＩ
の製造上のばらつきを含めて、最小時間１０ｎｓ以上を
保証することは難しい。
【００１４】そこで本発明は、上記した従来技術の問題
点に鑑み成されたもので、ＬＳＩ−ＬＳＩ間の同期転送
において、入出力で生じるディレ−を１クロック以内に
収めることなく、かつ２クロック以上とすることなく、
信号が確定したタイミングで捕らえるように構成し、Ｌ
ＳＩの外部クロックを落すことなく、ＬＳＩ−ＬＳＩ間
のデータ転送を行うものである。さらに、具体的に言え
ば、ＬＳＩ間のクロックスキュ−、フリップフロップの
セットアップタイムも含めて、入出力バッファの遅延時
間を、最大時間と最小時間の双方において保証すること
が可能なＬＳＩ間における高速データ転送方法を提供す
ることにある。
点に鑑み成されたもので、ＬＳＩ−ＬＳＩ間の同期転送
において、入出力で生じるディレ−を１クロック以内に
収めることなく、かつ２クロック以上とすることなく、
信号が確定したタイミングで捕らえるように構成し、Ｌ
ＳＩの外部クロックを落すことなく、ＬＳＩ−ＬＳＩ間
のデータ転送を行うものである。さらに、具体的に言え
ば、ＬＳＩ間のクロックスキュ−、フリップフロップの
セットアップタイムも含めて、入出力バッファの遅延時
間を、最大時間と最小時間の双方において保証すること
が可能なＬＳＩ間における高速データ転送方法を提供す
ることにある。
【００１５】
【課題を解決するための手段】本発明のＬＳＩ間におけ
る高速デ−タ転送方法は、第１のＬＳＩと第２のＬＳＩ
とこれらのＬＳＩにクロックを供給するクロック供給回
路から成るシステムに適用されるものであり、特に第１
のＬＳＩから第２のＬＳＩへのデータ転送を１．５クロ
ックのレイテンシィの同期転送で行い、第２のＬＳＩか
ら第１のＬＳＩへのデータ転送を１．５クロックのレイ
テンシィの同期転送で行うことを特徴としている。
る高速デ−タ転送方法は、第１のＬＳＩと第２のＬＳＩ
とこれらのＬＳＩにクロックを供給するクロック供給回
路から成るシステムに適用されるものであり、特に第１
のＬＳＩから第２のＬＳＩへのデータ転送を１．５クロ
ックのレイテンシィの同期転送で行い、第２のＬＳＩか
ら第１のＬＳＩへのデータ転送を１．５クロックのレイ
テンシィの同期転送で行うことを特徴としている。
【００１６】さらに、本発明のＬＳＩ間における高速デ
−タ転送方法は、前記クロック供給回路が供給するクロ
ックの位相が第１のＬＳＩと第２のＬＳＩで逆相である
ことを特徴としている。
−タ転送方法は、前記クロック供給回路が供給するクロ
ックの位相が第１のＬＳＩと第２のＬＳＩで逆相である
ことを特徴としている。
【００１７】
【作用】本発明によれば、クロックデユ−ティが５０％
で、前述した１００ＭＨｚのクロックの場合、１．５ク
ロックのレイテンシィの同期転送を行うためには、ＬＳ
Ｉ間のクロックスキュ−、フリップフロップのセットア
ップタイムを含めて、入出力バッファの遅延時間を、最
大１５ｎｓｅｃ、最小５ｎｓｅｃとする必要がある。
０．８μｍのプロセスのＣＭＯＳでは、最大１５ｎｓｅ
ｃにすることは、十分注意した設計をすれば可能であ
る。又、最小値を５ｎｓｅｃとすることも、可能であ
る。これにより、ＬＳＩ間のクロックスキュ−、フリッ
プフロップのセットアップタイムも含めて、入出力バッ
ファの遅延時間を、最大時間と最小時間の双方において
保証することが可能なＬＳＩ間における高速データ転送
方法を提供するができる。
で、前述した１００ＭＨｚのクロックの場合、１．５ク
ロックのレイテンシィの同期転送を行うためには、ＬＳ
Ｉ間のクロックスキュ−、フリップフロップのセットア
ップタイムを含めて、入出力バッファの遅延時間を、最
大１５ｎｓｅｃ、最小５ｎｓｅｃとする必要がある。
０．８μｍのプロセスのＣＭＯＳでは、最大１５ｎｓｅ
ｃにすることは、十分注意した設計をすれば可能であ
る。又、最小値を５ｎｓｅｃとすることも、可能であ
る。これにより、ＬＳＩ間のクロックスキュ−、フリッ
プフロップのセットアップタイムも含めて、入出力バッ
ファの遅延時間を、最大時間と最小時間の双方において
保証することが可能なＬＳＩ間における高速データ転送
方法を提供するができる。
【００１８】さらに、クロックの立上りで内部の状態を
変化させる２つのＬＳＩの間で同期転送を行うとき、２
つのＬＳＩのクロックを逆相にし、各ＬＳＩが出力する
信号の遅延時間をクロック周期の０．５倍以上にコント
ロ−ルすることで、同期転送可能な遅延時間を１．５倍
にできる。言い換えると、同じ遅延時間のプロセスのＬ
ＳＩを用いても、本発明を使用することで、ＬＳＩの外
部クロックを１．５倍にすることができる。
変化させる２つのＬＳＩの間で同期転送を行うとき、２
つのＬＳＩのクロックを逆相にし、各ＬＳＩが出力する
信号の遅延時間をクロック周期の０．５倍以上にコント
ロ−ルすることで、同期転送可能な遅延時間を１．５倍
にできる。言い換えると、同じ遅延時間のプロセスのＬ
ＳＩを用いても、本発明を使用することで、ＬＳＩの外
部クロックを１．５倍にすることができる。
【００１９】
【実施例】図１は本発明の一実施例を示すブロック図で
あり、図２は図１に示す実施例の動作の一例を示すタイ
ムチャートである。図１において、１は第１のＬＳＩ、
２は第２のＬＳＩ、３は水晶発振器（図中、ＸＴＬと示
す）、４は非反転型クロックドライバ、５は反転型クロ
ックドライバである。水晶発振器３は、図２に示すよう
なクロック信号ＸＴＬＣＬＫ−Ｎを出力する。非反転型
クロックドライバ４はクロック信号ＸＴＬＣＬＫ−Ｎを
入力とし、図２に示すように、９０度位相のずれたクロ
ック信号ＳＹＳＣＬＫ１−Ｎを出力する。反転型クロッ
クドライバ５はクロック信号ＸＴＬＣＬＫ−Ｎを入力と
し、図２に示すように、クロック信号ＳＹＳＣＬＫ１−
Ｎと逆相の関係にあるクロック信号ＳＹＳＣＬＫ２−Ｎ
を出力する。第１のＬＳＩ１はＳＹＳＣＬＫ１−Ｎをク
ロック入力とし、第２のＬＳＩ２はＳＹＳＣＬＫ２−Ｎ
をクロック入力とする。第１のＬＳＩ１は第２のＬＳＩ
２に対して、起動信号ＢＳ−Ｎとリ−ド／ライトを示す
信号ＲＥＡＤ−Ｎを出力する。信号ＲＥＡＤ−Ｎは、
“Ｌ”のときリ−ド（デ−タがＬＳＩ２からＬＳＩ１へ
流れる）を示し、“Ｈ”のときライト（デ−タがＬＳＩ
１からＬＳＩ２へ流れる）を示す。また、第１のＬＳＩ
１と第２のＬＳＩ２間に設けられているバスＡＤ３１〜
００−Ｐは、アドレス・デ−タ用マルチプレックスバス
である。さらに、第２のＬＳＩ２は第１のＬＳＩ１に対
して信号ＲＥＤＹ−Ｎを出力する。この信号ＲＥＤＹ−
Ｎは、第２のＬＳＩ２が第１のＬＳＩ１に出力する終了
信号であり、“Ｌ”の時終了を示す。リ−ドに対する終
了の場合は、終了信号ＲＥＤＹ−Ｎが“Ｌ”のとき、バ
スＡＤ３１〜００−Ｐにリ−ドデ−タが出力されたこと
を意味する。
あり、図２は図１に示す実施例の動作の一例を示すタイ
ムチャートである。図１において、１は第１のＬＳＩ、
２は第２のＬＳＩ、３は水晶発振器（図中、ＸＴＬと示
す）、４は非反転型クロックドライバ、５は反転型クロ
ックドライバである。水晶発振器３は、図２に示すよう
なクロック信号ＸＴＬＣＬＫ−Ｎを出力する。非反転型
クロックドライバ４はクロック信号ＸＴＬＣＬＫ−Ｎを
入力とし、図２に示すように、９０度位相のずれたクロ
ック信号ＳＹＳＣＬＫ１−Ｎを出力する。反転型クロッ
クドライバ５はクロック信号ＸＴＬＣＬＫ−Ｎを入力と
し、図２に示すように、クロック信号ＳＹＳＣＬＫ１−
Ｎと逆相の関係にあるクロック信号ＳＹＳＣＬＫ２−Ｎ
を出力する。第１のＬＳＩ１はＳＹＳＣＬＫ１−Ｎをク
ロック入力とし、第２のＬＳＩ２はＳＹＳＣＬＫ２−Ｎ
をクロック入力とする。第１のＬＳＩ１は第２のＬＳＩ
２に対して、起動信号ＢＳ−Ｎとリ−ド／ライトを示す
信号ＲＥＡＤ−Ｎを出力する。信号ＲＥＡＤ−Ｎは、
“Ｌ”のときリ−ド（デ−タがＬＳＩ２からＬＳＩ１へ
流れる）を示し、“Ｈ”のときライト（デ−タがＬＳＩ
１からＬＳＩ２へ流れる）を示す。また、第１のＬＳＩ
１と第２のＬＳＩ２間に設けられているバスＡＤ３１〜
００−Ｐは、アドレス・デ−タ用マルチプレックスバス
である。さらに、第２のＬＳＩ２は第１のＬＳＩ１に対
して信号ＲＥＤＹ−Ｎを出力する。この信号ＲＥＤＹ−
Ｎは、第２のＬＳＩ２が第１のＬＳＩ１に出力する終了
信号であり、“Ｌ”の時終了を示す。リ−ドに対する終
了の場合は、終了信号ＲＥＤＹ−Ｎが“Ｌ”のとき、バ
スＡＤ３１〜００−Ｐにリ−ドデ−タが出力されたこと
を意味する。
【００２０】前記したように、図２は本実施例の動作を
説明するためのタイムチャ−トであり、特に第１のＬＳ
Ｉ１が第２のＬＳＩ２にデ−タリ−ドを行った場合を示
す図である。第１のＬＳＩ１はクロック信号ＳＹＳＣＬ
Ｋ１−Ｎの立上りを機に内部の状態が変化し、第２のＬ
ＳＩ２はＳＹＳＣＬＫ２−Ｎの立上りを機に内部の状態
が変化する。いま、クロック信号ＳＹＳＣＬＫ１−Ｎの
立ち上がりにおいて（時刻ｔ１）、第１のＬＳＩ１の内
部状態が変化し、第２のＬＳＩ２に対して起動信号ＢＳ
−Ｎを出力し、第２のＬＳＩ２に起動をかけたとする。
このとき、起動信号ＢＳ−Ｎは、図２に示すように、第
１のＬＳＩ１のクロック入力ＳＹＳＣＬＫ１−Ｎが立ち
上がってから０．５〜１．５クロック経過する間に反転
して“Ｌ”（起動信号有効）となる。この関係を、図
中、ＢＳ−Ｎ（ｍｉｎ）とＢＳ−Ｎ（ｍａｘ）で示す
（但し、ここで、０．５クロックと１．５クロックちょ
うどのタイミングで反転して“Ｌ”となることは除
く）。即ち、第１のＬＳＩ１が出力する起動信号ＢＳ−
Ｎは最少（ｍｉｎ）でもクロック信号ＳＹＳＣＬＫ１−
Ｎが立上がってから０．５クロックの間は変化しない。
また、最大（ｍａｘ）でもクロック信号ＳＹＳＣＬＫ１
−Ｎが立上がってから１．５クロック後には変化し終わ
っている。よって、第２のＬＳＩ２は、時刻ｔ１から
１．５クロック経過した時点におけるＳＹＳＣＬＫ２−
Ｎの立ち上がりのタイミング（時刻ｔ２）で、第１のＬ
ＳＩ１からの３種類の信号ＢＳ−Ｎ，ＲＥＡＤ−Ｎ，Ａ
Ｄ３１〜００を検出する。時刻ｔ１から０．５クロック
経過した時点において、クロック信号ＳＹＳＣＬＫ２−
Ｎの立ち上がりのタイミングとなるが、この時点では、
第２のＬＳＩ２が３種類の信号ＢＳ−Ｎ，ＲＥＡＤ−
Ｎ，ＡＤ３１〜００を検出することはない。 さらに、
図２から明らかなように、起動信号ＢＳ−Ｎが“Ｌ”の
時、リ−ド／ライトを示す信号ＲＥＡＤ−Ｎが“Ｈ”か
ら“Ｌ”（リード）に変化し、かつバスＡＤ３１〜００
−Ｐを介してアドレスが出力されている。なお、信号Ｒ
ＥＡＤ−Ｎ及びバスＡＤ３１〜００−Ｐについても、起
動信号ＢＳ−Ｎ（ｍｉｎ）とＢＳ−Ｎ（ｍａｘ）にそれ
ぞれ対応する、信号ＲＥＡＤ−Ｎ（ｍｉｎ）とＲＥＡＤ
−Ｎ（ｍａｘ）、及びバスＡＤ３１〜００−Ｐ（ｍｉ
ｎ）とＡＤ３１〜００−Ｐ（ｍａｘ）を図２に示す。
説明するためのタイムチャ−トであり、特に第１のＬＳ
Ｉ１が第２のＬＳＩ２にデ−タリ−ドを行った場合を示
す図である。第１のＬＳＩ１はクロック信号ＳＹＳＣＬ
Ｋ１−Ｎの立上りを機に内部の状態が変化し、第２のＬ
ＳＩ２はＳＹＳＣＬＫ２−Ｎの立上りを機に内部の状態
が変化する。いま、クロック信号ＳＹＳＣＬＫ１−Ｎの
立ち上がりにおいて（時刻ｔ１）、第１のＬＳＩ１の内
部状態が変化し、第２のＬＳＩ２に対して起動信号ＢＳ
−Ｎを出力し、第２のＬＳＩ２に起動をかけたとする。
このとき、起動信号ＢＳ−Ｎは、図２に示すように、第
１のＬＳＩ１のクロック入力ＳＹＳＣＬＫ１−Ｎが立ち
上がってから０．５〜１．５クロック経過する間に反転
して“Ｌ”（起動信号有効）となる。この関係を、図
中、ＢＳ−Ｎ（ｍｉｎ）とＢＳ−Ｎ（ｍａｘ）で示す
（但し、ここで、０．５クロックと１．５クロックちょ
うどのタイミングで反転して“Ｌ”となることは除
く）。即ち、第１のＬＳＩ１が出力する起動信号ＢＳ−
Ｎは最少（ｍｉｎ）でもクロック信号ＳＹＳＣＬＫ１−
Ｎが立上がってから０．５クロックの間は変化しない。
また、最大（ｍａｘ）でもクロック信号ＳＹＳＣＬＫ１
−Ｎが立上がってから１．５クロック後には変化し終わ
っている。よって、第２のＬＳＩ２は、時刻ｔ１から
１．５クロック経過した時点におけるＳＹＳＣＬＫ２−
Ｎの立ち上がりのタイミング（時刻ｔ２）で、第１のＬ
ＳＩ１からの３種類の信号ＢＳ−Ｎ，ＲＥＡＤ−Ｎ，Ａ
Ｄ３１〜００を検出する。時刻ｔ１から０．５クロック
経過した時点において、クロック信号ＳＹＳＣＬＫ２−
Ｎの立ち上がりのタイミングとなるが、この時点では、
第２のＬＳＩ２が３種類の信号ＢＳ−Ｎ，ＲＥＡＤ−
Ｎ，ＡＤ３１〜００を検出することはない。 さらに、
図２から明らかなように、起動信号ＢＳ−Ｎが“Ｌ”の
時、リ−ド／ライトを示す信号ＲＥＡＤ−Ｎが“Ｈ”か
ら“Ｌ”（リード）に変化し、かつバスＡＤ３１〜００
−Ｐを介してアドレスが出力されている。なお、信号Ｒ
ＥＡＤ−Ｎ及びバスＡＤ３１〜００−Ｐについても、起
動信号ＢＳ−Ｎ（ｍｉｎ）とＢＳ−Ｎ（ｍａｘ）にそれ
ぞれ対応する、信号ＲＥＡＤ−Ｎ（ｍｉｎ）とＲＥＡＤ
−Ｎ（ｍａｘ）、及びバスＡＤ３１〜００−Ｐ（ｍｉ
ｎ）とＡＤ３１〜００−Ｐ（ｍａｘ）を図２に示す。
【００２１】バスＡＤ３１〜００−Ｐを介して、第１の
ＬＳＩ１から第２のＬＳＩ２に対してアドレスの送出が
終了すると（時刻ｔ３，ｔ３′）、終了信号ＲＥＤＹ−
Ｎは時刻４においてクロック信号ＳＹＳＣＬＫ２−Ｎが
立ち上がってから０．５〜１．５クロック経過する間に
反転して“Ｌ”（有効）となる。この関係を、図中、Ｒ
ＥＤＹ−Ｎ（ｍｉｎ）とＲＥＤＹ−Ｎ（ｍａｘ）で示す
（但し、ここで、時刻ｔ４から０．５クロックと１．５
クロックちょうどのタイミングで反転して“Ｌ”となる
ことは除く）。終了信号ＲＥＤＹ−Ｎが“Ｌ”となる時
点において、バスＡＤ３１〜００を介して、第２のＬＳ
Ｉ２から第１のＬＳＩ１へリードデータが出力される。
ＬＳＩ１から第２のＬＳＩ２に対してアドレスの送出が
終了すると（時刻ｔ３，ｔ３′）、終了信号ＲＥＤＹ−
Ｎは時刻４においてクロック信号ＳＹＳＣＬＫ２−Ｎが
立ち上がってから０．５〜１．５クロック経過する間に
反転して“Ｌ”（有効）となる。この関係を、図中、Ｒ
ＥＤＹ−Ｎ（ｍｉｎ）とＲＥＤＹ−Ｎ（ｍａｘ）で示す
（但し、ここで、時刻ｔ４から０．５クロックと１．５
クロックちょうどのタイミングで反転して“Ｌ”となる
ことは除く）。終了信号ＲＥＤＹ−Ｎが“Ｌ”となる時
点において、バスＡＤ３１〜００を介して、第２のＬＳ
Ｉ２から第１のＬＳＩ１へリードデータが出力される。
【００２２】第１のＬＳＩ１は、時刻ｔ４から０．５ク
ロック後のＳＹＳＣＬＫ１−Ｎ（７）の立上りでは、終
了信号ＲＥＤＹ−Ｎが“Ｌ”であることを検出できず、
時刻ｔ４から１．５クロック後の時刻ｔ５において確実
に“Ｌ”を検出し、バスＡＤ３１〜００−Ｐに出力され
たリ−ドデ−タを読み取ることができる。
ロック後のＳＹＳＣＬＫ１−Ｎ（７）の立上りでは、終
了信号ＲＥＤＹ−Ｎが“Ｌ”であることを検出できず、
時刻ｔ４から１．５クロック後の時刻ｔ５において確実
に“Ｌ”を検出し、バスＡＤ３１〜００−Ｐに出力され
たリ−ドデ−タを読み取ることができる。
【００２３】たとえば、クロック信号ＸＴＬＣＬＫ−Ｎ
の周波数が１００ＭＨｚのとき、Ｌ第１のＬＳＩ１と第
２のＬＳＩ２は、クロック信号ＳＹＳＣＬＫ１−Ｎとク
ロック信号ＳＹＳＣＬＫ２−Ｎに対し、その立ち上がり
から５ｎｓｅｃから１５ｎｓｅｃのタイミングで各信号
を出力する必要がある。
の周波数が１００ＭＨｚのとき、Ｌ第１のＬＳＩ１と第
２のＬＳＩ２は、クロック信号ＳＹＳＣＬＫ１−Ｎとク
ロック信号ＳＹＳＣＬＫ２−Ｎに対し、その立ち上がり
から５ｎｓｅｃから１５ｎｓｅｃのタイミングで各信号
を出力する必要がある。
【００２４】以上に説明した実施例では、第１のＬＳＩ
１と第２のＬＳＩ２に逆相のクロックを供給した場合を
述べたが、クロックは同相のままで、第１のＬＳＩ１は
クロックの立上りを（又は立ち下がり）、第２のＬＳＩ
２はクロックの立下がりを（又は立ち上がり）、それぞ
れＬＳＩの状態変化の機会としても、同様の効果を得る
ことができる。
１と第２のＬＳＩ２に逆相のクロックを供給した場合を
述べたが、クロックは同相のままで、第１のＬＳＩ１は
クロックの立上りを（又は立ち下がり）、第２のＬＳＩ
２はクロックの立下がりを（又は立ち上がり）、それぞ
れＬＳＩの状態変化の機会としても、同様の効果を得る
ことができる。
【００２５】さらに、以上に説明した実施例では、第１
のＬＳＩ１と第２のＬＳＩ２のクロック入力を逆相（１
８０度位相変化）としたが、第１のＬＳＩ１と第２のＬ
ＳＩ２の入出力ゲ−トの遅延時間が等しくない場合は、
ＰＬＬ内蔵型クロックドライバを用い、２つのＬＳＩの
クロックを最適の位相差に調整してシステムを構築する
こともできる。この場合には、２つのＬＳＩ間における
レイテンシィが１．５クロックに限定されることなく、
ＰＬＬ内蔵型クロックドライバの設定に応じて、任意の
値に設定する事ができる。
のＬＳＩ１と第２のＬＳＩ２のクロック入力を逆相（１
８０度位相変化）としたが、第１のＬＳＩ１と第２のＬ
ＳＩ２の入出力ゲ−トの遅延時間が等しくない場合は、
ＰＬＬ内蔵型クロックドライバを用い、２つのＬＳＩの
クロックを最適の位相差に調整してシステムを構築する
こともできる。この場合には、２つのＬＳＩ間における
レイテンシィが１．５クロックに限定されることなく、
ＰＬＬ内蔵型クロックドライバの設定に応じて、任意の
値に設定する事ができる。
【００２６】
【発明の効果】本発明によれば、ＬＳＩ間のクロックス
キュ−、フリップフロップのセットアップタイムも含め
て、入出力バッファの遅延時間を、最大時間と最小時間
の双方において保証することが可能なＬＳＩ間における
高速データ転送方法を提供するができる。
キュ−、フリップフロップのセットアップタイムも含め
て、入出力バッファの遅延時間を、最大時間と最小時間
の双方において保証することが可能なＬＳＩ間における
高速データ転送方法を提供するができる。
【００２７】また、本発明によれば、クロックのデュ−
テが５０％ならば、従来技術に比べＬＳＩの状態変化の
タイミングからＬＳＩの出力する信号の最大遅延時間を
１．５倍にすることができる。
テが５０％ならば、従来技術に比べＬＳＩの状態変化の
タイミングからＬＳＩの出力する信号の最大遅延時間を
１．５倍にすることができる。
【００２８】また、第１のＬＳＩと第２のＬＳＩ間の信
号の同期転送がシステムクロックの周波数の上限を決定
しているシステムにおいて、本発明を用いることで、シ
ステムクロックの周波数の上限を１．５倍まで向上する
ことができる。例えば、出力バッファの最大遅延時間が
１５ｎｓｅｃのＬＳＩを使用した場合、従来技術（１ク
ロックのレイテンシィ）では６６ＭＨｚでしか動作でき
ないが、本発明を用いることにより１００ＭＨｚまで動
作可能になる。
号の同期転送がシステムクロックの周波数の上限を決定
しているシステムにおいて、本発明を用いることで、シ
ステムクロックの周波数の上限を１．５倍まで向上する
ことができる。例えば、出力バッファの最大遅延時間が
１５ｎｓｅｃのＬＳＩを使用した場合、従来技術（１ク
ロックのレイテンシィ）では６６ＭＨｚでしか動作でき
ないが、本発明を用いることにより１００ＭＨｚまで動
作可能になる。
【００２９】一般的には、ＬＳＩの状態変化のタイミン
グに対して、ＬＳＩの出力する信号の最大遅延時間はＬ
ＳＩのプロセスで決まる。したがって、同じプロセスの
ＬＳＩでも、本発明を用いることで、１．５倍のクロッ
クで動作可能になる。
グに対して、ＬＳＩの出力する信号の最大遅延時間はＬ
ＳＩのプロセスで決まる。したがって、同じプロセスの
ＬＳＩでも、本発明を用いることで、１．５倍のクロッ
クで動作可能になる。
【００３０】又、最小遅延時間が０．５クロック以上で
あるため、ＬＳＩ内部がクロックの立上りで動作するＬ
ＳＩはＬＳＩの外部インタフェ−スとしてはクロックの
立下がりで動作すると考えればよく、ＬＳＩ内部がクロ
ックの立下がりで動作するＬＳＩは、ＬＳＩの外部イン
ターフェイスとしては立上りで動作すると考えればよ
い。
あるため、ＬＳＩ内部がクロックの立上りで動作するＬ
ＳＩはＬＳＩの外部インタフェ−スとしてはクロックの
立下がりで動作すると考えればよく、ＬＳＩ内部がクロ
ックの立下がりで動作するＬＳＩは、ＬＳＩの外部イン
ターフェイスとしては立上りで動作すると考えればよ
い。
【図１】図１は本発明の一実施例を示すブロック図。
【図２】図２は図１に示す実施例の動作の一例を示すタ
イムチャート。
イムチャート。
【図３】図３は従来技術によるＬＳＩ間におけるデータ
転送機構を示すブロック図。
転送機構を示すブロック図。
【図４】図４は図３に示す従来例の動作の一例を示すタ
イムチャート。
イムチャート。
１…第１のＬＳＩ、２…第２のＬＳＩ、３…水晶発振
器、４…非反転型クロックドライバ、５…反転型クロッ
クドライバ、ＸＴＬＣＬＫ−Ｎ，ＳＹＳＣＬＫ１−Ｎ，
ＳＹＳＣＬＫ２−Ｎ…クロック信号、ＢＳ−Ｎ…起動信
号、ＲＥＡＤ−Ｎ…リード／ライトを示す信号、ＡＤ３
１〜００−Ｐ…バス、終了信号…ＲＥＤＹ−Ｎ。
器、４…非反転型クロックドライバ、５…反転型クロッ
クドライバ、ＸＴＬＣＬＫ−Ｎ，ＳＹＳＣＬＫ１−Ｎ，
ＳＹＳＣＬＫ２−Ｎ…クロック信号、ＢＳ−Ｎ…起動信
号、ＲＥＡＤ−Ｎ…リード／ライトを示す信号、ＡＤ３
１〜００−Ｐ…バス、終了信号…ＲＥＤＹ−Ｎ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 井手 淳也 愛知県尾張旭市晴丘町池上１番地 株式会 社日立製作所オフィスシステム事業部内
Claims (2)
- 【請求項１】 第１のＬＳＩと第２のＬＳＩとこれらの
ＬＳＩにクロックを供給するクロック供給回路から成る
システムにおいて、 第１のＬＳＩから第２のＬＳＩへのデータ転送を１．５
クロックのレイテンシィの同期転送で行い、第２のＬＳ
Ｉから第１のＬＳＩへのデータ転送を１．５クロックの
レイテンシィの同期転送で行うことを特徴とするＬＳＩ
間における高速デ−タ転送方法。 - 【請求項２】 前記クロック供給回路が供給するクロッ
クの位相が第１のＬＳＩと第２のＬＳＩで逆相であるこ
とを特徴とする請求項１記載のＬＳＩ間における高速デ
ータ転送方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7049982A JPH08249275A (ja) | 1995-03-09 | 1995-03-09 | Ｌｓｉ間における高速データ転送方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7049982A JPH08249275A (ja) | 1995-03-09 | 1995-03-09 | Ｌｓｉ間における高速データ転送方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08249275A true JPH08249275A (ja) | 1996-09-27 |
Family
ID=12846233
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7049982A Pending JPH08249275A (ja) | 1995-03-09 | 1995-03-09 | Ｌｓｉ間における高速データ転送方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08249275A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007293845A (ja) * | 2006-04-26 | 2007-11-08 | Internatl Business Mach Corp <Ibm> | 直列データ源からのデータを並列フォーマットで読取る方法および装置 |
| US8266467B2 (en) | 2007-07-24 | 2012-09-11 | Nec Corporation | Data transfer device and data transfer method |
-
1995
- 1995-03-09 JP JP7049982A patent/JPH08249275A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007293845A (ja) * | 2006-04-26 | 2007-11-08 | Internatl Business Mach Corp <Ibm> | 直列データ源からのデータを並列フォーマットで読取る方法および装置 |
| US8266467B2 (en) | 2007-07-24 | 2012-09-11 | Nec Corporation | Data transfer device and data transfer method |
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