JPH08250732A - デルタ層を有する低オン抵抗のトレンチ型ｍｏｓｆｅｔ及びその製造方法 - Google Patents
デルタ層を有する低オン抵抗のトレンチ型ｍｏｓｆｅｔ及びその製造方法Info
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- JPH08250732A JPH08250732A JP7351967A JP35196795A JPH08250732A JP H08250732 A JPH08250732 A JP H08250732A JP 7351967 A JP7351967 A JP 7351967A JP 35196795 A JP35196795 A JP 35196795A JP H08250732 A JPH08250732 A JP H08250732A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
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-
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- H10D62/151—Source or drain regions of field-effect devices of IGFETs
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- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】
【課題】 深い中央Ｐ＋領域による改善されたブレイ
クダウンに関する特性と、低いオン抵抗とを兼ね備えた
トレンチ型ＭＯＳＦＥＴを提供する。 【解決手段】 バーチカルトレンチ型ＭＯＳＦＥＴに
おいて、ドーパント濃度を高められた層が、ＭＯＳＦＥ
Ｔにおけるボディ領域とドレイン領域とを隔てる軽いド
ープをなされた領域若しくは「ドリフト」領域において
形成される。このドーパント濃度を高められた層はデル
タ層と称し、ＭＯＳＦＥＴのチャネルから発せられた電
流経路を拡げ、ターンオン状態のＭＯＳＦＥＴの抵抗率
を低下させる作用をなす。
クダウンに関する特性と、低いオン抵抗とを兼ね備えた
トレンチ型ＭＯＳＦＥＴを提供する。 【解決手段】 バーチカルトレンチ型ＭＯＳＦＥＴに
おいて、ドーパント濃度を高められた層が、ＭＯＳＦＥ
Ｔにおけるボディ領域とドレイン領域とを隔てる軽いド
ープをなされた領域若しくは「ドリフト」領域において
形成される。このドーパント濃度を高められた層はデル
タ層と称し、ＭＯＳＦＥＴのチャネルから発せられた電
流経路を拡げ、ターンオン状態のＭＯＳＦＥＴの抵抗率
を低下させる作用をなす。
Description
【０００１】
【発明の属する技術分野】本発明は、トレンチの中に形
成されたゲートを有する電流スイッチングＭＯＳＦＥＴ
に関し、特に、ターンオン時の抵抗率が低いトレンチ型
ＭＯＳＦＥＴに関する。さらに、１９９４年１２月３０
日出願の米国特許出願第０８／３６７，１２７号にも本
発明に関連する技術が開示されており、同出願の明細書
を参照されたい。
成されたゲートを有する電流スイッチングＭＯＳＦＥＴ
に関し、特に、ターンオン時の抵抗率が低いトレンチ型
ＭＯＳＦＥＴに関する。さらに、１９９４年１２月３０
日出願の米国特許出願第０８／３６７，１２７号にも本
発明に関連する技術が開示されており、同出願の明細書
を参照されたい。
【０００２】
【従来の技術】パワーＭＯＳＦＥＴは自動車の電子技
術、ディスクドライブ、及びパワーサプライ等の様々な
応用分野において広く使用されている。一般に、これら
のデバイスはスイッチとして機能し、電源を負荷に接続
するために用いられる。スイッチがオン状態にあるとき
には、デバイスの抵抗はできる限り低く抑えることが重
要である。抵抗が高いと、電力が無駄に消費され、かつ
過剰な熱が生成されることになる。
術、ディスクドライブ、及びパワーサプライ等の様々な
応用分野において広く使用されている。一般に、これら
のデバイスはスイッチとして機能し、電源を負荷に接続
するために用いられる。スイッチがオン状態にあるとき
には、デバイスの抵抗はできる限り低く抑えることが重
要である。抵抗が高いと、電力が無駄に消費され、かつ
過剰な熱が生成されることになる。
【０００３】現在使用されているパワーＭＯＳＦＥＴの
普通のタイプのものは図１に断面が示されているよう
な、プレナー型のＤＭＯＳデバイスである。電流はＮ＋
ソース領域１２からＰ−ボディ領域１４の内部に形成さ
れたチャネル領域を通ってＮ−エピタキシャル層１６に
流れる。チャネル領域における電流はゲート１８によっ
て制御される。電流はチャネル領域を流れた後、Ｎ−エ
ピタキシャル層１６を通してＮ＋基板２０に流れるが、
このＮ＋基板２０はデバイスのドレインを形成する。寄
生の接合型電界効果トランジスタ（ＪＦＥＴ）は、Ｎ−
エピタキシャル層１６の介入領域の一方の側にＰ−ボデ
ィ領域１４が存在することによって形成される。Ｐ−ボ
ディ領域１４とＮ−エピタキシャル層１６との接合部近
傍の空乏層２２は電流経路を押しつぶして電流を妨げ、
これによってこの領域おける抵抗値を上昇させる。電流
がＮ−エピタキシャル層１６を通して下方向に進行する
につれ、電流経路は横に拡がって抵抗は低減する。
普通のタイプのものは図１に断面が示されているよう
な、プレナー型のＤＭＯＳデバイスである。電流はＮ＋
ソース領域１２からＰ−ボディ領域１４の内部に形成さ
れたチャネル領域を通ってＮ−エピタキシャル層１６に
流れる。チャネル領域における電流はゲート１８によっ
て制御される。電流はチャネル領域を流れた後、Ｎ−エ
ピタキシャル層１６を通してＮ＋基板２０に流れるが、
このＮ＋基板２０はデバイスのドレインを形成する。寄
生の接合型電界効果トランジスタ（ＪＦＥＴ）は、Ｎ−
エピタキシャル層１６の介入領域の一方の側にＰ−ボデ
ィ領域１４が存在することによって形成される。Ｐ−ボ
ディ領域１４とＮ−エピタキシャル層１６との接合部近
傍の空乏層２２は電流経路を押しつぶして電流を妨げ、
これによってこの領域おける抵抗値を上昇させる。電流
がＮ−エピタキシャル層１６を通して下方向に進行する
につれ、電流経路は横に拡がって抵抗は低減する。
【０００４】バーチカル電流デバイスの別の形態におい
ては、ゲートは「トレンチ」の中に形成される。このよ
うなデバイスはＭＯＳＦＥＴの１つのセル１００の断面
図である図２、及びそのセルの底面図である図３におい
て示されている。ゲート１０２及び１０４はトレンチの
中に形成され、ゲート酸化層１０６及び１０８によって
それぞれ外囲されている。トレンチゲートは（図３にそ
の一部が示されているように）、格子パターンの中に形
成されていることが多く、この各格子は１つの相互接続
ゲートとなる。トレンチゲートは、一連の平行なストラ
イプ形状として形成されることもある。
ては、ゲートは「トレンチ」の中に形成される。このよ
うなデバイスはＭＯＳＦＥＴの１つのセル１００の断面
図である図２、及びそのセルの底面図である図３におい
て示されている。ゲート１０２及び１０４はトレンチの
中に形成され、ゲート酸化層１０６及び１０８によって
それぞれ外囲されている。トレンチゲートは（図３にそ
の一部が示されているように）、格子パターンの中に形
成されていることが多く、この各格子は１つの相互接続
ゲートとなる。トレンチゲートは、一連の平行なストラ
イプ形状として形成されることもある。
【０００５】ＭＯＳＦＥＴ１００は、Ｎ−エピタキシャ
ル層１１０に形成された二重拡散デバイスである。Ｎ＋
ソース領域にはエピタキシャル層１１０の表面に形成さ
れ、これはＰ＋コンタクト領域１１４も同様である。Ｐ
−ボディ１１６はＮ＋ソース領域１１２及びＰ＋コンタ
クト領域１１４の下に配置される。金属ソースコンタク
ト１１８はＮ＋ソース領域１１２と接触し、かつＮ＋ソ
ース領域１１２をＰ＋コンタクト領域１１４及びＰ−ボ
ディ１１６にショートする。
ル層１１０に形成された二重拡散デバイスである。Ｎ＋
ソース領域にはエピタキシャル層１１０の表面に形成さ
れ、これはＰ＋コンタクト領域１１４も同様である。Ｐ
−ボディ１１６はＮ＋ソース領域１１２及びＰ＋コンタ
クト領域１１４の下に配置される。金属ソースコンタク
ト１１８はＮ＋ソース領域１１２と接触し、かつＮ＋ソ
ース領域１１２をＰ＋コンタクト領域１１４及びＰ−ボ
ディ１１６にショートする。
【０００６】Ｎ−エピタキシャル層１１０はＮ＋基板１
２０上に形成され、ドレインコンタクト（図示せず）は
Ｎ＋基板１２０の底部に配置される。ゲート１０２及び
１０４に対するコンタクト部分も同様に図示されていな
いが、これは一般的にはトレンチの外部の導電性ゲート
材料を延ばし、各セルから離れた位置に金属のコンタク
ト部分を形成することによって形成される。ゲートは燐
若しくはホウ素でドープされたポリシリコン製であるの
が一般的である。
２０上に形成され、ドレインコンタクト（図示せず）は
Ｎ＋基板１２０の底部に配置される。ゲート１０２及び
１０４に対するコンタクト部分も同様に図示されていな
いが、これは一般的にはトレンチの外部の導電性ゲート
材料を延ばし、各セルから離れた位置に金属のコンタク
ト部分を形成することによって形成される。ゲートは燐
若しくはホウ素でドープされたポリシリコン製であるの
が一般的である。
【０００７】Ｎ−エピタキシャル層１１０のＮ＋基板１
２０とＰ−ボディ１１６との間の領域１１１は、一般に
Ｎ＋基板１２０よりも薄くＮ型不純物のドープを成され
る。これによってＭＯＳＦＥＴ１００の高電圧に対する
耐性が増加する。領域１１１は「薄いドープをなされた
領域」若しくは「ドリフト領域」とよばれることもあ
る。（ドリフトとは電界におけるキャリアの移動を指
す。）ドリフト領域１１１及びＮ＋基板１２０はＭＯＳ
ＦＥＴ１００のドレインを構成する。
２０とＰ−ボディ１１６との間の領域１１１は、一般に
Ｎ＋基板１２０よりも薄くＮ型不純物のドープを成され
る。これによってＭＯＳＦＥＴ１００の高電圧に対する
耐性が増加する。領域１１１は「薄いドープをなされた
領域」若しくは「ドリフト領域」とよばれることもあ
る。（ドリフトとは電界におけるキャリアの移動を指
す。）ドリフト領域１１１及びＮ＋基板１２０はＭＯＳ
ＦＥＴ１００のドレインを構成する。
【０００８】ＭＯＳＦＥＴはＮ−チャネルＭＯＳＦＥＴ
である。正の電圧がゲート１０２に印加されると、ゲー
ト酸化層１０６に隣接するＰ−ボディ１１６の内部のチ
ャネル領域が反転し、ソース領域１１２とＮ＋基板１２
０との間に電位差がある場合には、電子がソース領域が
チャネル領域を通ってドリフト領域１１１に流れる。ド
リフト領域１１１においては、一定の角度で対角方向に
広がって流れる電子があり、この電子はＮ＋基板１２０
に衝当した後、更に垂直方向にドレインに向かって流れ
る。他の電流はドリフト領域１１１を通してまっすぐに
流れ、電流の一部はゲート１０２の下側を流れて、ドリ
フト領域１１１を通して下向きに流れる。
である。正の電圧がゲート１０２に印加されると、ゲー
ト酸化層１０６に隣接するＰ−ボディ１１６の内部のチ
ャネル領域が反転し、ソース領域１１２とＮ＋基板１２
０との間に電位差がある場合には、電子がソース領域が
チャネル領域を通ってドリフト領域１１１に流れる。ド
リフト領域１１１においては、一定の角度で対角方向に
広がって流れる電子があり、この電子はＮ＋基板１２０
に衝当した後、更に垂直方向にドレインに向かって流れ
る。他の電流はドリフト領域１１１を通してまっすぐに
流れ、電流の一部はゲート１０２の下側を流れて、ドリ
フト領域１１１を通して下向きに流れる。
【０００９】ゲート１０２は導電性材料でドープされ
る。ＭＯＳＦＥＴ１００はＮ−チャネルＭＯＳＦＥＴな
ので、ゲート１０２には燐でドープされたポリシリコン
が用いられ得る。ゲート１０２は、ゲート酸化層１０６
によってＭＯＳＦＥＴ１００の他の部分から絶縁され
る。ゲート酸化層１０６の厚みはＭＯＳＦＥＴ１００の
閾値電圧を設定するべく選択され、また、これはＭＯＳ
ＦＥＴ１００のブレイクダウン電圧にも影響を与える。
ＭＯＳＦＥＴ１００のようなパワーＭＯＳＦＥＴのブレ
イクダウン電圧は２００Ｖよりも低く、６０Ｖ前後であ
ることが一般的である。
る。ＭＯＳＦＥＴ１００はＮ−チャネルＭＯＳＦＥＴな
ので、ゲート１０２には燐でドープされたポリシリコン
が用いられ得る。ゲート１０２は、ゲート酸化層１０６
によってＭＯＳＦＥＴ１００の他の部分から絶縁され
る。ゲート酸化層１０６の厚みはＭＯＳＦＥＴ１００の
閾値電圧を設定するべく選択され、また、これはＭＯＳ
ＦＥＴ１００のブレイクダウン電圧にも影響を与える。
ＭＯＳＦＥＴ１００のようなパワーＭＯＳＦＥＴのブレ
イクダウン電圧は２００Ｖよりも低く、６０Ｖ前後であ
ることが一般的である。
【００１０】トレンチ形状のＭＯＳＦＥＴを魅力的なも
のにしている特徴のひとつは、上記のように電流がＭＯ
ＳＦＥＴのチャネルを通して垂直に流れる点である。こ
れによって、電流がチャネルを水平に流れるＭＯＳＦＥ
Ｔよりも、高いパッキング密度が得られる。セル密度が
より高いものになることは、基板の単位面積当たりのデ
バイス数が増えることを一般には意味し、またＭＯＳＦ
ＥＴは平行に接続されるので、デバイスのオン抵抗が低
下することにもなる。
のにしている特徴のひとつは、上記のように電流がＭＯ
ＳＦＥＴのチャネルを通して垂直に流れる点である。こ
れによって、電流がチャネルを水平に流れるＭＯＳＦＥ
Ｔよりも、高いパッキング密度が得られる。セル密度が
より高いものになることは、基板の単位面積当たりのデ
バイス数が増えることを一般には意味し、またＭＯＳＦ
ＥＴは平行に接続されるので、デバイスのオン抵抗が低
下することにもなる。
【００１１】図２に示すＭＯＳＦＥＴ１００において
は、Ｐ＋コンタクト領域１１４が非常に浅い形状となっ
ており、Ｐ−ボディ１１６の下側接合部まで延びていな
い。これによって、Ｐ−型ドーパントがチャネル領域ま
で届かないようになり、デバイスの閾値電圧を高め、デ
バイスのターンオン特性を、動作毎にＰ＋コンタクト領
域１１４のアライメントに応じて変化させることができ
ることになる。しかし、Ｐ＋領域１１４を浅くすると、
デバイスはターンオフ時に比較的に低い電圧（例えば１
０Ｖ）にしか耐えられなくなる。これは、Ｐ−ボディ１
１６とドリフト領域１１１の接合部の周りに広がる空乏
層がトレンチのコーナー部分を（例えば図２に示すコー
ナー１２２）十分にプロテクトしないからである。この
結果、トレンチの近傍においてなだれ降服が発生しゲー
ト酸化層１０６を損ない得るキャリアの発生率が高くな
り、最悪の場合には、ゲート酸化層１０６が破壊される
ことにもなる。従って、図３に示すＭＯＳＦＥＴが低電
圧デバイスとしては最良のものであるといえる。
は、Ｐ＋コンタクト領域１１４が非常に浅い形状となっ
ており、Ｐ−ボディ１１６の下側接合部まで延びていな
い。これによって、Ｐ−型ドーパントがチャネル領域ま
で届かないようになり、デバイスの閾値電圧を高め、デ
バイスのターンオン特性を、動作毎にＰ＋コンタクト領
域１１４のアライメントに応じて変化させることができ
ることになる。しかし、Ｐ＋領域１１４を浅くすると、
デバイスはターンオフ時に比較的に低い電圧（例えば１
０Ｖ）にしか耐えられなくなる。これは、Ｐ−ボディ１
１６とドリフト領域１１１の接合部の周りに広がる空乏
層がトレンチのコーナー部分を（例えば図２に示すコー
ナー１２２）十分にプロテクトしないからである。この
結果、トレンチの近傍においてなだれ降服が発生しゲー
ト酸化層１０６を損ない得るキャリアの発生率が高くな
り、最悪の場合には、ゲート酸化層１０６が破壊される
ことにもなる。従って、図３に示すＭＯＳＦＥＴが低電
圧デバイスとしては最良のものであるといえる。
【００１２】図４に示すのは、更に変形を加えたＭＯＳ
ＦＥＴ１００であり、ここではＰ＋ボディコンタクト領
域１１４がＰ−ボディ１１６の下側接合部のすぐ上まで
延びている。この領域におけるＰイオン濃度を高めるこ
とによって、空乏領域の大きさが増加し、これによっ
て、トレンチのコーナー部分１２２の回りに追加的なシ
ールドが与えられることになる。しかし、デバイスがブ
レイクダウン状態にされる場合においては、ゲート酸化
層１０６の近傍においてキャリアが発生し易くなり、ゲ
ート酸化層が損なわれることになりうる。
ＦＥＴ１００であり、ここではＰ＋ボディコンタクト領
域１１４がＰ−ボディ１１６の下側接合部のすぐ上まで
延びている。この領域におけるＰイオン濃度を高めるこ
とによって、空乏領域の大きさが増加し、これによっ
て、トレンチのコーナー部分１２２の回りに追加的なシ
ールドが与えられることになる。しかし、デバイスがブ
レイクダウン状態にされる場合においては、ゲート酸化
層１０６の近傍においてキャリアが発生し易くなり、ゲ
ート酸化層が損なわれることになりうる。
【００１３】図５〜図７に示すような構成においては、
ブレイクダウンに関する特性が著しく改善される。この
ような構成は、Ｂｕｌｕｃｅａ等に付与された米国特許
第５，０７２，２６６号明細書に記載されている。ＭＯ
ＳＦＥＴ３００においては、Ｐ＋領域１１４がトレンチ
の底部より更に低いところまで伸び、セルの中央部に深
く、濃いドープをなされたＰ領域を形成する。これによ
ってコーナー部分１２２において追加的なシールドがな
される一方、キャリアの発生は、Ｐ＋領域１１４の下側
端部３０２に比較的集中するようになるという利点が生
ずる。これは、端部３０２の下側で電界が強められ、こ
れによってゲート酸化層１０６に隣接した場所でなく、
前記の場所若しくは接合部の湾曲に沿った部分において
キャリアが発生するためである。ゲート酸化１０６に掛
かる負担が低減し、高電圧下で使用した場合のＭＯＳＦ
ＥＴ３００の信頼性が改善される。これは、たとえデバ
イスの接合部における実際のブレイクダウン電圧が低減
してしまう場合であってもいえることである。
ブレイクダウンに関する特性が著しく改善される。この
ような構成は、Ｂｕｌｕｃｅａ等に付与された米国特許
第５，０７２，２６６号明細書に記載されている。ＭＯ
ＳＦＥＴ３００においては、Ｐ＋領域１１４がトレンチ
の底部より更に低いところまで伸び、セルの中央部に深
く、濃いドープをなされたＰ領域を形成する。これによ
ってコーナー部分１２２において追加的なシールドがな
される一方、キャリアの発生は、Ｐ＋領域１１４の下側
端部３０２に比較的集中するようになるという利点が生
ずる。これは、端部３０２の下側で電界が強められ、こ
れによってゲート酸化層１０６に隣接した場所でなく、
前記の場所若しくは接合部の湾曲に沿った部分において
キャリアが発生するためである。ゲート酸化１０６に掛
かる負担が低減し、高電圧下で使用した場合のＭＯＳＦ
ＥＴ３００の信頼性が改善される。これは、たとえデバ
イスの接合部における実際のブレイクダウン電圧が低減
してしまう場合であってもいえることである。
【００１４】図６に示すのは、図５に示すセルの左半分
の断面図であって、隣接するセルの一部も示されてい
る。図７に示すのは同等のＰ−チャネルデバイスであ
る。図６は、ゲート１０２と１０４との接続をなすため
にゲート金属領域１２１がどのように用いられているか
を示したものである。
の断面図であって、隣接するセルの一部も示されてい
る。図７に示すのは同等のＰ−チャネルデバイスであ
る。図６は、ゲート１０２と１０４との接続をなすため
にゲート金属領域１２１がどのように用いられているか
を示したものである。
【００１５】ＭＯＳＦＥＴ３００における深い中央Ｐ＋
領域１１４は、有害な影響を著しく低減させる一方で、
好ましくない影響も与える。第１に、セル密度を上げる
とＰイオンがチャネル領域に導入されてしまうため、セ
ル密度の上昇に制限がある点である。上記のように、こ
れによってＭＯＳＦＥＴの閾値電圧が高くなる傾向があ
る。第２に、Ｐ＋領域１１４が存在することによって、
電子の流れがチャネルから流れてドリフト領域１１１に
はいるときに電子の流れに対するピンチ抵抗が生じる傾
向がある点である。（例えば図２に示すような）深いＰ
＋中央領域を含まない実施例においては、電流経路はド
リフト領域１１１に達したとき拡がる。このように電流
が広がって流れることによって、ドリフト領域１１１に
おける単位面積当たりの平均電流が低下し、ＭＯＳＦＥ
Ｔのオン抵抗も減ることになる。従って、深い中央Ｐ＋
領域が存在すると電流経路の拡がりが制限され、セル密
度が高くなると共にオン抵抗が高くなる。
領域１１４は、有害な影響を著しく低減させる一方で、
好ましくない影響も与える。第１に、セル密度を上げる
とＰイオンがチャネル領域に導入されてしまうため、セ
ル密度の上昇に制限がある点である。上記のように、こ
れによってＭＯＳＦＥＴの閾値電圧が高くなる傾向があ
る。第２に、Ｐ＋領域１１４が存在することによって、
電子の流れがチャネルから流れてドリフト領域１１１に
はいるときに電子の流れに対するピンチ抵抗が生じる傾
向がある点である。（例えば図２に示すような）深いＰ
＋中央領域を含まない実施例においては、電流経路はド
リフト領域１１１に達したとき拡がる。このように電流
が広がって流れることによって、ドリフト領域１１１に
おける単位面積当たりの平均電流が低下し、ＭＯＳＦＥ
Ｔのオン抵抗も減ることになる。従って、深い中央Ｐ＋
領域が存在すると電流経路の拡がりが制限され、セル密
度が高くなると共にオン抵抗が高くなる。
【００１６】
【発明が解決しようとする課題】従って、本発明の目的
は、深い中央Ｐ＋領域による改善されたブレイクダウン
に関する特性と、低いオン抵抗とを兼ね備えたトレンチ
型ＭＯＳＦＥＴを提供することである。
は、深い中央Ｐ＋領域による改善されたブレイクダウン
に関する特性と、低いオン抵抗とを兼ね備えたトレンチ
型ＭＯＳＦＥＴを提供することである。
【００１７】
【課題を解決するための手段】本発明のトレンチ型ＭＯ
ＳＦＥＴは、トレンチの中に形成されたゲートと、第１
導電型のソース領域と、前記ソース領域の下に配置され
た第２導電型のボディ領域と、前記ボディ領域の下に配
置された導電型のドレイン領域と、前記ドレイン領域の
外部の「薄いドープをなされた」領域若しくは「ドリフ
ト」領域とを有し、前記ドリフト領域のドーパント濃度
は前記ドレイン領域のドーパント濃度より一般的に低
い。ドレイン領域は基板を有し、または「準バーチカル
型」の実施例においては、ドレイン領域は、例えば「シ
ンカー」領域を介して半導体材料の上側表面と接続され
る第１導電型の埋込層を有する。ドレイン領域はエピタ
キシャル層若しくは基板の中に形成される。
ＳＦＥＴは、トレンチの中に形成されたゲートと、第１
導電型のソース領域と、前記ソース領域の下に配置され
た第２導電型のボディ領域と、前記ボディ領域の下に配
置された導電型のドレイン領域と、前記ドレイン領域の
外部の「薄いドープをなされた」領域若しくは「ドリフ
ト」領域とを有し、前記ドリフト領域のドーパント濃度
は前記ドレイン領域のドーパント濃度より一般的に低
い。ドレイン領域は基板を有し、または「準バーチカル
型」の実施例においては、ドレイン領域は、例えば「シ
ンカー」領域を介して半導体材料の上側表面と接続され
る第１導電型の埋込層を有する。ドレイン領域はエピタ
キシャル層若しくは基板の中に形成される。
【００１８】ＭＯＳＦＥＴがターンオン状態の時、電流
はトレンチに隣接するボディ領域内部のチャネルを通し
て垂直方向に流れる。ＭＯＳＦＥＴがターンオン状態の
場合チャネル領域の下側（ドレイン側）端部における導
電経路の拡がりを促進するべく、「デルタ層」がドリフ
ト領域の内部に設けられる。デルタ層はその第１導電型
のドーパント濃度が、ドリフト領域の第１導電型のドー
パント濃度よりも一般に大きい層である。多くの実施例
においては、デルタ層はボディ領域と接触するように設
けられるが、実施例の中にはデルタ層とボディ領域が間
隔をおいて設けられているものもある。
はトレンチに隣接するボディ領域内部のチャネルを通し
て垂直方向に流れる。ＭＯＳＦＥＴがターンオン状態の
場合チャネル領域の下側（ドレイン側）端部における導
電経路の拡がりを促進するべく、「デルタ層」がドリフ
ト領域の内部に設けられる。デルタ層はその第１導電型
のドーパント濃度が、ドリフト領域の第１導電型のドー
パント濃度よりも一般に大きい層である。多くの実施例
においては、デルタ層はボディ領域と接触するように設
けられるが、実施例の中にはデルタ層とボディ領域が間
隔をおいて設けられているものもある。
【００１９】デルタ層の上側の境界部分は、中にゲート
が設けられるトレンチの底部よりも上の位置にある。実
施例によっては、デルタ層の上側境界部分が、ボディ領
域の下側接合部の位置と一致しているものもある。デル
タ層の下側境界部分はトレンチの底部よりも上の位置も
しくは下の位置にある。
が設けられるトレンチの底部よりも上の位置にある。実
施例によっては、デルタ層の上側境界部分が、ボディ領
域の下側接合部の位置と一致しているものもある。デル
タ層の下側境界部分はトレンチの底部よりも上の位置も
しくは下の位置にある。
【００２０】ＭＯＳＦＥＴはトレンチとトレンチの間に
挟まれたセルにおいて形成され、従って左右対称の構造
を有するのが一般的である。実施例によっては、デルタ
層末端部とトレンチとのが接触していない形のものもあ
る。また実施例によっては、第２導電型の領域がデルタ
層の中央の穴部分を通して下側に延在しているものもあ
る。デルタ層はＭＯＳＦＥＴにおいて第２導電型の深い
中央領域と共に形成されるか、もしくは第２導電型の深
い中央領域なしに形成される。
挟まれたセルにおいて形成され、従って左右対称の構造
を有するのが一般的である。実施例によっては、デルタ
層末端部とトレンチとのが接触していない形のものもあ
る。また実施例によっては、第２導電型の領域がデルタ
層の中央の穴部分を通して下側に延在しているものもあ
る。デルタ層はＭＯＳＦＥＴにおいて第２導電型の深い
中央領域と共に形成されるか、もしくは第２導電型の深
い中央領域なしに形成される。
【００２１】デルタ層は、ドリフト領域と比較して一般
に比較的抵抗率が低い領域を構成し、従ってチャネルの
下側（ドレイン側）末端部から発せられた電流の経路が
外側に拡がるように作用する。これによってＭＯＳＦＥ
Ｔのブレイクダウン特性に著しい悪影響を与えることは
ない。
に比較的抵抗率が低い領域を構成し、従ってチャネルの
下側（ドレイン側）末端部から発せられた電流の経路が
外側に拡がるように作用する。これによってＭＯＳＦＥ
Ｔのブレイクダウン特性に著しい悪影響を与えることは
ない。
【００２２】ここで用いられた、「下側」、「上側」、
若しくは「底部」等の物理的な方向若しくは関係を特定
する言葉は、トレンチがデバイスの上側表面に設けられ
た形となる図５〜図７、及び図９のように示されたＭＯ
ＳＦＥＴを説明するために用いられている。これらの表
現は、図面上での表示に関するものであって、実際のＭ
ＯＳＦＥＴの方向には関係がないということを理解され
たい。
若しくは「底部」等の物理的な方向若しくは関係を特定
する言葉は、トレンチがデバイスの上側表面に設けられ
た形となる図５〜図７、及び図９のように示されたＭＯ
ＳＦＥＴを説明するために用いられている。これらの表
現は、図面上での表示に関するものであって、実際のＭ
ＯＳＦＥＴの方向には関係がないということを理解され
たい。
【００２３】
【発明の実施の形態】本発明に基づくＭＯＳＦＥＴ４０
０が図９に示されている。ＭＯＳＦＥＴ４００は、一般
に図５に示すＭＯＳＦＥＴ３００に相当するものである
が、これに加えてデルタ層４０２がＮ−エピタキシャル
層１１０に設けられている。Ｎ＋ソース領域１１２は一
般に１×１０14〜７×１０15ｃｍ-2の濃いドープをなさ
れる。Ｐ＋コンタクト領域１１４は１×１０14〜５×１
０15ｃｍ-2のドープをなされる。ゲート酸化層の厚み
と、Ｐボディ１１６のドーピングとによって閾値電圧が
決まる。Ｐボディ１１６は、一般に５×１０12〜５×１
０14ｃｍ-2のドープをなされる。ゲート１０２及びゲー
ト酸化層１０６が形成されるトレンチは、図示したよう
に矩形の断面を有するが、必ずしも矩形である必要はな
い。ゲート酸化層１０６の厚みは、８０Å〜１２００Å
の範囲にあるのが一般的である。Ｎデルタ層４０２は、
ドリフト領域１１１のそれに隣接する部分のＮ型ドーパ
ント濃度よりも、高い濃度のＮ型ドーパントでドープさ
れる。ドリフト領域１１１のドーパント濃度は５×１０
14〜１×１０17ｃｍ-3の範囲にあるのが一般的であり、
Ｎ＋基板１２０のドーパント濃度は５×１０17〜１×１
０12ｃｍ-3であるのが一般的である。
０が図９に示されている。ＭＯＳＦＥＴ４００は、一般
に図５に示すＭＯＳＦＥＴ３００に相当するものである
が、これに加えてデルタ層４０２がＮ−エピタキシャル
層１１０に設けられている。Ｎ＋ソース領域１１２は一
般に１×１０14〜７×１０15ｃｍ-2の濃いドープをなさ
れる。Ｐ＋コンタクト領域１１４は１×１０14〜５×１
０15ｃｍ-2のドープをなされる。ゲート酸化層の厚み
と、Ｐボディ１１６のドーピングとによって閾値電圧が
決まる。Ｐボディ１１６は、一般に５×１０12〜５×１
０14ｃｍ-2のドープをなされる。ゲート１０２及びゲー
ト酸化層１０６が形成されるトレンチは、図示したよう
に矩形の断面を有するが、必ずしも矩形である必要はな
い。ゲート酸化層１０６の厚みは、８０Å〜１２００Å
の範囲にあるのが一般的である。Ｎデルタ層４０２は、
ドリフト領域１１１のそれに隣接する部分のＮ型ドーパ
ント濃度よりも、高い濃度のＮ型ドーパントでドープさ
れる。ドリフト領域１１１のドーパント濃度は５×１０
14〜１×１０17ｃｍ-3の範囲にあるのが一般的であり、
Ｎ＋基板１２０のドーパント濃度は５×１０17〜１×１
０12ｃｍ-3であるのが一般的である。
【００２４】図１０に示すのは、ＭＯＳＦＥＴ４００の
ドーパント濃度の分布を示したグラフである。グラフの
横軸はＭＯＳＦＥＴの表面から下方向の距離をμｍ単位
で表し、グラフの横軸はイオン数／ｃｍ3単位のドーパ
ント濃度を表している。図に示すように、Ｎデルタ層４
０２におけるドーパント濃度は最大約４×１０16ｃｍ-3
に達しており、ドリフト領域１１１の隣接する部分のＮ
型ドーパント濃度（この例では約４×１０15ｃｍ-3で一
定である）よりも一般に高い数値となっている。
ドーパント濃度の分布を示したグラフである。グラフの
横軸はＭＯＳＦＥＴの表面から下方向の距離をμｍ単位
で表し、グラフの横軸はイオン数／ｃｍ3単位のドーパ
ント濃度を表している。図に示すように、Ｎデルタ層４
０２におけるドーパント濃度は最大約４×１０16ｃｍ-3
に達しており、ドリフト領域１１１の隣接する部分のＮ
型ドーパント濃度（この例では約４×１０15ｃｍ-3で一
定である）よりも一般に高い数値となっている。
【００２５】Ｎデルタ層４０２はドリフト領域１１１よ
りも一般に低い抵抗率を有し、電流分布を、ＭＯＳＦＥ
Ｔのチャネル領域の下側（ドレイン）末端部から離れる
につれて効果的に拡げている。この効果は図１１及び図
１２から明らかであるが、これらの図は、２次元デバイ
スシミュレータＭｅｄｉｃｉ（登録商標）を用いたコン
ピュータシミュレーションの結果を示したものである。
どちらのシミュレーションも、ＭＯＳＦＥＴは７μｍの
セル幅と約１．５μｍの深さのトレンチを有するデバイ
スに対するものである。図１１に示すデバイスは、図３
のＭＯＳＦＥＴ３００と同じ形状のものであり、図１２
に示すデバイスは、図９のＭＯＳＦＥＴ４００と同じ形
状のものであって、後者はデルタ層を有している。
りも一般に低い抵抗率を有し、電流分布を、ＭＯＳＦＥ
Ｔのチャネル領域の下側（ドレイン）末端部から離れる
につれて効果的に拡げている。この効果は図１１及び図
１２から明らかであるが、これらの図は、２次元デバイ
スシミュレータＭｅｄｉｃｉ（登録商標）を用いたコン
ピュータシミュレーションの結果を示したものである。
どちらのシミュレーションも、ＭＯＳＦＥＴは７μｍの
セル幅と約１．５μｍの深さのトレンチを有するデバイ
スに対するものである。図１１に示すデバイスは、図３
のＭＯＳＦＥＴ３００と同じ形状のものであり、図１２
に示すデバイスは、図９のＭＯＳＦＥＴ４００と同じ形
状のものであって、後者はデルタ層を有している。
【００２６】図１１及び図１２に示す線のパターンは、
電流の分布を表しており、各線の間に全ドレイン電流の
５％が分布していることを表している。ＭＯＳＦＥＴ４
００における電流分布は、チャネルのドレイン末端から
発した後、ＭＯＳＦＥＴ３００における電流分布と較べ
て非常に大きく扇形に拡がっていることは、図１２から
明らかである。例えば、トレンチの右側エッジに沿って
見てみると、ＭＯＳＦＥＴ４００においてはトレンチの
右側に電流の約３８％が流れる一方、ＭＯＳＦＥＴ３０
０においては電流の約２３％がトレンチの右側に流れて
いることが明らかである。このことは、図９に示すＭＯ
ＳＦＥＴ４００のオン抵抗が実質的に改善されているこ
とを示している。ＭＯＳＦＥＴ４００のオン抵抗は、Ｍ
ＯＳＦＥＴ３００のオン抵抗よりも概ね２５％低い。
電流の分布を表しており、各線の間に全ドレイン電流の
５％が分布していることを表している。ＭＯＳＦＥＴ４
００における電流分布は、チャネルのドレイン末端から
発した後、ＭＯＳＦＥＴ３００における電流分布と較べ
て非常に大きく扇形に拡がっていることは、図１２から
明らかである。例えば、トレンチの右側エッジに沿って
見てみると、ＭＯＳＦＥＴ４００においてはトレンチの
右側に電流の約３８％が流れる一方、ＭＯＳＦＥＴ３０
０においては電流の約２３％がトレンチの右側に流れて
いることが明らかである。このことは、図９に示すＭＯ
ＳＦＥＴ４００のオン抵抗が実質的に改善されているこ
とを示している。ＭＯＳＦＥＴ４００のオン抵抗は、Ｍ
ＯＳＦＥＴ３００のオン抵抗よりも概ね２５％低い。
【００２７】図１３及び図１４に示すのは、ＭＯＳＦＥ
Ｔ４００に対する等ポテンシャル線及び電界分布のシミ
ュレーション結果である。図１５に示すのは、同じデバ
イスについてのイオン化率を示したものである。図１３
〜図１５のそれぞれにおいては、ドレイン−ソース電圧
ＶDSは６０Ｖである。図１４においては、Ａ及びＢで示
される点における電界はそれぞれ２６．７Ｖ／μｍ、３
５．３Ｖ／μｍである。図１５には、Ｐ＋領域１１４と
ドリフト領域１１０との接合部におけるイオン化率の積
分値が０．８４であることが示されている。これは、ゲ
ート酸化の近傍で生じるイオンがほとんど無いことと、
デバイスの特性であるブレインダウン電圧がデルタ層の
存在によって著しい影響を受けることはないということ
を示している。
Ｔ４００に対する等ポテンシャル線及び電界分布のシミ
ュレーション結果である。図１５に示すのは、同じデバ
イスについてのイオン化率を示したものである。図１３
〜図１５のそれぞれにおいては、ドレイン−ソース電圧
ＶDSは６０Ｖである。図１４においては、Ａ及びＢで示
される点における電界はそれぞれ２６．７Ｖ／μｍ、３
５．３Ｖ／μｍである。図１５には、Ｐ＋領域１１４と
ドリフト領域１１０との接合部におけるイオン化率の積
分値が０．８４であることが示されている。これは、ゲ
ート酸化の近傍で生じるイオンがほとんど無いことと、
デバイスの特性であるブレインダウン電圧がデルタ層の
存在によって著しい影響を受けることはないということ
を示している。
【００２８】別の実施例のＭＯＳＦＥＴでは、トレンチ
とデルタ層とが間隔をおいて設けられる。このような形
状のＭＯＳＦＥＴ８００が図１６において示されてい
る。このＭＯＳＦＥＴ８００においては、Ｎデルタ層８
０２が、内部にゲート１０２及び１０４を形成されたト
レンチから間隔をおいて設けられている。ＭＯＳＦＥＴ
８００のようなＭＯＳＦＥＴの動作のシミュレーション
が、Ｎデルタ層の末端部とトレンチとの間隔が２μｍと
して行われた。図１７、図１８、及び図１９に示すの
は、ＶDS＝６０Ｖの場合の、このデバイスの等ポテンシ
ャル線、電界分布、及びイオン化率である。ＭＯＳＦＥ
Ｔがターンオフ状態のとき、トレンチ（図１８において
Ｃで示されている）のコーナー部分における電界は３３
Ｖ／μｍである。従って、Ｎデルタ層とトレンチのエッ
ジとの間に間隔をおくことによってブレークダウン電圧
は上昇するが、デバイスのオン抵抗は改善度は、デルタ
層がトレンチのエッジにまで伸びているデバイスと比較
していくらか小さくなる。それでもやはり、オン抵抗
は、デルタ層を持たない似たようなデバイスと比較して
約１０％小さくなるのである。
とデルタ層とが間隔をおいて設けられる。このような形
状のＭＯＳＦＥＴ８００が図１６において示されてい
る。このＭＯＳＦＥＴ８００においては、Ｎデルタ層８
０２が、内部にゲート１０２及び１０４を形成されたト
レンチから間隔をおいて設けられている。ＭＯＳＦＥＴ
８００のようなＭＯＳＦＥＴの動作のシミュレーション
が、Ｎデルタ層の末端部とトレンチとの間隔が２μｍと
して行われた。図１７、図１８、及び図１９に示すの
は、ＶDS＝６０Ｖの場合の、このデバイスの等ポテンシ
ャル線、電界分布、及びイオン化率である。ＭＯＳＦＥ
Ｔがターンオフ状態のとき、トレンチ（図１８において
Ｃで示されている）のコーナー部分における電界は３３
Ｖ／μｍである。従って、Ｎデルタ層とトレンチのエッ
ジとの間に間隔をおくことによってブレークダウン電圧
は上昇するが、デバイスのオン抵抗は改善度は、デルタ
層がトレンチのエッジにまで伸びているデバイスと比較
していくらか小さくなる。それでもやはり、オン抵抗
は、デルタ層を持たない似たようなデバイスと比較して
約１０％小さくなるのである。
【００２９】更に別の実施例が図２０に示されており、
図２０のＭＯＳＦＥＴ１０００はＮデルタ層１００２を
有する。デルタ層１００２は環状の形状を有し、デルタ
層１００２とＰ＋領域１１４との間に間隔がおかれる。
この構造では図９のＭＯＳＦＥＴ４００と比較してオン
抵抗は高くなるが、デルタ層における総電荷量が小さく
なるので、ブレイクダウン電圧は増加する。
図２０のＭＯＳＦＥＴ１０００はＮデルタ層１００２を
有する。デルタ層１００２は環状の形状を有し、デルタ
層１００２とＰ＋領域１１４との間に間隔がおかれる。
この構造では図９のＭＯＳＦＥＴ４００と比較してオン
抵抗は高くなるが、デルタ層における総電荷量が小さく
なるので、ブレイクダウン電圧は増加する。
【００３０】ここで用いられている「デルタ層」という
言葉は、トレンチ型バーチカルＭＯＳＦＥＴにおけるボ
ディ領域の下層をなす層を意味しており、そのドーパン
ト濃度はデルタ層のすぐ下の領域のドーパント濃度より
も高い。デルタ層の境界部分は、ドーパント濃度の低下
が止まった位置（例えば、ドーパント濃度が一定になる
か若しくは上昇し始める位置）、若しくはデルタ層がボ
ディ領域と接触する位置にある。デルタ層の下側境界面
の位置は、トレンチの底部の上側若しくは下側にあり、
セルの中央部における逆の導電型の領域の底部よりも高
いか若しくは低い高さである。デルタ層の上側境界面
は、ボディ領域の下側接合部と一致するか、若しくはボ
ディ領域の下側接合部よりも下の位置となる。デルタ層
はエピタキシャル層若しくは基板の中に設けられ得る
（例えば、実施例によっては、エピタキシャル層の代わ
りに薄いドープをなされたドリフト領域が基板内に形成
されうる）。
言葉は、トレンチ型バーチカルＭＯＳＦＥＴにおけるボ
ディ領域の下層をなす層を意味しており、そのドーパン
ト濃度はデルタ層のすぐ下の領域のドーパント濃度より
も高い。デルタ層の境界部分は、ドーパント濃度の低下
が止まった位置（例えば、ドーパント濃度が一定になる
か若しくは上昇し始める位置）、若しくはデルタ層がボ
ディ領域と接触する位置にある。デルタ層の下側境界面
の位置は、トレンチの底部の上側若しくは下側にあり、
セルの中央部における逆の導電型の領域の底部よりも高
いか若しくは低い高さである。デルタ層の上側境界面
は、ボディ領域の下側接合部と一致するか、若しくはボ
ディ領域の下側接合部よりも下の位置となる。デルタ層
はエピタキシャル層若しくは基板の中に設けられ得る
（例えば、実施例によっては、エピタキシャル層の代わ
りに薄いドープをなされたドリフト領域が基板内に形成
されうる）。
【００３１】更に、デルタ層は多くの他のバーチカルト
レンチ型ＭＯＳＦＥＴと同様にＭＯＳＦＥＴ１００及び
２００（図２及び図３に示されたもの）にも設けられ得
る。トレンチは断面が矩形である必要はなく、Ｕ型若し
くはＶ型、または他の形状の（例えば丸い角を持つ矩形
の形状）のものでもよい。本発明の原理はＮ−チャネル
デバイスとして例示されているが、同等のＰデルタ層を
Ｐ−チャネルデバイスにおいて用いることができる。
レンチ型ＭＯＳＦＥＴと同様にＭＯＳＦＥＴ１００及び
２００（図２及び図３に示されたもの）にも設けられ得
る。トレンチは断面が矩形である必要はなく、Ｕ型若し
くはＶ型、または他の形状の（例えば丸い角を持つ矩形
の形状）のものでもよい。本発明の原理はＮ−チャネル
デバイスとして例示されているが、同等のＰデルタ層を
Ｐ−チャネルデバイスにおいて用いることができる。
【００３２】本発明に基づくＭＯＳＦＥＴの製造プロセ
スには多くのパターンがあるが、図２１〜図２７に示す
のは、図９に示すＭＯＳＦＥＴ４００の製造プロセスの
例示である。
スには多くのパターンがあるが、図２１〜図２７に示す
のは、図９に示すＭＯＳＦＥＴ４００の製造プロセスの
例示である。
【００３３】図２１に示すように、この過程は、周知の
プロセスを用いてＮ−エピタキシャル層１１０をその上
に成長させた従来通りのＮ＋基板１２０から開始され
る。
プロセスを用いてＮ−エピタキシャル層１１０をその上
に成長させた従来通りのＮ＋基板１２０から開始され
る。
【００３４】図２２に示すように、Ｎデルタ層４０２
は、６０〜２５０ＫｅＶのエネルギーで１×１０13〜２
×１０14ｃｍ-3のＮ型ドーパントを、Ｎ−エピタキシャ
ル層１１０の上側表面を通して注入される（例えば１２
０ＫｅＶのエネルギーで８×１０13ｃｍ-3の砒素イオン
を注入される）。Ｎデルタ層４０２は、図に示すように
エピタキシャル層１１０の表面に至るまで延在している
が、デルタ層４０２のＮ−型ドーパント濃度は、たとえ
注入の直後であったとしても均一ではない。Ｎ−型ドー
パント濃度のピークは、エピタキシャル層１１０の表面
より少なくとも０．１μｍ下の位置にあるのが一般的で
あり、これによってボディ領域の逆ドーピングを回避し
ている（以下の記述を参照）。Ｎデルタ層４０２の下の
Ｎ−エピタキシャル層１１０の部分はドリフト領域１１
１の一部分を形成している。別の実施例では、Ｎデルタ
層４０２が、Ｎ−エピタキシャル層１１０が成長してい
るときに追加的なＮ−型ドーパントを加えることによっ
て形成されうる。
は、６０〜２５０ＫｅＶのエネルギーで１×１０13〜２
×１０14ｃｍ-3のＮ型ドーパントを、Ｎ−エピタキシャ
ル層１１０の上側表面を通して注入される（例えば１２
０ＫｅＶのエネルギーで８×１０13ｃｍ-3の砒素イオン
を注入される）。Ｎデルタ層４０２は、図に示すように
エピタキシャル層１１０の表面に至るまで延在している
が、デルタ層４０２のＮ−型ドーパント濃度は、たとえ
注入の直後であったとしても均一ではない。Ｎ−型ドー
パント濃度のピークは、エピタキシャル層１１０の表面
より少なくとも０．１μｍ下の位置にあるのが一般的で
あり、これによってボディ領域の逆ドーピングを回避し
ている（以下の記述を参照）。Ｎデルタ層４０２の下の
Ｎ−エピタキシャル層１１０の部分はドリフト領域１１
１の一部分を形成している。別の実施例では、Ｎデルタ
層４０２が、Ｎ−エピタキシャル層１１０が成長してい
るときに追加的なＮ−型ドーパントを加えることによっ
て形成されうる。
【００３５】次に、厚い酸化層１１３Ａ及び薄い酸化層
１１３Ｂが、構造体の上側表面上に成長させられる。ま
た深いＰ＋領域１１４は、薄い酸化層１１３Ｂを通して
イオン注入される。この結果できあがった構造は図２３
に示されている。次に、酸化層１１３Ａ及び１１３Ｂは
除去される。
１１３Ｂが、構造体の上側表面上に成長させられる。ま
た深いＰ＋領域１１４は、薄い酸化層１１３Ｂを通して
イオン注入される。この結果できあがった構造は図２３
に示されている。次に、酸化層１１３Ａ及び１１３Ｂは
除去される。
【００３６】次に、厚い酸化層１１５が、深いＰ＋領域
１１４の上方に成長させられ、薄い酸化層１１９が、ト
レンチが形成されるべき位置を除いた構造の残りの部分
の上に成長させられる。次に、トレンチがエッチングさ
れ、ゲート酸化層１０６、１０８及びゲート１０２、１
０４が周知の技術に基づいて形成される。この結果でき
あがった構造は図２４に示されている。
１１４の上方に成長させられ、薄い酸化層１１９が、ト
レンチが形成されるべき位置を除いた構造の残りの部分
の上に成長させられる。次に、トレンチがエッチングさ
れ、ゲート酸化層１０６、１０８及びゲート１０２、１
０４が周知の技術に基づいて形成される。この結果でき
あがった構造は図２４に示されている。
【００３７】次に、図２５及び図２６に示すように、Ｐ
ボディ１１６が薄い酸化層１１９を通してイオン注入さ
れ（例えば１００ＫｅＶのエネルギーで３×１０13ｃｍ
-3のホウ素イオンの注入がなされる）、同様にＮ＋ソー
ス領域１１２にもイオン注入がなされる。最後に、酸化
層１１５及び１１９が除去される。フィールド酸化層１
１７が成長させられ、フィールド酸化層１１７において
コンタクトホールがエッチングされ、金属層１１８の蒸
着がなされて、コンタクトホールを通してソース−ボデ
ィコンタクト領域が形成される。酸化領域はホウ素燐ケ
イ酸ガラス（ＢＰＳＧ）の層を含んでいても良く、この
ＢＰＳＧ層は瞬間的に８５０℃〜９５０℃程度に加熱さ
れてチップ上をフローされ、チップの表面トポロジーを
平坦にする。この結果できあがった構造は図２７に示さ
れている。
ボディ１１６が薄い酸化層１１９を通してイオン注入さ
れ（例えば１００ＫｅＶのエネルギーで３×１０13ｃｍ
-3のホウ素イオンの注入がなされる）、同様にＮ＋ソー
ス領域１１２にもイオン注入がなされる。最後に、酸化
層１１５及び１１９が除去される。フィールド酸化層１
１７が成長させられ、フィールド酸化層１１７において
コンタクトホールがエッチングされ、金属層１１８の蒸
着がなされて、コンタクトホールを通してソース−ボデ
ィコンタクト領域が形成される。酸化領域はホウ素燐ケ
イ酸ガラス（ＢＰＳＧ）の層を含んでいても良く、この
ＢＰＳＧ層は瞬間的に８５０℃〜９５０℃程度に加熱さ
れてチップ上をフローされ、チップの表面トポロジーを
平坦にする。この結果できあがった構造は図２７に示さ
れている。
【００３８】本発明に基づくＭＯＳＦＥＴの構造には様
々な実施態様がある。例えば、デルタ層の下側境界部分
が、トレンチの底部より低い位置にあるもの（図２８及
び図２９）、若しくはトレンチの底部よりも上の位置に
あるもの（図３０及び図３１）などがある。セルの中央
部における深い中央拡散領域の最も深い位置が、トレン
チの底部よりも下の位置にあるもの（図２８及び図２
９）、またはトレンチの底部より上の位置で、かつボデ
ィ領域の接合部より下の位置にあるもの（図３０）、ま
たは、その最も深い位置がボディ領域の下側接合部より
上にある比較的浅いボディコンタクト領域からなるもの
（図３２）などもあり得る。デルタ領域の上側境界部分
がボディ領域の下側接合部と一致しているもの（図２
９）、またはそれがボディ領域の下側接合部よりも下の
位置にあるもの（図２８、図２９、及び図３０）なども
あり得る。
々な実施態様がある。例えば、デルタ層の下側境界部分
が、トレンチの底部より低い位置にあるもの（図２８及
び図２９）、若しくはトレンチの底部よりも上の位置に
あるもの（図３０及び図３１）などがある。セルの中央
部における深い中央拡散領域の最も深い位置が、トレン
チの底部よりも下の位置にあるもの（図２８及び図２
９）、またはトレンチの底部より上の位置で、かつボデ
ィ領域の接合部より下の位置にあるもの（図３０）、ま
たは、その最も深い位置がボディ領域の下側接合部より
上にある比較的浅いボディコンタクト領域からなるもの
（図３２）などもあり得る。デルタ領域の上側境界部分
がボディ領域の下側接合部と一致しているもの（図２
９）、またはそれがボディ領域の下側接合部よりも下の
位置にあるもの（図２８、図２９、及び図３０）なども
あり得る。
【００３９】本発明の原理は、「準バーチカル（quasi
vertical）」ＭＯＳＦＥＴにも適用可能であり、この準
バーチカルＭＯＳＦＥＴにおいては、デバイスの上側表
面上においてドレイン接合部分が存在する。図３３及び
図３４に２つの実施例が示されている。どちらの実施例
もＭＯＳＦＥＴがＰ基板１３００上に形成される。ま
た、Ｎ＋埋込層１３０２がＰ基板１３００の上側表面上
に形成される。Ｎ＋シンカー１３０４はドレイン金属コ
ンタクト部分１３０６から下向きに伸び、Ｎ＋埋込層１
３０２に至っている。図３３に示すＭＯＳＦＥＴ１３０
８は、深い中央Ｐ＋領域を有し、図２９に示すＭＯＳＦ
ＥＴの構造に概ね似ている。図３４に示すＭＯＳＦＥＴ
１３１０は中央デルタ層１３１６を有し、このデルタ層
１３１６は、図１６に示すデルタ層８０２と同様に、ゲ
ート酸化層に至るまで横向きに延在していない。
vertical）」ＭＯＳＦＥＴにも適用可能であり、この準
バーチカルＭＯＳＦＥＴにおいては、デバイスの上側表
面上においてドレイン接合部分が存在する。図３３及び
図３４に２つの実施例が示されている。どちらの実施例
もＭＯＳＦＥＴがＰ基板１３００上に形成される。ま
た、Ｎ＋埋込層１３０２がＰ基板１３００の上側表面上
に形成される。Ｎ＋シンカー１３０４はドレイン金属コ
ンタクト部分１３０６から下向きに伸び、Ｎ＋埋込層１
３０２に至っている。図３３に示すＭＯＳＦＥＴ１３０
８は、深い中央Ｐ＋領域を有し、図２９に示すＭＯＳＦ
ＥＴの構造に概ね似ている。図３４に示すＭＯＳＦＥＴ
１３１０は中央デルタ層１３１６を有し、このデルタ層
１３１６は、図１６に示すデルタ層８０２と同様に、ゲ
ート酸化層に至るまで横向きに延在していない。
【００４０】上述した実施例は一般にＮ−チャネルデバ
イスに関して記述されているが、本発明の原理はＰ−チ
ャネルデバイスにも適用可能である。
イスに関して記述されているが、本発明の原理はＰ−チ
ャネルデバイスにも適用可能である。
【００４１】
【発明の効果】以上より、本発明によれば、深い中央Ｐ
＋領域による改善されたブレイクダウンに関する特性
と、低いオン抵抗とを兼ね備えたトレンチ型ＭＯＳＦＥ
Ｔが提供される。
＋領域による改善されたブレイクダウンに関する特性
と、低いオン抵抗とを兼ね備えたトレンチ型ＭＯＳＦＥ
Ｔが提供される。
【図１】従来のプレナー型の二重拡散ＭＯＳＦＥＴの断
面図である。
面図である。
【図２】比較的浅いＰ＋コンタクト領域を有する典型的
なバーチカルトレンチ型Ｎ−チャネルＭＯＳＦＥＴのセ
ルの断面図である。
なバーチカルトレンチ型Ｎ−チャネルＭＯＳＦＥＴのセ
ルの断面図である。
【図３】比較的浅いＰ＋コンタクト領域を有する典型的
なバーチカルトレンチ型Ｎ−チャネルＭＯＳＦＥＴのセ
ルの平面図である。
なバーチカルトレンチ型Ｎ−チャネルＭＯＳＦＥＴのセ
ルの平面図である。
【図４】図３と同様のＮ−チャネルＭＯＳＦＥＴの断面
図であって、Ｐ＋コンタクト領域がＰボディ領域の下側
エッジ部分よりも下まで延びているものが示されてい
る。
図であって、Ｐ＋コンタクト領域がＰボディ領域の下側
エッジ部分よりも下まで延びているものが示されてい
る。
【図５】図３と同様のＮ−チャネルＭＯＳＦＥＴの断面
図であって、中央Ｐ＋コンタクト領域がトレンチの底部
の下側の位置まで延びているものが示されている。
図であって、中央Ｐ＋コンタクト領域がトレンチの底部
の下側の位置まで延びているものが示されている。
【図６】図５に示すＮ−チャネルＭＯＳＦＥＴの断面斜
視図である。
視図である。
【図７】図６と同形のＰ−チャネルＭＯＳＦＥＴの断面
斜視図である。
斜視図である。
【図８】デバイスの上側表面上に形成されたゲート金属
コンタクト部分を示したものである。
コンタクト部分を示したものである。
【図９】本発明に基づく、Ｎデルタ層と共に深い中央の
Ｐ＋領域を有するＭＯＳＦＥＴの断面図である。
Ｐ＋領域を有するＭＯＳＦＥＴの断面図である。
【図１０】ＭＯＳＦＥＴの異なった高さのドーパント濃
度を示すグラフである。
度を示すグラフである。
【図１１】本発明に基づいて製造されたものではない、
従来のＭＯＳＦＥＴにおける電流分布を示した図であ
る。
従来のＭＯＳＦＥＴにおける電流分布を示した図であ
る。
【図１２】本発明に基づいて製造されたＭＯＳＦＥＴに
おける電流分布を示した図である。
おける電流分布を示した図である。
【図１３】本発明に基づいて製造されたＭＯＳＦＥＴに
おける等ポテンシャル線を示した図である。
おける等ポテンシャル線を示した図である。
【図１４】本発明に基づいて製造されたＭＯＳＦＥＴに
おける電界分布を示した図である。
おける電界分布を示した図である。
【図１５】本発明に基づいて製造されたＭＯＳＦＥＴに
おけるイオン化率を示した図である。
おけるイオン化率を示した図である。
【図１６】デルタ層のエッジ部分とトレンチの側壁とが
接触していない形のＭＯＳＦＥＴの断面図である。
接触していない形のＭＯＳＦＥＴの断面図である。
【図１７】図１６に示すＭＯＳＦＥＴにおける等ポテン
シャル線を示した図である。
シャル線を示した図である。
【図１８】図１６に示すＭＯＳＦＥＴにおける電界分布
を示した図である。
を示した図である。
【図１９】図１６に示すＭＯＳＦＥＴにおけるイオン化
率を示した図である。
率を示した図である。
【図２０】デルタ層のエッジ部分とセルの深い中央拡散
領域とが接触していない形の、本発明に基づくＭＯＳＦ
ＥＴを示した図である。
領域とが接触していない形の、本発明に基づくＭＯＳＦ
ＥＴを示した図である。
【図２１】図２１〜図２７に示す本発明に基づくＭＯＳ
ＦＥＴの製造プロセスの、１つの段階をを示した図であ
る。
ＦＥＴの製造プロセスの、１つの段階をを示した図であ
る。
【図２２】図２１〜図２７に示す本発明に基づくＭＯＳ
ＦＥＴの製造プロセスの、１つの段階をを示した図であ
る。
ＦＥＴの製造プロセスの、１つの段階をを示した図であ
る。
【図２３】図２１〜図２７に示す本発明に基づくＭＯＳ
ＦＥＴの製造プロセスの、１つの段階をを示した図であ
る。
ＦＥＴの製造プロセスの、１つの段階をを示した図であ
る。
【図２４】図２１〜図２７に示す本発明に基づくＭＯＳ
ＦＥＴの製造プロセスの、１つの段階をを示した図であ
る。
ＦＥＴの製造プロセスの、１つの段階をを示した図であ
る。
【図２５】図２１〜図２７に示す本発明に基づくＭＯＳ
ＦＥＴの製造プロセスの、１つの段階をを示した図であ
る。
ＦＥＴの製造プロセスの、１つの段階をを示した図であ
る。
【図２６】図２１〜図２７に示す本発明に基づくＭＯＳ
ＦＥＴの製造プロセスの、１つの段階をを示した図であ
る。
ＦＥＴの製造プロセスの、１つの段階をを示した図であ
る。
【図２７】図２１〜図２７に示す本発明に基づくＭＯＳ
ＦＥＴの製造プロセスの、１つの段階をを示した図であ
る。
ＦＥＴの製造プロセスの、１つの段階をを示した図であ
る。
【図２８】深い中央拡散領域と、トレンチの底部より低
く、かつ深い中央拡散領域の上側部分よりも高い位置ま
で延びたデルタ層とを有する、本発明のＭＯＳＦＥＴの
一実施例を示したものである。
く、かつ深い中央拡散領域の上側部分よりも高い位置ま
で延びたデルタ層とを有する、本発明のＭＯＳＦＥＴの
一実施例を示したものである。
【図２９】深い中央拡散領域と、トレンチの底部より低
く、かつ深い中央拡散領域の上側部分よりも低い位置ま
で延びたデルタ層とを有する、本発明のＭＯＳＦＥＴの
一実施例を示したものである。
く、かつ深い中央拡散領域の上側部分よりも低い位置ま
で延びたデルタ層とを有する、本発明のＭＯＳＦＥＴの
一実施例を示したものである。
【図３０】比較的浅い中央拡散領域の頂部の下層をな
し、かつトレンチの底部までは延在していないデルタ層
を有する、本発明のＭＯＳＦＥＴの一実施例を示した図
である。
し、かつトレンチの底部までは延在していないデルタ層
を有する、本発明のＭＯＳＦＥＴの一実施例を示した図
である。
【図３１】深い中央拡散領域と、トレンチの底部より低
い位置まで延在していないデルタ層とを有する、本発明
のＭＯＳＦＥＴの一実施例の図である。
い位置まで延在していないデルタ層とを有する、本発明
のＭＯＳＦＥＴの一実施例の図である。
【図３２】深い中央拡散領域がなく、トレンチの底部よ
り低い位置まで延びていないか、若しくはボディ領域の
下側エッジ部分より低い位置まで延びていないデルタ層
を有する本発明のＭＯＳＦＥＴの一実施例を示した図で
ある。
り低い位置まで延びていないか、若しくはボディ領域の
下側エッジ部分より低い位置まで延びていないデルタ層
を有する本発明のＭＯＳＦＥＴの一実施例を示した図で
ある。
【図３３】本発明を「準バーチカル」ＭＯＳＦＥＴに適
用した場合を示した図であり、デバイスの上側表面にお
いてドレインコンタクト部分が設けられているバーチカ
ルトレンチ型ＭＯＳＦＥＴを例示したものである。
用した場合を示した図であり、デバイスの上側表面にお
いてドレインコンタクト部分が設けられているバーチカ
ルトレンチ型ＭＯＳＦＥＴを例示したものである。
【図３４】本発明を「準バーチカル」ＭＯＳＦＥＴに適
用した場合を示した図であり、デバイスの上側表面にお
いてドレインコンタクト部分が設けられているバーチカ
ルトレンチ型ＭＯＳＦＥＴを例示したものである。
用した場合を示した図であり、デバイスの上側表面にお
いてドレインコンタクト部分が設けられているバーチカ
ルトレンチ型ＭＯＳＦＥＴを例示したものである。
１２ ソース領域 １４ Ｐ−ボディ領域 １６ Ｎ−エピタキシャル層 １８ ゲート ２０ Ｎ＋基板 ２２ 空乏層 １００ ＭＯＳＦＥＴ １０２ ゲート １０４ ゲート １０６ ゲート酸化層 １０８ ゲート酸化層 １１０ Ｎ−エピタキシャル層 １１１ ドリフト領域 １１２ Ｎ＋ソース領域 １１３Ａ 厚い酸化層 １１３Ｂ 薄い酸化層 １１４ Ｐ＋コンタクト領域 １１５ 厚い酸化層 １１６ Ｐ−ボディ領域 １１７ 酸化層 １１８ ソースコンタクト金属層 １１９ 薄い酸化層 １２０ Ｎ＋基板 １２１ ゲート金属領域 １２２ （トレンチの）コーナー部分 ２００ ＭＯＳＦＥＴ ３００ ＭＯＳＦＥＴ ３０２ （Ｐ＋領域の）下端部 ４００ ＭＯＳＦＥＴ ４０２ Ｎデルタ層 ８００ ＭＯＳＦＥＴ ８０２ Ｎデルタ層 １０００ ＭＯＳＦＥＴ １００２ Ｎデルタ層 １３００ Ｐ基板 １３０２ Ｎ＋埋込層 １３０４ Ｎ＋シンカー １３０６ 金属コンタクト部分 １３０８ ＭＯＳＦＥＴ １３１０ ＭＯＳＦＥＴ １３１６ デルタ層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 リチャード・ケイ・ウィリアムズ アメリカ合衆国カリフォルニア州95014・ クーペルティーノ・ノーウィックアベニュ ー 10292
Claims (76)
- 【請求項１】 トレンチが形成された半導体基板と、 前記トレンチ内に配置され、絶縁層によって前記基板か
ら隔てられたゲートと、 前記基板の上側表面上に前記トレンチに隣接して配置さ
れた第１導電型のソース領域と、 前記トレンチ及び前記ソース領域に隣接するように配置
された第２導電型のボディ領域と、 前記トレンチと前記ボディ領域に隣接して配置され、前
記トレンチの底部より下の位置まで延在するドレイン領
域とを有することを特徴とし、 前記ドレイン領域が、 前記トレンチの前記底部全体の下層をなす濃いドープを
なされた領域と、 前記濃いドープをなされた領域の上層をなす、前記濃い
ドープをなされた領域のドーパント濃度よりも低いドー
パント濃度を有するドリフト領域と、 前記ドリフト領域のドーパント濃度よりも高いドーパン
ト濃度を有するデルタ層とを有することを特徴とし、 前記デルタ層が、前記ドリフト領域の少なくとも一部分
の上層をなすことを特徴とし、 前記デルタ層の上側境界部分が、前記トレンチの前記底
部よりも上の位置にあることを特徴とし、 前記デルタ層におけるドーパント濃度は水平方向に実質
的に均一であることを特徴とするバーチカルトレンチ型
ＭＯＳＦＥＴ。 - 【請求項２】 トレンチが形成された半導体基板と、 前記トレンチ内に配置され、絶縁層によって前記基板か
ら隔てられたゲートと、 前記基板の上側表面上に前記トレンチに隣接して配置さ
れた第１導電型のソース領域と、 前記トレンチ及び前記ソース領域に隣接するように配置
された第２導電型のボディ領域と、 前記トレンチと前記ボディ領域に隣接して配置され、前
記トレンチの底部より下の位置まで延在するドレイン領
域とを有することを特徴とし、 前記ドレイン領域が、 前記トレンチの前記底部全体の下層をなす濃いドープを
なされた領域と、 前記濃いドープをなされた領域の上層をなす、前記濃い
ドープをなされた領域のドーパント濃度よりも低いドー
パント濃度を有するドリフト領域と、 前記ドリフト領域のドーパント濃度よりも高いドーパン
ト濃度を有するデルタ層とを有することを特徴とし、 前記デルタ層が、前記ドリフト領域の第１部分の上層を
なすことを特徴とし、 前記デルタ層の上側境界部分が、前記トレンチの前記底
部よりも上の位置にあるが、前記ボディ領域と前記ドリ
フト領域との接合部の少なくとも一部より下の位置にあ
ることを特徴とし、 前記ドリフト領域の第２部分が、前記デルタ層と前記ボ
ディ領域との間にあることを特徴とするバーチカルトレ
ンチ型ＭＯＳＦＥＴ。 - 【請求項３】 前記デルタ層の上側境界部分が、前記
ボディ領域の下側境界部分の少なくとも一部と一致する
ことを特徴とする請求項１に記載のＭＯＳＦＥＴ。 - 【請求項４】 トレンチが形成された半導体基板と、 前記トレンチ内に配置され、絶縁層によって前記基板か
ら隔てられたゲートと、 前記基板の上側表面上に前記トレンチに隣接して配置さ
れた第１導電型のソース領域と、 前記トレンチ及び前記ソース領域に隣接するように配置
された第２導電型のボディ領域と、 前記トレンチと前記ボディ領域に隣接して配置され、前
記トレンチの底部より下の位置まで延在するドレイン領
域とを有することを特徴とし、 前記ドレイン領域が、 前記トレンチの前記底部全体の下層をなす濃いドープを
なされた領域と、 前記濃いドープをなされた領域の上層をなす、前記濃い
ドープをなされた領域のドーパント濃度よりも低いドー
パント濃度を有するドリフト領域と、 前記ドリフト領域のドーパント濃度よりも高いドーパン
ト濃度を有するデルタ層とを有することを特徴とし、 前記デルタ層が、前記ドリフト領域の少なくとも一部分
の上層をなすことを特徴とし、 前記デルタ層の上側境界部分が、前記トレンチの前記底
部よりも上の位置にあることを特徴とし、 前記デルタ層の下側境界部分が、前記トレンチの前記底
部よりも下の位置にあることを特徴とするバーチカルト
レンチ型ＭＯＳＦＥＴ。 - 【請求項５】 前記デルタ層の下側境界部分が、前記
トレンチの底部より上の位置にあることを特徴とする請
求項１に記載のＭＯＳＦＥＴ。 - 【請求項６】 前記デルタ層がピークドーパント濃度
領域を有し、前記デルタ層内のドーパント濃度が、前記
ピークドーパント濃度領域から上下方向に離れるにつれ
て減少することを特徴とする請求項１に記載のＭＯＳＦ
ＥＴ。 - 【請求項７】 前記ソース領域及び前記ボディ領域が
セルの中に形成され、前記ＭＯＳＦＥＴが、前記セルの
中心部分において前記第２導電型の深い拡散領域を有
し、前記深い拡散領域の最も深い点が、前記トレンチよ
りも低い位置にあることを特徴とする請求項１に記載の
ＭＯＳＦＥＴ。 - 【請求項８】 前記デルタ層の下側境界部分が、前記
深い拡散領域の前記最も深い点よりも上の位置にあるこ
とを特徴とする請求項７に記載のＭＯＳＦＥＴ。 - 【請求項９】 トレンチが形成された半導体基板と、 前記トレンチ内に配置され、絶縁層によって前記基板か
ら隔てられたゲートと、 前記基板の上側表面上に前記トレンチに隣接して配置さ
れた第１導電型のソース領域と、 前記トレンチ及び前記ソース領域に隣接するように配置
された第２導電型のボディ領域と、 前記トレンチと前記ボディ領域に隣接して配置され、前
記トレンチの底部より下の位置まで延在するドレイン領
域とを有することを特徴とし、 前記ソース領域及び前記ボディ領域が、前記トレンチに
よって画定されるセルの中に形成されることを特徴と
し、 前記ドレイン領域が、 前記トレンチの前記底部全体の下層をなす濃いドープを
なされた領域と、 前記濃いドープをなされた領域の上層をなす、前記濃い
ドープをなされた領域のドーパント濃度よりも低いドー
パント濃度を有するドリフト領域と、 前記ドリフト領域のドーパント濃度よりも高いドーパン
ト濃度を有するデルタ層とを有することを特徴とし、 前記デルタ層が、前記ドリフト領域の少なくとも一部分
の上層をなすことを特徴とし、 前記デルタ層の上側境界部分が前記トレンチの前記底部
よりも上の位置にあることを特徴とし、 前記セルの中央部分において前記第２導電型の深い拡散
領域を有することを特徴とし、 前記深い拡散領域が、前記ボディ領域より高いドーパン
ト濃度を有し、その最も深い部分が前記トレンチよりも
下の位置にあり、前記デルタ層が前記深い拡散領域の前
記最も深い部分の下を走るように配置されることを特徴
とするバーチカルトレンチ型ＭＯＳＦＥＴ。 - 【請求項１０】 前記ソース領域及び前記ボディ領域
がセルの中に形成されることを特徴とし、 前記セルの中央部分において前記第２導電型の深い拡散
領域を有し、前記深い拡散領域が前記ボディー領域の下
側境界部分よりも低く、前記トレンチの底部よりも高い
位置にその最も深い部分を有することを特徴とする請求
項１に記載のＭＯＳＦＥＴ。 - 【請求項１１】 トレンチが形成された半導体基板
と、 前記トレンチ内に配置され、絶縁層によって前記基板か
ら隔てられたゲートと、 前記基板の上側表面上に前記トレンチに隣接して配置さ
れた第１導電型のソース領域と、 前記トレンチ及び前記ソース領域に隣接するように配置
された第２導電型のボディ領域と、 前記トレンチと前記ボディ領域に隣接して配置され、前
記トレンチの底部より下の位置まで延在するドレイン領
域とを有することを特徴とし、 前記ソース領域及び前記ボディ領域が、前記トレンチに
よって画定されるセルの中に形成されることを特徴と
し、 前記ドレイン領域が、 前記トレンチの前記底部全体の下層をなす濃いドープを
なされた領域と、 前記濃いドープをなされた領域の上層をなす、前記濃い
ドープをなされた領域のドーパント濃度よりも低いドー
パント濃度を有するドリフト領域と、 前記ドリフト領域のドーパント濃度よりも高いドーパン
ト濃度を有するデルタ層とを有することを特徴とし、 前記デルタ層が、前記ドリフト領域の少なくとも一部分
の上層をなすことを特徴とし、 前記デルタ層の上側境界部分が前記トレンチの前記底部
よりも上の位置にあることを特徴とし、 前記セルの中央部分において前記第２導電型の深い拡散
領域を有することを特徴とし、 前記深い拡散領域が、前記ボディ領域より高いドーパン
ト濃度を有し、その最も深い部分が前記トレンチよりも
上の位置にあり、前記デルタ層が前記深い拡散領域の前
記最も深い部分の下を走るように配置されることを特徴
とするバーチカルトレンチ型ＭＯＳＦＥＴ。 - 【請求項１２】 前記デルタ層の下側境界部分が、前
記深い拡散領域の前記最も深い部分のよりも上の位置に
あることを特徴とする請求項１０に記載のＭＯＳＦＥ
Ｔ。 - 【請求項１３】 前記基板の表面に隣接して設けられ
たボディコンタクト領域を更に有し、 前記ボディコンタクト領域が、第２導電型であり、前記
ボディ領域のドーパント濃度よりも高いドーパント濃度
を有し、前記ボディコンタクト領域の最も深い部分が、
前記ボディ領域の下側接合部よりも上の位置にあること
を特徴とする請求項１に記載のＭＯＳＦＥＴ。 - 【請求項１４】 前記デルタ層の上側境界部分が、前
記ボディコンタクト領域の前記最も深い部分よりも下の
位置にあることを特徴とする請求項１３に記載のＭＯＳ
ＦＥＴ。 - 【請求項１５】 前記デルタ層が、ドレイン電流が前
記ボディ領域のチャネル領域から発せられた後に拡げて
流すようにすることによって、低いオン抵抗をもたらす
ことを特徴とする請求項１に記載のＭＯＳＦＥＴ。 - 【請求項１６】 前記デルタ層が、なだれ降伏が前記
トレンチのエッジ部分から隔てられた位置で前記深い拡
散領域の方向に発生するようにさせることを特徴とする
請求項７に記載のＭＯＳＦＥＴ。 - 【請求項１７】 前記デルタ層が、なだれ降伏が前記
トレンチのエッジ部分から隔てられた位置で前記ボディ
コンタクト領域の方向に発生するようにさせることを特
徴とする請求項１３に記載のＭＯＳＦＥＴ。 - 【請求項１８】 前記セルの中央に配置された前記第
２導電型の深い拡散領域を更に有し、前記深い拡散領域
が前記ボディ領域よりも高いドーパント濃度を有するこ
とを特徴とする請求項１に記載のＭＯＳＦＥＴ。 - 【請求項１９】 トレンチが形成された半導体基板
と、 前記トレンチ内に配置され、絶縁層によって前記基板か
ら隔てられたゲートと、 前記基板の上側表面上に前記トレンチに隣接して配置さ
れた第１導電型のソース領域と、 前記トレンチ及び前記ソース領域に隣接するように配置
された第２導電型のボディ領域と、 前記トレンチと前記ボディ領域に隣接して配置され、前
記トレンチの底部より下の位置まで延在するドレイン領
域とを有することを特徴とし、 前記ソース領域及び前記ボディ領域が、前記トレンチに
よって画定されるセルの中に形成されることを特徴と
し、 前記ドレイン領域が、 前記トレンチの前記底部全体の下層をなす濃いドープを
なされた領域と、 前記濃いドープをなされた領域の上層をなす、前記濃い
ドープをなされた領域のドーパント濃度よりも低いドー
パント濃度を有するドリフト領域と、 前記ドリフト領域のドーパント濃度よりも高いドーパン
ト濃度を有するデルタ層とを有することを特徴とし、 前記デルタ層が、前記ドリフト領域の第１部分の上層を
なすことを特徴とし、 前記デルタ層の上側境界部分が、前記トレンチの前記底
部よりも上の位置にあるが、前記ボディ領域と前記ドリ
フト領域との接合部の少なくとも一部より下の位置にあ
ることを特徴とし、 前記ドリフト領域の第２部分が、前記デルタ層と前記ボ
ディ領域との間にあることを特徴とし、 前記セルの中央部分において前記第２導電型の深い拡散
領域を有することを特徴とし、 前記深い拡散領域が、前記ボディ領域より高いドーパン
ト濃度を有することを特徴とするバーチカルトレンチ型
ＭＯＳＦＥＴ。 - 【請求項２０】 前記デルタ層の境界部分が、前記ボ
ディ領域の下側接合部分の少なくとも一部と一致してい
ることを特徴とする請求項１８に記載のＭＯＳＦＥＴ。 - 【請求項２１】 トレンチが形成された半導体基板
と、 前記トレンチ内に配置され、絶縁層によって前記基板か
ら隔てられたゲートと、 前記基板の上側表面上に前記トレンチに隣接して配置さ
れた第１導電型のソース領域と、 前記トレンチ及び前記ソース領域に隣接するように配置
された第２導電型のボディ領域と、 前記トレンチと前記ボディ領域に隣接して配置され、前
記トレンチの底部より下の位置まで延在するドレイン領
域とを有することを特徴とし、 前記ソース領域及び前記ボディ領域が、前記トレンチに
よって画定されるセルの中に形成されることを特徴と
し、 前記ドレイン領域が、 前記トレンチの前記底部全体の下層をなす濃いドープを
なされた領域と、 前記濃いドープをなされた領域の上層をなす、前記濃い
ドープをなされた領域のドーパント濃度よりも低いドー
パント濃度を有するドリフト領域と、 前記ドリフト領域のドーパント濃度よりも高いドーパン
ト濃度を有するデルタ層とを有することを特徴とし、 前記デルタ層が、前記ドリフト領域の少なくとも一部分
の上層をなすことを特徴とし、 前記デルタ層の上側境界部分が、前記トレンチの前記底
部よりも上の位置にあることを特徴とし、 前記デルタ層の下側境界部分が、前記トレンチの前記底
部よりも下の位置にあることを特徴とし、 前記セルの中央部分において前記第２導電型の深い拡散
領域を有することを特徴とし、 前記深い拡散領域が、前記ボディ領域より高いドーパン
ト濃度を有することを特徴とするバーチカルトレンチ型
ＭＯＳＦＥＴ。 - 【請求項２２】 前記デルタ層の下側境界部分が、前
記トレンチの底部よりも上の位置にあることを特徴とす
る請求項１８に記載のＭＯＳＦＥＴ。 - 【請求項２３】 前記デルタ層がピークドーパント濃
度領域を有し、前記デルタ層内のドーパント濃度が、前
記ピークドーパント濃度領域から上下方向に離れるにつ
れて減少することを特徴とする請求項１８に記載のＭＯ
ＳＦＥＴ。 - 【請求項２４】 前記深い拡散領域の最も深い部分
が、前記トレンチの底部よりも下の位置にあることを特
徴とする請求項１８に記載のＭＯＳＦＥＴ。 - 【請求項２５】 前記デルタ層の下側境界部分が、前
記深い拡散領域の前記最も深い部分のよりも上の位置に
あることを特徴とする請求項２４に記載のＭＯＳＦＥ
Ｔ。 - 【請求項２６】 トレンチが形成された半導体基板
と、 前記トレンチ内に配置され、絶縁層によって前記基板か
ら隔てられたゲートと、 前記基板の上側表面上に前記トレンチに隣接して配置さ
れた第１導電型のソース領域と、 前記トレンチ及び前記ソース領域に隣接するように配置
された第２導電型のボディ領域と、 前記トレンチと前記ボディ領域に隣接して配置され、前
記トレンチの底部より下の位置まで延在するドレイン領
域とを有することを特徴とし、 前記ソース領域及び前記ボディ領域が、前記トレンチに
よって画定されるセルの中に形成されることを特徴と
し、 前記ドレイン領域が、 前記トレンチの前記底部全体の下層をなす濃いドープを
なされた領域と、 前記濃いドープをなされた領域の上層をなす、前記濃い
ドープをなされた領域のドーパント濃度よりも低いドー
パント濃度を有するドリフト領域と、 前記ドリフト領域のドーパント濃度よりも高いドーパン
ト濃度を有するデルタ層とを有することを特徴とし、 前記デルタ層が、前記ドリフト領域の少なくとも一部分
の上層をなすことを特徴とし、 前記デルタ層の上側境界部分が前記トレンチの前記底部
よりも上の位置にあることを特徴とし、 前記セルの中央部分において前記第２導電型の深い拡散
領域を有することを特徴とし、 前記深い拡散領域が、前記ボディ領域より高いドーパン
ト濃度を有することを特徴とし、 前記デルタ層が前記トレンチの側壁には隣接するが、前
記深い拡散領域からは隔てられた形で設けられることを
特徴とするバーチカルトレンチ型ＭＯＳＦＥＴ。 - 【請求項２７】 前記深い拡散領域の最も深い部分
が、前記ボディ領域の下側接合部より下で、かつ前記ト
レンチの底部より上の位置にあることを特徴とする請求
項１８に記載のＭＯＳＦＥＴ。 - 【請求項２８】 前記デルタ層の下側境界部分が、前
記深い拡散領域の前記最も深い部分より下の位置にある
ことを特徴とする請求項２７に記載のＭＯＳＦＥＴ。 - 【請求項２９】 前記デルタ層の下側境界部分が、前
記深い拡散領域の前記最も深い部分より上の位置にある
ことを特徴とする請求項２７に記載のＭＯＳＦＥＴ。 - 【請求項３０】 前記拡散領域の最も深い部分が、前
記ボディ領域の下側接合部よりも上の位置にあることを
特徴とする請求項１８に記載のＭＯＳＦＥＴ。 - 【請求項３１】 前記デルタ層の上側境界部分が、前
記深い拡散領域の前記最も深い部分よりも下の位置にあ
ることを特徴とする請求項２９に記載のＭＯＳＦＥＴ。 - 【請求項３２】 前記デルタ層が、ドレイン電流が前
記ボディ領域のチャネル領域から発せられた後に拡げて
流すようにすることによって、低いオン抵抗をもたらす
ことを特徴とする請求項１８に記載のＭＯＳＦＥＴ。 - 【請求項３３】 前記デルタ層が、なだれ降伏が前記
トレンチのエッジ部分から隔てられた位置で前記深い拡
散領域の方向に発生するようにさせることを特徴とする
請求項２４に記載のＭＯＳＦＥＴ。 - 【請求項３４】 前記デルタ層が、なだれ降伏が前記
トレンチのエッジ部分から隔てられた位置で前記深い拡
散領域の方向に発生するようにさせることを特徴とする
請求項２７に記載のＭＯＳＦＥＴ。 - 【請求項３５】 トレンチが形成された半導体基板
と、 前記トレンチ内に配置され、絶縁層によって前記基板か
ら隔てられたゲートと、 前記基板の上側表面上に前記トレンチに隣接して配置さ
れた第１導電型のソース領域と、 前記トレンチ及び前記ソース領域に隣接するように配置
された第２導電型のボディ領域と、 前記トレンチと前記ボディ領域に隣接して配置され、前
記トレンチの底部より下の位置まで延在するドレイン領
域とを有することを特徴とし、 前記ドレイン領域が、 前記トレンチの前記底部全体の下層をなす濃いドープを
なされた領域と、 前記濃いドープをなされた領域の上層をなす、前記濃い
ドープをなされた領域のドーパント濃度よりも低いドー
パント濃度を有するドリフト領域と、 前記ドリフト領域のドーパント濃度よりも高いドーパン
ト濃度を有するデルタ層とを有することを特徴とし、 前記デルタ層が、前記ドリフト領域の少なくとも一部分
の上層をなすことを特徴とし、 前記デルタ層の上側境界部分が、前記トレンチの前記底
部よりも上の位置にあることを特徴とし、 前記デルタ層が前記トレンチの側壁から隔てられて設け
られることを特徴とするバーチカルトレンチ型ＭＯＳＦ
ＥＴ。 - 【請求項３６】 トレンチが形成された半導体基板
と、 前記トレンチ内に配置され、絶縁層によって前記基板か
ら隔てられたゲートと、 前記基板の上側表面上に前記トレンチに隣接して配置さ
れた第１導電型のソース領域と、 前記トレンチ及び前記ソース領域に隣接するように配置
された第２導電型のボディ領域と、 前記トレンチと前記ボディ領域に隣接して配置され、前
記トレンチの底部より下の位置まで延在するドレイン領
域とを有することを特徴とし、 前記ドレイン領域が、 前記トレンチの前記底部全体の下層をなす濃いドープを
なされた領域と、 前記濃いドープをなされた領域の上層をなす、前記濃い
ドープをなされた領域のドーパント濃度よりも低いドー
パント濃度を有するドリフト領域と、 前記ドリフト領域のドーパント濃度よりも高いドーパン
ト濃度を有するデルタ層とを有することを特徴とし、 前記デルタ層が、前記ドリフト領域の第１部分の上層を
なすことを特徴とし、 前記デルタ層の上側境界部分が、前記トレンチの前記底
部よりも上の位置にあることを特徴とし、 前記デルタ層が前記トレンチの側壁から隔てられて設け
られることを特徴とし、 前記デルタ層の上側境界部分が、前記ボディ領域と前記
ドリフト領域との接合部より下の位置にあり、前記ドリ
フト領域の第２部分が、前記デルタ層と前記ボディ領域
との間にあることを特徴とするバーチカルトレンチ型Ｍ
ＯＳＦＥＴ。 - 【請求項３７】 前記デルタ層の境界部分が、前記ボ
ディ領域の下側接合部に一致することを特徴とする請求
項３３に記載のＭＯＳＦＥＴ。 - 【請求項３８】 トレンチが形成された半導体基板
と、 前記トレンチ内に配置され、絶縁層によって前記基板か
ら隔てられたゲートと、 前記基板の上側表面上に前記トレンチに隣接して配置さ
れた第１導電型のソース領域と、 前記トレンチ及び前記ソース領域に隣接するように配置
された第２導電型のボディ領域と、 前記トレンチと前記ボディ領域に隣接して配置され、前
記トレンチの底部より下の位置まで延在するドレイン領
域とを有することを特徴とし、 前記ドレイン領域が、 前記トレンチの前記底部全体の下層をなす濃いドープを
なされた領域と、 前記濃いドープをなされた領域の上層をなす、前記濃い
ドープをなされた領域のドーパント濃度よりも低いドー
パント濃度を有するドリフト領域と、 前記ドリフト領域のドーパント濃度よりも高いドーパン
ト濃度を有するデルタ層とを有することを特徴とし、 前記デルタ層が、前記ドリフト領域の少なくとも一部の
上層をなすことを特徴とし、 前記デルタ層の上側境界部分が、前記トレンチの前記底
部よりも上にあることを特徴とし、 前記デルタ層が、前記トレンチの側壁から隔てられて設
けられることを特徴とし、 前記デルタ層の下側境界部分が、前記トレンチの底部よ
りも下にあることを特徴とするバーチカルトレンチ型Ｍ
ＯＳＦＥＴ。 - 【請求項３９】 前記デルタ層の下側境界部分が、前
記トレンチの底部よりも上の位置にあることを特徴とす
る請求項３５に記載のＭＯＳＦＥＴ。 - 【請求項４０】 前記デルタ層がピークドーパント濃
度領域を有し、前記デルタ層内のドーパント濃度が、前
記ピークドーパント濃度領域から上下方向に離れるにつ
れて減少することを特徴とする請求項３５に記載のＭＯ
ＳＦＥＴ。 - 【請求項４１】 前記ソース領域及び前記ボディ領域
がセルの中に形成され、前記ＭＯＳＦＥＴが、前記セル
の中心部分において前記第２導電型の深い拡散領域を有
し、前記深い拡散領域の最も深い点が、前記トレンチよ
りも低い位置にあることを特徴とする請求項３５に記載
のＭＯＳＦＥＴ。 - 【請求項４２】 前記デルタ層の下側境界部分が、前
記深い拡散領域の前記最も深い点よりも上の位置にある
ことを特徴とする請求項４１に記載のＭＯＳＦＥＴ。 - 【請求項４３】 トレンチが形成された半導体基板
と、 前記トレンチ内に配置され、絶縁層によって前記基板か
ら隔てられたゲートと、 前記基板の上側表面上に前記トレンチに隣接して配置さ
れた第１導電型のソース領域と、 前記トレンチ及び前記ソース領域に隣接するように配置
された第２導電型のボディ領域と、 前記トレンチと前記ボディ領域に隣接して配置され、前
記トレンチの底部より下の位置まで延在するドレイン領
域とを有することを特徴とし、 前記ドレイン領域が、 前記トレンチの前記底部全体の下層をなす濃いドープを
なされた領域と、 前記濃いドープをなされた領域の上層をなす、前記濃い
ドープをなされた領域のドーパント濃度よりも低いドー
パント濃度を有するドリフト領域と、 前記ドリフト領域のドーパント濃度よりも高いドーパン
ト濃度を有するデルタ層とを有することを特徴とし、 前記デルタ層が、前記ドリフト領域の少なくとも一部の
上層をなすことを特徴とし、 前記デルタ層の上側境界部分が、前記トレンチの前記底
部よりも上にあることを特徴とし、 前記デルタ層が、前記トレンチの側壁から隔てられて設
けられることを特徴とし、 前記セルの中央部分において前記第２導電型の深い拡散
領域を有することを特徴とし、 前記深い拡散領域が、前記ボディ領域より高いドーパン
ト濃度を有することを特徴とし、 前記深い拡散領域の最も深い部分の位置が前記トレンチ
の底部よりも下にあり、前記デルタ層が前記深い拡散領
域の前記最も深い部分の下を走るように配置されること
を特徴とするバーチカルトレンチ型ＭＯＳＦＥＴ。 - 【請求項４４】 前記ソース領域及び前記ボディ領域
がセルの中に形成され、前記ＭＯＳＦＥＴが、前記セル
の中心部分において前記第２導電型の深い拡散領域を有
し、前記深い拡散領域の最も深い点が、前記ボディ領域
の下側接合部より下で、かつ前記トレンチの底部より上
の位置にあることを特徴とする請求項３５に記載のＭＯ
ＳＦＥＴ。 - 【請求項４５】 トレンチが形成された半導体基板
と、 前記トレンチ内に配置され、絶縁層によって前記基板か
ら隔てられたゲートと、 前記基板の上側表面上に前記トレンチに隣接して配置さ
れた第１導電型のソース領域と、 前記トレンチ及び前記ソース領域に隣接するように配置
された第２導電型のボディ領域と、 前記トレンチと前記ボディ領域に隣接して配置され、前
記トレンチの底部より下の位置まで延在するドレイン領
域とを有することを特徴とし、 前記ドレイン領域が、 前記トレンチの前記底部全体の下層をなす濃いドープを
なされた領域と、 前記濃いドープをなされた領域の上層をなす、前記濃い
ドープをなされた領域のドーパント濃度よりも低いドー
パント濃度を有するドリフト領域と、 前記ドリフト領域のドーパント濃度よりも高いドーパン
ト濃度を有するデルタ層とを有することを特徴とし、 前記デルタ層が、前記ドリフト領域の少なくとも一部分
の上層をなすことを特徴とし、 前記デルタ層の上側境界部分が、前記トレンチの前記底
部よりも上の位置にあることを特徴とし、 前記デルタ層が前記トレンチの側壁から隔てられて設け
られることを特徴とし、 前記セルの中央部分において前記第２導電型の深い拡散
領域を有することを特徴とし、 前記深い拡散領域が、前記ボディ領域より高いドーパン
ト濃度を有することを特徴とし、 前記深い拡散領域の最も深い部分の位置が前記トレンチ
の底部よりも下にあり、前記デルタ層が前記深い拡散領
域の前記最も深い部分の下を走るように配置されること
を特徴とするバーチカルトレンチ型ＭＯＳＦＥＴ。 - 【請求項４６】 前記デルタ層の下側境界部分が、前
記深い拡散領域の前記最も深い部分よりも上の位置にあ
ることを特徴とする請求項４４に記載のＭＯＳＦＥＴ。 - 【請求項４７】 前記基板の表面に隣接するように設
けられたボディコンタクト領域を更に有し、前記ボディ
コンタクト領域の導電型が前記第２導電型で、そのドー
パント濃度が前記ボディ領域のドーパント濃度よりも大
きく、前記ボディコンタクト領域の最も深い部分の位置
が前記ボディ領域の下側接合部分より上にあることを特
徴とするＭＯＳＦＥＴ。 - 【請求項４８】 前記デルタ層の上側境界部分が、前
記ボディコンタクト領域の前記最も深い部分よりも下の
位置にあることを特徴とする請求項４７に記載のＭＯＳ
ＦＥＴ。 - 【請求項４９】 前記デルタ層が、ドレイン電流が前
記ボディ領域のチャネル領域から発せられた後に拡げて
流すようにすることによって、低いオン抵抗をもたらす
ことを特徴とする請求項３５に記載のＭＯＳＦＥＴ。 - 【請求項５０】 前記デルタ層が、なだれ降伏が前記
トレンチのエッジ部分から隔てられた位置で前記深い拡
散領域の方向に発生するようにさせることを特徴とする
請求項４１に記載のＭＯＳＦＥＴ。 - 【請求項５１】 前記デルタ層が、なだれ降伏が前記
トレンチのエッジ部分から隔てられた位置で前記深い拡
散領域の方向に発生するようにさせることを特徴とする
請求項４４に記載のＭＯＳＦＥＴ。 - 【請求項５２】 前記デルタ層が、前記第１導電型の
エピタキシャル層の中に形成され、前記エピタキシャル
層のドーパント濃度が概ね５×１０2ｃｍ-3であり、前
記デルタ層のピークドーパント濃度が１×１０16ｃｍ-3
より大きいことを特徴とする請求項１に記載のＭＯＳＦ
ＥＴ。 - 【請求項５３】 前記デルタ層が、前記第１導電型の
エピタキシャル層の中に形成され、前記エピタキシャル
層のドーパント濃度が概ね５×１０2ｃｍ-3であり、前
記デルタ層の全体のＱが、少なくとも５×１０11ｃｍ-3
であることを特徴とする請求項１に記載のＭＯＳＦＥ
Ｔ。 - 【請求項５４】 前記デルタ層が、前記第１導電型の
エピタキシャル層の中に形成され、前記エピタキシャル
層のドーパント濃度が概ね５×１０2ｃｍ-3であり、前
記デルタ層のピークドーパント濃度が１×１０16ｃｍ-3
より大きいことを特徴とする請求項１８に記載のＭＯＳ
ＦＥＴ。 - 【請求項５５】 前記デルタ層が、前記第１導電型の
エピタキシャル層の中に形成され、前記エピタキシャル
層のドーパント濃度が概ね５×１０2ｃｍ-3であり、前
記デルタ層の全体のＱが、少なくとも５×１０11ｃｍ-3
であることを特徴とする請求項１８に記載のＭＯＳＦＥ
Ｔ。 - 【請求項５６】 前記デルタ層が、前記第１導電型の
エピタキシャル層の中に形成され、前記エピタキシャル
層のドーパント濃度が概ね５×１０2ｃｍ-3であり、前
記デルタ層のピークドーパント濃度が１×１０16ｃｍ-3
より大きいことを特徴とする請求項３５に記載のＭＯＳ
ＦＥＴ。 - 【請求項５７】 前記デルタ層が、前記第１導電型の
エピタキシャル層の中に形成され、前記エピタキシャル
層のドーパント濃度が概ね５×１０2ｃｍ-3であり、前
記デルタ層の全体のＱが、少なくとも５×１０11ｃｍ-3
であることを特徴とする請求項３５に記載のＭＯＳＦＥ
Ｔ。 - 【請求項５８】 前記トレンチの底部が、前記基板の
前記表面より１．０μｍ〜５．０μｍ下に位置すること
を特徴とする請求項１に記載のＭＯＳＦＥＴ。 - 【請求項５９】 前記ソース領域及び前記ボディ領域
がセルの中に形成され、前記セルの中央部分において前
記第２導電型の深い拡散領域を更に有し、前記深い拡散
領域の最も深い領域が、前記表面から１．０μｍ〜３．
０μｍ下に位置することを特徴とする請求項５８に記載
のＭＯＳＦＥＴ。 - 【請求項６０】 前記ボディ領域が、前記表面から概
ね１．０μｍ下の位置から、前記表面から概ね２．０μ
ｍ下の位置まで延在することを特徴とする請求項５８に
記載のＭＯＳＦＥＴ。 - 【請求項６１】 前記デルタ層の下側境界部分が、前
記表面から１．０μｍ〜４．０μｍの距離をおいて配置
されることを特徴とする請求項５８に記載のＭＯＳＦＥ
Ｔ。 - 【請求項６２】 第１導電型の基板を設ける過程と、 前記基板の表面上に前記第１導電型のエピタキシャル層
を形成する過程と、 前記エピタキシャル層の中に、前記エピタキシャル層の
他の部分より高いドーパント濃度を有するデルタ注入領
域を形成するために、前記エピタキシャル層の上側表面
を通して前記第１導電型のドーパントを注入する第１注
入を実施する過程と、 深い拡散領域を形成すべき前記エピタキシャル層の前記
上側表面を通して、前記第２導電型のドーパントを注入
する第２注入を実施する過程と、 前記エピタキシャル層の前記上側表面において、活性化
領域を画定する過程と、 前記上側表面において、前記活性化領域に隣接するよう
にトレンチを形成する過程と、 ボディ注入領域を形成すべく、前記基板に前記第２導電
型のドーパントを注入する第３注入を実施する過程と、 ソース領域を形成すべき前記基板に、前記第１導電型の
ドーパントを注入する第４注入を実施する過程と、 前記ソース領域と前記ボディ注入領域とのコンタクト領
域を形成するために、金属を被着させる過程とを有する
バーチカルトレンチ型ＭＯＳＦＥＴの製造方法。 - 【請求項６３】 前記第１注入過程において、１２０
ＫｅＶのエネルギーで５×１０13ｃｍ-2のドーパントの
注入が行われることを特徴とする請求項６２に記載の方
法。 - 【請求項６４】 前記第１注入が、前記デルタ注入領
域のエッジが前記トレンチのエッジから隔てられるよう
に、マスクを通して行われることを特徴とする請求項６
２に記載の方法。 - 【請求項６５】 前記マスクがフィールド酸化マスク
を含むことを特徴とする請求項６４に記載の方法。 - 【請求項６６】 前記第１注入及び前記第３注入が、
前記デルタ注入領域のピークドーパント濃度領域が前記
ボディ注入領域のピークドーパント濃度領域の下に位置
づけられるようなエネルギーで、それぞれ実施されるこ
とを特徴とする請求項２６に記載の方法。 - 【請求項６７】 前記第１注入が、前記デルタ注入領
域のピークドーパント濃度領域の位置が前記トレンチの
底部よりも上になるようなエネルギーで実施されること
を特徴とする請求項６２に記載の方法。 - 【請求項６８】 前記第１注入が、前記デルタ注入領
域のピークドーパント濃度領域の位置が前記トレンチの
底部よりも下になるようなエネルギーで実施されること
を特徴とする請求項６２に記載の方法。 - 【請求項６９】 前記第１注入が、２×１０11ｃｍ-2
〜１．５×１０12ｃｍ-2のＱの値を有することを特徴と
する請求項６２に記載の方法。 - 【請求項７０】 前記第１注入が、概ね１２０ＫｅＶ
のエネルギーで実施されることを特徴とする請求項６２
に記載の方法。 - 【請求項７１】 前記トレンチの底部が、前記上側表
面より概ね１．５μｍ下にあるようにすることを特徴と
する請求項６２に記載の方法。 - 【請求項７２】 前記深い拡散領域の最も深い部分
が、前記上側表面より概ね２．５μｍ下の位置にあるよ
うにすることを特徴とする請求項６２に記載の方法。 - 【請求項７３】 前記第１注入が前記エピタキシャル
層の形成過程の間に実施されることを特徴とする請求項
６２に記載の方法。 - 【請求項７４】 第１導電型の基板を設ける過程と、 前記基板の表面上に前記第１導電型のエピタキシャル層
を形成する過程と、 前記エピタキシャル層の上側表面においてマスクを設け
る過程と、 前記エピタキシャル層の中に、前記エピタキシャル層の
他の部分のドーパント濃度より高いドーパント濃度を有
するデルタ注入領域を形成するために、前記マスクを通
して前記第１導電型のドーパントの注入を実施する過程
と、 深い拡散領域を形成すべき前記エピタキシャル層の前記
上側表面を通して、前記第２導電型のドーパントを注入
する第２注入を実施する過程と、 前記エピタキシャル層の前記上側表面において、活性化
領域を画定する過程と、 前記上側表面において、前記活性化領域に隣接するよう
にトレンチを形成する過程と、 ボディ注入領域を形成すべく、前記基板に前記第２導電
型のドーパントを注入する第３注入を実施する過程と、 ソース領域を形成すべき前記基板に、前記第１導電型の
ドーパントを注入する第４注入を実施する過程と、 前記ソース領域と前記ボディ注入領域とのコンタクト領
域を形成するために、金属を被着させる過程とを有する
バーチカルトレンチ型ＭＯＳＦＥＴの製造方法。 - 【請求項７５】 前記マスクが、前記デルタ注入領域
が前記トレンチから隔てられるような形状に形成される
ことを特徴とする請求項７４に記載の方法。 - 【請求項７６】 前記トレンチにイオンが注入される
のを防止すべく、前記トレンチ上にフォトレジスト層を
被着する過程を更に有することを特徴とする請求項７４
に記載の方法。
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|---|---|---|---|
| US36702794A | 1994-12-30 | 1994-12-30 | |
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| JP2008101159A Division JP5001895B2 (ja) | 1994-12-30 | 2008-04-09 | デルタ層を有する低オン抵抗のトレンチ型ｍｏｓｆｅｔ |
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| JP2008101159A Expired - Lifetime JP5001895B2 (ja) | 1994-12-30 | 2008-04-09 | デルタ層を有する低オン抵抗のトレンチ型ｍｏｓｆｅｔ |
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