JPH08251028A - 逐次近似回路 - Google Patents
逐次近似回路Info
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- JPH08251028A JPH08251028A JP7340025A JP34002595A JPH08251028A JP H08251028 A JPH08251028 A JP H08251028A JP 7340025 A JP7340025 A JP 7340025A JP 34002595 A JP34002595 A JP 34002595A JP H08251028 A JPH08251028 A JP H08251028A
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- 238000000034 method Methods 0.000 claims description 24
- FGUUSXIOTUKUDN-IBGZPJMESA-N C1(=CC=CC=C1)N1C2=C(NC([C@H](C1)NC=1OC(=NN=1)C1=CC=CC=C1)=O)C=CC=C2 Chemical compound C1(=CC=CC=C1)N1C2=C(NC([C@H](C1)NC=1OC(=NN=1)C1=CC=CC=C1)=O)C=CC=C2 FGUUSXIOTUKUDN-IBGZPJMESA-N 0.000 claims 2
- GNFTZDOKVXKIBK-UHFFFAOYSA-N 3-(2-methoxyethoxy)benzohydrazide Chemical compound COCCOC1=CC=CC(C(=O)NN)=C1 GNFTZDOKVXKIBK-UHFFFAOYSA-N 0.000 claims 1
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M1/0617—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence
- H03M1/0675—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence using redundancy
- H03M1/0697—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence using redundancy in time, e.g. using additional comparison cycles
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
- H03M1/46—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】
【課題】 アナログディジタル変換中のアナログ信号の
変動を考慮して誤差を小さくする逐次変換回路を低ノイ
ズで実現する。 【解決手段】 本発明の逐次近似回路は以下の要素を有
する。（Ａ）次のディジタル推定値を発生するために使
用されることになる制御バス出力を各アクティブクロッ
クエッジで発生する変換制御回路。（Ｂ）各アクティブ
クロックエッジで更新される現在のディジタル推定値を
記憶し、ビットタップ回路にそのディジタル推定値を送
る推定値レジスタ（例えばフリップフロップ回路）。
（Ｃ）現在の推定値および現在の制御出力に基づいて次
のディジタル推定値を発生するビット制御回路。（Ｄ）
アナログ推定値を生成するＤＡＣ内のアナログ素子に対
する制御信号（タップ）を発生するビットタップ回路。
この制御信号はコンパレータによって実際の未知のアナ
ログ入力信号と比較されＬＯＷ＿ＨＩＢ信号を形成す
る。
変動を考慮して誤差を小さくする逐次変換回路を低ノイ
ズで実現する。 【解決手段】 本発明の逐次近似回路は以下の要素を有
する。（Ａ）次のディジタル推定値を発生するために使
用されることになる制御バス出力を各アクティブクロッ
クエッジで発生する変換制御回路。（Ｂ）各アクティブ
クロックエッジで更新される現在のディジタル推定値を
記憶し、ビットタップ回路にそのディジタル推定値を送
る推定値レジスタ（例えばフリップフロップ回路）。
（Ｃ）現在の推定値および現在の制御出力に基づいて次
のディジタル推定値を発生するビット制御回路。（Ｄ）
アナログ推定値を生成するＤＡＣ内のアナログ素子に対
する制御信号（タップ）を発生するビットタップ回路。
この制御信号はコンパレータによって実際の未知のアナ
ログ入力信号と比較されＬＯＷ＿ＨＩＢ信号を形成す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、アナログディジタ
ルコンバータ（ＡＤＣ）に関し、特に、サンプリングさ
れていない信号や変動する信号に対してＡＤＣ機能を実
行する逐次近似回路および方法に関する。
ルコンバータ（ＡＤＣ）に関し、特に、サンプリングさ
れていない信号や変動する信号に対してＡＤＣ機能を実
行する逐次近似回路および方法に関する。
【０００２】
【従来の技術】逐次近似は、変換される信号（すなわち
未知量）が、プログラム制御下でディジタル推定回路か
ら選択された一群の重み付き基準値に対して繰り返し比
較されるというアナログディジタル変換の方法である。
代表的には、基準参照値は２進数列で重み付けられる。
すなわち、各重みは次に小さいものの２倍となる。これ
により、完了した変換の結果は、変換の終了時における
推定配列の状態から直接得られる。
未知量）が、プログラム制御下でディジタル推定回路か
ら選択された一群の重み付き基準値に対して繰り返し比
較されるというアナログディジタル変換の方法である。
代表的には、基準参照値は２進数列で重み付けられる。
すなわち、各重みは次に小さいものの２倍となる。これ
により、完了した変換の結果は、変換の終了時における
推定配列の状態から直接得られる。
【０００３】重み付き基準値から選択するために使用さ
れるアルゴリズム（プログラム）は、基準おもりのセッ
トを使用して天秤で物体の重さを量るために使用される
ものと類似している。基準おもりは、最も重いものから
順に試みられる。最も重い基準おもりは、定義によっ
て、ハーフスケールの最初の推測値である。天秤がおも
りの側に傾いたときのおもりは取り除くことにすると、
このプロセスの最後には、天秤に残っているおもりの総
和は、未知量の実際の重さから最小の基準単位内にある
ことになる。
れるアルゴリズム（プログラム）は、基準おもりのセッ
トを使用して天秤で物体の重さを量るために使用される
ものと類似している。基準おもりは、最も重いものから
順に試みられる。最も重い基準おもりは、定義によっ
て、ハーフスケールの最初の推測値である。天秤がおも
りの側に傾いたときのおもりは取り除くことにすると、
このプロセスの最後には、天秤に残っているおもりの総
和は、未知量の実際の重さから最小の基準単位内にある
ことになる。
【０００４】従来の逐次近似Ａ／Ｄコンバータでは、未
知量は変換中に変化しないことが仮定される。このた
め、変換の最中に未知量の値を「凍結」させるためサン
プルホールド回路を使用する。
知量は変換中に変化しないことが仮定される。このた
め、変換の最中に未知量の値を「凍結」させるためサン
プルホールド回路を使用する。
【０００５】
【発明が解決しようとする課題】未知量が変換中に変化
し続けることを許容する場合、コンバータが未知信号に
追従することを可能にし変換ステップ間の未知量の変化
を補償するために、通常の近似プロセスを修正しなけれ
ばならない。さらに、ディジタル推定値は、最小値が測
定されているときに最小数の回路素子が変換終了時にス
イッチするように構成しなければならない。その理由
は、回路スイッチングは不可避的に電気的ノイズを伴
い、そのようなノイズは、基準量を発生する回路および
その基準量を未知量と比較する回路と干渉することが多
く、コンバータの分解能を制限するためである。
し続けることを許容する場合、コンバータが未知信号に
追従することを可能にし変換ステップ間の未知量の変化
を補償するために、通常の近似プロセスを修正しなけれ
ばならない。さらに、ディジタル推定値は、最小値が測
定されているときに最小数の回路素子が変換終了時にス
イッチするように構成しなければならない。その理由
は、回路スイッチングは不可避的に電気的ノイズを伴
い、そのようなノイズは、基準量を発生する回路および
その基準量を未知量と比較する回路と干渉することが多
く、コンバータの分解能を制限するためである。
【０００６】
【課題を解決するための手段】本発明の逐次近似回路は
以下の要素を有する。 （Ａ）次のディジタル推定値を発生するために使用され
ることになる制御バス出力を各アクティブクロックエッ
ジで発生する変換制御回路。 （Ｂ）各アクティブクロックエッジで更新される現在の
ディジタル推定値を記憶し、ビットタップ回路にそのデ
ィジタル推定値を送る推定値レジスタ（例えばフリップ
フロップ回路）。 （Ｃ）現在の推定値および現在の制御出力に基づいて次
のディジタル推定値を発生するビット制御回路。このビ
ット制御回路については、コンパレータの出力がハイま
たはローのいずれであるかに基づいて、制御値を現在の
推定値に加算し、または、制御値を現在の推定値から減
算する加算器／減算器として一般的に記述することがで
きる。 （Ｄ）アナログ推定値を生成するＤＡＣ内のアナログ素
子に対する制御信号（タップ）を発生するビットタップ
回路。この制御信号は、コンパレータによって実際の未
知のアナログ入力信号と比較されＬＯＷ＿ＨＩＢ信号を
形成する。
以下の要素を有する。 （Ａ）次のディジタル推定値を発生するために使用され
ることになる制御バス出力を各アクティブクロックエッ
ジで発生する変換制御回路。 （Ｂ）各アクティブクロックエッジで更新される現在の
ディジタル推定値を記憶し、ビットタップ回路にそのデ
ィジタル推定値を送る推定値レジスタ（例えばフリップ
フロップ回路）。 （Ｃ）現在の推定値および現在の制御出力に基づいて次
のディジタル推定値を発生するビット制御回路。このビ
ット制御回路については、コンパレータの出力がハイま
たはローのいずれであるかに基づいて、制御値を現在の
推定値に加算し、または、制御値を現在の推定値から減
算する加算器／減算器として一般的に記述することがで
きる。 （Ｄ）アナログ推定値を生成するＤＡＣ内のアナログ素
子に対する制御信号（タップ）を発生するビットタップ
回路。この制御信号は、コンパレータによって実際の未
知のアナログ入力信号と比較されＬＯＷ＿ＨＩＢ信号を
形成する。
【０００７】実施例は図１〜図６に示されている。図２
において、ビット変換制御回路は、ビット制御回路およ
び変換制御回路を含む。ビット制御回路は、基本的な加
算器／減算器であり、変換制御回路は、カウンタと、そ
の後のデコーダとの組み合わせである。デコーダにおい
て、制御出力は、代表的なバニラデコーダ出力値である
が、例外は、最下位ビット（ＬＳＢ）デコーダ出力がＯ
Ｒゲートで修正され、変換における所定のサイクルでの
スルーレートエラー（誤差）を補償することである。図
２では、この補償サイクルはサイクル４として示されて
いる。これは、逐次近似変換を完了するのに必要なクロ
ックサイクル数に関して可能な最も速い方法であり、ビ
ット数と同じサイクル数を必要とする。
において、ビット変換制御回路は、ビット制御回路およ
び変換制御回路を含む。ビット制御回路は、基本的な加
算器／減算器であり、変換制御回路は、カウンタと、そ
の後のデコーダとの組み合わせである。デコーダにおい
て、制御出力は、代表的なバニラデコーダ出力値である
が、例外は、最下位ビット（ＬＳＢ）デコーダ出力がＯ
Ｒゲートで修正され、変換における所定のサイクルでの
スルーレートエラー（誤差）を補償することである。図
２では、この補償サイクルはサイクル４として示されて
いる。これは、逐次近似変換を完了するのに必要なクロ
ックサイクル数に関して可能な最も速い方法であり、ビ
ット数と同じサイクル数を必要とする。
【０００８】図３に、所定時刻に（スルーレート／クロ
ックレートに基づいて）追加サイクルを加えて、特定の
値の加算／減算を効果的に反復することにより単純化し
たビット変換制御回路を示す。この場合の加算および減
算は、所定の「追加」サイクルが実行されるまで、制御
値およびＬＯＷ＿ＨＩＢ信号に基づいて単にビットをセ
ットおよびクリアすることによって実行される。この追
加サイクルに到達すると、前の値を加算することは単純
なＡＮＤチェーンで実行され、前の値を減算すること
は、直前のアクティブクロックエッジでセットされたば
かりの最後のビットをクリアすることによってなされ
る。図３には、例として、この追加サイクルはサイクル
５として示されている。
ックレートに基づいて）追加サイクルを加えて、特定の
値の加算／減算を効果的に反復することにより単純化し
たビット変換制御回路を示す。この場合の加算および減
算は、所定の「追加」サイクルが実行されるまで、制御
値およびＬＯＷ＿ＨＩＢ信号に基づいて単にビットをセ
ットおよびクリアすることによって実行される。この追
加サイクルに到達すると、前の値を加算することは単純
なＡＮＤチェーンで実行され、前の値を減算すること
は、直前のアクティブクロックエッジでセットされたば
かりの最後のビットをクリアすることによってなされ
る。図３には、例として、この追加サイクルはサイクル
５として示されている。
【０００９】最後のディジタル推定値がセットされると
きに、システムは、正確に最終的な応答を決定するため
に「静か」であることが望ましい。この時点では、出力
推定値にはＬＳＢ調整のみが必要である。さらに１つの
ＬＳＢを加算することによるリプルが上位ビット（ＭＳ
Ｂ）に伝わって多くの出力タップを変化させるという状
態を避けるために、ビットタップおよびビット変換制御
回路は、最終クロックサイクルではＬＳＢ値のみが変更
されることが可能であるように修正される。そのため
に、最終変換サイクルでビット変換制御回路から条件付
きで発生されるＡＤＤ＿ＯＮＥ＿ＭＯＲＥ（もう１つ追
加）信号を使用して、高々１つの出力タップを変更す
る。
きに、システムは、正確に最終的な応答を決定するため
に「静か」であることが望ましい。この時点では、出力
推定値にはＬＳＢ調整のみが必要である。さらに１つの
ＬＳＢを加算することによるリプルが上位ビット（ＭＳ
Ｂ）に伝わって多くの出力タップを変化させるという状
態を避けるために、ビットタップおよびビット変換制御
回路は、最終クロックサイクルではＬＳＢ値のみが変更
されることが可能であるように修正される。そのため
に、最終変換サイクルでビット変換制御回路から条件付
きで発生されるＡＤＤ＿ＯＮＥ＿ＭＯＲＥ（もう１つ追
加）信号を使用して、高々１つの出力タップを変更す
る。
【００１０】図４に示した例示的な回路は、あるＬＳＢ
の値を有するＤＡＣ内の別のアナログ素子を「オンにす
る」ことになるような他の出力推定値ビットから来たタ
ップには関係しない、追加のタップ制御を発生する。
の値を有するＤＡＣ内の別のアナログ素子を「オンにす
る」ことになるような他の出力推定値ビットから来たタ
ップには関係しない、追加のタップ制御を発生する。
【００１１】図５に示した例示的な回路は、前にオフの
ままにされていた、推定値レジスタの最上位ビットのフ
ァンアウトタップのうちの１つのタップをオンにする。
図６に示した例示的な回路は、まだオンにはなっていな
い推定値レジスタビットのうちの１つのビットの１つの
タップをオンにする。この場合、ＡＮＤチェーン構成
が、どのビットのタップをオンにすべきかを決定する。
ままにされていた、推定値レジスタの最上位ビットのフ
ァンアウトタップのうちの１つのタップをオンにする。
図６に示した例示的な回路は、まだオンにはなっていな
い推定値レジスタビットのうちの１つのビットの１つの
タップをオンにする。この場合、ＡＮＤチェーン構成
が、どのビットのタップをオンにすべきかを決定する。
【００１２】
【発明の実施の形態】図１に示すように、本発明は、ア
ナログディジタルコンバータ（ＡＤＣ）１０を使用し
て、変動する入力信号（あるいはサンプリングされてい
ない信号）をディジタル的に近似する逐次近似回路に関
する。逐次近似回路１２はコンパレータ１４に接続され
る。コンパレータ１４は、変動する入力信号１６および
ディジタルアナログコンバータ（ＤＡＣ）１８からのフ
ィードバック信号を受信し、変動信号からＬＯＷ＿ＨＩ
ＧＨ ＢＡＲあるいはＬＯＷ＿ＨＩＢという比較信号２
０を発生する。逐次近似回路１２はまた、逐次近似回路
１２および推定値レジスタ３４をクロッキングするクロ
ック信号源２２にも接続される。
ナログディジタルコンバータ（ＡＤＣ）１０を使用し
て、変動する入力信号（あるいはサンプリングされてい
ない信号）をディジタル的に近似する逐次近似回路に関
する。逐次近似回路１２はコンパレータ１４に接続され
る。コンパレータ１４は、変動する入力信号１６および
ディジタルアナログコンバータ（ＤＡＣ）１８からのフ
ィードバック信号を受信し、変動信号からＬＯＷ＿ＨＩ
ＧＨ ＢＡＲあるいはＬＯＷ＿ＨＩＢという比較信号２
０を発生する。逐次近似回路１２はまた、逐次近似回路
１２および推定値レジスタ３４をクロッキングするクロ
ック信号源２２にも接続される。
【００１３】逐次近似回路１２は、変換制御回路２４を
含むビット変換制御回路２３を有する。変換制御回路２
４は、図２および図３に示したようなカウンタ２６およ
びデコーダ２８を有する。変換制御回路２４は、変換プ
ロセス、すなわち、逐次近似サイクルにおける現在の状
態を追跡する。
含むビット変換制御回路２３を有する。変換制御回路２
４は、図２および図３に示したようなカウンタ２６およ
びデコーダ２８を有する。変換制御回路２４は、変換プ
ロセス、すなわち、逐次近似サイクルにおける現在の状
態を追跡する。
【００１４】ビット変換制御回路は、ビット制御回路３
０も含む。ビット制御回路３０は、制御信号およびＬＯ
Ｗ＿ＨＩＢ信号に応答して制御値を発生する。ビット制
御回路３０は、フリップフロップ回路３４を制御して第
１の複数の主力ビットを発生し、当該複数の出力ビット
３８はビット制御回路３０にフィードバックされる。変
換すなわち逐次近似手続きの前において、フリップフロ
ップ回路３４の初期状態は論理０である。
０も含む。ビット制御回路３０は、制御信号およびＬＯ
Ｗ＿ＨＩＢ信号に応答して制御値を発生する。ビット制
御回路３０は、フリップフロップ回路３４を制御して第
１の複数の主力ビットを発生し、当該複数の出力ビット
３８はビット制御回路３０にフィードバックされる。変
換すなわち逐次近似手続きの前において、フリップフロ
ップ回路３４の初期状態は論理０である。
【００１５】次に、ビット制御回路３０は、制御値、比
較信号、および前の複数の出力ビットに応答して、前の
複数の出力ビットを調整し、スルーレートによるエラー
を補償して前の推定値を修正し、フリップフロップ回路
３４に、ディジタル的に近似された変動信号として次の
複数の出力信号を発生させる。
較信号、および前の複数の出力ビットに応答して、前の
複数の出力ビットを調整し、スルーレートによるエラー
を補償して前の推定値を修正し、フリップフロップ回路
３４に、ディジタル的に近似された変動信号として次の
複数の出力信号を発生させる。
【００１６】ビットタップ回路３６はフリップフロップ
回路３４に接続され、フリップフロップ回路３４から出
力ビットを受信し、複数の出力ビットタップ４０、すな
わち、アナログスイッチ制御信号を発生する。出力ビッ
ト３８は、ビットタップ回路３６を通じてＤＡＣ１８に
供給され、あるいは、オプションとして、図１の破線で
示したようにフリップフロップ回路３４への接続からＤ
ＡＣ１８に供給される。ＤＡＣ１８を通じてコンパレー
タ１４への出力ビット３８のフィードバックは、入力変
動信号１６を近似するために逐次反復を実行するための
ＬＯＷ＿ＨＩＢ信号を決定する。
回路３４に接続され、フリップフロップ回路３４から出
力ビットを受信し、複数の出力ビットタップ４０、すな
わち、アナログスイッチ制御信号を発生する。出力ビッ
ト３８は、ビットタップ回路３６を通じてＤＡＣ１８に
供給され、あるいは、オプションとして、図１の破線で
示したようにフリップフロップ回路３４への接続からＤ
ＡＣ１８に供給される。ＤＡＣ１８を通じてコンパレー
タ１４への出力ビット３８のフィードバックは、入力変
動信号１６を近似するために逐次反復を実行するための
ＬＯＷ＿ＨＩＢ信号を決定する。
【００１７】特に、ＬＯＷ＿ＨＩＢ信号（あるいはＬＯ
Ｗ＿ＨＩＧＨ ＢＡＲ）は、近似値が高すぎるときにＬ
ＯＷ（すなわち論理０）であり、近似値が低すぎるとき
にＨＩＧＨ（すなわち論理１）となる。
Ｗ＿ＨＩＧＨ ＢＡＲ）は、近似値が高すぎるときにＬ
ＯＷ（すなわち論理０）であり、近似値が低すぎるとき
にＨＩＧＨ（すなわち論理１）となる。
【００１８】図２に、逐次近似回路の第１実施例を示
す。この第１実施例では、ビット制御回路３０は加算器
を含む。この加算器は、周知の一般的な加算器のような
加算器・減算器４２であり、減算を行うことが可能であ
る。加算器４２は、フリップフロップ回路３４から第１
の複数の出力ビットを受信し、制御信号、制御値、およ
び比較信号（すなわちＬＯＷ＿ＨＩＢ信号）に応答し
て、制御値を第１の複数の出力ビットに加算し、また
は、制御値を第１の複数の出力ビットから減算して、フ
リップフロップ回路３４に、次の複数の出力ビットを発
生させる。
す。この第１実施例では、ビット制御回路３０は加算器
を含む。この加算器は、周知の一般的な加算器のような
加算器・減算器４２であり、減算を行うことが可能であ
る。加算器４２は、フリップフロップ回路３４から第１
の複数の出力ビットを受信し、制御信号、制御値、およ
び比較信号（すなわちＬＯＷ＿ＨＩＢ信号）に応答し
て、制御値を第１の複数の出力ビットに加算し、また
は、制御値を第１の複数の出力ビットから減算して、フ
リップフロップ回路３４に、次の複数の出力ビットを発
生させる。
【００１９】実施例では、ビット制御回路３０は、現在
のデコーダ値を制御値として加算または減算すべきこと
を加算器４２に指示するためにカウント信号を受信する
ＯＲゲート４４を有する。特に、ビット変換制御回路２
３は、カウンティングサイクルに応答して、制御信号と
して複数のカウント（ＣＯＵＮＴ１、ＣＯＵＮＴ２な
ど）を発生する。これらは、加算器４２の第１データ入
力への入力である。次に、この第１データ入力は、ＬＯ
Ｗ＿ＨＩＢの値に基づいて、現在の推定値の第２データ
入力に加算され、あるいは、当該第２データ入力から減
算される。ｉ番目のカウントにおける最大スルーレート
が正確な近似から１つの最下位ビット（ＬＳＢ）より大
きくドリフトした場合、ＯＲゲート４４は、加算器に、
ｉ番目の反復で追加ＬＳＢ４２を加算／減算するように
指示する。すなわち、変換制御回路２４は、加算器４２
に対して、現在のデコーダ値と、デコーダカウントによ
って示されるように制御値としてＬＳＢとを加算または
減算するよう指示する。実施例（図２）では、ＣＯＵＮ
Ｔ４およびＣＯＵＮＴ５は、加算器４２に対して、変換
反復の第４カウント（サイクル）においてデコーダ値と
ＬＳＢを加算するよう命令する信号を発生するための、
ＯＲゲート４４への入力である。
のデコーダ値を制御値として加算または減算すべきこと
を加算器４２に指示するためにカウント信号を受信する
ＯＲゲート４４を有する。特に、ビット変換制御回路２
３は、カウンティングサイクルに応答して、制御信号と
して複数のカウント（ＣＯＵＮＴ１、ＣＯＵＮＴ２な
ど）を発生する。これらは、加算器４２の第１データ入
力への入力である。次に、この第１データ入力は、ＬＯ
Ｗ＿ＨＩＢの値に基づいて、現在の推定値の第２データ
入力に加算され、あるいは、当該第２データ入力から減
算される。ｉ番目のカウントにおける最大スルーレート
が正確な近似から１つの最下位ビット（ＬＳＢ）より大
きくドリフトした場合、ＯＲゲート４４は、加算器に、
ｉ番目の反復で追加ＬＳＢ４２を加算／減算するように
指示する。すなわち、変換制御回路２４は、加算器４２
に対して、現在のデコーダ値と、デコーダカウントによ
って示されるように制御値としてＬＳＢとを加算または
減算するよう指示する。実施例（図２）では、ＣＯＵＮ
Ｔ４およびＣＯＵＮＴ５は、加算器４２に対して、変換
反復の第４カウント（サイクル）においてデコーダ値と
ＬＳＢを加算するよう命令する信号を発生するための、
ＯＲゲート４４への入力である。
【００２０】理解されるように、加算器４２は、減算機
能を実行する減算器として実装することも可能である。
この場合、比較信号を使用してコンパレータ１４によっ
て決定されるように、必要に応じて出力ビットを調整す
るために現在のデコーダ値は減算される。
能を実行する減算器として実装することも可能である。
この場合、比較信号を使用してコンパレータ１４によっ
て決定されるように、必要に応じて出力ビットを調整す
るために現在のデコーダ値は減算される。
【００２１】図２に示したように、実施例では、フリッ
プフロップ回路３４は複数のフリップフロップを有す
る。実施例では、フリップフロップ回路３４は、出力ビ
ットＢＩＴ０〜ＢＩＴ４を発生するための５個のフリッ
プフロップ４６〜５４を有する。ＢＩＴ０は最下位ビッ
ト（ＬＳＢ）であり、ＢＩＴ４は最上位ビット（ＭＳ
Ｂ）である。
プフロップ回路３４は複数のフリップフロップを有す
る。実施例では、フリップフロップ回路３４は、出力ビ
ットＢＩＴ０〜ＢＩＴ４を発生するための５個のフリッ
プフロップ４６〜５４を有する。ＢＩＴ０は最下位ビッ
ト（ＬＳＢ）であり、ＢＩＴ４は最上位ビット（ＭＳ
Ｂ）である。
【００２２】例えば、フリップフロップ４６〜５４はそ
れぞれクロック源２２からのクロック信号５６によって
クロッキングされるＤフリップフロップである。フリッ
プフロップ４６〜５４の各出力ビットは一連のラインま
たはバス６０を通じて加算器４２の第２入力にフィード
バックされる。
れぞれクロック源２２からのクロック信号５６によって
クロッキングされるＤフリップフロップである。フリッ
プフロップ４６〜５４の各出力ビットは一連のラインま
たはバス６０を通じて加算器４２の第２入力にフィード
バックされる。
【００２３】図３に、逐次近似回路１２で使用されるビ
ット変換制御回路２３の第２の５ビット実施例を示す。
この例では、ＢＩＴ０は、フリップフロップ４６の反転
出力ＱＢによって発生される。ＬＯＷ＿ＨＩＢ信号を反
転させるためにインバータ６２が設けられ、第１の複数
のＡＮＤゲート６４〜７２は、反転したＬＯＷ＿ＨＩＢ
信号および複数の制御ビットに応答して、反転した比較
信号とそれぞれの制御ビットとのＡＮＤをそれぞれとる
ことにより、第１、第２、および少なくとも第３のＡＮ
Ｄ出力信号を含むＡＮＤ出力信号を発生する。
ット変換制御回路２３の第２の５ビット実施例を示す。
この例では、ＢＩＴ０は、フリップフロップ４６の反転
出力ＱＢによって発生される。ＬＯＷ＿ＨＩＢ信号を反
転させるためにインバータ６２が設けられ、第１の複数
のＡＮＤゲート６４〜７２は、反転したＬＯＷ＿ＨＩＢ
信号および複数の制御ビットに応答して、反転した比較
信号とそれぞれの制御ビットとのＡＮＤをそれぞれとる
ことにより、第１、第２、および少なくとも第３のＡＮ
Ｄ出力信号を含むＡＮＤ出力信号を発生する。
【００２４】制御信号ならびに第１および第２のＡＮＤ
出力信号に応答して次の調整信号を発生するために調整
選択回路が設けられる。実施例では、調整選択回路は、
第１ＡＮＤ出力信号と第２ＡＮＤ出力信号のＯＲをとっ
て第１の調整信号を発生するＯＲゲート７４を有する。
図３に示した実施例では、制御信号は、第４カウントを
アサートして出力ビットＢＩＴ１の値を調整するために
論理ゲートチェーンに入力するためにＡＮＤゲート６
４、６６のＡＮＤ出力信号がＯＲゲート７４に入力され
たことを判定する。
出力信号に応答して次の調整信号を発生するために調整
選択回路が設けられる。実施例では、調整選択回路は、
第１ＡＮＤ出力信号と第２ＡＮＤ出力信号のＯＲをとっ
て第１の調整信号を発生するＯＲゲート７４を有する。
図３に示した実施例では、制御信号は、第４カウントを
アサートして出力ビットＢＩＴ１の値を調整するために
論理ゲートチェーンに入力するためにＡＮＤゲート６
４、６６のＡＮＤ出力信号がＯＲゲート７４に入力され
たことを判定する。
【００２５】図３の実施例では、論理チェーン回路は、
複数のＡＮＤゲート７６〜８０を直列に有する。第１の
調整信号はＡＮＤゲートに入力され、少なくとも第３の
ＡＮＤ出力信号と、ＯＲゲート７４からの第１の調整信
号とに応答して、フリップフロップ回路３４を制御し
て、制御値を前の複数の出力ビットに加算し、次の複数
の出力ビットを発生する。この例では、調整信号は、５
番目の反復におけるスルーレートを調整する。
複数のＡＮＤゲート７６〜８０を直列に有する。第１の
調整信号はＡＮＤゲートに入力され、少なくとも第３の
ＡＮＤ出力信号と、ＯＲゲート７４からの第１の調整信
号とに応答して、フリップフロップ回路３４を制御し
て、制御値を前の複数の出力ビットに加算し、次の複数
の出力ビットを発生する。この例では、調整信号は、５
番目の反復におけるスルーレートを調整する。
【００２６】チェーン中の第１のＡＮＤゲート７６は、
第１の出力ビットと第１の調整信号のＡＮＤをとるＡＮ
Ｄ演算を実行し、後続のＡＮＤゲート７８〜８０は直列
に、それぞれの出力ビットと先行するＡＮＤゲートの出
力のＡＮＤをとるＡＮＤ演算を実行し、それぞれのチェ
ーンのＡＮＤ出力を発生する。各チェーンＡＮＤ出力、
すなわち、ＡＮＤゲート７６〜８０の出力はそれぞれチ
ェーン中の複数のＯＲゲート８２〜８８に入力される。
第１の出力ビットと第１の調整信号のＡＮＤをとるＡＮ
Ｄ演算を実行し、後続のＡＮＤゲート７８〜８０は直列
に、それぞれの出力ビットと先行するＡＮＤゲートの出
力のＡＮＤをとるＡＮＤ演算を実行し、それぞれのチェ
ーンのＡＮＤ出力を発生する。各チェーンＡＮＤ出力、
すなわち、ＡＮＤゲート７６〜８０の出力はそれぞれチ
ェーン中の複数のＯＲゲート８２〜８８に入力される。
【００２７】第１のＯＲゲート８２は、ＯＲゲート７４
からの第１の調整信号ならびにＣＯＵＮＴ４信号および
ＣＯＵＮＴ５信号を受信し、入力信号のＯＲをとって、
第１のチェーンＯＲ出力を発生する。少なくとも第２の
ＯＲゲート８４〜８８は、それぞれのチェーンＡＮＤ出
力と、少なくとも第３のＡＮＤゲート６８〜７２のそれ
ぞれの出力と、それぞれのカウントＣＯＵＮＴ１、ＣＯ
ＵＮＴ２などとを受信して、少なくとも第２のチェーン
ＯＲ出力信号を発生する。
からの第１の調整信号ならびにＣＯＵＮＴ４信号および
ＣＯＵＮＴ５信号を受信し、入力信号のＯＲをとって、
第１のチェーンＯＲ出力を発生する。少なくとも第２の
ＯＲゲート８４〜８８は、それぞれのチェーンＡＮＤ出
力と、少なくとも第３のＡＮＤゲート６８〜７２のそれ
ぞれの出力と、それぞれのカウントＣＯＵＮＴ１、ＣＯ
ＵＮＴ２などとを受信して、少なくとも第２のチェーン
ＯＲ出力信号を発生する。
【００２８】論理チェーン回路はさらに、複数の排他的
ＯＲゲート９０〜９８を有する。各排他的ＯＲゲート
は、それぞれフリップフロップ４６〜５４の出力に接続
された第１の入力を有する。第１の排他的ＯＲゲート９
０は、第１のカウント信号ＣＯＵＮＴ６と、フリップフ
ロップ９０の反転出力ＱＢからのＢＩＴ０の値とを受信
する。後続の各排他的ＯＲゲート９２〜９８は、それぞ
れ、各フリップフロップ４８〜５４の出力Ｑと、それぞ
れのＯＲゲート８４から８８に接続された第２の入力に
おけるそれぞれのＯＲチェーン出力とを受信する。排他
的ＯＲゲート９０〜９８の各出力は、フリップフロップ
４６〜５４を制御して、出力ビットを調整し、変動する
信号を近似するために次の複数の出力ビット３８を発生
する。
ＯＲゲート９０〜９８を有する。各排他的ＯＲゲート
は、それぞれフリップフロップ４６〜５４の出力に接続
された第１の入力を有する。第１の排他的ＯＲゲート９
０は、第１のカウント信号ＣＯＵＮＴ６と、フリップフ
ロップ９０の反転出力ＱＢからのＢＩＴ０の値とを受信
する。後続の各排他的ＯＲゲート９２〜９８は、それぞ
れ、各フリップフロップ４８〜５４の出力Ｑと、それぞ
れのＯＲゲート８４から８８に接続された第２の入力に
おけるそれぞれのＯＲチェーン出力とを受信する。排他
的ＯＲゲート９０〜９８の各出力は、フリップフロップ
４６〜５４を制御して、出力ビットを調整し、変動する
信号を近似するために次の複数の出力ビット３８を発生
する。
【００２９】図２および図３に示した実施例では、エラ
ー空間は、連続する各クロックエッジすなわち判定点で
半分にされる。初期近似は、ＭＳＢを２N-1×ＬＳＢに
することによって発生されるハーフスケールの推定値で
ある。ただし、Ｎはこの近似における出力ビット数であ
る。第１の判定点で、次のビット２N-2×ＬＳＢが近似
値に加算され、ＬＯＷ＿ＨＩＢ信号が、この近似値にＭ
ＳＢを残すか、それともＭＳＢを取り除くかを決定す
る。
ー空間は、連続する各クロックエッジすなわち判定点で
半分にされる。初期近似は、ＭＳＢを２N-1×ＬＳＢに
することによって発生されるハーフスケールの推定値で
ある。ただし、Ｎはこの近似における出力ビット数であ
る。第１の判定点で、次のビット２N-2×ＬＳＢが近似
値に加算され、ＬＯＷ＿ＨＩＢ信号が、この近似値にＭ
ＳＢを残すか、それともＭＳＢを取り除くかを決定す
る。
【００３０】逐次近似回路１２は、次の判定点の前に、
現在の可能な最大エラーが前の可能な最大エラーに（Ｓ
ＬＥＷ ＲＡＴＥ（スルーレート）×ＣＬＫ＿ＰＥＲＩ
ＯＤ（クロック周期））を加えた和に等しくなるように
構成される。ただし、入力信号のＳＬＥＷ ＲＡＴＥは
事前に決定される。動作時に、ビット制御回路３０は、
現在の可能な最大エラーの半分に最も近い現在の出力ビ
ット値に調整値を加算し、あるいは、当該出力ビット力
調整値を減算する。ここで、現在のビット値は、追加Ｌ
ＳＢおよび現在のカウント値のために加算され調整され
る。その理由は、１周期のスルーレートエラーは１ＬＳ
Ｂより小さいとして定義されるためである。ＬＯＷ＿Ｈ
ＩＢ信号は、加算または減算のいずれを実行するかを決
定する。
現在の可能な最大エラーが前の可能な最大エラーに（Ｓ
ＬＥＷ ＲＡＴＥ（スルーレート）×ＣＬＫ＿ＰＥＲＩ
ＯＤ（クロック周期））を加えた和に等しくなるように
構成される。ただし、入力信号のＳＬＥＷ ＲＡＴＥは
事前に決定される。動作時に、ビット制御回路３０は、
現在の可能な最大エラーの半分に最も近い現在の出力ビ
ット値に調整値を加算し、あるいは、当該出力ビット力
調整値を減算する。ここで、現在のビット値は、追加Ｌ
ＳＢおよび現在のカウント値のために加算され調整され
る。その理由は、１周期のスルーレートエラーは１ＬＳ
Ｂより小さいとして定義されるためである。ＬＯＷ＿Ｈ
ＩＢ信号は、加算または減算のいずれを実行するかを決
定する。
【００３１】別法として、逐次近似のｉ番目の反復の前
に、加算または減算される値は、現在の値すなわち２
N-1×ＬＳＢとされる。ビット制御回路３０は、現在の
値が（１／３）×（現在の可能な最大エラー）より大き
い場合に現在のビット（値２N-iに対応する）をセット
するように構成される。この場合、ＬＯＷ＿ＨＩＢ信号
は、最後に入ったビットを残すかそれとも取り除くかを
決定する。
に、加算または減算される値は、現在の値すなわち２
N-1×ＬＳＢとされる。ビット制御回路３０は、現在の
値が（１／３）×（現在の可能な最大エラー）より大き
い場合に現在のビット（値２N-iに対応する）をセット
するように構成される。この場合、ＬＯＷ＿ＨＩＢ信号
は、最後に入ったビットを残すかそれとも取り除くかを
決定する。
【００３２】しかし、現在の値が（１／３）×（現在の
可能な最大エラー）より小さい場合、最後に入った値す
なわち２N-i+1×ＬＳＢを加算または減算する。減算
は、最後に入ったビットを単に取り除くことによって実
行され、加算は、図３に示したＡＮＤ−ＯＲ−ＸＯＲチ
ェーンを使用して実行される。ここで、加算または減算
はＬＯＷ＿ＨＩＢに従って実行される。
可能な最大エラー）より小さい場合、最後に入った値す
なわち２N-i+1×ＬＳＢを加算または減算する。減算
は、最後に入ったビットを単に取り除くことによって実
行され、加算は、図３に示したＡＮＤ−ＯＲ−ＸＯＲチ
ェーンを使用して実行される。ここで、加算または減算
はＬＯＷ＿ＨＩＢに従って実行される。
【００３３】図４〜図６に、近似の際のノイズを縮小す
るために逐次近似回路で使用されるビットタップ回路の
実施例を示す。図１に関連して、図４〜図６に示したよ
うに、タップコンバータ１００および調整回路を有する
ビットタップ回路３６が設けられる。タップコンバータ
１００は、複数の出力ビット５８と、ビット変換制御回
路２３からの調整信号としてのＡＤＤ＿ＯＮＥ＿ＭＯＲ
Ｅ信号３２とに応答して、第１の複数のビットタップを
発生する。実施例では、ビットタップ４０は、出力ビッ
トをファンアウトすることによってそれぞれの出力ビッ
トから発生される。特に、ＢＩＴ０に対しては、ビット
タップ０は１つのタップＴＡＰ１を有し、これは、ＢＩ
Ｔ０がハイのときオンになる。どうように、かくしゅつ
りょくびっとＢＩＴ ｉは、ＢＩＴ ｉがハイのとき、
［１：２i］とラベルされた２i個のタップをオンにす
る。図４〜図６に示した実施例では、５個の出力ビット
ＢＩＴ０〜ＢＩＴ４が発生され、例えば、ＢＩＴ４は、
ＴＡＰ１とラベルされた第１のビットタップ１０２およ
び［２：１６］とラベルされた残りのビットタップ１０
４でビットタップ［１：１６］をオンにする。
るために逐次近似回路で使用されるビットタップ回路の
実施例を示す。図１に関連して、図４〜図６に示したよ
うに、タップコンバータ１００および調整回路を有する
ビットタップ回路３６が設けられる。タップコンバータ
１００は、複数の出力ビット５８と、ビット変換制御回
路２３からの調整信号としてのＡＤＤ＿ＯＮＥ＿ＭＯＲ
Ｅ信号３２とに応答して、第１の複数のビットタップを
発生する。実施例では、ビットタップ４０は、出力ビッ
トをファンアウトすることによってそれぞれの出力ビッ
トから発生される。特に、ＢＩＴ０に対しては、ビット
タップ０は１つのタップＴＡＰ１を有し、これは、ＢＩ
Ｔ０がハイのときオンになる。どうように、かくしゅつ
りょくびっとＢＩＴ ｉは、ＢＩＴ ｉがハイのとき、
［１：２i］とラベルされた２i個のタップをオンにす
る。図４〜図６に示した実施例では、５個の出力ビット
ＢＩＴ０〜ＢＩＴ４が発生され、例えば、ＢＩＴ４は、
ＴＡＰ１とラベルされた第１のビットタップ１０２およ
び［２：１６］とラベルされた残りのビットタップ１０
４でビットタップ［１：１６］をオンにする。
【００３４】図１に示したように、調整回路は、最後か
ら２番目の複数のビットタップを調整して、近似された
変動信号としての最後の複数のビットタップを、ノイズ
が小さくなるように発生する。
ら２番目の複数のビットタップを調整して、近似された
変動信号としての最後の複数のビットタップを、ノイズ
が小さくなるように発生する。
【００３５】図４に、近似の際のノイズを縮小するため
に逐次近似回路１２で使用される図１のビットタップ回
路３６の第１実施例を示す。調整回路は、調整信号を変
換して、第２の複数のビットタップの追加の最下位ビッ
ト（ＬＳＢ）タップ１０６を発生する。図４において、
ビット変換制御回路２３からのＡＤＤ＿ＯＮＥ＿ＭＯＲ
Ｅ信号３２は、調整回路１０８が追加ＬＳＢタップ１０
６を発生するために供給される。
に逐次近似回路１２で使用される図１のビットタップ回
路３６の第１実施例を示す。調整回路は、調整信号を変
換して、第２の複数のビットタップの追加の最下位ビッ
ト（ＬＳＢ）タップ１０６を発生する。図４において、
ビット変換制御回路２３からのＡＤＤ＿ＯＮＥ＿ＭＯＲ
Ｅ信号３２は、調整回路１０８が追加ＬＳＢタップ１０
６を発生するために供給される。
【００３６】図５に、逐次近似回路１２で使用される図
１のビットタップ回路３６の第２実施例を示す。調整回
路は、調整信号を変換して、複数の出力ビット５８の最
上位ビット（ＭＳＢ）に対応する最後の複数のビットタ
ップの第１のビットタップを発生する。図５において、
ビット変換制御回路２３からのＡＤＤ＿ＯＮＥ＿ＭＯＲ
Ｅ信号３２は、ＢＩＴ４（これはＭＳＢである）のＴＡ
Ｐ１として第１のビットタップ１１２を発生するために
調整回路１１０に供給され、タップコンバータ１００
は、ＢＩＴ４から発生される［２：１６］とラベルされ
た残りの１５個のビットタップ１０４を発生する。
１のビットタップ回路３６の第２実施例を示す。調整回
路は、調整信号を変換して、複数の出力ビット５８の最
上位ビット（ＭＳＢ）に対応する最後の複数のビットタ
ップの第１のビットタップを発生する。図５において、
ビット変換制御回路２３からのＡＤＤ＿ＯＮＥ＿ＭＯＲ
Ｅ信号３２は、ＢＩＴ４（これはＭＳＢである）のＴＡ
Ｐ１として第１のビットタップ１１２を発生するために
調整回路１１０に供給され、タップコンバータ１００
は、ＢＩＴ４から発生される［２：１６］とラベルされ
た残りの１５個のビットタップ１０４を発生する。
【００３７】図６に、逐次近似回路１２で使用される図
１のビットタップ回路３６の第３実施例を示す。ビット
タップ回路３６は、タップコンバータ１００（実線のバ
ーで示す）と、調整回路１１６を有する。調整回路１１
６は、第１のＡＮＤゲート１１８および少なくとも第２
のＡＮＤゲート１２０〜１２４を含む複数のＡＮＤゲー
トを直列に有する。各ＡＮＤゲートは、それぞれの出力
ビットに対応する第１のビットタップに接続される。第
１のＡＮＤゲート１１８は、ＡＤＤ＿ＯＮＥ＿ＭＯＲＥ
信号と、出力ビットの最下位ビット（ＬＳＢ）に対応す
る第１のビットタップのＡＮＤをとるＡＮＤ演算を実行
し、第１のＡＮＤ出力信号を発生する。各ＡＮＤゲート
１２０〜１２４は、先行するＡＮＤ出力信号のＡＮＤを
とり、後続のＡＮＤ出力信号を発生する。
１のビットタップ回路３６の第３実施例を示す。ビット
タップ回路３６は、タップコンバータ１００（実線のバ
ーで示す）と、調整回路１１６を有する。調整回路１１
６は、第１のＡＮＤゲート１１８および少なくとも第２
のＡＮＤゲート１２０〜１２４を含む複数のＡＮＤゲー
トを直列に有する。各ＡＮＤゲートは、それぞれの出力
ビットに対応する第１のビットタップに接続される。第
１のＡＮＤゲート１１８は、ＡＤＤ＿ＯＮＥ＿ＭＯＲＥ
信号と、出力ビットの最下位ビット（ＬＳＢ）に対応す
る第１のビットタップのＡＮＤをとるＡＮＤ演算を実行
し、第１のＡＮＤ出力信号を発生する。各ＡＮＤゲート
１２０〜１２４は、先行するＡＮＤ出力信号のＡＮＤを
とり、後続のＡＮＤ出力信号を発生する。
【００３８】調整回路１１６は、第１のＯＲゲート１２
６および第２のＯＲゲート１２８〜１３４を含む複数の
ＯＲゲートも有する。各ＯＲゲートは、それぞれの出力
ビットに対応する第１のビットタップに接続され、第１
のＯＲゲート１２６は、ＡＤＤ＿ＯＮＥ＿ＭＯＲＥ信号
と、ＬＳＢに対応する第１ビットタップのＯＲをとるＯ
Ｒ演算を実行し、ＬＳＢに対応する第２の複数のビット
タップの第１のビットタップを発生する。各ＯＲゲート
１２８〜１３４は、それぞれの後続のＡＮＤ出力信号
と、それぞれの出力ビットのＯＲをとるＯＲ演算を実行
し、それぞれの出力ビットに対応する第２の複数のビッ
トタップの第１のビットタップを発生する。
６および第２のＯＲゲート１２８〜１３４を含む複数の
ＯＲゲートも有する。各ＯＲゲートは、それぞれの出力
ビットに対応する第１のビットタップに接続され、第１
のＯＲゲート１２６は、ＡＤＤ＿ＯＮＥ＿ＭＯＲＥ信号
と、ＬＳＢに対応する第１ビットタップのＯＲをとるＯ
Ｒ演算を実行し、ＬＳＢに対応する第２の複数のビット
タップの第１のビットタップを発生する。各ＯＲゲート
１２８〜１３４は、それぞれの後続のＡＮＤ出力信号
と、それぞれの出力ビットのＯＲをとるＯＲ演算を実行
し、それぞれの出力ビットに対応する第２の複数のビッ
トタップの第１のビットタップを発生する。
【００３９】図４〜図６に示した上記の実施例では、ビ
ットタップ回路３６は、最後の「１加算」動作による各
２進重み付き変換ビットの１つのＬＳＢ部分のみをタッ
プオフすることによって、ノイズ環境を避けるためにＬ
ＳＢのみを近似の最終段階で変化させている。
ットタップ回路３６は、最後の「１加算」動作による各
２進重み付き変換ビットの１つのＬＳＢ部分のみをタッ
プオフすることによって、ノイズ環境を避けるためにＬ
ＳＢのみを近似の最終段階で変化させている。
【００４０】図１〜図３に関連して図７に示したよう
に、本発明の方法は、ステップ１５８で、逐次近似の実
行を開始し、ステップ１６０で、制御信号および制御値
を発生する。次に、ステップ１６２で、データ、すなわ
ち、ビット変換制御回路２３の出力を推定値レジスタに
ロードし、第１の複数の出力ビットおよび対応するビッ
トタップを発生する。次に、ステップ１６４で、コンパ
レータ１４から比較信号を受信する。次に、ステップ１
６６で、信号変動によるエラーを含む実際の信号との差
を補償するためにコンパレータ出力に基づいて前の複数
の出力ビットを調整する。ステップ１６８で、次の複数
の出力ビットが、近似された変動信号として発生され、
ステップ１７０で、次の複数のビットタップが、次の複
数の出力ビットから発生される。ステップ１７２で、本
方法は、ｉ個の逐次近似サイクルが実行されたかどうか
を判断する。実行されていない場合、本方法はループバ
ックしステップ１６６〜１７０を繰り返す。ｉ回の反復
が実行され変換が完了すると、最後の複数の出力ビット
および対応するビットタップが発生される。
に、本発明の方法は、ステップ１５８で、逐次近似の実
行を開始し、ステップ１６０で、制御信号および制御値
を発生する。次に、ステップ１６２で、データ、すなわ
ち、ビット変換制御回路２３の出力を推定値レジスタに
ロードし、第１の複数の出力ビットおよび対応するビッ
トタップを発生する。次に、ステップ１６４で、コンパ
レータ１４から比較信号を受信する。次に、ステップ１
６６で、信号変動によるエラーを含む実際の信号との差
を補償するためにコンパレータ出力に基づいて前の複数
の出力ビットを調整する。ステップ１６８で、次の複数
の出力ビットが、近似された変動信号として発生され、
ステップ１７０で、次の複数のビットタップが、次の複
数の出力ビットから発生される。ステップ１７２で、本
方法は、ｉ個の逐次近似サイクルが実行されたかどうか
を判断する。実行されていない場合、本方法はループバ
ックしステップ１６６〜１７０を繰り返す。ｉ回の反復
が実行され変換が完了すると、最後の複数の出力ビット
および対応するビットタップが発生される。
【００４１】図１および図４〜図６に関連して図７に示
したように、本発明によるノイズを縮小する方法は、ス
テップ１７４で、調整信号を発生する。次に、ステップ
１７６で、調整信号を使用して前の複数のビットタップ
を調整し、縮小したノイズを有する最後の複数のビット
タップを発生する。ステップ１７６におけるノイズを縮
小するための調整は、変換手続きの最後の反復サイクル
で実行される。
したように、本発明によるノイズを縮小する方法は、ス
テップ１７４で、調整信号を発生する。次に、ステップ
１７６で、調整信号を使用して前の複数のビットタップ
を調整し、縮小したノイズを有する最後の複数のビット
タップを発生する。ステップ１７６におけるノイズを縮
小するための調整は、変換手続きの最後の反復サイクル
で実行される。
【００４２】本発明のさまざまな変形が可能である。例
えば、本明細書で述べた、最後の１つのＬＳＢを加算す
る動作によるノイズ縮小の考え方は、最後の１つのＬＳ
Ｂの「減算」動作を実装する設計にも等しく適用可能で
ある。
えば、本明細書で述べた、最後の１つのＬＳＢを加算す
る動作によるノイズ縮小の考え方は、最後の１つのＬＳ
Ｂの「減算」動作を実装する設計にも等しく適用可能で
ある。
【図１】本発明の逐次近似回路の構成要素の図である。
【図２】逐次近似回路の第１実施例の図である。
【図３】逐次近似回路の第２実施例の図である。
【図４】逐次近似回路とともに使用されるビットタップ
回路の第１実施例の図である。
回路の第１実施例の図である。
【図５】逐次近似回路とともに使用されるビットタップ
回路の第２実施例の図である。
回路の第２実施例の図である。
【図６】逐次近似回路とともに使用されるビットタップ
回路の第３実施例の図である。
回路の第３実施例の図である。
【図７】逐次近似のおよびそのノイズの縮小方法の動作
を示す図である。
を示す図である。
１０ アナログディジタルコンバータ（ＡＤＣ） １２ 逐次近似回路 １４ コンパレータ １６ 入力信号 １８ ディジタルアナログコンバータ（ＤＡＣ） ２０ 比較信号 ２２ クロック ２３ ビット変換制御回路 ２４ 変換制御回路 ２６ カウンタ ２８ デコーダ ３０ ビット制御回路 ３４ 推定値レジスタ（フリップフロップ回路） ３６ ビットタップ回路 ４０ 出力ビットタップ ４２ 加算器・減算器 ４４ ＯＲゲート ４６ フリップフロップ ４８ フリップフロップ ５０ フリップフロップ ５２ フリップフロップ ５４ フリップフロップ ５６ クロック信号 ６２ インバータ ６４ ＡＮＤゲート ６６ ＡＮＤゲート ６８ ＡＮＤゲート ７０ ＡＮＤゲート ７２ ＡＮＤゲート ７４ ＯＲゲート ７６ ＡＮＤゲート ７８ ＡＮＤゲート ８０ ＡＮＤゲート ８２ ＯＲゲート ８４ ＯＲゲート ８６ ＯＲゲート ８８ ＯＲゲート ９０ 排他的ＯＲゲート ９２ 排他的ＯＲゲート ９４ 排他的ＯＲゲート ９６ 排他的ＯＲゲート ９８ 排他的ＯＲゲート １００ タップコンバータ １０８ 調整回路 １１０ 調整回路 １１６ 調整回路 １１８ ＡＮＤゲート １２０ ＡＮＤゲート １２２ ＡＮＤゲート １２４ ＡＮＤゲート １２６ ＯＲゲート １２８ ＯＲゲート １３０ ＯＲゲート １３２ ＯＲゲート １３４ ＯＲゲート
フロントページの続き (72)発明者 デヴィッド ジェラード ヴァランコート アメリカ合衆国，18062 ペンシルヴァニ ア，マカンギー，ブリアーウッド ドライ ブ 5077
Claims (20)
- 【請求項１】 比較信号を受信するアナログディジタル
コンバータ（ＡＤＣ）を有し、変動信号をディジタル的
に近似する逐次近似回路において、 制御信号を発生する変換制御回路と、 現在の複数の出力ビットを保持するフリップフロップ回
路からなる推定値レジスタと、 前記制御信号に応答して推定値レジスタへの次の入力と
して次の複数の出力ビットを発生するビット制御回路と
からなり、 当該ビット制御回路は、前記比較信号に応答して、前記
制御値を使用して現在の複数の出力ビットを調整し、ス
ルーレートによるエラーを補償するとともにディジタル
的に近似された変動信号として次の複数の出力ビットを
発生することを特徴とする逐次近似回路。 - 【請求項２】 前記ビット制御回路は、最大エラー値を
最小にするように前記制御値を発生することを特徴とす
る請求項１の逐次近似回路。 - 【請求項３】 前記ビット制御回路は、前記制御信号、
前記制御値、および前記比較信号に応答して前記制御値
を現在の複数の出力ビットに加算して次の複数の出力ビ
ット発生する加算器を有することを特徴とする請求項１
の逐次近似回路。 - 【請求項４】 前記フリップフロップ回路は第１の複数
の出力ビットを出力として発生し、 前記加算器は、前記フリップフロップ回路の出力に接続
され、第１の複数の出力ビットに応答して、前記制御値
を加算することを特徴とする請求項３の逐次近似回路。 - 【請求項５】 前記ビット制御回路は、 最下位ビット（ＬＳＢ）制御出力を発生するＯＲゲート
を含み、複数の制御ビットを含む制御信号を出力する変
換制御回路と、 前記比較信号を反転させるインバータと、 反転した比較信号、最下位ビット制御出力および複数の
制御ビットに応答して、当該反転した比較信号とそれぞ
れの制御ビットのＡＮＤをそれぞれとることにより、第
１、第２、および少なくとも第３のＡＮＤ出力信号を含
むＡＮＤ出力信号を発生する第１の複数のＡＮＤゲート
と、 前記制御信号ならびに第１および第２のＡＮＤ出力信号
に応答して、第１の調整信号を発生する調整選択回路
と、 前記少なくとも第３のＡＮＤ出力信号および前記第１の
調整信号に応答して、前記制御値を現在の複数の出力ビ
ットに加算するように前記フリップフロップ回路を制御
して次の複数の出力ビットを発生する論理チェーン回路
とを有することを特徴とする請求項１の逐次近似回路。 - 【請求項６】 前記フリップフロップ回路は複数のフリ
ップフロップを有し、各フリップフロップはそれぞれの
出力において第１の複数の出力ビットのそれぞれの出力
ビットおよび第２の複数の出力ビットのそれぞれの出力
ビットを発生し、第１および第２の複数の出力ビットは
それぞれ最下位ビット（ＬＳＢ）および最上位ビット
（ＭＳＢ）を有し、 前記論理チェーン回路は、 それぞれのフリップフロップの出力に接続された第１の
入力をそれぞれ有する複数の排他的ＯＲゲートと、 それぞれの制御ビットと前記第１の調整信号のＯＲをと
り、第１の排他的ＯＲゲートに入力するための第１のチ
ェーンＯＲ出力を発生する第１のＯＲゲートと、 第１の出力ビットと前記第１の調整信号のＡＮＤをとる
第１のＡＮＤゲートと、それぞれの出力ビットと先行す
るＡＮＤゲートの出力のＡＮＤをそれぞれとる直列接続
された後続のＡＮＤゲートを含み、それぞれチェーンＡ
ＮＤ出力を発生する第２の複数のＡＮＤゲートと、 それぞれの制御ビットと、それぞれのＡＮＤ出力信号
と、それぞれのチェーンＡＮＤ出力のＯＲをそれぞれと
り、それぞれの排他的ＯＲゲートに入力するための少な
くとも第２のチェーンＯＲ出力を発生する少なくとも第
２のＯＲゲートとをさらに有することを特徴とする請求
項５の逐次近似回路。 - 【請求項７】 変動信号をディジタル的に近似し近似中
のノイズを縮小する逐次近似回路において、当該逐次近
似回路は、 複数の出力ビットを発生するフリップフロップ回路と、 入力比較信号に応答して、複数の出力ビットを発生する
ように前記フリップフロップ回路を制御するとともに調
整信号を発生するビット制御回路と、 ビットタップ回路とからなり、当該ビットタップ回路
は、 前記複数の出力ビットおよび前記調整信号に応答して、
第１の複数のビットタップを発生するタップコンバータ
と、 最後から２番目の複数のビットタップを調整し、近似さ
れた変動信号として、ノイズを縮小した最後の複数のビ
ットタップを発生する調整回路とからなることを特徴と
する逐次近似回路。 - 【請求項８】 前記調整回路は、前記調整信号を変換し
て、最後の複数のビットタップの追加の最下位ビット
（ＬＳＢ）タップを発生することを特徴とする請求項７
の逐次近似回路。 - 【請求項９】 前記調整回路は、前記調整信号を変換し
て、複数の出力ビットの最上位ビット（ＭＳＢ）に対応
する最後の複数のビットタップの第１のビットタップを
発生することを特徴とする請求項７の逐次近似回路。 - 【請求項１０】 前記調整回路は、 前記調整信号と出力ビットの最下位ビット（ＬＳＢ）に
対応する第１のビットタップのＡＮＤをとり第１のＡＮ
Ｄ出力信号を発生する第１のＡＮＤゲートと、先行する
ＡＮＤ出力信号のＡＮＤをとり後続のＡＮＤ出力信号を
それぞれ発生する少なくとも第２のＡＮＤゲートを含
み、それぞれの出力ビットに対応する第１のビットタッ
プにそれぞれ接続された、直接接続された複数のＡＮＤ
ゲートと、 前記調整信号と前記最下位ビットに対応する第１のビッ
トタップのＯＲをとり前記最下位ビットに対応する最後
の複数のビットタップの第１のビットタップを発生する
第１のＯＲゲートと、それぞれの後続のＡＮＤ出力信号
とそれぞれの出力ビットのＯＲをとりそれぞれの出力ビ
ットに対応する第２の複数のビットタップの第１のビッ
トタップをそれぞれ発生する少なくとも第２のＯＲゲー
トを含み、それぞれの出力ビットに対応する第１のビッ
トタップにそれぞれ接続された複数のＯＲゲートとを有
することを特徴とする請求項７の逐次近似回路。 - 【請求項１１】 アナログディジタルコンバータ（ＡＤ
Ｃ）を使用して変動信号の逐次近似を実行する方法にお
いて、 ａ．クロック信号を受信するステップと、 ｂ．前記クロック信号から制御信号を発生するステップ
と、 ｃ．制御値を発生するステップと、 ｄ．データを推定値レジスタにロードし第１の複数の出
力ビットおよび対応するビットタップを発生するステッ
プと、 ｅ．コンパレータから比較信号を受信するステップと、 ｆ．前記比較信号を使用して前の複数の出力ビットを調
整し、信号変動によるエラーを含む実際の信号との差を
補償するステップと、 ｇ．近似された変動信号として次の複数の出力ビットを
発生するステップと、 ｈ．ｉビットの変換の場合にステップａからｇまでを少
なくともｉ回繰り返すステップとからなることを特徴と
する逐次近似方法。 - 【請求項１２】 ステップｃは、最大エラー値を半分に
するステップを含むことを特徴とする請求項１１の方
法。 - 【請求項１３】 ステップｆは、前記制御値を前の複数
の出力ビットに加算して次の複数の出力ビットを発生す
るステップを含むことを特徴とする請求項１１の方法。 - 【請求項１４】 ステップｂは、複数の制御ビットを発
生するステップを含み、 ステップｆは、 前記比較信号を反転させるステップと、 反転した比較信号とそれぞれの制御ビットのＡＮＤをそ
れぞれのＡＮＤゲートでそれぞれとることにより、第
１、第２、および少なくとも第３のＡＮＤ出力信号を含
むＡＮＤ出力信号を発生するステップと、 前記制御信号ならびに第１および第２のＡＮＤ出力信号
から第１の調整信号を発生するステップと、 前記少なくとも第３のＡＮＤ出力信号および前記第１の
調整信号を使用して前記エラーを補償するように前記フ
リップフロップ回路を制御するステップとを含むことを
特徴とする請求項１１の方法。 - 【請求項１５】 ステップｇは、制御値を第１の複数の
出力ビットに加算するステップを含むことを特徴とする
請求項１４の方法。 - 【請求項１６】 前記フリップフロップ回路を制御する
ステップは、 それぞれの制御ビットと前記第１の調整信号のＯＲをと
るステップと、 第１の出力ビットと前記第１の調整信号のＡＮＤをとる
ステップと、 ＡＮＤゲートチェーンで、それぞれの出力ビットと先行
するＡＮＤゲートの出力のＡＮＤをとり、それぞれのチ
ェーンＡＮＤ出力を発生するステップと、 それぞれの制御ビットと、それぞれのＡＮＤ出力ビット
と、それぞれのチェーンＡＮＤ出力のＯＲをとり、それ
ぞれのチェーンＯＲ出力を発生するステップと、 前記フリップフロップ回路内のそれぞれのフリップフロ
ップを制御するために、それぞれの出力ビットとそれぞ
れのチェーンＯＲ出力の排他的ＯＲをとるステップとを
含むことを特徴とする請求項１５の方法。 - 【請求項１７】 逐次近似回路において変動信号をディ
ジタル的に近似する際のノイズを縮小する方法におい
て、 入力比較信号を受信するステップと、 前記入力比較信号を使用して複数の出力ビットを発生す
るステップと、 第２の複数のビットタップを発生するステップと、 調整信号を発生するステップと、 前記調整信号を使用して前の複数のビットタップを調整
し、近似された変動信号として、ノイズを縮小した最後
の複数のビットタップを発生する調整ステップとからな
ることを特徴とするノイズ縮小方法。 - 【請求項１８】 前記調整ステップは、前記調整信号
を、最後の複数のビットタップの追加の最下位ビット
（ＬＳＢ）タップに変換するステップを含むことを特徴
とする請求項１７の方法。 - 【請求項１９】 前記調整ステップは、前記調整信号
を、複数の出力ビットの最上位ビット（ＭＳＢ）に対応
する最後の複数のビットタップの第１のビットタップに
変換するステップを含むことを特徴とする請求項１７の
方法。 - 【請求項２０】 前記調整ステップは、 前記調整信号と出力ビットの最下位ビット（ＬＳＢ）に
対応する第１のビットタップのＡＮＤをとり第１のＡＮ
Ｄ出力信号を発生するステップと、 先行するＡＮＤ出力信号のＡＮＤをとり後続のＡＮＤ出
力信号を発生するステップと、 前記調整信号と前記最下位ビットに対応する第１のビッ
トタップのＯＲをとり前記最下位ビットに対応する第２
の複数のビットタップの第１のビットタップを発生する
ステップと、 それぞれの後続のＡＮＤ出力信号とそれぞれの出力ビッ
トのＯＲをとりそれぞれの出力ビットに対応する最後の
複数のビットタップの第１のビットタップを発生するス
テップとを含むことを特徴とする請求項１７の方法。
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|---|---|---|---|
| US349153 | 1994-12-02 | ||
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100444298B1 (ko) * | 2001-11-02 | 2004-08-16 | 주식회사 하이닉스반도체 | 지연고정방법 및 이를 이용한 지연고정루프 |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB9503783D0 (en) * | 1995-02-24 | 1995-04-12 | Fujitsu Ltd | Analog-to-digital converters |
| EP0766405A1 (en) * | 1995-09-29 | 1997-04-02 | STMicroelectronics S.r.l. | Successive approximation register without redundancy |
| US6215483B1 (en) * | 1998-06-17 | 2001-04-10 | Webtv Networks, Inc. | Combining real-time and batch mode logical address links |
| US7174562B1 (en) | 1999-12-20 | 2007-02-06 | Microsoft Corporation | Interactive television triggers having connected content/disconnected content attribute |
| KR100546323B1 (ko) * | 2003-04-01 | 2006-01-26 | 삼성전자주식회사 | 정밀한 아날로그 제어 동작을 수행할 수 있는 제어 시스템및 제어 방법 |
| GB0513881D0 (en) * | 2005-07-06 | 2005-08-10 | Btg Int Ltd | Core 2 GLCNAC-T Inhibitors III |
| US9021529B2 (en) | 2004-07-15 | 2015-04-28 | Microsoft Technology Licensing, Llc | Content recordation techniques |
| US11929756B2 (en) | 2022-03-14 | 2024-03-12 | Avago Technologies International Sales Pte. Limited | System and method for offset calibration in a successive approximation analog to digital converter |
| US12212334B2 (en) | 2022-03-21 | 2025-01-28 | Avago Technologies International Sales Pte. Limited | Successive approximation register analog to digital converter having adaptive current or voltage parameter adjustments |
| US11863198B2 (en) * | 2022-03-21 | 2024-01-02 | Avago Technologies International Sales Pte. Limited | Successive approximation register analog to digital converter with reduced data path latency |
| CN114710155B (zh) * | 2022-04-13 | 2023-05-12 | 苏州迅芯微电子有限公司 | 用于sar型模数转换器的逻辑控制电路、sar型模数转换器 |
Family Cites Families (28)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3775747A (en) * | 1972-10-17 | 1973-11-27 | Int Standard Electric Corp | An error correcting encoder |
| US4176344A (en) * | 1975-05-28 | 1979-11-27 | Bell Telephone Laboratories, Incorporated | Integrated circuit binary weighted digital-to-analog converter |
| US4761636A (en) * | 1977-04-07 | 1988-08-02 | Analog Devices, Incorporated | A-to-D converter of the successive-approximation type |
| US4707682A (en) * | 1977-04-07 | 1987-11-17 | Analog Devices, Incorporated | A-to-D converter of the successive-approximation type |
| US5092330A (en) * | 1978-07-20 | 1992-03-03 | Medtronic, Inc. | Analog to digital converter |
| US4313204A (en) * | 1979-10-29 | 1982-01-26 | Deltalab Research, Inc. | Digital encoding circuitry with means to reduce quantization noise |
| US4544914A (en) * | 1979-12-17 | 1985-10-01 | Trw Inc. | Asynchronously controllable successive approximation analog-to-digital converter |
| JPS59161916A (ja) * | 1983-03-07 | 1984-09-12 | Nec Corp | アナログ−デイジタル変換器 |
| US4620179A (en) * | 1983-08-29 | 1986-10-28 | Harris Corporation | Method for successive approximation A/D conversion |
| US4593270A (en) * | 1984-06-19 | 1986-06-03 | Burr-Brown Corporation | Successive approximation analog to digital converter |
| US4688018A (en) * | 1985-09-16 | 1987-08-18 | Motorola, Inc. | Multifunction analog-to-digital successive approximation register |
| EP0258840B1 (de) * | 1986-09-02 | 1994-11-02 | Siemens Aktiengesellschaft | Sukzessives Approximations-Register |
| JP2540852B2 (ja) * | 1987-04-09 | 1996-10-09 | 日本電装株式会社 | 逐次比較型アナログ−デイジタル変換器 |
| JP2577387B2 (ja) * | 1987-07-08 | 1997-01-29 | 株式会社東芝 | 逐次比較型ａｄ変換器 |
| JPH0734541B2 (ja) * | 1987-07-27 | 1995-04-12 | 日本電気株式会社 | 逐次比較形アナログ・ディジタル変換方式 |
| US4777470A (en) * | 1987-09-28 | 1988-10-11 | Burr-Brown Corporation | High speed successive approximation register in analog-to-digital converter |
| JPH01166620A (ja) * | 1987-12-23 | 1989-06-30 | Toshiba Corp | 逐次比較型アナログ・デジタル変換器 |
| JPH0771117B2 (ja) * | 1988-06-30 | 1995-07-31 | 日本電気株式会社 | 符号誤り訂正装置 |
| US4940981A (en) * | 1989-02-08 | 1990-07-10 | Burr-Brown Corporation | Dual analog-to-digital converter with single successive approximation register |
| JP2560478B2 (ja) * | 1989-06-30 | 1996-12-04 | 日本電気株式会社 | アナログ・ディジタル変換器 |
| SE464787B (sv) * | 1989-10-04 | 1991-06-10 | Ericsson Telefon Ab L M | Foerfarande och anordning foer att utfoera en approximativ division |
| US4985702A (en) * | 1990-04-02 | 1991-01-15 | Triquint Semiconductor, Inc. | Analog to digital converter with second order error correction |
| US5206650A (en) * | 1991-09-05 | 1993-04-27 | John Fluke Mfg. Co., Inc. | Charge-controlled integrating successive-approximation analog-to-digital converter |
| US5235333A (en) * | 1992-03-05 | 1993-08-10 | Burr-Brown Corporation | Hysteresis-insensitive single-comparator successive approximation analog-to-digital converter |
| US5282152A (en) * | 1992-03-31 | 1994-01-25 | Vlsi Technology, Inc. | Integer-based 18-bit RGB to 5-bit gray scale conversion device and method therefor |
| JPH05343998A (ja) * | 1992-06-10 | 1993-12-24 | Mitsubishi Electric Corp | 逐次変換型ａ／ｄ変換装置 |
| US5287108A (en) * | 1992-07-02 | 1994-02-15 | National Semiconductor Corporation | Multistep analog-to-digital converter with successive approximation register circuit for least significant bit resolution |
| US5258759A (en) * | 1992-10-16 | 1993-11-02 | California Institute Of Technology | Method and apparatus for monotonic algorithmic digital-to-analog and analog-to-digital conversion |
-
1994
- 1994-12-02 US US08/349,153 patent/US5589832A/en not_active Expired - Lifetime
-
1995
- 1995-11-01 TW TW084111525A patent/TW280973B/zh not_active IP Right Cessation
- 1995-11-21 EP EP95308333A patent/EP0715413A1/en not_active Withdrawn
- 1995-12-04 JP JP7340025A patent/JPH08251028A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100444298B1 (ko) * | 2001-11-02 | 2004-08-16 | 주식회사 하이닉스반도체 | 지연고정방법 및 이를 이용한 지연고정루프 |
Also Published As
| Publication number | Publication date |
|---|---|
| TW280973B (ja) | 1996-07-11 |
| EP0715413A1 (en) | 1996-06-05 |
| US5589832A (en) | 1996-12-31 |
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