JPH08255146A - データ駆動型情報処理装置 - Google Patents

Abstract

(57)【要約】 【目的】 複数のデータ駆動型情報処理装置を相互に接
続してデータを入出力しながら処理を同時に実行する場
合に、データ中の各種パラメータに応じて装置間のデー
タ経路を容易に設定・変更できるデータ駆動型情報処理
装置を提供する。 【構成】 プロセッサ１００は分岐制御パラメータレジ
スタ群２８を参照しながら出力動作する出力処理部２５
を含む。レジスタ群２８にはプロセッサ番号／世代番号
指定パラメータＰ／Ｇおよび分岐比較マスクパラメータ
ＲＭならびに分岐比較データパラメータＲＤが格納され
て、データパケット出力時処理部２５は該パケットのプ
ロセッサ番号および世代番号のいずれか一方をパラメー
タＰ／Ｇに従って読取り、読取られた番号とパラメータ
ＲＭおよびＲＤを用いた分岐条件判定に従って該パケッ
トをポートＯＡおよびＯＢのいずれか一方に送出する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明はデータ駆動型情報処理
装置に関し、特に、複数の情報処理装置を接続して同時
に処理を実行する場合に複数の処理装置のデータ経路に
よる接続を容易に設定・変更できるデータ駆動型情報処
理装置に関する。

【０００２】

【従来の技術】データ駆動型情報処理装置（以下、デー
タ駆動型プロセッサと呼ぶ）では、「ある処理に必要な
データがすべて揃い、かつ、その処理に必要な演算処理
などの資源が割当てられたときに処理を行なう」という
単純な規則に従って処理が並列に進行する。

【０００３】図１８は、従来の映像信号処理向きデータ
駆動型情報処理システムのブロック構成図である。同様
のシステム構成が、文献「動的データ駆動型プロセッサ
による並列処理方式の検討」（情報処理学会主催のマイ
クロコンピュータアーキテクチャシンポジウム（１９９
１年１１月１２日）において発行）に示されている。

【０００４】図１８のシステムはデータ駆動型プロセッ
サ１および画像メモリ部１１を含み、画像メモリ部１１
はさらにメモリインタフェース２および画像メモリ３を
含む。プロセッサ１は入力ポートＩＡ，ＩＢおよびＩＶ
を有し、さらに出力ポートＯＡ，ＯＢおよびＯＶを含
む。

【０００５】入力ポートＩＡおよびＩＢには伝送路７お
よび８がそれぞれ接続されて処理されるべき映像信号が
与えられる。入力ポートＩＶには伝送路５が接続されて
画像メモリ部１１におけるメモリ３のアクセス結果が与
えられる。出力ポートＯＡおよびＯＢは伝送路９および
１０をそれぞれ接続し該システムにおける処理結果デー
タを送出する。出力ポートＯＶは伝送路４を接続し画像
メモリ部１１をアクセスするためのデータを送出する。
さらに、メモリインタフェース２と画像メモリ３とはメ
モリアクセス制御線６を介して接続される。なお、伝送
路４，５，７〜１０を介して伝送されるデータはデータ
パケットである。

【０００６】図１９は従来およびこの発明の実施例に適
用されるデータパケットのフィールド構成図である。デ
ータパケットは、プロセッサ１内での処理の内容を示す
命令コードＣ、該データパケットが処理されるべきシス
テム内のデータ駆動型プロセッサを一意に指定するため
のプロセッサ番号Ｐｅ♯、処理されるプロセッサ上で実
行されるべき命令を一意に指定するためのノード番号
Ｎ，図１８のデータ伝送路７あるいは８よりプロセッサ
１に対して入力される時点において、入力時系列の順序
に従って付けられている識別子であり、プロセッサ１に
おいてはデータの待合せの際に利用され、メモリインタ
フェース２に対しては画像メモリ３に対するアドレスと
しての意味を持つ世代番号ｇｅｎ♯およびデータＤを含
む。

【０００７】図１８に戻って、データ処理時、入力時間
順序に従って割当てられた世代番号ｇｅｎ♯を持つ入力
パケットが入力ポートＩＡあるいはＩＢを介して時系列
的にプロセッサ１に与えられる。プロセッサ１には予め
映像処理のためのデータフロープログラムが記憶されて
おり、プログラム１は与えられるデータパケットの内容
をプログラムに基づいて処理し、処理結果を格納したデ
ータパケットを出力ポートＯＡおよびＯＢのいずれか一
方を介して送出する。プロセッサ１の出力ポートＯＶを
介して画像メモリ部１１に送出されるデータパケット
は、画像メモリ３に対するアクセス（画像メモリ３に記
憶されたデータの参照／更新など）要求を格納する。メ
モリインタフェース２は、このアクセス要求を受取ると
メモリアクセス制御線６を介して画像メモリ３に対しア
クセスを行なった後、その結果データを格納したデータ
パケットを伝送路５を介してプロセッサ１の入力ポート
ＩＶに与える。プロセッサ１は入力ポートＩＶを介して
与えられたデータパケットを受取り、プログラムに基づ
いて処理を続行する。

【０００８】図２０は、従来の映像処理向きデータ駆動
型プロセッサ１のブロック構成図である。図においてプ
ロセッサ１は、その入力段に入力ポートＩＡおよびＩＢ
が接続される入力処理部１７、合流部１２、予め記憶さ
れたデータフロープログラムに基づいて処理を実行する
本体処理部１３、分岐部１４、その出力段に出力ポート
ＯＡおよびＯＢが接続されて分岐制御パラメータレジス
タ群１８の内容に従って出力動作する出力処理部１５お
よびネットワークを組むシステム内で該プロセッサ１を
一意に識別するための自プロセッサ識別番号ＰＥ♯を記
憶するＰＥ♯レジスタ１６を含む。さらにレジスタ群１
８は分岐比較マスクパラメータＲＭを格納するためのＲ
Ｍ格納レジスタＲ２および分岐比較データパラメータＲ
Ｄを格納するためのＲＤ格納レジスタＲ３を含む。

【０００９】入力処理部１７はＩＡおよびＩＢポートを
介して入力されるデータパケットを受取り、該入力パケ
ット中のプロセッサ番号Ｐｅ♯とＰＥ♯レジスタ１６中
の自プロセッサ識別番号ＰＥ♯とを比較し、一致すれば
該入力パケットを自プロセッサ宛のパケットと判断し、
合流部１２に送出する。一致しなければ該入力パケット
を他のプロセッサ宛のパケットと判断し、出力処理部１
５に送出する。

【００１０】合流部１２は入力データパケットを合流さ
せ本体処理部１３に送出する。本体処理部１３は、与え
られるデータパケットを入力し予め記憶されたデータフ
ロープログラムに従って処理する。もし、画像メモリ３
に対するアクセス処理が生じた場合は、処理部１３はＯ
Ｖポートを介して画像メモリ部１１へデータパケットを
送出し、メモリ３のアクセスが行なわれた後に、ＩＶポ
ートを介して被処理パケットを受取る。

【００１１】分岐部１４は本体処理部１３から出力され
るデータパケットを入力し、入力処理部１７と同様に該
入力データパケットのプロセッサ番号Ｐｅ♯とＰＥ♯レ
ジスタ１６の自プロセッサ識別番号ＰＥ♯とを比較し、
一致すれば該入力データパケットを合流部１２に与え、
一致しなければ該入力データパケットを出力処理部１５
に与える。

【００１２】出力処理部１５は、与えられるデータパケ
ットを入力し、該入力データパケット中のプロセッサ番
号Ｐｅ♯あるいは世代番号ｇｅｎ♯を参照し、予め分岐
制御パラメータレジスタ群１８中のパラメータＲＭおよ
びＲＤによって設定された分岐条件に従って、該入力パ
ケットをＯＡポートおよびＯＢポートのいずれか一方に
排他的に送出する。

【００１３】特開平６−１６２２２８号公報に示される
データフロープロセッサ装置では、分岐制御パラメータ
としてＩＤパラメータ、分岐比較データパラメータおよ
び分岐比較マスクパラメータの３種のパラメータが用意
されている。このうち、ＩＤパラメータは、図２０のＰ
Ｅ♯レジスタ１６の内容と同等であり、分岐比較データ
パラメータおよび分岐比較マスクパラメータは分岐制御
パラメータレジスタ群１８の分岐比較データパラメータ
ＲＤと分岐比較マスクパラメータＲＭの２種類と同じで
ある。特開平６−１６２２２８号公報に開示の技術に従
えば、出力処理部１５の分岐条件は次式で表わされる。

【００１４】 （ＲＭ．ａｎｄ．Ｐｅ♯）．ｅｘｏｒ．（ＲＭ．ａｎｄ．ＲＤ） …（１） ただし、ＲＭおよびＲＤのそれぞれは、分岐比較マスク
パラメータレジスタＲ２および分岐比較データパラメー
タレジスタＲ３に格納されている値である。また、Ｐｅ
♯は出力処理部１５に対する該入力パケット中のプロセ
ッサ番号Ｐｅ♯である。さらに、演算子ａｎｄおよびｅ
ｘｏｒはそれぞれビットごとの論理積およびビットごと
の排他的論理和を表わす。

【００１５】式（１）の結果が０の場合、すなわちｅｘ
ｏｒ演算に対する被演算子（ＲＭ．ａｎｄ．Ｐｅ♯）と
（ＲＭ．ａｎｄ．ＲＤ）とが一致した場合は、出力処理
部１５に対する該入力パケットはＯＡポートに出力さ
れ、式（１）の結果が０でない場合、すなわちｅｘｏｒ
演算に対する被演算子（ＲＭ．ａｎｄ．Ｐｅ♯）と（Ｒ
Ｍ．ａｎｄ．ＲＤ）が不一致の場合は、出力処理部１５
に対する該入力パケットはＯＢポートに送出される。

【００１６】また、特願平５−３３００８６号に開示の
技術では、分岐条件を決定するパラメータとして、出力
処理部１５に対する該入力データパケット中のプロセッ
サ番号Ｐｅ♯ではなく、世代番号ｇｅｎ♯を用いる例が
示されている。特願平５−３３００８６号に開示の図２
に従えば、分岐条件は次式で表わされる。

【００１７】 （ＲＭ．ａｎｄ．ｇｅｎ♯）．ｅｘｏｒ．ＲＤ …（２） ただし、ＲＭおよびＲＤのそれぞれは分岐比較マスクパ
ラメータレジスタＲ２および分岐比較データパラメータ
レジスタＲ３に格納されている値である。また、ｇｅｎ
♯は出力処理部１５に対する該入力パケット中の世代番
号である。さらに、演算子ａｎｄおよびｅｘｏｒのそれ
ぞれはビットごとの論理積およびビットごとの排他的論
理和を表わす。

【００１８】式（２）の結果が０の場合は、出力処理部
１５に対する該入力パケットはＯＡポートに送出され、
式（２）の結果が０でない場合は、出力処理部１５に対
する該入力パケットはＯＢポートに送出される。式
（１）と比較して分岐比較データパラメータＲＤに対し
てマスク処理（分岐比較マスクパラメータＲＭとの論理
積）が行なわれていないが、式（１）と式（２）との間
で本質的な差はない。

【００１９】図２１は、従来の映像処理向きデータ駆動
型プロセッサ１を４台用いたシステムの第１の構成を示
す図である。図２１のシステム中の４台のプロセッサ１
のそれぞれには、各プロセッサを一意に識別するための
識別番号ＰＥ♯０、ＰＥ♯１、ＰＥ♯２およびＰＥ♯３
がそれぞれ割当てられる。これらの識別番号０〜３は、
それぞれのプロセッサ１のＰＥ♯レジスタ１６に格納さ
れている。以下、各プロセッサ１に割当てられた識別番
号を用いて各プロセッサを特定しながら説明する。

【００２０】図２１のシステムでは、どのプロセッサか
らも他の任意のプロセッサにデータパケットを与えるこ
とができるようにネットワークが組まれている。たとえ
ばプロセッサＰＥ♯０からプロセッサＰＥ♯１にデータ
パケットを与えるには、プロセッサＰＥ♯０の出力ポー
トＯＡからプロセッサ番号Ｐｅ♯をプロセッサＰＥ♯１
の識別番号（１）に設定したデータパケットを出力す
る。該データパケットは、一旦プロセッサＰＥ♯３の入
力ポートＩＡに与えられ、その後プロセッサＰＥ♯３の
出力ポートＯＡから出力され、プロセッサＰＥ♯１の入
力ポートＩＡに与えられる。

【００２１】このようなネットワークを構成するには、
各プロセッサの分岐制御パラメータレジスタの１８の内
容を前述の式（１）に基づいて、たとえば図２１のパラ
メータＲＭおよびＲＤに示すように設定すればよい。す
なわち、プロセッサＰＥ♯０の出力分岐条件では出力デ
ータパケット中のプロセッサ番号Ｐｅ♯の最下位ビット
が１であれば該パケット出力ポートＯＡに送出し、それ
以外の場合は出力ポートＯＢに送出する。また、プロセ
ッサＰＥ♯１の出力分岐条件では出力データパケット中
のプロセッサ番号Ｐｅ♯の最下位ビットが０であれば該
パケットを出力ポートＯＡに送出し、それ以外の場合は
出力ポートＯＢに送出する。さらに、プロセッサＰＥ♯
２およびプロセッサＰＥ♯３の出力分岐条件では、どち
らも出力データパケット中のプロセッサ番号Ｐｅ♯が０
〜３であれば出力ポートＯＡに送出し、それ以外の場合
は出力ポートＯＢに送出する。

【００２２】図２２は、従来の映像処理向きデータ駆動
型プロセッサ１を１台用いてデータ分類処理を行なう第
１のシステム構成図である。このシステム中のプロセッ
サ１には、識別番号ＰＥ♯０が割当てられている。プロ
セッサＰＥ♯０の入力ポートＩＡには、データパケット
が時系列的に順次入力されており、入力データパケット
のそれぞれには、入力時系列の順序に従って世代番号ｇ
ｅｎ♯が付与されている。

【００２３】このとき、プロセッサＰＥ♯０の入力ポー
トＩＡに入力されたデータパケットを世代番号ｇｅｎ♯
に従って出力ポートを切換えることを考える。もし、該
入力データパケットの世代番号ｇｅｎ♯が偶数の場合は
出力ポートＯＡに送出し、奇数の場合は出力ポートＯＢ
に送出するように設定が所望された場合は、式（２）に
基づいて、たとえば図２２のパラメータＲＭおよびＲＤ
を対応の各レジスタに設定すればよい。この設定によれ
ば、プロセッサＰＥ♯０の出力分岐条件では出力データ
パケットは、その世代番号ｇｅｎ♯の最下位ビットが０
（世代番号ｇｅｎ♯が偶数）であれば出力ポートＯＡに
送出され、それ以外（世代番号ｇｅｎ♯が奇数）であれ
ば出力ポートＯＢに送出される。

【００２４】

【発明が解決しようとする課題】図２１および図２２に
示された従来の映像処理向きデータ駆動型プロセッサ１
は、同様の分岐条件設定機構を持っているが、分岐条件
を判断する際の参照値が異なる。特開平６−１６２２２
８号公報に開示の技術に基づく図２１の場合は出力デー
タパケット中のプロセッサ番号Ｐｅ♯が参照され、特願
平５−３３００８６号に開示の技術に基づく図２２の場
合は出力データパケット中の世代番号ｇｅｎ♯が参照さ
れる。したがって、図２１および図２２のシステムを構
築する場合、それぞれ分岐条件設定機構の異なるプロセ
ッサを個々に準備する必要があり、プロセッサ開発費用
の増大を招くという問題が生じる。

【００２５】図２３は、従来の映像処理向きデータ駆動
型プロセッサ１を４台用いたシステムの第２の構成を示
す図である。図２１と同じ物理的な接続構造を持ったシ
ステムを用いて、図２３に示されるような４個のプロセ
ッサを直列に接続したネットワーク構成をとることも可
能である。図２３の場合、細い実線で示されたデータ伝
送路は物理的には接続されているが、データ伝送路とし
ては使用されない。この場合の各プロセッサの分岐制御
パラメータレジスタ群１８は、たとえば図２３のパラメ
ータＲＭおよびＲＤに示されるように設定することが考
えられる。すなわち、プロセッサＰＥ♯０、ＰＥ♯１お
よびＰＥ♯３の出力分岐条件では、出力データパケット
を、そのプロセッサ番号Ｐｅ♯の値にかかわらず出力ポ
ートＯＡに送出し、出力ポートＯＢには送出しない。

【００２６】一方、プロセッサＰＥ♯２ではデータパケ
ットをシステム外に送出するために出力データパケット
をその中のプロセッサ番号Ｐｅ♯の値にかかわらず出力
ポートＯＢに送出するように設定することが要求される
が、従来の分岐制御パラメータレジスタ群１８を用いた
場合はこのような設定は不可能である。したがって、プ
ロセッサＰＥ♯２の分岐条件は、出力データパケットを
そのプロセッサ番号Ｐｅ♯のすべてのビットが１の場合
（プロセッサ識別番号ＰＥ♯のビット幅を９ビットとし
た場合５１１）のみ出力ポートＯＡに送出し、それ以外
の場合は出力ポートＯＢに送出するよう設定される。

【００２７】このような分岐制御パラメータレジスタ群
１８の設定では、もし、プロセッサＰＥ♯２に対してプ
ロセッサ番号Ｐｅ♯のすべてのビットが１であるデータ
パケットが入力ポートＩＡに入力された場合、プロセッ
サＰＥ♯２の出力ポートＯＡから出力され、プロセッサ
ＰＥ♯０の入力ポートＩＢに与えられる。図２３に示さ
れる分岐制御パラメータレジスタ群１８の設定では、該
データパケットはその後、プロセッサＰＥ♯０→ＰＥ♯
３→ＰＥ♯１を経由して再びプロセッサＰＥ♯２のＩＡ
ポートに与えられるため、無限に図２３のシステム内を
巡回して、システム外部に出力されなくなるという問題
が生じる。

【００２８】図２４は従来の映像処理向きデータ駆動型
プロセッサを用いてデータ分類処理を行なう第２のシス
テム構成を示す図である。図２２に示されたシステム構
成では、プロセッサＰＥ♯０の入力ポートＩＡにだけデ
ータパケットが与えられていたが、図２４では入力ポー
トＩＢにも同時にデータパケットが与えられる。図２４
では、プロセッサＰＥ♯０の入力ポートＩＡからの入力
データパケットに対しては、図２２と同様に出力データ
パケット中の世代番号ｇｅｎ♯の最下位ビットが０（世
代番号ｇｅｎ♯が偶数）があれば該データパケットを出
力ポートＯＡに送出し、それ以外（世代番号ｇｅｎ♯が
奇数）の場合は該データパケットを出力ポートＯＢに送
出し、入力ポートＩＢからの入力データパケットに対し
ては図２２とは逆に出力データパケットをその世代番号
ｇｅｎ♯が奇数であれば出力ポートＯＡに送出し偶数で
あれば出力ポートＯＢに送出するような分岐条件設定が
所望される。しかし、従来の分岐制御パラメータレジス
タ群１８を用いた設定では、データパケット中の世代番
号ｇｅｎ♯を操作しなければ図２４で所望されるような
設定は不可能である。

【００２９】図２５（ａ）および（ｂ）は図２４に示さ
れるシステムにおいて、従来の映像処理向きデータ駆動
型プロセッサを用いて世代番号変換を行なったうえで所
望のデータ分類処理を行なうためのデータフローグラフ
が示される。入力ポートＩＡから入力されるデータパケ
ットは、図２０の入力処理部１７および合流部１２を通
過して本体処理部１３で、図２５に示されるデータフロ
ーグラフに基づいて世代番号変換処理を受ける。

【００３０】フローグラフ中のＳＷＧＥＮＡＮＤ命令は
データパケット中の世代番号ｇｅｎ♯と定数値（図２５
の例では１）とのビットごとの論理積をとり、その結果
が０であれば該データパケットを左側の出力に流し、０
でなければ該データパケットを右側の出力に流す。ま
た、フローグラフ中のＧＥＮＭＵＬ命令はデータパケッ
ト中の世代番号ｇｅｎ♯と定数値（図２５の例では２）
との積をとって、その結果で該データパケットの世代番
号ｇｅｎ♯を更新する。また、フローグラフ中のＧＥＮ
ＡＤＤ命令はデータパケット中の世代番号ｇｅｎ♯と定
数値（図２５の例では１）との和をとって、その結果で
該データパケットの世代番号ｇｅｎ♯を更新する。

【００３１】したがって、図２４の入力ポートＩＡより
入力されたデータパケットは、図２５（ａ）のフローグ
ラフに従って世代番号が偶数のものは世代番号が２倍さ
れ、奇数のものは２倍されたうえでさらに１を加えられ
る。一方、プロセッサＰＥ♯０の入力ポートＩＢより入
力されるデータパケットは、図２５（ｂ）のフローグラ
フに従って世代番号ｇｅｎ♯が奇数のものは世代番号ｇ
ｅｎ♯が２倍され、偶数のものは２倍されたうえでさら
に１を加えられる。

【００３２】これらの世代番号変換を受けたデータパケ
ットは図２０の分岐部１４をとおり出力処理部１５に与
えられる。出力処理部１５は、図２４に示す分岐制御パ
ラメータレジスタ群１８の設定内容に従って、データパ
ケット中の変換後の世代番号ｇｅｎ♯の最下位ビットが
０、すなわち偶数であれば該パケットを出力ポートＯＡ
に送出し、それ以外の場合、すなわち奇数の場合は出力
ポートＯＢに送出する。この結果、出力データパケット
の世代番号ｇｅｎ♯は変更されているが、図２４で所望
されたデータの分類出力が可能になる。しかしながら、
データパケットの分類を行なうためだけにプロセッサを
用いるのはプロセッサの処理能力を有効利用する観点か
ら望ましいことではない。

【００３３】それゆえにこの発明の目的は、複数のデー
タ駆動型情報処理装置を相互に接続してデータを入出力
しながら処理を同時に実行する場合に、データ中の各情
報に応じて装置間のデータの経路を容易に設定および変
更できるデータ駆動型情報処理装置を提供することであ
る。

【００３４】この発明の他の目的は、複数のデータ駆動
型情報処理装置を相互に接続してデータを入出力しなが
ら処理を同時に実行する場合に、装置開発に関するコス
トを抑制して、装置間のデータの経路を容易に設定およ
び変更できるデータ駆動型情報処理装置を提供すること
である。

【００３５】この発明のさらなる他の目的は、複数のデ
ータ駆動型情報処理装置を相互に接続してデータを入出
力しながら処理を同時に実行する場合に、装置における
プログラム処理を必要とせずに装置間のデータの経路を
容易に設定および変更できるデータ駆動型情報処理装置
を提供することである。

【００３６】

【課題を解決するための手段】請求項１に記載のデータ
駆動型情報処理装置は、異なる複数の情報を含むデータ
パケットを入力するための複数の入力ポートを有し、こ
れら入力ポートのいずれかから入力したデータパケット
を送出する入力手段と、この入力手段から送出された通
常のデータパケットを入力し、所定手順に従って処理し
出力データパケットを送出する処理手段と、入力手段か
ら送出された特定のデータパケットに含まれる分岐条件
を格納するための分岐条件格納手段と、前述の処理手段
から送出された出力データパケットを入力し、該出力デ
ータパケット中の情報と前述の分岐条件格納手段中の分
岐条件とに基づいて出力ポートのいずれかを選択し、選
択された出力ポートに該出力パケットを送出する出力処
理手段とを備え、前述の分岐条件は、出力パケット中の
情報のうち前述の出力ポート選択に用いられるべき情報
を指定するための情報指定パラメータを含むことを特徴
とする。

【００３７】請求項２に記載のデータ駆動型情報処理装
置は、前述の分岐条件が出力ポート選択時に段階的に出
力ポートの選択をするための多段階選択パラメータを含
むことを特徴とする。

【００３８】請求項３に記載のデータ駆動型情報処理装
置は、請求項１または２に係る装置の入力手段が入力ポ
ートのいずれかから入力したデータパケットを対応の入
力ポート情報を付与しながら送出するポート情報付与入
力手段を含み、前述の分岐条件は前記出力ポート選択時
に入力ポート情報のそれぞれに対応して用いられる入力
ポート対応分岐条件を含むことを特徴とする。

【００３９】

【作用】請求項１に記載のデータ駆動型情報処理装置で
は、分岐条件は出力パケット中の情報のうち出力ポート
選択に用いられるべき情報を指定するための情報指定パ
ラメータを含むので、出力処理手段における出力ポート
選択時に、この情報指定パラメータに基づいて出力パケ
ット中の情報のいずれかが指定されて、この指定情報に
応じて該出力パケット送出のための出力ポートが選択さ
れる。

【００４０】請求項２に記載のデータ駆動型情報処理装
置では、前述の分岐条件は多段階選択パラメータを含む
ので、出力処理手段における出力ポート選択時に、この
多段階選択パラメータに基づいて出力パケット送出のた
めの出力ポートが段階的に選択されて決定される。

【００４１】請求項３に記載のデータ駆動型情報処理装
置では、請求項１または２に係る装置においてポート情
報付与入力手段により出力パケットにはそれが入力され
た入力ポート情報が付与されて、分岐条件は入力ポート
情報のそれぞれに対応の入力ポート対応分岐条件を含む
ので、出力処理手段における出力ポート選択時に出力デ
ータパケットは、その入力ポートに対応の分岐条件によ
り出力ポートが選択される。

【００４２】

【実施例】以下、この発明の実施例について図面を参照
し詳細に説明する。

【００４３】図１はこの発明の第１実施例によるデータ
駆動型プロセッサのブロック構成図である。図１のプロ
セッサ１００と図２０に示された従来のプロセッサ１と
を比較し異なる点は、図１のプロセッサ１００が図２０
のプロセッサ１の分岐制御パラメータレジスタ群１８を
参照する出力処理部１５に代替して分岐制御パラメータ
レジスタ群２８を参照する出力処理部２５を設けた点に
ある。その他は従来と同様であるので、ここでは分岐制
御パラメータレジスタ群２８を参照する出力処理部２５
の動作について説明する。

【００４４】分岐制御パラメータレジスタ群２８には、
従来のＲＭ格納レジスタＲ２およびＲＤ格納レジスタＲ
３に加えて、プロセッサ番号／世代番号指定パラメータ
Ｐ／Ｇを格納するためのＰ／ＧレジスタＲ１が含まれ
る。パラメータＰ／Ｇが１の場合、出力処理部２５は出
力データパケット中のプロセッサ番号Ｐｅ♯を参照して
パラメータＲＭおよびＲＤに基づき分岐条件を式（１）
を用いて判定する。また、パラメータＰ／Ｇが０の場
合、出力処理部２５は出力データパケット中の世代番号
ｇｅｎ♯を参照してパラメータＲＭおよびＲＤに基づき
分岐条件を式（１）を用いて判定する。

【００４５】図１９に示されたデータパケットのフィー
ルド構成によれば、プロセッサ番号Ｐｅ♯は９ビット
幅、世代番号ｇｅｎ♯は２４ビット幅を有するが、レジ
スタＲ２およびＲ３のそれぞれのビット幅は２４ビット
である必然性はなく、プロセッサ開発費用との兼ね合い
で妥当なビット幅を設定すればよい。もし、レジスタＲ
２およびＲ３のそれぞれのビット幅を９ビットとした場
合は、データパケット中の世代番号ｇｅｎ♯のフィール
ドの下位９ビットを分岐条件判定時に参照するような方
法が可能である。

【００４６】また、図１のデータ駆動型プロセッサの他
の実施例として、パラメータＰ／Ｇに代替して出力デー
タパケットのどのビット位置からデータパケットの内容
を参照するかという情報を分岐制御パラメータレジスタ
群２８に格納してもよい。たとえば、データパケット中
のプロセッサ番号Ｐｅ♯を参照したければ、分岐制御パ
ラメータレジスタ群に４２（図１９を参照すれば、プロ
セッサ番号Ｐｅ♯の最下位ビットはデータパケットの４
２ビット目に相当する）という数値を格納しておき、出
力処理部２５で出力データパケット中の４２ビット目か
ら上位ビットを参照して分岐条件を判定する。また同様
に、世代番号ｇｅｎ♯を参照したければ、分岐制御パラ
メータレジスタ群２８に１２（図１９を参照すれば、世
代番号ｇｅｎ♯の最下位ビットはデータパケットの１２
ビット目に相当する）という数値を格納しておけばよ
い。この構成であれば、プロセッサ番号Ｐｅ♯や世代番
号ｇｅｎ♯だけでなく、出力データパケット中の任意の
データフィールドの内容を分岐条件判定時に参照するこ
とができる。

【００４７】図２は、図１の分岐制御パラメータレジス
タ群２８に適用される初期化パケットのフィールド構成
図である。図２の初期化パケットは命令コードＣ、プロ
セッサ番号Ｐｅ♯、プロセッサ番号／世代番号指定パラ
メータＰ／Ｇ、パラメータＲＭおよびＲＤを格納する。
このパケットを用いた初期化に先立って、レジスタ群２
８中の各レジスタの内容は０に設定されているとする。
まず、この初期化パケットが入力されると、該入力パケ
ットの内容がレジスタ群２８の対応する各レジスタに設
定された後、該入力パケットは消去される。その後、再
度該パケットが入力されると各レジスタの内容は再設定
（上書き）される。したがって、この初期化パケットを
用いれば、該プロセッサのパケット出力に関する分岐条
件を任意に設定・変更できる。

【００４８】図３は、この発明の第２実施例によるデー
タ駆動型プロセッサのブロック構成図である。図３のプ
ロセッサ１０１と図１のプロセッサ１とを比較し異なる
点は、図３のプロセッサ１０１が図１のプロセッサ１の
分岐制御パラメータレジスタ群２８を参照する出力処理
部２５に代替して分岐制御パラメータレジスタ群３８を
参照する出力処理部３５を設けた点にある。その他は、
図１のそれと同様であるので、ここでは分岐制御パラメ
ータレジスタ群３８を参照する出力処理部３５の動作に
ついて説明する。

【００４９】分岐制御パラメータレジスタ群３８にはＲ
Ｍ格納レジスタＲ２およびＲＤ格納レジスタＲ３に加え
て、出力処理部３５で分岐条件が一致した場合に出力ポ
ートＯＡおよびＯＢのいずれのポートにパケットを出力
するかを指定するための一致時出力先指定パラメータＡ
／Ｂを格納するためのＡ／Ｂ格納レジスタＲ４が含まれ
る。

【００５０】パラメータＡ／Ｂが１の場合、出力処理部
３５は出力データパケットの内容、この場合はプロセッ
サ番号Ｐｅ♯を参照して判定した分岐条件が一致した場
合、すなわち式（１）の結果が０の場合、該出力データ
パケットを出力ポートＯＡに送出し、一致しない場合、
すなわち式（１）の結果が０でない場合、該出力データ
パケットを出力ポートＯＢに送出する。

【００５１】また、パラメータＡ／Ｂが０の場合、出力
データパケットの内容、この例の場合はプロセッサ番号
Ｐｅ♯を参照して判定した分岐条件が一致した場合、す
なわち式（１）の結果が０の場合、該出力データパケッ
トを出力ポートＯＢに送出し、一致しない場合、すなわ
ち式（１）の結果が０でない場合、該出力データパケッ
トを出力ポートＯＡに送出する。

【００５２】図４に図２３で示されたシステム構成を、
図３のデータ駆動型プロセッサ１０１を用いて再構築し
た構成図を示す。図４において、プロセッサＰＥ♯０、
ＰＥ♯１およびＰＥ♯３は、分岐条件一致時に出力ポー
トＯＡに出力するよう設定されるので、レジスタＲ４に
は１が設定され、レジスタＲ２およびＲ３のそれぞれの
設定は図２３のそれらと同様である。一方、プロセッサ
ＰＥ♯２は、出力データパケットをその内容にかかわら
ず出力ポートＯＢに送出したいため、レジスタＲ４に０
を設定し、レジスタＲＭおよびＲＤのそれぞれに０を設
定している。この設定により、プロセッサＰＥ♯２は出
力データパケットをその内容にかかわらず、常に出力ポ
ートＯＢから送出する。

【００５３】図５は、図３の分岐制御パラメータレジス
タ群３８に適用される初期化パケットのフィールド構成
図である。図５の初期化パケットは命令コードＣ、プロ
セッサ番号Ｐｅ♯、一致時出力先指定パラメータＡ／
Ｂ、パラメータＲＭおよびＲＤを格納する。このパケッ
トを用いたレジスタ群３８の初期化およびデータ設定は
前述した図２のレジスタ群２８と同様に行なわれるの
で、図３のプロセッサ１０１のパケット出力に関する分
岐条件を任意に設定・変更できる。

【００５４】図６はこの発明の第３実施例によるデータ
駆動型プロセッサのブロック構成図である。図６のプロ
セッサ１０２は入力データパケットに関するＩＤ付与部
４７１を含む入力処理部４７および分岐制御パラメータ
レジスタ群４８を参照する出力処理部４５を含む。その
他の構成とそれらの動作は前述した図１または図３のプ
ロセッサと同様であるので、ここでは入力処理部４７と
出力処理部４５の動作について説明する。

【００５５】分岐制御パラメータレジスタ群４８は入力
ポートＩＡ時分岐比較マスクパラメータＲＭＡを格納す
るＲＭＡ格納レジスタＲ２ａ、入力ポートＩＢ時分岐比
較マスクパラメータＲＭＢを格納するＲＭＢ格納レジス
タＲ２ｂ、入力ポートＩＡ時分岐比較データパラメータ
ＲＤＡを格納するＲＤＡ格納レジスタＲ３ａおよび入力
ポートＩＢ時分岐比較データパラメータＲＤＢを格納す
るＲＤＢ格納レジスタＲ３ｂを含む。パラメータＲＭＡ
およびＲＤＡは出力パケットが入力ポートＩＡから入力
された場合に分岐条件判定のために出力処理部４５によ
り参照される値であり、パラメータＲＭＢおよびＲＤＢ
は逆に入力ポートＩＢから入力された場合に分岐条件判
定のために出力処理部４５により参照される値である。

【００５６】図７に、図６のデータ駆動型プロセッサ内
部におけるデータパケットのフィールド構成が示され
る。図７のデータパケットは図１９のデータパケットの
内容に追加して１ビット幅の入力ポート識別子ＩＤを格
納する。入力ポート識別子ＩＤは、入力処理部４７に入
力されるデータパケットに対して、ＩＤ付与部４７１に
より付与される。たとえば、入力データパケットがプロ
セッサの入力ポートＩＡから入力された場合は入力ポー
ト識別子ＩＤに１が付与され、入力ポートＩＢから入力
された場合は０が付与される。入力ポート識別子ＩＤが
付与されたデータパケットは入力処理部４７から出力さ
れ、合流部４２、本体処理部４３および分岐部４４など
を通過した後、出力処理部４５に到達するが、合流部４
２、本体処理部４３および分岐部４４ではデータパケッ
ト中の入力ポート識別子ＩＤは保存される。

【００５７】出力処理部４５に到達した出力データパケ
ットは、出力処理部４５で分岐制御レジスタ群４８の内
容を参照しながら分岐条件が判定され、出力ポートＯＡ
およびＯＢのいずれか一方から出力される。このとき、
出力処理部４５は与えられた出力データパケット中の入
力ポート識別子ＩＤを参照し、分岐制御パラメータレジ
スタ群４８にそれぞれ２組用意されているパラメータＲ
ＭおよびＲＤのどちらの組のパラメータを使用するかを
判断する。たとえば、該出力データパケット中の入力ポ
ート識別子ＩＤが１の場合はパラメータＲＭＡおよびＲ
ＤＡが参照され、入力ポート識別子ＩＤが０の場合はパ
ラメータＲＭＢおよびＲＤＢが参照される。参照される
パラメータは複数組あるが、どの組のパラメータを参照
するかを決定した後の分岐条件の判定は従来と同様であ
る。

【００５８】図６に示されるブロック構成図では、入出
力ポートはそれぞれ２個であるが、３個以上の場合は入
力ポート数に対応してデータパケット中の入力ポート識
別子ＩＤのビット幅を広げ、かつ分岐制御パラメータレ
ジスタ群４８に準備されるパラメータＲＭおよびＲＤの
組を増やすことにより対応可能である。

【００５９】なお、出力処理部４５から出力データパケ
ットを送出するときに、該出力データパケットはその入
力ポート識別子ＩＤが捨てられて図１９に示されるフィ
ールド構成に戻される。

【００６０】図８に図２４に示されたシステム構成を図
６のデータ駆動型プロセッサ１０２を用いて再構築した
システム構成図を示す。図８において、プロセッサＰＥ
♯０の入力ポートＩＡより入力されたデータパケットに
対して、偶数世代番号ｇｅｎ♯のものを出力ポートＯＡ
に送出し、奇数世代番号ｇｅｎ♯のものを出力ポートＯ
Ｂに送出するようにパラメータＲＭＡおよびＲＤＡが設
定されている。また、プロセッサＰＥ♯０の入力ポート
ＩＢより入力されたデータパケットに対して、奇数世代
番号ｇｅｎ♯のものを出力ポートＯＡに送出し、偶数世
代番号ｇｅｎ♯のものを出力ポートＯＢに送出するよう
にパラメータＲＭＢおよびＲＤＢが設定されている。

【００６１】図９は、図６の分岐制御パラメータレジス
タ群４８に適用される初期化パケットのフィールド構成
図である。図６の初期化パケットは命令コードＣ、プロ
セッサ番号Ｐｅ♯、パラメータＲＭＡ，ＲＭＢ，ＲＤＡ
およびＲＤＢを格納する。このパケットを用いたレジス
タ群４８の初期化を含むデータ設定は図１のレジスタ群
２８と同様に行なわれるので、図６のプロセッサ１０２
のパケット出力に関する分岐条件は任意に設定・変更さ
れる。

【００６２】図１０は、この発明の第４の実施例による
データ駆動型プロセッサのブロック構成図である。図１
０のプロセッサ１０３は図１のプロセッサ１００の分岐
制御パラメータレジスタ群２８を参照する出力処理部２
５に代替して分岐制御パラメータレジスタ群５８を参照
する出力処理部５５を備える。図１０のプロセッサのそ
の他の構成は図１のそれと同様である。

【００６３】分岐制御パラメータレジスタ群５８には、
パラメータＲＭＡを格納するレジスタＲ２ａ、パラメー
タＲＤＡを格納するレジスタＲ２ｂ、パラメータＰ／Ｇ
を格納するレジスタＲ１およびパラメータＡ／Ｂを格納
するレジスタＲ４を含む。

【００６４】図１０のプロセッサ１０３は図１と図３の
プロセッサの出力処理に関する特徴を有する。出力処理
部５５は与えられる出力パケットのプロセッサ番号ＰＥ
♯および世代番号ｇｅｎ♯のいずれか一方をレジスタＲ
１中のパラメータＰ／Ｇに従って参照し、参照された値
とレジスタＲ２ａおよびＲ３ａ中のパラメータＲＭＡお
よびＲＤＡとを式（１）および（２）のいずれか一方を
用いて処理し、その結果値とレジスタＲ４中のパラメー
タＡ／Ｂとに従って該出力パケットをポートＯＡおよび
ＯＢのいずれか一方に送出する。

【００６５】図１１は、図１０の分岐制御パラメータレ
ジスタ群５８に適用される初期化パケットのフィールド
構成図である。図１１の初期化パケットは命令コード
Ｃ、プロセッサ番号Ｐｅ♯、パラメータＡ／Ｂ、Ｐ／
Ｇ、ＲＭＡおよびＲＤＡを格納する。このパケットを用
いたレジスタ群５８の初期化を含むデータ設定は図１の
レジスタ群２８と同様に行なわれるので、図１０のプロ
セッサ１０３のパケット出力に関する分岐条件は任意に
設定・変更される。

【００６６】図１２は、この発明の第５の実施例による
データ駆動型プロセッサのブロック構成図である。図１
２のプロセッサ１０４は図６のプロセッサ１０２の分岐
制御パラメータレジスタ群４８を参照する出力処理部４
５に代替して分岐制御パラメータレジスタ群６８を参照
する出力処理部６５を含む。図１２のプロセッサのその
他の構成は図６のそれと同様である。

【００６７】分岐制御パラメータレジスタ群６８にはパ
ラメータＲＭＡ、ＲＤＡ、ＲＭＢおよびＲＤＢをそれぞ
れ格納するレジスタＲ２ａ、Ｒ３ａ、Ｒ２ｂおよびＲ３
ｂに加えてパラメータＰ／Ｇを格納するレジスタＲ１を
含む。

【００６８】図１２のプロセッサ１０４は図１のプロセ
ッサ１００と図６のプロセッサ１０２の出力処理に関す
る特徴を有する。出力処理部６５は与えられる出力パケ
ットのプロセッサ番号Ｐｅ♯および世代番号ｇｅｎ♯の
いずれか一方をレジスタＲ１中のパラメータＰ／Ｇに従
って参照し、参照された値と該出力パケット中の入力ポ
ート識別子ＩＤで決定される２組のパラメータＲＭおよ
びＲＤのいずれか一方の組のパラメータとを式（１）お
よび（２）のいずれか一方に従って処理し、処理結果値
に従って該出力パケットを出力ポートＯＡおよびＯＢの
いずれか一方に送出する。

【００６９】図１３は、図１２の分岐制御パラメータレ
ジスタ群６８に適用される初期化パケットのフィールド
構成図である。図１２の初期化パケットは命令コード
Ｃ、プロセッサ番号Ｐｅ♯、パラメータＰ／Ｇ，ＲＭ
Ａ，ＲＭＢ，ＲＤＡおよびＲＤＢを格納する。このパケ
ットを用いたレジスタ群６８の初期化を含むデータ設定
は図１のレジスタ群２８と同様に行なわれるので、図１
２のプロセッサ１０４のパケットの出力に関する分岐条
件を任意に設定・変更できる。図１４は、この発明の第
６実施例によるデータ駆動型プロセッサ１０５のブロッ
ク構成図である。図１４のプロセッサ１０５は図６のプ
ロセッサ１０２の分岐制御パラメータレジスタ群４８を
参照する出力処理部４５に代替して分岐制御パラメータ
レジスタ群７８を参照する出力処理部７５を含む。図１
４のプロセッサ１０５のその他の構成は図６のそれと同
様である。分岐制御パラメータレジスタ群７８はパラメ
ータＡ／Ｂ、ＲＭＡ、ＲＭＢ、ＲＤＡおよびＲＤＢをそ
れぞれ格納するレジスタＲ４、Ｒ２ａ、Ｒ３ａ、Ｒ２ｂ
およびＲ３ｂを含む。

【００７０】図１４のプロセッサ１０５は図３と図６の
プロセッサの出力処理に関する特徴を有する。出力処理
部７５は与えられた出力パケットのプロセッサ番号Ｐｅ
♯と該出力パケット中の入力ポート識別子ＩＤで決定さ
れる２組のパラメータＲＭおよびＲＤのいずれか一方の
組のパラメータとを式（１）に従って処理し、処理結果
値に従って該出力パケットを出力ポートＯＡおよびＯＢ
のいずれか一方に送出する。

【００７１】図１５は、図１４の分岐制御パラメータレ
ジスタ群７８に適用される初期化パケットのフィールド
構成図である。図１５の初期化パケットは命令コード
Ｃ、プロセッサ番号Ｐｅ♯、パラメータＡ／Ｂ、ＲＭ
Ａ、ＲＭＢ、ＲＤＡおよびＲＤＢを格納する。このパケ
ットを用いたレジスタ群７８の初期化を含むデータ設定
は図１のレジスタ群２８と同様に行なわれるので、図１
４のプロセッサ１０５のパケットの出力に関する分岐条
件を任意に設定・変更できる。

【００７２】図１６はこの発明の第７実施例によるデー
タ駆動型プロセッサのブロック構成図である。図１６の
プロセッサ１０６は図６のプロセッサ１０２の分岐制御
パラメータレジスタ群４８を参照する出力処理部４５に
代替して分岐制御パラメータレジスタ群８８を参照する
出力処理部８５を含む。図１６のプロセッサのその他の
構成は図６のそれと同様である。分岐制御パラメータレ
ジスタ群８８はパラメータＰ／Ｇ，Ａ／Ｂ，ＲＭＡ，Ｒ
ＭＢ，ＲＤＡおよびＲＤＢをそれぞれ格納するレジスタ
Ｒ１，Ｒ４，Ｒ２ａ，Ｒ２ｂ，Ｒ３ａおよびＲ３ｂを含
む。

【００７３】図１６のプロセッサ１０６は図１、図３お
よび図６のプロセッサの出力処理に関する特徴を有す
る。出力処理部８５はパラメータＰ／Ｇに従って与えら
れる出力パケットのプロセッサ番号Ｐｅ♯および世代番
号ｇｅｎ♯のいずれか一方を参照し、この参照値と該出
力パケットの入力ポート識別子ＩＤで決められる２組の
パラメータＲＭおよびＲＤのいずれか一方の組のパラメ
ータとを式（１）および（２）のいずれか一方を用いて
処理し、その処理結果値とパラメータＡ／Ｂとに従って
該出力パケットをポートＯＡおよびＯＢのいずれか一方
に送出する。

【００７４】図１７は、図１６の分岐制御パラメータレ
ジスタ群８８に適用される初期化パケットのフィールド
構成図である。図１７の初期化パケットは命令コード
Ｃ、プロセッサ番号Ｐｅ♯、パラメータＰ／Ｇ、Ａ／
Ｂ、ＲＭＡ、ＲＭＢ、ＲＤＡおよびＲＤＢを格納する。
このパケットを用いたレジスタ群８８の初期化を含むデ
ータ設定は図１のレジスタ群２８と同様に行なわれるの
で、図１６のプロセッサ１０６のパケットの出力に関す
る分岐条件を任意に設定・変更できる。

【００７５】なお、上述の実施例では図２、図５、図
９、図１１、図１３、図１５および図１７に示されたよ
うに各プロセッサのレジスタＲ２、Ｒ３、Ｒ２ａ、Ｒ２
ｂ、Ｒ３ａおよびＲ３ｂは９ビット幅を有するものとし
て説明したが、これに特定されるものではない。たとえ
ば各レジスタのビット幅が２４ビット幅であってもよ
い。この場合は、複数のレジスタの初期設定を１個の初
期化パケットで行なうことはできないので、１つのレジ
スタに１つの初期化パケットを用いるようにして各レジ
スタを順次初期化すればよい。

【００７６】

【発明の効果】請求項１に記載のデータ駆動型情報処理
装置によれば、分岐条件格納手段に特定データパケット
を与えるだけで出力処理手段において出力データパケッ
ト中の任意の情報に応じた出力ポート選択が可能とな
る。これにより、複数のデータ駆動型情報処理装置を相
互に接続して処理を同時に実行する場合に、この特定デ
ータパケットを用いることにより装置間のデータ経路を
容易に設定および変更できる。

【００７７】また、前述の出力ポート選択時には、従来
は出力データパケット中の参照される情報の種類に応じ
て異なる仕様のデータ駆動型情報処理装置が個々に準備
されていたが、請求項１に記載のデータ駆動型情報処理
装置によれば、同一仕様の装置に異なる特定データパケ
ットを与えるだけでよいので、装置の開発に関するコス
ト削減を図れる。

【００７８】請求項２に記載のデータ駆動型情報処理装
置によれば、上述の装置において特定データパケットを
用いた多段階選択パラメータを含む分岐条件設定によ
り、出力ポート選択時に出力パケットに対応の出力ポー
トを段階的に選択し決定できる。これにより、複数のデ
ータ駆動型情報処理装置を相互に接続して処理を同時に
実行する場合に、たとえば前段のポート選択時に各装置
間をデータパケットが無限に巡回するような出力ポート
選択がなされた場合でも、次段のポート選択でこの無限
巡回を回避する出力ポートの再選択が行なわれて決定さ
れる。このように、装置間で矛盾の無いデータ経路を容
易に設定および変更できる。

【００７９】請求項３に記載のデータ駆動型情報処理装
置によれば、請求項１または２に係る装置において特定
データパケットを用いて予め入力ポートに応じた複数の
分岐条件を設定しておけば、出力ポート選択時に出力パ
ケットの対応の入力ポートに応じた出力ポート選択が可
能となる。これにより、データパケットの入力ポート対
応の出力ポート選択が行なわれて、複数のデータ駆動型
情報処理装置を相互に接続して同時に処理を実行するよ
うな場合、容易なシステム設計が可能となる。

【００８０】請求項１ないし３のそれぞれに記載の各デ
ータ駆動型情報処理装置によれば、上述した出力ポート
選択は処理手段におけるプログラムなどを用いた処理を
含まずに行なわれているので、複数のデータ駆動型情報
処理装置を相互に接続して処理を同時に実行するような
場合に、各装置の処理手段による処理の効率を維持しな
がら装置間のデータ経路を容易に設定および変更でき
る。

【図面の簡単な説明】

【図１】この発明の第１実施例によるデータ駆動型プロ
セッサのブロック構成図である。

【図２】図１の分岐制御パラメータレジスタ群２８に適
用される初期化パケットのフィールド構成図である。

【図３】この発明の第２実施例によるデータ駆動型プロ
セッサのブロック構成図である。

【図４】従来の図２３に示されたシステム構成を、図３
のデータ駆動型プロセッサを用いて再構築したシステム
構成図である。

【図５】図３の分岐制御パラメータレジスタ群３８に適
用される初期化パケットのフィールド構成図である。

【図６】この発明の第３の実施例によるデータ駆動型プ
ロセッサのブロック構成図である。

【図７】図６のデータ駆動型プロセッサ内部におけるデ
ータパケットのフィールド構成図である。

【図８】従来の図２４に示されたシステム構成を図６の
データ駆動型プロセッサを用いて再構築したシステム構
成図である。

【図９】図６の分岐制御パラメータレジスタ群４８に適
用される初期化パケットのフィールド構成図である。

【図１０】この発明の第４の実施例によるデータ駆動型
プロセッサのブロック構成図である。

【図１１】図１０の分岐制御パラメータレジスタ群５８
に適用される初期化パケットのフィールド構成図であ
る。

【図１２】この発明の第５の実施例によるデータ駆動型
プロセッサのブロック構成図である。

【図１３】図１２の分岐制御パラメータレジスタ群６８
に適用される初期化パケットのフィールド構成図であ
る。

【図１４】この発明の第６実施例によるデータ駆動型プ
ロセッサのブロック構成図である。

【図１５】図１４の分岐制御パラメータレジスタ群７８
に適用される初期化パケットのフィールド構成図であ
る。

【図１６】この発明の第７実施例によるデータ駆動型プ
ロセッサのブロック構成図である。

【図１７】図１６の分岐制御パラメータレジスタ群８８
に適用される初期化パケットのフィールド構成図であ
る。

【図１８】従来の映像信号処理向きデータ駆動型情報処
理システムのブロック構成図である。

【図１９】この発明の実施例および従来例に適用される
入出力データパケットのフィールド構成図である。

【図２０】従来の映像処理向きデータ駆動型プロセッサ
のブロック構成図である。

【図２１】従来の映像処理向きデータ駆動型プロセッサ
を４台用いたシステムの第１の構成を示す図である。

【図２２】従来の映像処理向きデータ駆動型プロセッサ
を１台用いてデータ分類処理を行なう第１のシステムの
構成図である。

【図２３】従来の映像処理向きデータ駆動型プロセッサ
を４台用いたシステムの第２の構成を示す図である。

【図２４】従来の映像処理向きデータ駆動型プロセッサ
を用いてデータ分類処理を行なう第２のシステム構成を
示す図である。

【図２５】（ａ）および（ｂ）は図２４に示されるシス
テムにおいて、従来の映像処理向きデータ駆動型プロセ
ッサを用いて世代番号変換を行なったうえで所望のデー
タ分類処理を行なうためのデータフローグラフである。

【符号の説明】

１００，１０１，１０２，１０３，１０４，１０５およ
び１０６ データ駆動型プロセッサ １７および４７ 入力処理部 １３および４３ 本体処理部 ２５，３５，４５，５５，６５，７５および８５ 出力
処理部 ２８，３８，４８，５８，６８，７８および８８ 分岐
制御パラメータレジスタ群 ４７１ ＩＤ付与部 ＩＡおよびＩＢ 入力ポート ＯＡおよびＯＢ 出力ポート Ｐ／Ｇ プロセッサ番号／世代番号指定パラメータ Ａ／Ｂ 一致時出力先指定パラメータ ＲＭ 分岐比較マスクパラメータ ＲＤ 分岐比較データパラメータ ＲＭＡ 入力ポートＩＡ時分岐比較マスクパラメータ ＲＭＢ 入力ポートＩＢ時分岐比較マスクパラメータ ＲＤＡ 入力ポートＩＡ時分岐比較データパラメータ ＲＤＢ 入力ポートＩＢ時分岐比較データパラメータ ＩＤ 入力ポート識別子 Ｐｅ♯ プロセッサ番号 ｇｅｎ♯ 世代番号 なお、各図中同一符号は同一または相当部分を示す。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 異なる複数の情報を含むデータパケット
   を入力するための複数の入力ポートを有し、前記入力ポ
   ートのいずれかから入力したデータパケットを送出する
   入力手段と、 前記入力手段から送出された通常のデータパケットを入
   力し、所定手順に従って処理し出力データパケットを送
   出する処理手段と、 前記入力手段から送出された特定のデータパケットに含
   まれる分岐条件を格納するための分岐条件格納手段と、 前記出力データパケットを出力するための複数の出力ポ
   ートを有し、前記処理手段から送出された前記出力デー
   タパケットを入力し、該出力データパケット中の情報と
   前記分岐条件格納手段中の前記分岐条件とに基づいて前
   記出力ポートのいずれかを選択し、選択された出力ポー
   トに該出力パケットを送出する出力処理手段とを備え、 前記分岐条件は、前記出力パケット中の情報のうち前記
   出力ポート選択に用いられるべき情報を指定するための
   情報指定パラメータを含むことを特徴とする、データ駆
   動型情報処理装置。
2. 【請求項２】 前記分岐条件は、前記出力ポート選択時
   に段階的に前記出力ポートの選択をするための多段階選
   択パラメータを含むことを特徴とする、請求項１に記載
   のデータ駆動型情報処理装置。
3. 【請求項３】 前記入力手段は、前記入力ポートのいず
   れかから入力したデータパケットを対応の入力ポート情
   報を付与しながら送出するポート情報付与入力手段を含
   み、 前記分岐条件は、前記出力ポート選択時に前記入力ポー
   ト情報のそれぞれに対応して用いられる入力ポート対応
   分岐条件を含むことを特徴とする、請求項１または２に
   記載のデータ駆動型情報処理装置。