JPH08255152A

JPH08255152A - 移動平均回路及び分周比均一化回路

Info

Publication number: JPH08255152A
Application number: JP7058889A
Authority: JP
Inventors: Masashi Tanaka; 雅志田中; Yukio Yamazaki; 幸男山崎; Mitsuki Taniguchi; 充己谷口
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1995-03-17
Filing date: 1995-03-17
Publication date: 1996-10-01

Abstract

(57)【要約】【目的】少ない数の加算器で済み、かつ、外乱の影響
が持続しないで自然復旧することのできる移動平均回路
を提供し、与えられた制御値からデュアルモジュラス分
周回路を均一に制御するための制御信号を生成する分周
比均一化回路を提供する。【構成】移動平均回路にあっては、ラッチ回路８０，
８２，８４及び８６の更新時はセレクタ８８において入
力データを選択し、累算時にはラッチ回路８６の出力を
選択する。累算時にラッチ回路８６から順次出力される
値を加算器９０及びラッチ回路９２により累算する。分
周比均一化回路にあっては、計算回路において、制御値
を１／（ａ₀＋１／（ａ₁＋…＋１／ａ_m）と表わした
ときの商ａ ₀，ａ₁…ａ_mを計算し、それらが分周比と
して設定されるプログラマブル分周器のカスケード接続
により基準クロックを分周して制御信号とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、連続して入力される数
値の移動平均を算出する移動平均回路及び２つの分周比
の中から選択された分周比で動作するデュアルモジュラ
ス型の分周器を均一に制御するための分周比均一化回
路、特に、高性能で小型の位相同期発振器を提供するに
適した移動平均回路及び分周比均一化回路に関する。

【０００２】

【従来の技術】ＳＤＨ（同期ディジタルハイアラー
キ）、ＳＯＮＥＴ（ＳｙｎｃｈｒｏｎｏｕｓＯｐｔｉ
ｃａｌＮＥＴｗｏｒｋ）等の同期多重伝送システムに
おいては、網同期の基準となる高安定クロックが主局か
ら従属局、そこからさらに次の従属局へと伝送される。
各従属局は、主局あるいは主局側にある他の従属局より
クロック信号を受信して、それに位相同期したクロック
信号を生成し次の従属局へと伝搬する。

【０００３】ここで、各従属局の位相同期発振器が有し
なければならない位相同期特性は、伝送路から入力され
たクロックが持つジッタ、ワンダを抑圧し次の従属局に
対して十分安定したクロックを供給するものでなければ
ならない。なお、一般には、位相変動のうちその周波数
が１０Hz以上のものをワンダ、１０Hz以下のものをジッ
タと定義される。

【０００４】一例としてＮＴＴの同期網の場合、長高精
度な網同期装置を用いて狭い周波数範囲の信号に同期す
ればよいようにネットワークが構成されているため、マ
イクロプロセッサ等を用いたループ帯域幅の狭い位相同
期発振器を用いている。一方、北米等では、必ずしも高
精度なクロック供給源からクロックが供給されるわけで
はないため、引き込み周波数範囲を広くとりながら、し
かも規格上高安定な出力クロックを供給する必要があ
り、なおかつ、特別なクロック供給装置をもたないた
め、伝送装置内に実装できる小型な位相同期発振器が要
求されている。

【０００５】本願発明者が目標としている位相同期発振
器は後者に適用可能な位相同期発振器である。具体的に
は、周波数引き込み範囲が±２０ppm であり、短期安定
度が５×１０^-9、すなわち入力クロックのワンダ振幅に
対する出力クロックのワンダ振幅の比が５×１０^-9以下
であること、ジッタ耐力が１．５UI，１０〜１５０Hz、
すなわち周波数が１０〜１５０Hzの範囲で振幅がクロッ
ク周期の１．５倍のジッタが入力したとき出力クロック
の位相変動が所要値以下であること、及び小型であるこ
と、である。

【０００６】本願発明者の１人は既に特願平６−３４３
２４号において、上記の要求を満足しうる位相同期発振
器を提案した。提案された位相同期発振器では、出力ク
ロック信号を制御する制御値を得るために、入力クロッ
クの周波数の移動平均値と、入力クロックと出力クロッ
クの位相差の移動平均値が算出されるので、２つの移動
平均回路が必要である。また制御値は、２つの分周比の
１つを選択できるデュアルモジュラス型の分周回路につ
いて、所定の制御回数において一方の分周比を選択すべ
き回数として、すなわち、、定数を分母とする分数の形
で与えられるので、これに基いてデュアルモジュラス分
周回路からジッタ／ワンダのないクロック信号を出力さ
せるため、分周比の時間軸上の分布が均一になるように
制御するための分周比均一化回路が必要である。

【０００７】移動平均回路としては、ラッチ回路を所要
個数だけ直列に接続し、各ラッチ回路にラッチされた値
を加算器で加算する構成がまず考えられる（なお、所要
個数を２ⁿにすれば除算器の必要はない。）。しかしな
がらこの構成では、ラッチ回路の段数が多くなると必要
な加算回路の数も多くなる。例えば、ラッチ回路がｎ段
でビット数を２０ビットとすると、２０ビットの並列加
算器が（ｎ−１）回路必要となる。

【０００８】特公昭５７−１６９８７４号公報には、入
力した値をエンドレスに累算し、シフトレジスタで所定
サンプル数だけ遅延された入力値を累算値から差し引く
ことにより、加算器１個と減算器１個で所定個数の加算
を達成する構成が提案されている。

【０００９】

【発明が解決しようとする課題】しかしながら、この構
成によれば、ノイズ等の何らかの影響で累算値が書き替
えられると、その影響が持続するという問題がある。し
たがって本発明の第１の目的は、少ない数の加算器で済
み、かつ、外乱の影響が持続しないで自然復旧すること
のできる移動平均回路を提供することにある。

【００１０】本発明の第２の目的は、与えられた制御値
からデュアルモジュラス分周回路を均一に制御するため
の制御信号を生成する分周比均一化回路を提供すること
にある。

【００１１】

【課題を解決するための手段並びに作用】本発明によれ
ば、連続する所定個数の数値を記憶し、新たな１つの数
値が入力されてその記憶が更新される毎に記憶されてい
る数値のすべてを順次出力する記憶回路と、該記憶回路
における記憶の更新に関連してクリアされ、該記憶回路
から順次出力される数値を累算する累算回路とを具備す
る移動平均回路が提供される。

【００１２】本発明によれば制御信号に従って２つの分
周比の１つを選択して動作するデュアルモジュラス分周
器を、与えられた制御値に応じて分周比の時間軸上の分
布が均一になるように制御するための制御信号を生成す
る分周比均一化回路であって、入力された制御値から該
制御値を１／（ａ₀＋１／（ａ₁＋１／（ａ₂……＋１
／ａ_m））……）で表わしたときの商ａ₀，ａ₁，ａ₂
……ａ_mを連続的に算出して出力する計算回路と、該計
算回路が出力する該複数の商ａ₀，ａ₁，ａ₂……ａ_m
がそれぞれ分周比として設定される複数のプログラマブ
ル分周器のカスケード接続を含み、基準信号を該複数の
プログラマブル分周器のカスケード接続により分周して
得られる分周出力を前記制御信号として出力する制御信
号生成回路とを具備する分周比均一化回路もまた提供さ
れる。

【００１３】

【実施例】図１に本発明の移動平均回路及び分周比均一
化回路が使用される位相同期発振器の一例の概略を示
す。基準発振器（図示せず）からの基準クロック（例え
ば５１．８４MHz ）は制御信号に従って分周比がＮ又は
Ｎ＋１（Ｎは整数、例えば３３）に設定されるデュアル
モジュラス分周器１０により分周される。分周器１０の
出力は位相比較器１２において入力クロック（例えば
１．５４４MHz ）と位相比較され、位相が遅れていると
きは分周器１０の分周比はＮに（進み制御）、進んでい
るときはＮ＋１に設定される（遅れ制御）。一方、カウ
ント回路１４において、一定時間（例えば０．５秒）に
おける進み制御の回数（又は遅れ制御の回数）がカウン
トされる。位相比較器１２の動作クロック（例えば分周
器１０の出力が使用される）を時間の基準にとれば、一
定時間内の進み制御の回数と遅れ制御の回数の合計は一
定であるから、一方のみ（ここでは進み制御数）をカウ
ントすれば良い。カウント回路１４においてカウントさ
れた進み制御数は移動平均回路１６において移動平均さ
れる。ここで、進み制御数は入力クロックの周波数に対
応するので、進み制御数の移動平均は入力クロックの平
均周波数に対応する。移動平均回路１６が出力する進み
制御数の移動平均値から、中心制御値演算部１８におい
て進み制御数の中心制御値が計算される。中心制御値の
演算については特願平６−３４３２４号に詳細が記載さ
れており、本願の対象とは直接関係がないので省略す
る。

【００１４】一方、分周器１０と同一の構成を有する分
周器２０においても同じ基準クロックが分周され、その
出力と入力クロックの位相が位相比較器２２において比
較される。位相差測定回路２４において、位相比較器２
２が出力する進み期間及び遅れ期間を表わすパルスをゲ
ート信号としてマスタクロックをカウントすることによ
り位相差を示すディジタル値が得られる。位相差測定回
路２４が出力する位相差の値は移動平均回路２６におい
て移動平均され、乗算器２８において "位相ゲイン" が
乗算され、加算器３０において中心制御値演算部１８が
出力する中心制御値に加算されて最終的な進み制御数の
制御値が得られる。制御を滑らかにするため、最終制御
値に定数Δ（例えば３）を加えたものと定数Δを差し引
いたものそれぞれについて分周比均一化回路３２，３４
においてそれぞれ制御信号が生成される。そしてセレク
タ３６において平均位相差が正であれば−Δ側が負であ
れば＋Δ側が選択されて分周器２０に与えられる。

【００１５】図２は本発明に係る移動平均回路１６又は
２６の詳細な構成を示す。説明を簡単にするため、連続
する４つのサンプルについて移動平均を演算する回路が
示されている。４つのｎビットラッチ回路８０，８２，
８４及び８６が直列に接続されており、初段８０の入力
はセレクタ８８の出力に、最終段８６の出力はセレクタ
８８の一方の入力（Ａ入力）に接続される。セレクタ８
８の他方の入力（Ｂ入力）には入力データを供給するラ
インに接続される。また、最終段８６の出力は加算器９
０の一方の入力にも接続される。加算器９０の出力はｎ
ビットラッチ回路９２の入力に接続され、その出力は加
算器９０の他方の入力に接続される。加算器９０の出力
はもう１つのｎビットラッチ回路９４の入力に接続さ
れ、その出力は除算回路９６の入力に接続される。セレ
クタ８８のセレクト入力にはループイネーブル信号ライ
ンが接続される。ＯＲゲート９８の入力にはループイネ
ーブル信号ライン及びメモリ更新信号ラインが接続さ
れ、その出力はｎビットラッチ回路８０，８２，８４及
び８６のイネーブル入力に接続される。ｎビットラッチ
回路９２のリセット入力及びイネーブル入力にはそれぞ
れリセット信号ライン及びシフトイネーブル信号ライン
が接続される。ｎビットラッチ回路９４のイネーブル入
力にはラッチ信号ラインが接続される。ｎビットラッチ
回路８０，８２，８４，８６，９２及び９４のクロック
入力にはクロック信号ラインが接続される。

【００１６】図３は図２の移動平均回路の動作を説明す
るためのタイミングチャートであり、図２中で参照記号
（ｉ）〜 (xiv)で示した個所の信号の状態をそれぞれ
（ｉ）〜 (xiv)に示す。図２及び図３を参照しつつ本発
明の移動平均回路の動作を説明する。最初に、ｎビット
ラッチ回路８０，８２，８４にはそれぞれデータ "Ｃ",
"Ｂ", "Ａ" が保持されており、入力データは "Ｄ" で
あるとする。また、ｎビットラッチ回路９２はリセット
されてデータ "０" を保持しているものとする。図３に
おいて、クロック信号（ｉ）が最初に立ち上がるとき、
ループイネーブル信号 (iii)はＬレベルであるので、セ
レクタ８８はＢ入力から入力される入力データを選択し
ている。メモリ更新信号（ii）はＨレベルであるのでＯ
Ｒゲート９８の出力（ｖ）もＨレベルになり、ｎビット
ラッチ回路８０，８２，８４，８６はイネーブル状態で
ある。従って、クロック信号（ｉ）の立ち上がりに同期
して初段のｎビットラッチ回路８０には入力データ
"Ｄ" が保持され、データ "Ｃ","Ｂ", "Ａ" はそれぞれ
ｎビットラッチ回路８２，８４，８６へ移動する。メモ
リ更新信号（ii）はクロックの立ち上がりに同期してそ
の直後にＬレベルになる。ｎビットラッチ回路９２には
"０" が保持されているので (xii)加算回路９０の出力
は "Ａ" になる（xiii）。ここまでがメモリ更新動作で
ある。

【００１７】次のクロックの立ち上がりからループ動作
が初まり、その直後にループイネーブル信号 (iii)及び
シフトイネーブル信号（iv）がＨレベルになり、ＯＲゲ
ート９８の出力（ｖ）も再びＨレベルに戻る。セレクタ
８８はＡ入力から入力される最終段のｎビットラッチ回
路８６の出力を選択する。ｎビットラッチ回路９２もイ
ネーブル状態になる。従って、次のクロックの立ち上が
りとともにラッチ回路８０，８２，８４，８６の内容は
セレクタ８８を介して回転し、最終段のｎビットラッチ
回路８６からはデータ "Ｂ" が出力される。一方、ｎビ
ットラッチ回路９２には加算回路９０の以前の出力
"Ａ" が保持される (xii)。従って加算回路９０の出力
（xiii）は "Ａ＋Ｂ" になる。この状態でクロック
（ｉ）があと２回立ち上がると、ラッチ回路８０，８
２，８４，８６の内容がセレクタ８８を介してさらに回
転して最終段のｎビットラッチ回路９２からデータ
"Ｃ", "Ｄ" が順次出力され、加算回路９０の出力（xii
i）は "Ａ＋Ｂ＋Ｃ＋Ｄ" になる。これとほぼ同時にシ
フトイネーブル信号（iv）はＬレベルに戻るのでｎビッ
トラッチ回路９２はディセーブル状態になり、一方では
ラッチ信号（vi）がＨレベルになるのでｎビットラッチ
回路９４はイネーブル状態になる。また、リセット信号
(vii)はＬレベル（有効）になる。従って、次のクロッ
クの立ち上がりにより、加算回路９０の出力 "Ａ＋Ｂ＋
Ｃ＋Ｄ" はｎビットラッチ回路９４に移り (xiv)、ｎビ
ットラッチ回路９２は "０" にリセットされる (xii)。
その後メモリ更新信号（ii）がＨレベルになると次のク
ロックの立ち上がりで新しい入力データ "Ｅ"が初段の
ｎビットラッチ回路８０に取り込まれる。その後、前述
したようなループ動作を実行することによりｎビットラ
ッチ回路９４からは "Ｂ＋Ｃ＋Ｄ＋Ｅ"が出力される。
ｎビットラッチ回路９４の出力を除算回路９６において
４で割ることにより、連続する４サンプルの移動平均値
が得られる。なお、前述したように、サンプル数が２ⁿ
であるときは除算回路９６は不要である。

【００１８】図４は図１の分周比均一化回路３２又は３
４の構成を示す。計算回路１００は入力された進み制御
回数について、（進み制御回数）／（総制御回数（固定））＝１／（ａ₀＋１／（ａ₁＋１／（ａ₂＋……＋１／ａ_m））……）と表わすときの商ａ₀，ａ₁，ａ₂…ａ_mを計算して出
力する。制御信号生成回路１０２は入力された商ａ₀，
ａ₁，ａ₂…ａ_mをカスケード接続されたプログラマブ
ル分周器に設定し、それから出力される分周出力を分周
比制御信号として出力する。

【００１９】図５は計算回路１００の構成を表わす図で
ある。除算回路１０４の被除数入力はラッチ回路１０６
の出力に接続され、除数入力はラッチ回路１０８の出力
に接続される。ラッチ回路１０６の入力はセレクタ１１
０の出力に接続され、ラッチ回路１０８の入力はセレク
タ１１２の出力に接続される。セレクタ１１０は総制御
回数（固定）及びラッチ回路１０８の出力のいずれか１
方を選択して出力する。セレクタ１１２は入力された進
み制御回数の制御値及び除算回路１０４の余り出力のい
ずれか一方を選択する。除算回路１０４の商出力はラッ
チ回路１１４，１１６，１１８の入力に接続される。

【００２０】図５の計算回路の動作を説明する。最初
に、セレクタ１１０及び１１２はいずれもＡ入力を選択
しており、ラッチ回路１０６及び１０８にはそれぞれ総
制御回数及び進み制御回数制御値がラッチされる。除算
回路１０４はラッチ回路１０６から入力される総制御回
数を被除数、ラッチ回路１０８から入力される進み制御
回数を除数として除算を実行し、商ａ₀と余りを出力す
る。商ａ₀はラッチ回路１１４にラッチされる。次に、
セレクタ１１０及び１１２はいずれもＢ入力を選択し、
選択された前回の割り算における除数及び余りがそれぞ
れラッチ回路１０６及び１０８に被除数及び除数として
ラッチされる。除算回路１０４は入力された被除数及び
除数について除算を実行し、その商ａ₁及び余りを出力
する。商ａ ₁はラッチ回路１１６にラッチされる。この
処理を除算回路１０４から出力される余りが０になるま
で繰り返すことによって商ａ₀，ａ₁，ａ₂…ａ_mがラ
ッチされて出力される。なお除算回路１０４は、入力さ
れた被除数から除数を結果が負の数になって減算できな
くなるまで繰り返し減算し、減算できた回数を商、減算
の残りを余りとして出力するように構成することができ
る。

【００２１】図６は図４の制御信号生成回路１０２の構
成を示す。プログラマブル分周器Ｄ ₀，Ｄ₁，Ｄ₂…Ｄ
_nには計算回路１００からの商ａ₀，ａ₁，ａ₂…ａ_m
がそれぞれ分周比として設定される。なお、総制御回数
が与えられればｍの最大値を決定することができるの
で、プログラマブル分周器を必要な数だけ用意すること
ができる。

【００２２】商ａ₀が設定される分周器Ｄ₀には基準信
号が入力され、その分周出力ｄ₀が分周比制御信号とし
て出力される。分周出力ｄ₀は商ａ₁が分周比として設
定される分周器Ｄ₁にも入力され、その分周出力ｄ₁に
より分周器Ｄ₀の分周比が周期的にａ₀からａ₀＋１に
変更される。より詳細には、分周器Ｄ₁が分周数ａ
₁（又はａ₁＋１）をカウントし終ってキャリーが出力
されている間は分周器Ｄ₀の分周比をａ₀＋１に変更す
る。また、分周出力ｄ₁は分周器Ｄ₂にも被分周入力と
して与えられる。同様に、分周器Ｄ_i（２≦ｉ≦ｍ−
１）には分周器Ｄ_i-1の分周出力ｄ_i-1が入力され、そ
の分周出力ｄ_iによって分周器Ｄ_i-1の分周比を周期的
にａ_i-1からａ_i-1＋１に変更する。分周出力ｄ_iは分
周器Ｄ_i+1にも被分周入力として与えられる。分周器Ｄ
_mについても同様に分周器Ｄ_m-1からの分周出力ｄ_i-1
が入力されるが、その分周比ａ_mはａ_mの値が更新され
るまで変更されない。

【００２３】説明を簡単にするために総制御回数が１６
で進み制御回数の制御値が７の場合について本発明の分
周比均一化回路の動作を説明する。７／１６＝１／（２＋１／（３＋１／２））であるので計算回路１００においてａ₀＝２，ａ₁＝
３，ａ₂＝２と決定される。この場合の制御信号生成回
路の動作を図７に示す。図７は分周器Ｄ₀及びＤ₁の分
周比がそれぞれａ₀＋１（＝３）及びａ₁＋１（＝４）
に変更された直後からの各分周器Ｄ₀，Ｄ₁，Ｄ₂の内
部のカウント値の推移を示す。下向きの矢印はキャリー
が出たことにより１段下位の分周器のカウントが増加す
ることを示し、上向きの矢印はキャリーが出たことによ
り進み制御が行なわれること（分周器Ｄ₀）又は一段上
位の分周器の分周数を１増加させることを示す。図には
１６クロック分のみが示されているが、このパターンが
繰り返される。図に明らかなように、１６回の制御回数
の中に進み制御が均一に分布していることが分かる。

【００２４】

【発明の効果】以上述べてきたように本発明によれば、
１つの加算回路を用いて移動平均回路を構成することが
でき、しかも、そのための累算値はその都度クリアされ
るので外乱により累算値が変更されてもその影響は持続
しない。また、デュアルモジュラス分周回路の制御を均
一に行なうことができる。

【図面の簡単な説明】

【図１】本発明の移動平均回路及び分周比均一化回路が
使用される位相同期発振器の構成を示すブロック図であ
る。

【図２】本発明の移動平均回路の構成を示す回路図であ
る。

【図３】図２の回路の動作を示すタイミングチャートで
ある。

【図４】本発明の分周比均一化回路の構成を示すブロッ
ク図である。

【図５】図４の計算回路の構成を示す回路ブロック図で
ある。

【図６】図４の制御信号生成回路の構成を示す回路ブロ
ック図である。

【図７】本発明の分周比均一化回路の動作を説明するタ
ンミングチャートである。

【符号の説明】

１０，２０…デュアルモジュラス分周回路１２，２２…位相比較器１６，２６…移動平均回路３２，３４…分周比均一化回路

Claims

【特許請求の範囲】

【請求項１】連続する所定個数の数値を記憶し、新た
な１つの数値が入力されてその記憶が更新される毎に記
憶されている数値のすべてを順次出力する記憶回路と、該記憶回路における記憶の更新に関連してクリアされ、
該記憶回路から順次出力される数値を累算する累算回路
とを具備する移動平均回路。
【請求項２】前記記憶回路は、入力された数値をラッ
チして出力するデータラッチ回路の前記所定個数の直列
接続を有するデータ保持回路と、該記憶回路の記憶が更新されるときは新たな数値を選択
して該データ保持回路の入力へ与え、該記憶回路に記憶
されている数値を順次出力するときは該データ保持回路
の出力を選択して該データ保持回路の入力へ与える選択
回路とを含む請求項１記載の移動平均回路。
【請求項３】前記累算回路は、前記記憶回路における
記憶の更新に関連してクリアされ、入力される数値をラ
ッチして出力するデータラッチ回路と、前記記憶回路から出力される数値と該データラッチ回路
が出力する数値とを加算して該データラッチ回路の入力
に与える加算回路とを含む請求項１記載の移動平均回
路。
【請求項４】制御信号に従って２つの分周比の１つを
選択して動作するデュアルモジュラス分周器を、与えら
れた制御値に応じて分周比の時間軸上の分布が均一にな
るように制御するための制御信号を生成する分周比均一
化回路であって、入力された制御値から該制御値を１／（ａ₀＋１／（ａ
₁＋１／（ａ₂＋……＋１／ａ_m））……）で表わした
ときの商ａ₀，ａ₁，ａ₂……ａ_mを連続的に算出して
出力する計算回路と、該計算回路が出力する該複数の商ａ₀，ａ₁，ａ₂……
ａ_mがそれぞれ分周比として設定される複数のプログラ
マブル分周器のカスケード接続を含み、基準信号を該複
数のプログラマブル分周器のカスケード接続により分周
して得られる分周出力を前記制御信号として出力する制
御信号生成回路とを具備する分周比均一化回路。
【請求項５】前記計算回路は、前記制御値に対応する
分数の分母を分子で除算したときの商ａ₀、及び余りが
０になるまで前回の除数を前回の余りで除算することを
繰り返すことによって順次得られる商ａ₁，ａ₂…ａ_m
を計算する請求項４記載の分周比均一化回路。
【請求項６】前記制御信号生成回路は、前記計算回路
が出力する商ａ₀，ａ₁…ａ_mがそれぞれ分周比として
設定される複数のプログラマブル分周器Ｄ₀，Ｄ₁…Ｄ
_mを含み、分周器Ｄ₀にあっては基準信号を分周して得
られる分周出力ｄ₀を前記制御信号として出力し、ｉを
１からｍ−１までのいずれかとするときの分周器Ｄ_iに
あっては分周器Ｄ_i-1の分周出力ｄ_i-1を分周しその分
周出力ｄ_iを分周器Ｄ_i+1へ入力するとともに該分周出
力ｄ_iにより分周器Ｄ_i-1の分周比を周期的にａ_i-1＋
１に変更し、そして、分周器Ｄ_mにあっては分周器Ｄ_m-
₁の分周出力ｄ_m-1を分周しその分周出力ｄ_mにより分
周器Ｄ_m-1の分周比を周期的にａ_m-1＋１に変更する請
求項４記載の分周比均一化制御回路。
【請求項７】前記計算回路は、被除数を除数で除算し
て商と余りを出力する除算回路と、入力された数値をラッチして該除算回路へ被除数として
出力する第１のラッチ回路と、入力された数値をラッチして該除算回路へ除数として出
力する第２のラッチ回路と、前記分母の値及び該第２のラッチ回路の出力のいずれか
一方を選択して該第１のラッチ回路へ入力する第１の選
択回路と、前記分子の値及び該除算回路の余り出力のいずれか一方
を選択して該第２のラッチ回路へ入力する第２の選択回
路とを含む請求項５記載の分周比均一化制御回路。