JPH08255902A - 絶縁ゲート型半導体装置とその製造方法 - Google Patents

絶縁ゲート型半導体装置とその製造方法

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JPH08255902A
JPH08255902A JP7058406A JP5840695A JPH08255902A JP H08255902 A JPH08255902 A JP H08255902A JP 7058406 A JP7058406 A JP 7058406A JP 5840695 A JP5840695 A JP 5840695A JP H08255902 A JPH08255902 A JP H08255902A
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trench
gate
semiconductor device
gate electrode
semiconductor substrate
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JP7058406A
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Shigeru Hasegawa
滋 長谷川
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Toshiba Corp
Original Assignee
Toshiba Corp
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Abstract

(57)【要約】 【目的】 トレンチ溝に埋め込まれたポリシリコンのク
ラック耐量が高く、均一なソース層の安定した形成が可
能なトレンチゲート型半導体装置とその製造方法を得
る。 【構成】 トレンチゲートとソース電極を絶縁するため
の絶縁膜を、ソース層を形成するための拡散ソースを含
んだ絶縁酸化膜で形成し、自己整合的に熱拡散によりト
レンチゲートに沿ったソース層の形成を行う。 【効果】 本発明によれば、トレンチ溝に埋め込まれた
ポリシリコンのクラック耐量が高く、トレンチ間隔が小
さいトレンチゲート型半導体素子においても、トレンチ
形成時の位置ずれの影響を受けずに、トレンチ溝全側面
において濃度、形状が均一で、カソード電極との接触状
態も同一であるＮソース層を、安定して得ることが可能
となるほか、同時にポリシリコンゲートの配線抵抗の低
減が可能となる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体基板に設けたト
レンチ部（溝）にゲート電極を埋設した絶縁ゲート半導
体装置とその製造方法に関する。
【０００２】
【従来の技術】従来のトレンチゲート型半導体装置の一
例として、トレンチゲート型（Ｉｎｓｕｌａｔｅｄ Ｇ
ａｔｅ Ｂｉｐａｌａｒ Ｔｒａｎｓｉｓｔｏｒ）ＩＧ
ＢＴの素子領域中の断面図を図１１に示す。ここでは１
０１はＰエミッタ、１０２はＮベース、１０３はＰベー
ス、１０４はＮソース、１０５はトレンチに埋め込まれ
たポリシリコンゲート、１０６はゲート酸化膜、１０７
は絶縁酸化膜、１０８はソース電極、１０９はドレイン
電極である。
【０００３】本素子は、ドレイン電極に正の電圧をかけ
た状態で、ゲート電極により素子電流をオン、オフする
のに用いられ、その動作原理は、ゲート電極にゼロ、又
は負の電圧をかけた状態ではＭＯＳチャネル１１０がオ
フであり、Ｐベース１０３からＮベース１０２に伸びる
空乏層によりドレイン電圧が維持され素子電流は流れな
い。ここで、ゲート電極にその閾値以上の電圧を印加す
ると、ＭＯＳチャンネル１１０がオンしＮソース１０４
からＮベース１０２へ電子が注入されると同時にＰエミ
ッタ１０１から正孔が注入し、素子が導通状態となる。
次に、ゲート電極を再びゼロ、又は負の電位にすると、
ＭＯＳチャンネル１１０が閉じ、電子の注入が止まり、
素子電流がオフする。
【０００４】図１１で、Ｐベース１０３とソース電極１
０８が接触する領域１１１は、素子電流をオフする時、
素子内部に蓄積されている正孔を排出するために必要な
ほかに、Ｎソース１０４が正孔電流に依りラッチアップ
しないようにするために必要である。図１２は、絶縁酸
化膜１０７、ソース電極１０８を取り除いた素子表面を
上から見た平面図であるが、この目的のために、Ｎソー
ス１０４は表面に露出するＰベース１０３（１１１）に
より梯子状に形成されている。
【０００５】その製造方法の一例を図１３により説明す
ると、Ｎベース１０２となるＮ型高抵抗のウエハの裏面
にＰエミッタ層１０１、表面にＰベース層１０３、Ｎソ
ース層１０４をそれぞれ写真蝕刻法、インプラ、熱拡散
工程等により形成する（１３（ａ））。ここでＮソース
層１０４は図１２に示すように、後にトレンチ溝が形成
される部分１１２も含んだ形状に形成する。次に、Ｎソ
ース層１０４の中央部にトレンチ溝１１３をリアクティ
ブイオンエッチング法により形成する（１３（ｂ））。
トレンチ溝形成の後、適当な処理を行った後、ゲート酸
化膜を形成し、トレンチ溝を埋め込むようにゲート電極
であるポリシリコンを堆積する（１３（ｃ））。次に、
図示されてはいないが、ゲート配線領域やボンディング
パッド上など、ポリシリコンを表面側に残す領域を写真
蝕刻法により保護した後に、所定の部分以外のポリシリ
コン堆積物を異方性エッチング法であるリアクティブイ
オンエッチング法により除去する。これは、エッチバッ
グと呼ばれる工程で、素子領域は写真蝕刻法により保護
することなくエッチングが行われる。このエッチバック
により、トレンチ溝は、その上部までポリシリコンで埋
まった形状となる（１３（ｄ））。次に、絶縁膜として
不純物を添加していないシリコン酸化膜を表面全面に化
学的気相成長法にて形成後、カソード電極と接触する部
分と図示されてはいないがゲート電極を取り出す領域の
絶縁酸化膜を選択的にエッチングし（１３（ｅ））、最
後に表裏それぞれに電極を形成し、トレンチゲート型Ｉ
ＧＢＴが得られる。（１３（ｆ））。
【０００６】
【発明が解決しようとする課題】上述の製造方法による
トレンチゲート型ＩＧＢＴでは、トレンチ溝に埋め込ま
れたポリシリコンの上部の形状は、実際には、図１３
（ｆ）に示すごとく、断面で見たとき中央部が浅く、両
側のゲート酸化膜に向かって鋭角形状となっている。こ
れは、リアクティブイオンエッチング法では縦方向にエ
ッチングされる量が一定のため、トレンチ溝の段差部で
ある側壁部にサイドウォール状に鋭角形状なるポリシリ
コンが残るためである。このため、素子使用中の熱スト
レスにより、鋭角形状のポリシリコンにクラックが発生
するという問題があった。
【０００７】ところで、上述のトレンチゲート型ＩＧＢ
Ｔは、図において、例えばトレンチ間隔Ａが１０ｕｍ，
トレンチ端からコンタクト端間Ｂが２ｕｍ，コンタクト
端からＮソース端間Ｃが１ｕｍ，表面に露出するＰベー
ス長さＤが４ｕｍである。トレンチ幅Ｅが１ｕｍとする
と、図１３（ａ）においてＮソース幅Ｆを７ｕｍに形成
すれば良く、トレンチ溝形成の際に例えばその位置が１
ｕｍずれたとしても、最終の素子状態でＮソースは２ｕ
ｍとなり素子特性上特に問題とならない。
【０００８】しかしながら、この種の半導体素子は、電
流導通時のオン抵抗が小さい事が要求され、その方法の
一つが、ＭＯＳのチャネル抵抗を減少させる事であり、
ＭＯＳチャネルの総長を長くすればチャネル抵抗は減少
する。同じ素子面積においてＭＯＳチャネルの総長を長
くするには、トレンチ間隔Ａを小さくする必要がある。
そのために、図４において、例えばトレンチ間隔Ａを４
ｕｍにするには、トレンチ端からコンタクト端間Ｂを
０．５ｕｍ、コンタクト端からＮソース端間Ｃを０．５
ｕｍ、表面に露出するＰベース長さＤを２ｕｍにする必
要がある。しかしながらこの場合、寸法が小さくなるた
めにトレンチ溝形成の際の所定の位置に対するずれの許
容範囲が著しく小さくなり、例えば、図８におけるＮソ
ース幅Ｆは３ｕｍとなり、前述のようにトレンチ溝形成
の際にその位置が１ｕｍずれると、出来上がりの素子状
態においてトレンチ側壁のＮソース領域が無くなってし
まい、ＭＯＳが形成されなくなってしまう問題や、同様
に、トレンチ溝形成の際に例えばその位置が０．５ｕｍ
ずれると、Ｎソースとカーソード電極の接触状態がトレ
ンチの左右でアンバランスになり、導通時の電流が均一
でなくなり、素子の動特性に悪影響を与えるという問題
があった。従って、トレンチ間隔の小さい事が必要な素
子構造では、前述の梯子状のＮソース形状は採用でき
ず、実際には、図９に示す様に、トレンチに直交するス
トライプ状のＮソース形状を採用するしかなかった。こ
の場合、トレンチ側壁のうちＮソースが形成されない部
分は、縦方向のＭＯＳとしての働きをしないため、ＭＯ
Ｓチャネルの総長はその分だけ小さくなってしまうとい
う問題があった。そこで本発明は上述した問題に鑑みな
されたもので、ＭＯＳチャネルの総長を小さくすること
のない新しい絶縁ゲート型半導体装置を提供するもので
ある。
【０００９】
【課題を解決するための手段】本発明の一つは、トレン
チ部溝に埋設されたゲート電極となるポリシリコンの上
部の鋭角形状をなくした所謂ポリシリコン上部両端を弧
状にする事により、ポリシリコンゲートのクラック発生
のすることがない絶縁ゲート型半導体装置とその製造方
法を提供するものである。
【００１０】また、本発明は、トレンチ部溝に埋設され
たゲート電極となるポリシリコンの上部と素子表面に形
成する配線領域等に、燐の添加された絶縁酸化膜を堆積
することにより、ポリシリコンの低抵抗化を実現すると
共に、ポリシリコンゲートやシリコン肩口付近のクラッ
ク発生のない絶縁ゲート型半導体装置とその製造方法を
提供するものである。
【００１１】さらに、本発明は、燐の添加された絶縁酸
化膜を用い、トレンチ溝（トレンチ部）内部とウエハ表
面に形成するポリシリコンを低抵抗化すると同時にＮソ
ース領域をリンの添加された絶縁酸化膜をソース源とし
自己整合的に形成することにより、トレンチ間隔が小さ
いトレンチゲート型半導体素子においても、安定的にＮ
ソースの領域の形成が可能となる絶縁ゲート型半導体装
置の製造方法を提供するものである。
【００１２】
【作用】本発明によれば、ポリシリコンゲートやシリコ
ン肩口付近のクラック発生のない絶縁ゲート型半導体装
置を得る事が可能となる。また本発明によれば、ポリシ
リコンゲート電極を低抵抗化すると同時に、トレンチ溝
両側に自己整合的にＮソースの領域の形成が化膿とな
り、トレンチ間隔が小さいトレンチゲート型半導体素子
においても、安定的にＮソース領域の形成が可能とな
る。
【００１３】
【実施例】本発明の実施例を、絶縁ゲート型半導体装置
の一種であるトレンチゲート型ＩＧＢＴを例にとり説明
する。図１は、本発明の実施例を示すトレンチゲート型
ＩＧＢＴの素子領域の断面図である。ここで１はＰエミ
ッタ、２はＮベース、４はＮソース、５はトレンチに埋
め込まれたポリシリコンゲート、６はゲート酸化膜、７
は絶縁酸化膜、８はソース電極、９はドレイン電極であ
る。ここで、トレンチ溝（トレンチ部）に埋め込まれた
ポリシリコンゲート上部のトレンチ側壁部Ａでの形状
が、鋭角的ではなく、丸みを帯びている（孤状）ことが
特徴である。位置Ａ付近のポリシリコンは、シリコン基
板のトレンチ肩口付近と、絶縁酸化膜７から応力を受け
るが、トレンチ側壁部Ａでの形状が、鋭角的ではなく丸
みをつけていることにより、素子使用中の熱ストレスに
よるクラック発生の耐量の高いトレンチゲート構造を得
ることができる。
【００１４】また、図１において、絶縁酸化膜７として
通常は不純物が意図的には添加されていないシリコン酸
化膜を用いるが、別の実施例として、絶縁酸化膜７とし
て少なくともその最下層に、応力緩和作用のある燐の添
加されたシリコン酸化膜を用いれば、さらに熱ストレス
に対する耐量の高いトレンチゲート型ＩＧＢＴを得る事
が可能となる。
【００１５】なお、図１に示すトレンチ部の構造が
（ａ）（ｂ）で異なっているが、製造方法で異なってく
るものであり、（ｂ）図は絶縁膜として不純物が意図的
には添加されていないシリコン酸化膜を用いた場合、左
側は燐の添加されたシリコン酸化膜を用いＮソース層４
を酸化膜中の燐により拡散形成した場合の例である。
【００１６】次に、図１（ａ）の様なトレンチゲート型
ＩＧＢＴの製造方法の一例を図２により説明する。トレ
ンチ溝に埋め込まれたポリシリコンゲートをエッチバッ
クするまでの図２（ａ）から図２（ｄ）までは、前述の
従来例の図と同じである。リアクティブイオンエッチン
グ法によるエッチバック後のポリシリコンは、図２
（ｄ）に示すように、段差部となるトレンチ溝上部側壁
部にサイドウォール状に残っており、その先端形状は、
鋭角的になっている。次に、等方性エッチングであるケ
ミカルドライエッチ法によりポリシリコンエッチングを
行うと、トレンチ溝上部側壁にサイドウォール状のポリ
シリコンは、厚さが薄いため速くエッチングされ、結果
的にポリシリコンゲート上部のトレンチ側壁部での形状
が、鋭角的ではなく、弧状になる（図２（ｅ））。さら
に、ポリシリコンのケミカルドライエッチ後に酸化を行
うと、ポリシリコンゲート上部のトレンチ側壁部は、ゲ
ート酸化膜と酸化気体の両者から酸素が供給されるた
め、さらに良好な丸み形状を得ることが可能となるた
め、酸化を行うことが望ましい。後は、前述の従来例と
同様工程にて、図１（ａ）に示すトレンチ構造を持つ、
トレンチゲート型ＩＧＢＴを得る事が可能となる。
【００１７】次に、図３においてポリシリコン上の絶縁
酸化膜七として、少なくともその最下層が、応力を緩和
する傾向にある燐の添加されたシリコン酸化膜（ＰＳＧ
膜）を用いる場合の本発明の製造方法の一例に付いて説
明する。前述の本発明の製造方法の説明において、ポリ
シリコンのケミカルドライエッチ、あるいは、その後の
ポリシリコンの酸化工程までは、同様である。その後、
トレンチ溝に埋め込まれたポリシリコン上部表面と、図
示されてはいないが、ゲート配線領域やボンディングパ
ッドなど、素子表面側に残すポリシリコン上のみ、ある
いは、その領域とシリコン表面でＮ型不純物を拡散する
領域上の酸化膜を選択的に除去する（図３（ａ））。次
に、燐の添加されたシリコン酸化膜（ＰＳＧ膜）７を例
えば気相成長法によりシリコンウエハ全面に堆積する
（図３（ｂ））。次に、例えば窒素雰囲気中で高温に保
持することにより、ＰＳＧ膜のアニールを行う。この時
同時に、ＰＳＧ膜と直接接触しているポリシリコンとシ
リコン中へＰＳＧ膜中の燐が熱拡散するため、トレンチ
溝上部と素子表面側に残すポリシリコンの低抵抗化が実
現され、またシリコン表面側にも選択的にＮ型高濃度層
の拡散を行うことが可能となる。Ｎ型高濃度層を形成し
ない領域は、シリコンとＰＳＧ膜間に存在するゲート酸
化膜等により燐が拡散されることはない。後は、前述の
従来例と同様工程にて、図１（ｂ）のトレンチ構造をも
つ、トレンチゲート型ＩＧＢＴを得る事が可能となる。
【００１８】また、別の実施例を説明すると、前述の本
発明の製造方法の説明において、ポリシリコンのケミカ
ルドライエッチ、あるいは、その後のポリシリコンの酸
化工程までは、同様で、次に、トレンチ溝に埋め込まれ
たポリシリコン上部表面と、ゲート配線領域やボンディ
ングパッドなど素子表面側に残すポリシリコン上と、素
子領域のシリコン表面上の酸化膜を剥離する（図４
（ａ））。次に、燐の添加されたシリコン酸化膜（ＰＳ
Ｇ膜）を例えば気相成長法によりシリコンウエハ全面に
堆積する。その後、燐を拡散しない領域上のＰＳＧ膜を
選択的に剥離し（図４（ｂ）、次に、例えば窒素雰囲気
中で高温に保持する。後は、前述の従来例と同様工程に
て、図１（ｂ）に示す様な、トレンチゲート型ＩＧＢＴ
を得る事が可能である。本方法によれば、Ｎ型高濃度層
を形成しない領域上にはＰＳＧ膜がないためクラック耐
量が高く低抵抗なるポリシリコンゲートが得られると同
時に、Ｎ型高濃度層を自己整合的に得ることが可能とな
る。なお、図３、４ではＰＳＧ膜堆積前からＮソース層
が形成されているが、ＰＳＧ膜堆積前には形成せず、Ｐ
ＳＧ膜からの燐の拡散のみによって形成することも可能
である。この点に付いては、後述の実施例において詳細
を述べる。
【００１９】図５は、本発明の別の実施例を示すトレン
チゲート型ＩＧＢＴの素子領域の断面図で、トレンチ溝
に埋め込まれたポリシリコンゲート上部のトレンチ側壁
部Ａでの形状が、鋭角的ではなく、丸みを帯びているこ
と（弧状にすること）が特徴である。図１の実施例と異
なるのは、トレンチ溝に埋め込まれたポリシリコン５の
上部がシリコン基板表面より内部に位置し、その上部
が、ほぼ基板表面と同じ高さまで絶縁膜７で覆われ、絶
縁膜７とシリコン基板の上にほぼ平坦にソース電極８が
形成されていることである。この場合もポリシリコンゲ
ート上部のトレンチ側壁部Ａは、シリコン基板のトレン
チ肩口付近と、絶縁酸化膜７から応力を受けるが、本発
明により応力に対する耐量の高いトレンチ構造を得るこ
とが可能である。また、上述のように、絶縁膜７とし
て、少なくともその最下層に燐を添加したシリコン酸化
膜を用いれば、さらに応力に対する耐量の高いトレンチ
構造を得ることが可能である。この場合、図５（ｂ）の
トレンチのようにトレンチ側壁にゲート酸化膜を残して
ＰＳＧ膜を形成しても良いし、図５（ａ）のトレンチの
ようにＰＳＧ膜を埋め込む部分のゲート酸化膜を剥離
し、ＰＳＧ膜とシリコンを直接接触させ、Ｎ型高濃度層
（Ｎソース層）のソース源として利用することも可能で
ある。さらに、図６（ａ）（ｂ）のようにトレンチ溝肩
部のシリコン基板をＢのように丸み（弧状）をつけても
良く、また図１の場合にもシリコン基板をＢのように丸
みをつけても良い（図７（ａ）（ｂ））。
【００２０】次に、本発明の製造方法の一例として、図
５の構造のトレンチゲート型ＩＧＢＴの製造方法に付い
て説明する。トレンチ溝およびウエハ表面にポリシリコ
ンを堆積するまでは図２と同様である（図８（ａ））。
次に、リアクティブイオンエッチング法により、トレン
チ内のポリシリコンの上部がシリコン基板表面よりも内
部で、かつソース層の深さよりも浅い位置までエッチバ
ックを行う。この時トレンチ側壁にはポリシリコンがサ
イドウォール状に残っている。（図８（ｂ）。次に、ケ
ミカルドライエッチと酸化工程によりサイドウォール状
のポリシリコンを除去し、その上部端に丸みを形成する
（図８（ｃ））。その後トレンチ上部とウエハ全面に絶
縁酸化膜７を堆積し（図８（ｄ））、ウエハ表面までこ
の酸化膜をエッチバックし（図８（ｅ））、後はメタル
電極を形成することにより図５の右側に示すトレンチゲ
ート型ＩＧＢＴを得ることが可能である。
【００２１】次に、絶縁膜に燐を添加したシリコン酸化
膜を用い、ポリシリコンの低抵抗化に利用すると共に、
Ｎソース層を自己整合的に拡散形成する別の本発明の実
施例を述べる。Ｎベース２となるＮ型高抵抗のウエハの
裏面にＰエミッタ層１を形成後、表面に深さ２ｕｍのＰ
ベース層３、深さ０．５ｕｍのＮソース層４をそれぞれ
写真蝕刻法、インプラ、熱拡散工程等により形成する
（図９（ａ））。図９（ｂ）はこの時のウエハ表面状態
を示すが、ここでＮソース層４は、将来トレンチ溝とな
る破線ａ部に対し直行するように形成し、トレンチ溝に
沿った部分のＮソース層は形成せず、Ｐベース層３が表
面に露出しており、ｂ−ｂ´断面を図示したものが図９
（ａ）である。次に、所定の位置に所定の間隔、たとえ
ば４ｕｍ毎に幅１ｕｍ、深さ３ｕｍのトレンチ溝をリア
クティブイオンエッチング法により形成する。次に、ゲ
ート酸化膜、ポリシリコンゲートを堆積後、前述の方法
で上部がウエハ表面の内部に位置し、上端両側が丸みを
帯びたポリシリコンゲートを形成する。（図９
（ｃ））。なお、図９（ｃ）は図９（ｂ）においてＮソ
ース層の形成されていないｃ−ｃ´断面を図示したもの
で、本実施例の場合、トレンチ側壁付近のＮソース層
は、ポリシリコン上のＰＳＧ膜により自己整合的に拡散
形成するため、この時点でのポリシリコン上部の位置ズ
レに対するマージンは厳しくない。次に、ポリシリコン
と素子表面上の酸化膜を剥離後、リンが添加された絶縁
酸化膜５を、気相成長法により表面全面に形成後、トレ
ンチ内と表面に残したポリシリコン上部とＮソース層を
形成する領域のみ絶縁酸化膜を残し、それ以外の領域の
絶縁酸化膜を選択的に剥離する（図９（ｄ））。この
時、トレンチ端からコンタクト端間Ｇは、０．５ｕｍで
ある。次に、例えば９００℃の窒素雰囲気中で３０分の
アニールを行うと、ポリシリコンに燐が拡散し低抵抗化
が実現すると共に、絶縁酸化膜７に添加されているリン
が、接触しているシリコン表面より内部に拡散し、トレ
ンチ溝内部両側の全側面に沿ってソース層が形成される
と同時に表面側からもＮソース層が形成され、先に形成
されている部分と共に、梯子状のＮソース層が形成され
る。この時、燐は横方向にも縦方向の約８割拡散するた
め、シリコン表面では絶縁酸化膜端から約０．４ｕｍま
でＮソース層が形成されると共に、トレンチ側壁ではポ
リシリコン上部より約０．４ｕｍの深さまでＮソース層
が形成され自己整合的に縦型ＭＯＳＦＥＴが形成される
（図９（ｅ））。従って、Ｎソース層は梯子状の横串部
のほかに、トレンチ溝全側面において絶縁酸化膜端から
約０．４ｕｍだけカソード電極と接触することになり、
従来のようにトレンチ溝形成時の位置ずれによりトレン
チ溝片側のＮソース層が無くなってしまったり、カソー
ド電極と接触する部分が素子領域内部でアンバランスに
なってしまうと言う事がない。次に、適当な処理を実施
した後、カソード電極、ドレイン電極を形成し、図９
（ｆ）に示すトレンチゲート型ＩＧＢＴが得られる。ま
た本実施例において、ＰＳＧ膜による拡散を終えた後、
素子領域上のＰＳＧ膜をウエハ表面の位置までエッチバ
ックにより剥離し、その後適当な処理を実施した後、カ
ソード電極、ドレイン電極を形成すると、トレンチ溝に
埋め込まれたポリシリコン５の上部がシリコン基板表面
より内部に位置し、その上部が、ほぼ基板表面と同じ高
さまで絶縁膜７で覆われ、絶縁膜７とシリコン基板の上
にほぼ平坦にソース電極８が形成された図５の左側に示
すトレンチゲート型ＩＧＢＴが得られる。
【００２２】図９（ｆ）のＩＧＢＴの表面の電極と絶縁
酸化膜を取り除いた表面平面を図示したものが図１０で
ある。ここで、出来上がりのＮソース領域は、インプ
ラ、拡散により形成された部分４ａと、リンが添加され
た絶縁酸化膜よりの拡散で形成された部分４ｂとにより
梯子状に形成されている。
【００２３】本発明によれば、絶縁酸化膜７中のリンが
拡散される際、トレンチ溝の全側壁に均一なＮソース領
域が形成されるのみならず、トレンチ内部のポリシリコ
ンゲートの上部にもリンが拡散される。これは、素子の
高速動作のために必要なゲート配線抵抗の減少に寄与す
ることになり、一つの工程で同時に二つの効果を得るこ
とができる特徴がある。
【００２４】本実施例の場合、トレンチ溝に沿ったＮソ
ース層が、リンを添加された絶縁酸化膜を拡散源として
自己整合的に形成されるため、素子内部のトレンチ両側
全側面に、どの位置においても深さや、カソード電極と
接触する部分の形状、濃度が等しい均一なＮソース層の
形成が可能であり、また、同時にポリシリコンゲートの
配線抵抗の低抵抗化も実現でき、トレンチの両側全側面
がＭＯＳ動作可能でＭＯＳのチャネル抵抗が小さく、同
時に、ポリシリコンゲートの配線抵抗が小さく高速動作
が可能で、素子特性のばらつきのないトレンチゲート型
ＩＧＢＴを得ることが可能となる。
【００２５】また、トレンチ形成前に形成するＮソース
層をひ素をソース源で形成すれば、熱拡散係数の違いに
より、リンを添加した絶縁酸化膜により形成される部分
と出来上がりの拡散深さを同じにすることも可能であ
る。
【００２６】なお、実施例として説明した燐が添加され
た絶縁酸化膜７は、シリコンに接するその最下層がリン
が添加された絶縁酸化膜であれば良く、その上に別の種
類の絶縁酸化膜を堆積しても良い。また、ソース層がＰ
型の場合は、ＢＯＲＯＮＮの添加された絶縁酸化膜を用
いることにより、本発明を適用することが可能である。
また、本発明は例えばパワー素子領域とロジック素子
領域を一つの素子に融合形成するパワーＩＣの製造にお
いても適用できるほかに、燐を含んだ絶縁酸化膜７を、
素子内の別の領域の横型ＭＯＳのＬＤＤ構造形成時のサ
イドウォール用絶縁膜として同時に利用することによ
り、工程を増やすこと無く本発明によるところの特徴を
実現することが可能である利点を持つ。本発明はＩＧＢ
Ｔを例にとり説明されたが、トレンチ間隔が小さい事が
望まれる他のトレンチゲート型素子にも適用可能であ
る。
【００２７】
【発明の効果】以上説明したように、本発明によれば、
トレンチに埋め込まれたポリシリコンのクラック耐量が
高く、また、トレンチ間隔が小さいトレンチゲート型半
導体素子においても、トレンチ形成時の位置ずれの影響
を受けずに、トレンチ溝全側面において濃度、形状が均
一で、カソード電極との接触状態も同一であるＮ型ソー
ス層の形成が可能となるほか、同時に、ポリシリコンゲ
ートの配線抵抗の低減が可能となる。
【図面の簡単な説明】
【図１】 本発明の半導体装置の一実施例を説明するた
めの断面図。
【図２】 本発明の製造方法の一実施例を説明するため
の工程断面図。
【図３】 本発明の半導体装置の他の実施例を説明する
ための断面図。
【図４】 本発明の半導体装置の他の実施例を説明する
ための断面図。
【図５】 本発明の半導体装置の他の実施例を説明する
ための断面図。
【図６】 本発明の半導体装置の他の実施例を説明する
ための断面図。
【図７】 本発明の半導体装置の他の実施例を説明する
ための断面図。
【図８】 本発明の製造方法の他の実施例を説明するた
めの工程断面図。
【図９】 本発明の製造方法の他の実施例を説明するた
めの図。
【図１０】 図９（ｆ）の平面図。
【図１１】 従来例を説明するための図。
【図１２】 従来例を説明するための図。
【図１３】 従来例を説明するための図。
【符号の説明】
１，１０１…Ｐ型エミッタ層 ２，１０２…Ｎ型ベース層 ３，１０３…Ｐ型ベース層 ４，４ａ，４ｂ，１０４…Ｎ型ソース層 ５，１０５…ポリシリコン ６，１０６…ゲート絶縁膜 ７，１０７…絶縁酸化膜 ８，１０８…カソード電極 ９，１０９…アノード電極

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】 一導電型半導体層に設けられたトレンチ
    部に、ゲート電極を埋設してなるトレンチゲート型の絶
    縁ゲート型半導体装置において、前記トレンチ部に埋設
    されたゲート電極の上部両端が、弧状に構成されている
    ことを特徴とする絶縁ゲート型半導体装置。
  2. 【請求項２】 前記トレンチ部の半導体層の肩口の形状
    が、弧状に構成されていることを特徴とする、請求項１
    記載の絶縁ゲート型半導体装置。
  3. 【請求項３】 トレンチ部に埋設されたゲート電極の上
    部が半導体基板表面より内部に位置し、該ゲート電極上
    部が、ほぼ半導体基板表面と同じ高さまでの絶縁膜で覆
    われ、該絶縁膜上と半導体基板表面上にソース電極金属
    が積層されているを特徴とする、請求項１記載の絶縁ゲ
    ート型半導体装置。
  4. 【請求項４】 一導電型半導体層に設けられたトレンチ
    部に、ゲート電極を埋設してなるトレンチゲート型の絶
    縁ゲート型半導体装置において、前記トレンチ部に埋設
    されたゲート電極の上部と、素子表面のゲート用ボンデ
    ィングパッド部以外のゲート電極の上部とが直接に、燐
    を添加した絶縁酸化膜と接触していることを特徴とする
    絶縁ゲート型半導体装置。
  5. 【請求項５】 前記トレンチ部の肩口付近の半導体層
    が、直接、燐を添加した絶縁酸化膜と接触していること
    を特徴とする、請求項４記載の絶縁ゲート型半導体装
    置。
  6. 【請求項６】 半導体基板に所定の拡散層を形成する工
    程と、選択的にトレンチ溝を形成する工程と、トレンチ
    溝側壁を処理する工程と、ゲート膜となる絶縁膜を形成
    する工程と、トレンチ溝内部を埋め、かつ半導体基板表
    面にもゲート電極材料を堆積する工程と、不要な半導体
    基板表面部と、トレンチ溝の所定の深さまでのゲート電
    極材料を除去する工程と、トレンチ溝内部のゲート電極
    上部に丸みをつける工程と、トレンチ溝上部を埋め、か
    つ半導体基板表面にも絶縁膜を形成する工程と、選択的
    にコンタクトホールを形成する工程、とを具備すること
    を特徴とする絶縁ゲート型半導体装置の製造方法。
  7. 【請求項７】 丸みをつける工程が、ゲート電極材料を
    異方性エッチングする工程と、トレンチ溝上部壁残存す
    るゲート電極材料を異方性エッチングする工程とである
    ことを特徴とする請求項６記載の絶縁ゲート型半導体装
    置の製造方法。
  8. 【請求項８】 トレンチ溝上部を埋め、かつ半導体基板
    表面にも形成する絶縁膜が、燐を添加した絶縁酸化膜で
    あることを特徴とする請求項６記載の絶縁ゲート型半導
    体装置の製造方法。
  9. 【請求項９】 半導体基板に所定の拡散層を形成する工
    程と、選択的にトレンチ溝を形成する工程と、トレンチ
    溝側壁を処理する工程とゲート膜となる絶縁膜を形成す
    る工程と、トレンチ溝内部を埋め、かつ半導体基板表面
    にもゲート電極材料を堆積する工程と、不要な半導体基
    板表面部と、トレンチ溝上部の半導体基板表面より所定
    の位置までのゲート電極材料を除去する工程と、トレン
    チ溝内のゲート電極上部と素子表面に残置するゲート電
    極上と、半導体基板表面、あるいは半導体基板表面とト
    レンチ溝上部壁でソース拡散層を形成する部分の絶縁膜
    を選択的に剥離する工程と、トレンチ溝上部を埋め、か
    つ半導体基板表面にもソース層の拡散源となる不純物の
    添加された絶縁膜を堆積する工程と、高温に保持するこ
    とにより拡散源となる不純物を拡散する工程とを具備す
    ることを特徴とする絶縁ゲート型半導体装置の製造方
    法。
  10. 【請求項１０】 ソース層の拡散源となる不純物の添加
    された絶縁膜が、燐を添加した絶縁酸化膜であることを
    特徴とする請求項９の記載の絶縁ゲート型半導体装置の
    製造方法。
  11. 【請求項１１】 不要な半導体基板表面部と、トレンチ
    溝上部の半導体基板表面より内部までのゲート電極材料
    を除去する工程と、拡散源となる不純物の添加された絶
    縁膜よりのソース層の熱拡散工程後、素子領域中の該絶
    縁膜を基板表面までエッチングする工程と、素子領域中
    の基板表面上にほぼ平坦にソース電極を形成する工程を
    具備することを特徴とする請求項９記載の絶縁ゲート型
    半導体装置の製造方法。
  12. 【請求項１２】 トレンチゲートに垂直な方向に選択的
    にソース層を形成する工程を具備することを特徴とする
    請求項９記載の絶縁ゲート型半導体装置の製造方法。
  13. 【請求項１３】 トレンチ溝内部のゲート電極上部に丸
    みをつける工程を具備することを特徴とする、請求項９
    記載の絶縁ゲート型半導体装置の製造方法。
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