JPH08255938A - 超電導配線と半導体装置 - Google Patents
超電導配線と半導体装置Info
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- JPH08255938A JPH08255938A JP7316508A JP31650895A JPH08255938A JP H08255938 A JPH08255938 A JP H08255938A JP 7316508 A JP7316508 A JP 7316508A JP 31650895 A JP31650895 A JP 31650895A JP H08255938 A JPH08255938 A JP H08255938A
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- Superconductors And Manufacturing Methods Therefor (AREA)
- Inorganic Compounds Of Heavy Metals (AREA)
- Crystals, And After-Treatments Of Crystals (AREA)
Abstract
(57)【要約】
【課題】 量子効果の原理に基づく一軸方向のみ電気抵
抗の著しく低い配線を実現し、超微細配線を可能とす
る。 【解決手段】 半導体装置に用いられる超微細な配線を
実現するための超電導配線であって、Ｃｕ及びＯを含む
Ｓｒ化合物からなり、梯子状格子を利用した一軸方向の
み超電導としている。
抗の著しく低い配線を実現し、超微細配線を可能とす
る。 【解決手段】 半導体装置に用いられる超微細な配線を
実現するための超電導配線であって、Ｃｕ及びＯを含む
Ｓｒ化合物からなり、梯子状格子を利用した一軸方向の
み超電導としている。
Description
【０００１】
【発明の属する技術分野】本発明は、電子回路の超高集
積化に用いられる超電導配線と、これを素子間の電気的
接続及び素子分離に用いた半導体装置に関する。
積化に用いられる超電導配線と、これを素子間の電気的
接続及び素子分離に用いた半導体装置に関する。
【０００２】
【従来の技術】半導体チップ内で電子素子同士を電気的
に接続する配線は、従来からＡｌ，ポリＳｉ，Ｗ，Ｔｉ
等、多数が使用されているが、いづれも単結晶化が困難
なため抵抗が高く、配線自身の超微細化をするのに不適
当であった。
に接続する配線は、従来からＡｌ，ポリＳｉ，Ｗ，Ｔｉ
等、多数が使用されているが、いづれも単結晶化が困難
なため抵抗が高く、配線自身の超微細化をするのに不適
当であった。
【０００３】一方、半導体産業は、機能素子１つ当たり
の大きさを小さくすることによって高集積化を達成し、
そのための技術（プロセスや素子・回路設計等）の改良
と共に発展してきた。しかし、この一方向的な進歩は、
素子や配線の微細化が進むにつれ本質的になってくる量
子効果のため、もはや限界に近付きつつある。例えば、
電子の波動的広がりが配線間の距離程度になってくる
と、２本の配線同士で電荷をやり取りしてしまう。
の大きさを小さくすることによって高集積化を達成し、
そのための技術（プロセスや素子・回路設計等）の改良
と共に発展してきた。しかし、この一方向的な進歩は、
素子や配線の微細化が進むにつれ本質的になってくる量
子効果のため、もはや限界に近付きつつある。例えば、
電子の波動的広がりが配線間の距離程度になってくる
と、２本の配線同士で電荷をやり取りしてしまう。
【０００４】そこで最近、超高集積化を達成するため、
この本質的な量子効果を動作原理とし、従来の素子に比
べ飛躍的に性能の高い超微細素子の研究開発が進められ
ている。しかしながら、素子だけ超微細化しても配線が
従来通りの大きさであれば、超高集積化は望めない。素
子と同様に配線も超微細化が必要であり、ここで本質的
となる量子効果の原理に基づき、電気抵抗が著しく小さ
くなるような配線を実現する必要が生じている。
この本質的な量子効果を動作原理とし、従来の素子に比
べ飛躍的に性能の高い超微細素子の研究開発が進められ
ている。しかしながら、素子だけ超微細化しても配線が
従来通りの大きさであれば、超高集積化は望めない。素
子と同様に配線も超微細化が必要であり、ここで本質的
となる量子効果の原理に基づき、電気抵抗が著しく小さ
くなるような配線を実現する必要が生じている。
【０００５】
【発明が解決しようとする課題】このように半導体装置
においては、素子の超微細化に伴い配線も超微細化する
必要が生じており、同時に電気抵抗が著しく小さくなる
ような配線の実現が要望されている。
においては、素子の超微細化に伴い配線も超微細化する
必要が生じており、同時に電気抵抗が著しく小さくなる
ような配線の実現が要望されている。
【０００６】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、量子効果の原理に基づ
く電気抵抗の著しく低い配線を実現することで超微細配
線を可能とした超電導配線を提供することにある。ま
た、本発明の他の目的は、上記の超微細超電導配線を用
いることにより超微細化を可能とした半導体装置を提供
することにある。
ので、その目的とするところは、量子効果の原理に基づ
く電気抵抗の著しく低い配線を実現することで超微細配
線を可能とした超電導配線を提供することにある。ま
た、本発明の他の目的は、上記の超微細超電導配線を用
いることにより超微細化を可能とした半導体装置を提供
することにある。
【０００７】
（構成）上記課題を解決するために本発明は、次のよう
な構成を採用している。即ち本発明は、半導体装置等に
用いられる超微細な配線を実現するために、梯子状格子
を利用した一軸方向のみ超電導となる材料を用いたこと
を特徴とする。ここで、配線材料としては、Ｃｕ及びＯ
を含むＳｒ，Ｙ，Ｂａ又はＬａ系の化合物、或いはＶ，
Ｐ，Ｏを含む化合物であることが望ましい。
な構成を採用している。即ち本発明は、半導体装置等に
用いられる超微細な配線を実現するために、梯子状格子
を利用した一軸方向のみ超電導となる材料を用いたこと
を特徴とする。ここで、配線材料としては、Ｃｕ及びＯ
を含むＳｒ，Ｙ，Ｂａ又はＬａ系の化合物、或いはＶ，
Ｐ，Ｏを含む化合物であることが望ましい。
【０００８】また本発明は、半導体装置において、半導
体基板上に形成された複数の機能素子と、任意の機能素
子間を接続する梯子状格子を利用した一軸方向のみ超電
導となる材料からなる超電導配線とを具備してなること
を特徴とする。ここで、機能素子としては、トランジス
タ，抵抗，キャパシタ等の電子素子でもよいし、電子素
子の一部を構成する電極や拡散層等であってもよい。
体基板上に形成された複数の機能素子と、任意の機能素
子間を接続する梯子状格子を利用した一軸方向のみ超電
導となる材料からなる超電導配線とを具備してなること
を特徴とする。ここで、機能素子としては、トランジス
タ，抵抗，キャパシタ等の電子素子でもよいし、電子素
子の一部を構成する電極や拡散層等であってもよい。
【０００９】また、本発明の望ましい実施態様としては
次のものがあげられる。 (1) 梯子状格子を利用した超電導配線が一部交差して積
層されている。 (2) 梯子状格子を利用した超電導配線が一部交差して積
層され、該交差部に電気的接続をはかるための導電領域
が設けられている。 (3) 梯子状格子を利用した複数本の超電導配線が平行配
置されている。 (4) 梯子状格子を利用した複数本の超電導配線が平行配
置され、一部に隣接する超電導配線間の電気的接続をは
かるための導電領域が設けられている。 (5) 梯子状格子を利用した複数本の超電導配線が平行配
置され、立体的に構築した導電体により複数本離れた超
電導配線間が電気的に接続されている。 (6) 導電領域は、導電体，拡散層，ｐｎ接合，又は電子
素子である。 (7) 隣接する電子素子間に梯子状格子を利用した超電導
配線が、超電導となる一軸方向を電子素子の対向方向と
交差させて配置され、電子素子間を電気的に分離してい
る。 (8) 梯子状格子を利用した一軸方向のみ超電導となる材
料は単結晶である。 （作用）本発明では、Ｃｕ及びＯを含むＳｒ，Ｙ，Ｂ
ａ，Ｌａ等の化合物、或いはＶ，Ｏ，Ｐからなる化合物
中に出現する梯子状の二重鎖結晶構造に特徴的な量子効
果を用い、原子サイズまで配線を細くしても発生し得る
超電導現象を引き出すことによって、極めて電気抵抗の
小さい超微細配線を実現する。
次のものがあげられる。 (1) 梯子状格子を利用した超電導配線が一部交差して積
層されている。 (2) 梯子状格子を利用した超電導配線が一部交差して積
層され、該交差部に電気的接続をはかるための導電領域
が設けられている。 (3) 梯子状格子を利用した複数本の超電導配線が平行配
置されている。 (4) 梯子状格子を利用した複数本の超電導配線が平行配
置され、一部に隣接する超電導配線間の電気的接続をは
かるための導電領域が設けられている。 (5) 梯子状格子を利用した複数本の超電導配線が平行配
置され、立体的に構築した導電体により複数本離れた超
電導配線間が電気的に接続されている。 (6) 導電領域は、導電体，拡散層，ｐｎ接合，又は電子
素子である。 (7) 隣接する電子素子間に梯子状格子を利用した超電導
配線が、超電導となる一軸方向を電子素子の対向方向と
交差させて配置され、電子素子間を電気的に分離してい
る。 (8) 梯子状格子を利用した一軸方向のみ超電導となる材
料は単結晶である。 （作用）本発明では、Ｃｕ及びＯを含むＳｒ，Ｙ，Ｂ
ａ，Ｌａ等の化合物、或いはＶ，Ｏ，Ｐからなる化合物
中に出現する梯子状の二重鎖結晶構造に特徴的な量子効
果を用い、原子サイズまで配線を細くしても発生し得る
超電導現象を引き出すことによって、極めて電気抵抗の
小さい超微細配線を実現する。
【００１０】図１に、一例としてＣｕ及びＯを含むＳｒ
化合物中に出現する梯子状二重鎖結晶構造を示す。図に
おいて、１は電子、２は二つの電子のシングレット状
態、３はホールシングレット状態、４は梯子の格子点を
示す。電子は格子点上にあり、隣接する鎖間の２つの格
子点上に局在する電子同士でシングレット状態を形成し
ている。
化合物中に出現する梯子状二重鎖結晶構造を示す。図に
おいて、１は電子、２は二つの電子のシングレット状
態、３はホールシングレット状態、４は梯子の格子点を
示す。電子は格子点上にあり、隣接する鎖間の２つの格
子点上に局在する電子同士でシングレット状態を形成し
ている。
【００１１】まず、簡単のためＶ＝０Ｖのときを考え
る。各格子点は１価の陽イオンとし、電気的中性を満た
すため電子（スピン-1/2，電荷−ｅを持つ）が１つずつ
局在している。そのため、各格子点はスピン-1/2の磁気
的性質を持ち、鎖方向の磁気的相互作用の強さをエネル
ギーの単位に取るとき、鎖間の磁気的相互作用の強さは
Ｊであるとする。なお、この鎖間の磁気的相互作用は反
強磁性的である。
る。各格子点は１価の陽イオンとし、電気的中性を満た
すため電子（スピン-1/2，電荷−ｅを持つ）が１つずつ
局在している。そのため、各格子点はスピン-1/2の磁気
的性質を持ち、鎖方向の磁気的相互作用の強さをエネル
ギーの単位に取るとき、鎖間の磁気的相互作用の強さは
Ｊであるとする。なお、この鎖間の磁気的相互作用は反
強磁性的である。
【００１２】量子力学的基底状態では、鎖間に跨がる２
つのスピン-1/2が反強磁性的相互作用によりスピン−０
の一重項状態（シングレット状態）を作る。次に、Ｖ＞
０のときを考える。図１で１番右になるシングレット状
態を構成する２つの電子が電極側に取り去られ、そこに
ホールシングレットができる。これは、電価２ｅでスピ
ン−０の準粒子と見なすことができ、電界のため図１中
で左側に走っていく。同時に、２つ目以降の準粒子も右
側の電極付近で発生し、左側の電極に向かって走ってい
く。重要なことは、この準粒子が梯子の軸方向にのみ自
由に移動できることであり、それによって極めて抵抗の
小さな電荷輸送が一軸方向にのみ実現するところであ
る。
つのスピン-1/2が反強磁性的相互作用によりスピン−０
の一重項状態（シングレット状態）を作る。次に、Ｖ＞
０のときを考える。図１で１番右になるシングレット状
態を構成する２つの電子が電極側に取り去られ、そこに
ホールシングレットができる。これは、電価２ｅでスピ
ン−０の準粒子と見なすことができ、電界のため図１中
で左側に走っていく。同時に、２つ目以降の準粒子も右
側の電極付近で発生し、左側の電極に向かって走ってい
く。重要なことは、この準粒子が梯子の軸方向にのみ自
由に移動できることであり、それによって極めて抵抗の
小さな電荷輸送が一軸方向にのみ実現するところであ
る。
【００１３】また、このような量子効果による電荷輸送
が実現するための温度条件は、 ｋB Ｔ＜ｔ2 ／Ｊ である。但し、ｋB はボルツマン定数、Ｔは温度、ｔは
鎖内の隣の格子点への電子の移動のし易さである。
が実現するための温度条件は、 ｋB Ｔ＜ｔ2 ／Ｊ である。但し、ｋB はボルツマン定数、Ｔは温度、ｔは
鎖内の隣の格子点への電子の移動のし易さである。
【００１４】
【発明の実施の形態】以下、本発明の実施形態を図面を
参照して説明する。 （第１の実施形態）Ｓｒn-1 Ｃｕn+1 Ｏ2nで表わされる
単結晶は、図２で示されるようなＳｒＯ−ＣｕＯ面構造
を持つ。図中の黒丸印はＣｕ、白丸印はＳｒ、×印はＯ
を表わす。Ｃｕが電子１個の局在する格子点に対応する
ので、点線は梯子格子内の反強磁性相互作用Ｊを表わ
す。また、梯子の幅は Δｎ＝（ｎ＋１）／２ であり、この図は丁度ｎ＝３の場合に相当している。
参照して説明する。 （第１の実施形態）Ｓｒn-1 Ｃｕn+1 Ｏ2nで表わされる
単結晶は、図２で示されるようなＳｒＯ−ＣｕＯ面構造
を持つ。図中の黒丸印はＣｕ、白丸印はＳｒ、×印はＯ
を表わす。Ｃｕが電子１個の局在する格子点に対応する
ので、点線は梯子格子内の反強磁性相互作用Ｊを表わ
す。また、梯子の幅は Δｎ＝（ｎ＋１）／２ であり、この図は丁度ｎ＝３の場合に相当している。
【００１５】図中ａ軸方向にＣｕ−Ｏ−Ｃｕの１８０°
構造を持っており、スピン-1/2（Ｃｕ）の鎖がこの軸方
向に平行に伸びている。ｎ＝３のとき隣り合った２本の
鎖がやはりＣｕ−Ｏ−Ｃｕの１８０°構造で強く反強磁
性的に結ばれ、梯子格子が実現している。
構造を持っており、スピン-1/2（Ｃｕ）の鎖がこの軸方
向に平行に伸びている。ｎ＝３のとき隣り合った２本の
鎖がやはりＣｕ−Ｏ−Ｃｕの１８０°構造で強く反強磁
性的に結ばれ、梯子格子が実現している。
【００１６】一方、梯子間相互作用（Ｊ′）はＣｕ−Ｃ
ｕの構造からなり、Ｊに比べ弱く強磁性的である（｜
Ｊ′｜／Ｊ〜０．１）。Ｊ′が弱いため、系全体として
梯子格子による量子効果が支配的であり、ａ軸方向に極
めて抵抗の小さい超微細超電導配線が実現する。
ｕの構造からなり、Ｊに比べ弱く強磁性的である（｜
Ｊ′｜／Ｊ〜０．１）。Ｊ′が弱いため、系全体として
梯子格子による量子効果が支配的であり、ａ軸方向に極
めて抵抗の小さい超微細超電導配線が実現する。
【００１７】ここで、ｎ＝４Ｌ−１であり、Ｌがあまり
大きくない自然数のときだけ上記の一軸性超電導が実現
する。また、本実施形態の超電導配線がａ軸方向のみに
超電導となることから、図２に示す複数の梯子状格子を
全体で１つの配線としてもよいし、梯子毎に別の配線と
して利用することもできる。複数の梯子状格子を１つの
配線にする場合には、電子の波動的広がりの影響が生じ
ると考えられる６０〜２０ｎｍ程度の配線間幅（配線幅
もこの程度が望ましい）において有効である。特に、通
常のＳｉＯ2 絶縁膜が前記超電導配線の周囲に設けられ
る場合、４０ｎｍ以下の配線とするのが有効と考えられ
る。また、梯子毎に別の配線とすれば、微小な線幅（Δ
ｎ）であっても多数本の平行配線が実現できることにな
る。 （第２の実施形態）次に、第１の実施形態の超微細超電
導配線を用いた半導体装置について、図３を参照して説
明する。図中の１１は超微細超電導配線、１２は電子素
子、１３は拡散層である。超電導配線１１に示した矢印
はａ軸方向である。
大きくない自然数のときだけ上記の一軸性超電導が実現
する。また、本実施形態の超電導配線がａ軸方向のみに
超電導となることから、図２に示す複数の梯子状格子を
全体で１つの配線としてもよいし、梯子毎に別の配線と
して利用することもできる。複数の梯子状格子を１つの
配線にする場合には、電子の波動的広がりの影響が生じ
ると考えられる６０〜２０ｎｍ程度の配線間幅（配線幅
もこの程度が望ましい）において有効である。特に、通
常のＳｉＯ2 絶縁膜が前記超電導配線の周囲に設けられ
る場合、４０ｎｍ以下の配線とするのが有効と考えられ
る。また、梯子毎に別の配線とすれば、微小な線幅（Δ
ｎ）であっても多数本の平行配線が実現できることにな
る。 （第２の実施形態）次に、第１の実施形態の超微細超電
導配線を用いた半導体装置について、図３を参照して説
明する。図中の１１は超微細超電導配線、１２は電子素
子、１３は拡散層である。超電導配線１１に示した矢印
はａ軸方向である。
【００１８】図３（ａ）は電子素子１２内の拡散層１３
間の接続に超電導配線１１を用いた例である。この場合
の配線１１は、前記図２に示すＳｒＯ−ＣｕＯ面構造を
持つ結晶をａ軸方向に沿って所定幅にパターニングする
ことにより得られる。また、梯子状格子の方向が下地の
面方位に依存することから、図中の矢印方向がａ軸方向
となるように下地基板の面方位を選択する。
間の接続に超電導配線１１を用いた例である。この場合
の配線１１は、前記図２に示すＳｒＯ−ＣｕＯ面構造を
持つ結晶をａ軸方向に沿って所定幅にパターニングする
ことにより得られる。また、梯子状格子の方向が下地の
面方位に依存することから、図中の矢印方向がａ軸方向
となるように下地基板の面方位を選択する。
【００１９】ａ軸方向の確認はＸ線を照射することによ
り行える。従って、超電導配線の膜形成或いはパターニ
ングはＸ線を照射しながら素子が形成されるウェハを回
転して軸方向を確認することにより行える。また、軸方
向は超電導配線が接続すべき領域間で複数の梯子状格子
が接続されていることが望ましいが、仮に所定の軸方向
でのパターニングや膜形成が斜めにずれがあったとして
も、少なくとも１つの梯子状格子により前記２つの領域
が接続されていれば良い。
り行える。従って、超電導配線の膜形成或いはパターニ
ングはＸ線を照射しながら素子が形成されるウェハを回
転して軸方向を確認することにより行える。また、軸方
向は超電導配線が接続すべき領域間で複数の梯子状格子
が接続されていることが望ましいが、仮に所定の軸方向
でのパターニングや膜形成が斜めにずれがあったとして
も、少なくとも１つの梯子状格子により前記２つの領域
が接続されていれば良い。
【００２０】図３（ｂ）は電子素子１２間の接続に、上
記の超電導配線１１を用いた例である。この場合も図３
（ａ）と同様に、ＳｒＯ−ＣｕＯ面構造を持つ結晶をａ
軸方向に沿って所定幅にパターニングすることにより配
線１１を形成する。
記の超電導配線１１を用いた例である。この場合も図３
（ａ）と同様に、ＳｒＯ−ＣｕＯ面構造を持つ結晶をａ
軸方向に沿って所定幅にパターニングすることにより配
線１１を形成する。
【００２１】図３（ｃ）は多数の電子素子１２を市松状
に配置し、隣接する電子素子１２間に超電導配線１１を
配置したものである。ここで、配線１１が一方向に導通
しそれ以外の方向には不導通となるため、図中の矢印方
向に電子素子１２同士を接続し、これと直交する方向に
は素子分離することができる。
に配置し、隣接する電子素子１２間に超電導配線１１を
配置したものである。ここで、配線１１が一方向に導通
しそれ以外の方向には不導通となるため、図中の矢印方
向に電子素子１２同士を接続し、これと直交する方向に
は素子分離することができる。
【００２２】各々の電子素子１２は、１枚の基板上にそ
れぞれ特定の機能を有する回路を形成したものであって
もよいし、１チップ上に特定の機能を有する回路を形成
したものを基板上に配列したものであってもよい。超電
導配線１１はその導通する方向が製造する際の下地層の
面方位に依存する。従って、図３（ｃ）のように接続す
る場合は、予め別のチップ上に配線１１を形成し、これ
を電子素子１２間の基板上に配置するようにすればよ
い。 （第３の実施形態）図４は、本発明の第３の実施形態に
係わる配線を示す図で、（ａ）は平面図、（ｂ）は断面
図である。基板２０上に配置され、ａ軸が直交している
２層の梯子状格子２１，２２が、接触層２３（図中のハ
ッチング）によって電気的に接触している様子を示す。
れぞれ特定の機能を有する回路を形成したものであって
もよいし、１チップ上に特定の機能を有する回路を形成
したものを基板上に配列したものであってもよい。超電
導配線１１はその導通する方向が製造する際の下地層の
面方位に依存する。従って、図３（ｃ）のように接続す
る場合は、予め別のチップ上に配線１１を形成し、これ
を電子素子１２間の基板上に配置するようにすればよ
い。 （第３の実施形態）図４は、本発明の第３の実施形態に
係わる配線を示す図で、（ａ）は平面図、（ｂ）は断面
図である。基板２０上に配置され、ａ軸が直交している
２層の梯子状格子２１，２２が、接触層２３（図中のハ
ッチング）によって電気的に接触している様子を示す。
【００２３】梯子状格子２１，２２は前記した超微細超
電導配線を構成するものである。接触層２３としては、
トランジスタ，抵抗，キャパシタ等の電子素子や、該電
子素子の一部を構成する電極の拡散層等を適宜選択して
よい。さらに、Ａｌ，Ｔｉ，ポリＳｉ等の導電体を用い
てもよい。
電導配線を構成するものである。接触層２３としては、
トランジスタ，抵抗，キャパシタ等の電子素子や、該電
子素子の一部を構成する電極の拡散層等を適宜選択して
よい。さらに、Ａｌ，Ｔｉ，ポリＳｉ等の導電体を用い
てもよい。
【００２４】このように本実施形態では、梯子状格子か
らなる超微細超電導配線を２層に積層することにより、
平行配線ばかりでなく、交差部で接触する直交配線や任
意の角度で交差して接触するする配線が得られる。さら
に、このような積層は２層に限らず、３層以上の多層で
構成することができる。 （第４の実施形態）図５〜図７は、本発明の第４の実施
形態に係わる配線を示す図である。図中の３１は梯子状
格子、Ａ，Ｂ，Ｌは電子素子等が設けられた領域、Ｍは
伝導領域を示している。いずれの例も複数本の梯子状格
子３１が平行に配置されている。
らなる超微細超電導配線を２層に積層することにより、
平行配線ばかりでなく、交差部で接触する直交配線や任
意の角度で交差して接触するする配線が得られる。さら
に、このような積層は２層に限らず、３層以上の多層で
構成することができる。 （第４の実施形態）図５〜図７は、本発明の第４の実施
形態に係わる配線を示す図である。図中の３１は梯子状
格子、Ａ，Ｂ，Ｌは電子素子等が設けられた領域、Ｍは
伝導領域を示している。いずれの例も複数本の梯子状格
子３１が平行に配置されている。
【００２５】図５の例では、梯子状格子３１が超電導と
なる方向に離間した領域Ａ，Ｂが存在しており、各々の
領域Ａ，Ｂは梯子状格子と接触している。そして、領域
Ａ，Ｂは１つ以上（本例では２つ）の梯子を共有してお
り、従って領域Ａ，Ｂは電気的に導通している。なお、
領域Ａ，Ｂとしては、トランジスタ，抵抗，キャパシタ
等の電子素子や、該電子素子の一部を構成する電極や拡
散層等を適宜選択すればよい。
なる方向に離間した領域Ａ，Ｂが存在しており、各々の
領域Ａ，Ｂは梯子状格子と接触している。そして、領域
Ａ，Ｂは１つ以上（本例では２つ）の梯子を共有してお
り、従って領域Ａ，Ｂは電気的に導通している。なお、
領域Ａ，Ｂとしては、トランジスタ，抵抗，キャパシタ
等の電子素子や、該電子素子の一部を構成する電極や拡
散層等を適宜選択すればよい。
【００２６】図６の例では、領域Ａ，Ｂは共有する梯子
を持たないが、領域ＡとＬ、領域ＢとＬが１つの梯子を
共有するので、領域Ｌにより領域ＡとＢは導通してい
る。つまり、Ａ，Ｌ，Ｂのいずれかに接触する梯子は全
て導通している。また、図７の例では、Ａ，Ｂは共有す
る梯子を持たないが、ＡとＢは立体的に構築した伝導領
域Ｍにより導通している。 （第５の実施形態）図８及び図９は、本発明の第５の実
施形態に係わる配線を示す図であり、特に平行配線をＭ
ＯＳ構造に適用した例である。図中の３１は梯子状格
子、３２はＳｉＯ2 等の絶縁膜、Ｇはゲート電極、Ｓは
ソース、Ｄはドレイン、Ｓ´はソース電極、Ｄ´はドレ
イン電極、Ｓ''，Ｄ''，Ｇ''はそれぞれＳ´，Ｄ´，Ｇ
につながる電極である。図８において、Ｓ´−Ｓ''間，
Ｇ´−Ｇ''間，Ｄ´−Ｄ''間が梯子状格子３１の平行配
線である。また、図８において矢印方向から見た図が図
９である。Ｓ´，Ｄ´は、ＡｌやＴｉ等の導電体により
Ｓ，Ｄとそれぞれコンタクトしている。
を持たないが、領域ＡとＬ、領域ＢとＬが１つの梯子を
共有するので、領域Ｌにより領域ＡとＢは導通してい
る。つまり、Ａ，Ｌ，Ｂのいずれかに接触する梯子は全
て導通している。また、図７の例では、Ａ，Ｂは共有す
る梯子を持たないが、ＡとＢは立体的に構築した伝導領
域Ｍにより導通している。 （第５の実施形態）図８及び図９は、本発明の第５の実
施形態に係わる配線を示す図であり、特に平行配線をＭ
ＯＳ構造に適用した例である。図中の３１は梯子状格
子、３２はＳｉＯ2 等の絶縁膜、Ｇはゲート電極、Ｓは
ソース、Ｄはドレイン、Ｓ´はソース電極、Ｄ´はドレ
イン電極、Ｓ''，Ｄ''，Ｇ''はそれぞれＳ´，Ｄ´，Ｇ
につながる電極である。図８において、Ｓ´−Ｓ''間，
Ｇ´−Ｇ''間，Ｄ´−Ｄ''間が梯子状格子３１の平行配
線である。また、図８において矢印方向から見た図が図
９である。Ｓ´，Ｄ´は、ＡｌやＴｉ等の導電体により
Ｓ，Ｄとそれぞれコンタクトしている。
【００２７】Ｓ´とＳ''，ＧとＧ''，Ｄ´とＤ''はそれ
ぞれ１つ以上の梯子若しくは導通した２つ以上の梯子を
共有する。なお、Ｓ´とＧ，ＧとＤ´間の梯子の数は任
意である。Ｓ´−Ｓ''，Ｇ−Ｇ''，Ｄ´−Ｄ''の平行配
線間にも梯子が存在するが、これらは他の配線層として
使用することができる。さらに、梯子は一軸方向のみに
導通を有し、他の方向には絶縁性であるため、平行配線
間の絶縁も兼ねることになる。 （第６の実施形態）図１０及び図１１は、本発明の第６
の実施形態に係わる配線を示す図であり、特に平行配線
を示している。図１０及び図１１において、第４の実施
形態で述べた領域ＡとＢは共有する梯子を有しないた
め、これらは電気的に独立している。そしてこの場合、
梯子状格子３１が一方向に導通しそれ以外の方向には不
導通となるため、これと直交する方向に配置される領域
Ａ，Ｂを電気的に分離することができる。領域Ａ，Ｂが
電子素子であれば素子分離されることになる。 （第７の実施形態）図１２は、本発明の第７の実施形態
に係わる配線を示す図であり、特に積層直交配線を示し
ている。（ａ）は平面図、（ｂ）は（ａ）を矢印方向か
ら見た断面図である。積層部分３３は導電性の物質（ポ
リＳｉ，Ａｌ，Ｔｉ等）で形成されており、このような
構造は２層以上（この例では２層）で構築される。上層
３１ａと下層３１ｂの梯子が少なくとも１つずつ積層導
電部３３に含まれる。 （第８の実施形態）図１３及び図１４は、本発明の第８
の実施形態に係わる不揮発性半導体メモリ装置を示す図
であり、一例としてＮＡＮＤセルへの応用例を示したも
のである。図中の４０はＳｉ基板、４２はＳｉＯ2 等の
絶縁膜、４３〜４５は各種ゲート、４６，４７はコンタ
クト電極、５１〜５３は超微細超電導配線を形成する配
線梯子状格子を示している。
ぞれ１つ以上の梯子若しくは導通した２つ以上の梯子を
共有する。なお、Ｓ´とＧ，ＧとＤ´間の梯子の数は任
意である。Ｓ´−Ｓ''，Ｇ−Ｇ''，Ｄ´−Ｄ''の平行配
線間にも梯子が存在するが、これらは他の配線層として
使用することができる。さらに、梯子は一軸方向のみに
導通を有し、他の方向には絶縁性であるため、平行配線
間の絶縁も兼ねることになる。 （第６の実施形態）図１０及び図１１は、本発明の第６
の実施形態に係わる配線を示す図であり、特に平行配線
を示している。図１０及び図１１において、第４の実施
形態で述べた領域ＡとＢは共有する梯子を有しないた
め、これらは電気的に独立している。そしてこの場合、
梯子状格子３１が一方向に導通しそれ以外の方向には不
導通となるため、これと直交する方向に配置される領域
Ａ，Ｂを電気的に分離することができる。領域Ａ，Ｂが
電子素子であれば素子分離されることになる。 （第７の実施形態）図１２は、本発明の第７の実施形態
に係わる配線を示す図であり、特に積層直交配線を示し
ている。（ａ）は平面図、（ｂ）は（ａ）を矢印方向か
ら見た断面図である。積層部分３３は導電性の物質（ポ
リＳｉ，Ａｌ，Ｔｉ等）で形成されており、このような
構造は２層以上（この例では２層）で構築される。上層
３１ａと下層３１ｂの梯子が少なくとも１つずつ積層導
電部３３に含まれる。 （第８の実施形態）図１３及び図１４は、本発明の第８
の実施形態に係わる不揮発性半導体メモリ装置を示す図
であり、一例としてＮＡＮＤセルへの応用例を示したも
のである。図中の４０はＳｉ基板、４２はＳｉＯ2 等の
絶縁膜、４３〜４５は各種ゲート、４６，４７はコンタ
クト電極、５１〜５３は超微細超電導配線を形成する配
線梯子状格子を示している。
【００２８】図１３において、１層目及び２層目の梯子
状格子５１，５２は同一方向に配置される。ここで、１
層目の梯子状格子５１に関し、一部に複数本の梯子状格
子にまたがる導電体を形成して電荷蓄積層（浮遊ゲー
ト）４３が形成され、他の一部に複数本の梯子状格子に
またがる導電体を形成して選択ゲート４４が形成され
る。２層目の梯子状格子５２に関しては、複数本の梯子
状格子にまたがる導電体を形成してメモリセルのワード
ラインとしての制御ゲート４５が形成される。また、３
層目の梯子状格子５３はビットラインを成し、ワードラ
インと直交する方向に配置される。
状格子５１，５２は同一方向に配置される。ここで、１
層目の梯子状格子５１に関し、一部に複数本の梯子状格
子にまたがる導電体を形成して電荷蓄積層（浮遊ゲー
ト）４３が形成され、他の一部に複数本の梯子状格子に
またがる導電体を形成して選択ゲート４４が形成され
る。２層目の梯子状格子５２に関しては、複数本の梯子
状格子にまたがる導電体を形成してメモリセルのワード
ラインとしての制御ゲート４５が形成される。また、３
層目の梯子状格子５３はビットラインを成し、ワードラ
インと直交する方向に配置される。
【００２９】ドレインＤの上のコンタクト電極４６には
ビットラインを成す梯子状格子５３のみが接続され、ソ
ースＳの上のコンタクト電極４７中には１層目又は２層
目或いはその両方の梯子状格子５１，５２が接続される
（図の例では５１，５２の両方）。
ビットラインを成す梯子状格子５３のみが接続され、ソ
ースＳの上のコンタクト電極４７中には１層目又は２層
目或いはその両方の梯子状格子５１，５２が接続される
（図の例では５１，５２の両方）。
【００３０】このような構造は、以下のようにして形成
することができる。まず、自然酸化膜等の薄い膜が表面
に形成されたシリコン基板４０上にセンタゲート４４及
び電荷蓄積層４３となる導電膜を形成する。次に、その
上に超電導配線を形成する。本発明の実施形態による超
電導配線は一軸方向性を有しているので、複数の素子或
いは素子全体に対して所定面積を被覆するように形成す
ればよいので、パターニングは比較的容易である。
することができる。まず、自然酸化膜等の薄い膜が表面
に形成されたシリコン基板４０上にセンタゲート４４及
び電荷蓄積層４３となる導電膜を形成する。次に、その
上に超電導配線を形成する。本発明の実施形態による超
電導配線は一軸方向性を有しているので、複数の素子或
いは素子全体に対して所定面積を被覆するように形成す
ればよいので、パターニングは比較的容易である。
【００３１】次いで、その上に選択ゲート４４及び電荷
蓄積層４３の上部を形成した後、絶縁膜で被覆し、さら
に制御ゲート下部，超電導配線，制御ゲート上部，絶縁
膜，超電導配線（ビット線５３），上層絶縁膜と積層し
ていくことにより形成できる。また、選択ゲート４４，
電荷蓄積層４３，制御ゲート４５は必ずしも積層する必
要はなく、上層又は下層のみで良いので、この実施形態
ではソース・ドレインのコンタクトの合わせが最低限必
要とされる。
蓄積層４３の上部を形成した後、絶縁膜で被覆し、さら
に制御ゲート下部，超電導配線，制御ゲート上部，絶縁
膜，超電導配線（ビット線５３），上層絶縁膜と積層し
ていくことにより形成できる。また、選択ゲート４４，
電荷蓄積層４３，制御ゲート４５は必ずしも積層する必
要はなく、上層又は下層のみで良いので、この実施形態
ではソース・ドレインのコンタクトの合わせが最低限必
要とされる。
【００３２】本実施形態においては、梯子状格子を利用
することから隣接する電荷蓄積層４３間の距離を原理的
に数オングストローム程度まで小さくできるので、各メ
モリセルの電荷蓄積層４３と制御ゲートの両側の基板４
０表面に本来設けられるべき拡散層を省略することがで
きる。このため、メモリセルを小さく作ることが可能で
ある。梯子状格子は原理的にＲ＝０なので、データの読
出し及び書込みに要する時間が短くなる。従って、１ペ
ージ分のセルトランジスタが殆ど同時に動作する。さら
に、メモリセルに対するバックバイアスが小さくなる。
することから隣接する電荷蓄積層４３間の距離を原理的
に数オングストローム程度まで小さくできるので、各メ
モリセルの電荷蓄積層４３と制御ゲートの両側の基板４
０表面に本来設けられるべき拡散層を省略することがで
きる。このため、メモリセルを小さく作ることが可能で
ある。梯子状格子は原理的にＲ＝０なので、データの読
出し及び書込みに要する時間が短くなる。従って、１ペ
ージ分のセルトランジスタが殆ど同時に動作する。さら
に、メモリセルに対するバックバイアスが小さくなる。
【００３３】図１４の例は基本的には図１３と同様であ
るが、電荷蓄積層４３が２つの制御ゲート４５を共有し
ている。 （第９の実施形態）図１５は、本発明の第９の実施形態
に係わる半導体装置を示す図であり、特にＮＯＲセルへ
の応用例である。なお、図１３と同一部分には同一符号
を付して、その詳しい説明は省略する。
るが、電荷蓄積層４３が２つの制御ゲート４５を共有し
ている。 （第９の実施形態）図１５は、本発明の第９の実施形態
に係わる半導体装置を示す図であり、特にＮＯＲセルへ
の応用例である。なお、図１３と同一部分には同一符号
を付して、その詳しい説明は省略する。
【００３４】第８の実施形態と同様に、１層目及び２層
目の梯子状格子５１，５２はワードラインを成して同一
方向に配置され、３層目の梯子状格子５３はビットライ
ンを成してワードラインと直交する方向に配置される。
電荷蓄積層４３，選択ゲート４４，制御ゲート４５の作
り方、更にはソースＳ及びドレインＤのコンタクト部４
６，４７の作り方も第８の実施形態と同様である。
目の梯子状格子５１，５２はワードラインを成して同一
方向に配置され、３層目の梯子状格子５３はビットライ
ンを成してワードラインと直交する方向に配置される。
電荷蓄積層４３，選択ゲート４４，制御ゲート４５の作
り方、更にはソースＳ及びドレインＤのコンタクト部４
６，４７の作り方も第８の実施形態と同様である。
【００３５】本実施形態においても、隣接する電荷蓄積
層４３の間距離を原理的に数オングストローム程度まで
小さくできるので、拡散層を省略することができ、メモ
リセルを小さく作ることが可能である。
層４３の間距離を原理的に数オングストローム程度まで
小さくできるので、拡散層を省略することができ、メモ
リセルを小さく作ることが可能である。
【００３６】なお、本発明は上述した各実施形態に限定
されるものではない。実施形態では、超電導配線材料と
してＣｕ及びＯを含むＳｒ化合物を用いたが、これに限
らず図１に示すような梯子状格子を利用した一軸方向の
み超電導となる材料であればよい。具体的には、Ｃｕ及
びＯを含むＹ，Ｂａ又はＬａの化合物、或いはＶ，Ｐ，
Ｏを含む化合物であってもよい。また、適用例として
は、不揮発性メモリ装置の他に、ＤＲＡＭ，ＳＲＡＭ，
ロジックＬＳＩ，液晶装置等、微細配線を必要とする全
ての分野に適用可能である。また、機能素子としては、
トランジスタ，抵抗，キャパシタ等の電子素子や、該電
子素子の一部を構成する電極や拡散層等を適宜選択すれ
ばよい。その他、本発明の要旨を逸脱しない範囲で、種
々変形して実施することができる。
されるものではない。実施形態では、超電導配線材料と
してＣｕ及びＯを含むＳｒ化合物を用いたが、これに限
らず図１に示すような梯子状格子を利用した一軸方向の
み超電導となる材料であればよい。具体的には、Ｃｕ及
びＯを含むＹ，Ｂａ又はＬａの化合物、或いはＶ，Ｐ，
Ｏを含む化合物であってもよい。また、適用例として
は、不揮発性メモリ装置の他に、ＤＲＡＭ，ＳＲＡＭ，
ロジックＬＳＩ，液晶装置等、微細配線を必要とする全
ての分野に適用可能である。また、機能素子としては、
トランジスタ，抵抗，キャパシタ等の電子素子や、該電
子素子の一部を構成する電極や拡散層等を適宜選択すれ
ばよい。その他、本発明の要旨を逸脱しない範囲で、種
々変形して実施することができる。
【００３７】
【発明の効果】以上詳述したように本発明によれば、梯
子状格子を利用した一軸方向のみ超電導となる材料を用
いることにより、量子効果の原理に基づく電気抵抗の著
しく低い配線を実現することができ、従来にない超微細
配線を形成することができる。さらに、これを使用する
ことにより、半導体等装置の超微細化，超高集積化，さ
らなる高性能化を実現することも可能となる。
子状格子を利用した一軸方向のみ超電導となる材料を用
いることにより、量子効果の原理に基づく電気抵抗の著
しく低い配線を実現することができ、従来にない超微細
配線を形成することができる。さらに、これを使用する
ことにより、半導体等装置の超微細化，超高集積化，さ
らなる高性能化を実現することも可能となる。
【図１】本発明の作用を説明するためのもので、梯子状
格子となる結晶構造を示す図。
格子となる結晶構造を示す図。
【図２】第１の実施形態に係わるＳｒ2 Ｃｕ4 Ｏ6 で表
わされる結晶の結晶構造を示す図。
わされる結晶の結晶構造を示す図。
【図３】第２の実施形態に係わる超電導配線を用いた半
導体装置の例を示す模式図。
導体装置の例を示す模式図。
【図４】第３の実施形態に係わる超電導配線の交差状態
を示す図。
を示す図。
【図５】第４の実施形態に係わる超電導配線を示す図。
【図６】第４の実施形態に係わる超電導配線を示す図。
【図７】第４の実施形態に係わる超電導配線を示す図。
【図８】第５の実施形態に係わる超電導配線のＭＯＳへ
の応用例を示す図。
の応用例を示す図。
【図９】第５の実施形態に係わる超電導配線のＭＯＳへ
の応用例を示す図。
の応用例を示す図。
【図１０】第６の実施形態に係わる超電導配線からなる
電気的分離配線を示す図。
電気的分離配線を示す図。
【図１１】第６の実施形態に係わる超電導配線からなる
電気的分離配線を示す図。
電気的分離配線を示す図。
【図１２】第７の実施形態に係わる超電導配線の積層直
交配線の例を示す図。
交配線の例を示す図。
【図１３】第８の実施形態に係わる超電導配線のＮＡＮ
Ｄセルへの応用例を示す図。
Ｄセルへの応用例を示す図。
【図１４】第８の実施形態に係わる超電導配線のＮＡＮ
Ｄセルへの応用例を示す図。
Ｄセルへの応用例を示す図。
【図１５】第９の実施形態に係わる超電導配線のＮＯＲ
への応用例を示す図。
への応用例を示す図。
１…電子 ２…シングレット状態 ３…ホールシンクレット状態 ４…格子点 １１…超微細超電導配線 １２…電子素子 １３…拡散層 ２０…基板 ２１，２２，３１，５１〜５３…梯子状格子 ２３…接触層 ３２，４２…絶縁膜 ４０…Ｓｉ基板 ４３…電荷蓄積層 ４４…選択ゲート ４５…制御ゲート ４６，４７…コンタクト金属
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｂ 13/00 ５６５ Ｈ０１Ｂ 13/00 ５６５Ｚ Ｈ０１Ｌ 21/3205 ＺＡＡ Ｈ０１Ｌ 21/88 ＺＡＡＺ
Claims (12)
- 【請求項１】梯子状格子を利用した一軸方向のみ超電導
となる材料を用いたことを特徴とする超電導配線。 - 【請求項２】前記材料は、Ｃｕ及びＯを含むＳｒ，Ｙ，
Ｂａ又はＬａ系の化合物であることを特徴とする請求項
１記載の超電導配線。 - 【請求項３】前記材料は、Ｖ，Ｐ，Ｏを同時に含む化合
物であることを特徴とする請求項１記載の超電導配線。 - 【請求項４】前記材料は、梯子状格子を少なくとも１つ
含む単結晶からなることを特徴とする請求項１記載の超
電導配線。 - 【請求項５】半導体基板上に形成された複数の機能素子
と、これらの内の任意の機能素子間を接続する梯子状格
子を利用した一軸方向のみ超電導となる材料からなる超
電導配線とを具備してなることを特徴とする半導体装
置。 - 【請求項６】電気的接触を取る空間に離れた２点は、少
なくとも１つの梯子を共有するか、或いは電気的に導通
している２つ以上の梯子を共有することを特徴とする請
求項１又は５記載の半導体装置。 - 【請求項７】１つの単結晶の中で異なる梯子は、それぞ
れ独立の平行配線であることを特徴とする請求項１又は
５記載の半導体装置。 - 【請求項８】２層以上の単結晶を重ね、層間に電気的接
触を設けた積層構造を有することを特徴とする請求項１
又は５記載の半導体装置。 - 【請求項９】梯子状格子を含む梯子の軸方向以外は軸方
向に比べ電気的抵抗が極めて高い材料を用い、これを素
子分離に使用したことを特徴とする半導体装置。 - 【請求項１０】前記材料は、Ｃｕ及びＯを含むＳｒ，
Ｙ，Ｂａ又はＬａ系の化合物、若しくはＶ，Ｐ，Ｏを同
時に含む化合物のどちらかであり、梯子状格子を含む単
結晶化合物であることを特徴とする請求項９記載の半導
体装置。 - 【請求項１１】半導体基板上に形成された複数の機能素
子と、任意の機能素子間を電気的に絶縁する、梯子状格
子を利用した電導軸以外の方向で絶縁性の高い材料から
なる素子分離構造とを具備してなることを特徴とする半
導体装置。 - 【請求項１２】電気的に絶縁させる空間的に離れた２点
は、１つの梯子も共有しないことを特徴とする請求項９
又は１１記載の半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7316508A JPH08255938A (ja) | 1995-01-05 | 1995-12-05 | 超電導配線と半導体装置 |
| US08/581,499 US5880521A (en) | 1995-01-05 | 1995-12-29 | Super-conductive wiring and semiconductor device using the same |
| DE19600300A DE19600300B4 (de) | 1995-01-05 | 1996-01-05 | Supraleitende Verdrahtung und diese verwendende Halbleitervorrichtung |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7-294 | 1995-01-05 | ||
| JP29495 | 1995-01-05 | ||
| JP7316508A JPH08255938A (ja) | 1995-01-05 | 1995-12-05 | 超電導配線と半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08255938A true JPH08255938A (ja) | 1996-10-01 |
Family
ID=26333244
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7316508A Pending JPH08255938A (ja) | 1995-01-05 | 1995-12-05 | 超電導配線と半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5880521A (ja) |
| JP (1) | JPH08255938A (ja) |
| DE (1) | DE19600300B4 (ja) |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5183800A (en) * | 1987-07-15 | 1993-02-02 | Sharp Kabushiki Kaisha | Interconnection method for semiconductor device comprising a high-temperature superconductive material |
| CN1017110B (zh) * | 1987-08-13 | 1992-06-17 | 株式会社半导体能源研究所 | 一种超导器件 |
| US5523282A (en) * | 1988-08-18 | 1996-06-04 | Trw Inc. | High-frequency substrate material for thin-film layered perovskite superconductors |
| DE69223371T2 (de) * | 1991-09-24 | 1998-06-10 | Sumitomo Electric Industries | Supraleitende Dünnschicht aus oxidisch supraleitendem Material, supraleitender Strompfad und supraleitende Einrichtung mit der supraleitenden Dünnschicht |
| EP0545811B1 (en) * | 1991-12-02 | 1997-04-09 | Sumitomo Electric Industries, Ltd. | Superconducting multilayer interconnection formed of oxide superconductor material and method for manufacturing the same |
| JP2992422B2 (ja) * | 1993-01-21 | 1999-12-20 | 財団法人国際超電導産業技術研究センター | 酸化物超電導体 |
-
1995
- 1995-12-05 JP JP7316508A patent/JPH08255938A/ja active Pending
- 1995-12-29 US US08/581,499 patent/US5880521A/en not_active Expired - Fee Related
-
1996
- 1996-01-05 DE DE19600300A patent/DE19600300B4/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE19600300B4 (de) | 2004-03-11 |
| US5880521A (en) | 1999-03-09 |
| DE19600300A1 (de) | 1996-07-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040907 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041108 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20041207 |