JPH08262104A - シミュレータ回路、シーケンシャル論理回路、ならびに多位相回路を単一クロックエッジ回路に変換するための装置および方法 - Google Patents

シミュレータ回路、シーケンシャル論理回路、ならびに多位相回路を単一クロックエッジ回路に変換するための装置および方法

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JPH08262104A
JPH08262104A JP7266836A JP26683695A JPH08262104A JP H08262104 A JPH08262104 A JP H08262104A JP 7266836 A JP7266836 A JP 7266836A JP 26683695 A JP26683695 A JP 26683695A JP H08262104 A JPH08262104 A JP H08262104A
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circuit
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clock
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Gopi Ganapathy
ゴピ・ガナパシー
David B Witt
デイビッド・ビー・ウィット
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Abstract

(57)【要約】 【課題】 多位相回路を単一クロックエッジ回路に変換
するための方法を提供する。 【解決手段】 この方法は、入力端子でデータ信号を受
取るステップと、システムクロック周波数を有するシス
テムクロック信号を受取るステップと、システムクロッ
ク周波数から分割された周波数を有する位相クロック信
号を受取るステップとを含む。データ信号は、位相クロ
ック信号が活性であるとき出力端子に移され、かつ位相
クロック信号が活性であるときにシステムクロック信号
のエッジ遷移が発生すると、ラッチされる。位相クロッ
ク信号が不活性になると、ラッチされたデータ信号はシ
ステムクロック信号のエッジ遷移の発生の際再びラッチ
される。ラッチされたデータ信号は、位相クロック信号
が不活性になると、出力端子に移される。

Description

【発明の詳細な説明】
【０００１】
【発明の分野】この発明は、デジタル回路およびデジタ
ル回路シミュレーションシステムに関し、より特定的に
は、多位相レベル検出設計を単一クロックエッジベース
のシステムに変換するデジタル回路およびデジタル回路
シミュレーションシステムに関する。
【０００２】
【先行技術の説明】電子回路の設計およびその発展には
システムプロトタイプを組立てかつテストする作業が含
まれる。システムプロトタイプは、形態および機能にお
いてターゲット回路とさまざまな程度の類似性を有する
ブレッドボード回路、汎用コンピュータシステム上で動
作するシミュレートされた回路、ハードウェアシミュレ
ータ、またはエミュレータ等の形態をとり得る。プロト
タイプはターゲット回路の機能を効率よく模倣する限
り、適切な時間に相応なコストで構成されれば一般的に
有効である。
【０００３】高度に複雑な電子回路およびシステムの設
計は、多くの能動素子を含む回路の分析を含む。ＬＳＩ
およびＶＬＳＩ回路に関しては、全システム応答の検査
は無数の回路素子のシミュレーションを含む。複雑な回
路の典型的なシミュレーションは、アーキテクチャ、動
作、機能、論理、およびトランジスタレベルのシミュレ
ーションを含む、抽象化のレベルの異なる回路分析によ
る階層的アプローチを用いて達成される。アーキテクチ
ャレベルでは、回路のアーキテクチャの抽象的な定義が
分析され、回路の目標を達成するさまざまな方法のため
のガイドラインが設定される。動作レベルのシミュレー
ションでは、回路の主要なブロックが定義され、それら
の相互作用が一覧され、回路の目標を達成するための全
データまたは制御フローの詳細が調べられる。機能レベ
ルのシミュレーションでは、回路における主要なブロッ
クの全論理応答が記述され、論理入力パラメータを出力
パラメータに関連付けるが、ブロック内の論理の内部実
現の詳細は考慮されない。論理レベルのシミュレーショ
ンは、各ブロックをゲートレベルで分析し、論理を最小
にし、ある場合には相対的タイミングの概念を導入す
る。トランジスタレベルシミュレーションは、回路内の
すべての素子の詳細なエミュレーションを含めて、回路
の過渡応答を調べる。階層的シミュレーションの有効性
は、異なるレベルの抽象化を混合し全回路の動作を調べ
る一方で、一時に１ブロックで回路素子の詳細な相互作
用を分析する能力によって決定される。
【０００４】あるシミュレータ、エミュレータ、および
検査ツールは、クロックごとに、クロックサイクルでの
システム変化を更新する。サイクルベースの、エッジト
リガされた、ラッチされた、またはエッジベースのシス
テムと呼ばれるこれらのツールは、クロック信号の立下
がりまたは立上がりエッジに関する情報を渡す。これら
のツールは、大抵はエッジトリガされたフリップフロッ
プを支持する単一クロックシステムである非常に簡単な
クロッキング構成を可能にすることにより、回路設計の
性能を正確に反映する。単一クロックエッジトリガシス
テムでは、すべてのシーケンシャルな素子は各クロック
サイクルの間に更新される。ラッチは本質的にトランス
ペアレントであるのでラッチの入力ライン上の信号への
変化がラッチ出力ライン上に直ぐに表わされる。図１に
示されている典型的な単一クロックエッジトリガドシス
テム１００は、エッジトリガドフリップフロップ１０２
および１０４を、間隔をおいて配置された組合せ論理１
０６の回路タイミングを制御するベーシックなシーケン
シャル回路素子として用いる。単一クロックエッジトリ
ガドシステム１００は、図２に示された簡単な単一位相
クロッキング機構を用いてタイミングがとられる。この
クロッキング機構はクロックゲーティングを可能としな
い。
【０００５】エッジベースの設計に対する代替物として
レベル検出設計がある。トランスペアレントな装置とも
呼ばれるレベル検出設計は、クロック信号が活性である
間に情報を転送する。エッジトリガされる装置が、クロ
ック信号のエッジの中央にある小さいサンプリング時間
の間にその出力情報を更新するのとは対照的に、レベル
検出装置はクロックアクティビティの比較的長い時間の
間にその出力情報を更新する。
【０００６】典型的なエッジベースのシミュレーション
およびエミュレーションツールの使用はさまざまな理由
のために有利である。エッジベースのツールはより簡単
で、ゆえにより効率よく各動作を行なう。したがって、
エッジベースのツールは、より大きな回路設計をエミュ
レートしかつ一層素早くこのエミュレーションを行な
う。
【０００７】大きなマイクロプロセッサおよびほかの複
雑なシステム設計は多位相クロック上で動作するため、
性能が高められる。多位相クロックシステムでは、シー
ケンシャルな素子がクロックサイクルの選択された位相
上で条件付きで更新される。図３に示されている多位相
クロックベースのシステム３００は好都合には、単一ク
ロックサイクルの逆相クロック信号によって生成される
多数のクロックエッジを使用して組合せ論理ブロック、
たとえば組合せ論理ブロック３２０、３２２、および３
２４をより性能の高い回路において駆動する。システム
を改良するために性能向上がさまざまになされる。たと
えば、同位相のバックツーバックラッチ３０２および３
０４または特定の条件信号（たとえば、ＡＮＤゲート３
１０を使用して位相クロック信号とともにＡＮＤゲート
処理される組合せ論理ブロックＢ３２４からの条件信
号）で更新されるラッチ３０６が実現され、システム中
の回路素子の数が減じられ、それによってシステム３０
０の大きさは低減される。多位相クロックシステム３０
０は、図４のタイミング図に示された多位相クロッキン
グ機構を用いてタイミングがとれらる。
【０００８】残念なことに、そのような複雑なシステム
の多位相機能性は典型的には単一クロックエッジベース
のツール上のシミュレーションまたはエミュレーション
を可能としない。多位相回路動作では、ある素子は特定
の位相クロックエッジでしか更新されない。しかしなが
ら、単一クロックエッジベースのツールでは、全てのシ
ーケンシャルな素子が各クロックサイクルの間に更新さ
れなければならない。さらに、多位相設計では極めて有
効なラッチの条件付き更新は、単一クロックエッジベー
スのシステムでは支持されない。なぜならそのような更
新は、すべてのシーケンシャルな素子はクロックエッジ
のそれぞれの指定された遷移上で更新されるという要件
に背くからである。
【０００９】
【発明の概要】この発明は好都合には、多位相回路を単
一クロックエッジ回路に変換する。
【００１０】この発明は好都合には、回路エミュレー
タ、シミュレータ、回路ベースのシミュレータ、イベン
ト駆動シミュレータなどの単一クロックエッジテストシ
ステムを使用して多位相回路をエミュレートする。さま
ざまな回路が遊び状態にあるクロックエッジ間の「デッ
ド」時間を回避することによってテストシステムの速度
が非常に速まる。
【００１１】さらに、この発明は、ラッチがロードされ
るかどうかを判断する論理条件信号を実現する。シーケ
ンシャルな素子の条件付更新は、従来のエッジベースの
システムでは禁じられている。
【００１２】さらには、この発明は、同位相クロックに
よって能動化されるシーケンシャルな素子が組合せ論理
によって接続されかつ単一位相サイクル内で同時に更新
されるバックツーバックラッチを実現する。シーケンシ
ャルな素子のバックツーバック接続は従来のエッジベー
スのシステムでは禁じられている。
【００１３】このように第１の実施例に従えば、装置が
多位相回路を単一クロックエッジ回路に変換する。この
装置は、データ信号を受取るように接続されたデータ端
子と、フィードバック信号を受取るように接続されたフ
ィードバック端子と、位相クロック周波数を有する位相
クロック信号を受取るように接続された制御端子と、出
力端子とを有する第１の制御スイッチを含む。この装置
はまた、第１の制御スイッチ出力端子に接続された入力
端子と、第１の制御スイッチのフィードバック端子に接
続され、ラッチされたデータ信号を与える出力端子と、
位相クロック周波数の倍数であるシステムクロック周波
数を有するシステムクロック信号を受取るように接続さ
れたクロック端子とを有するラッチを含む。装置はさら
に、データ信号を受取るように接続された第１のデータ
端子と、ラッチの出力端子に接続された第２のデータ端
子と、位相クロック信号を受取るように接続された制御
端子と、出力端子とを有する第２の制御スイッチを含
む。
【００１４】第２の実施例に従えば、多位相回路を単一
クロックエッジ回路に変換するための、以下のステップ
を含む方法が提供される。すなわちこの方法は、データ
信号を入力端子で受取るステップと、システムクロック
周波数を有するシステムクロック信号を受取るステップ
と、システムクロック周波数から分割された周波数を有
する位相クロック信号を受取るステップとを含む。デー
タ信号は、位相クロック信号が活性であるとき、出力端
子に移され、位相クロック信号が活性であるときシステ
ムクロック信号のエッジ遷移が起こると、ラッチされ
る。位相クロック信号が不活性であるとき、ラッチされ
たデータ信号は、システムクロック信号のエッジ遷移が
起こると再びラッチされる。ラッチされたデータ信号は
位相クロック信号が不活性であるとき、出力端子に移さ
れる。
【００１５】
【好ましい実施例の詳しい説明】この図面では、同じ参
照番号は同じ部品を示す。
【００１６】図５を参照して、多位相回路を単一クロッ
クエッジ回路に変換するための、または単一クロックエ
ッジシミュレータを使用して多位相回路をエミュレート
するための多位相ラッチマッピング回路５００は、エッ
ジ検出フリップフロップ５０２と、入力マルチプレクサ
５０６と、出力マルチプレクサ５０８とを含む。多位相
ラッチマッピング回路５００への入力信号は、Ａ入力ラ
イン５１０上のＡ信号と、制御ライン５１４を介する位
相クロック信号とを含む。出力信号Ｙが多位相ラッチマ
ッピング回路５００によって生成され、出力ライン５１
８上に与えられる。位相発生器５３０はシステムクロッ
ク信号から位相クロック信号を生成する。
【００１７】多位相ラッチマッピング回路５００は、多
位相回路を単一クロックエッジトリガド回路に変換すべ
く使用される。代わりに、多位相ラッチマッピング回路
５００は、回路エミュレータ、シミュレータ、サイクル
ベースのシミュレータ、イベント駆動シミュレータなど
の単一クロックエッジトリガドテストシステム中で多位
相回路をエミュレートすべく使用される。
【００１８】入力マルチプレクサ５０６は、Ａ入力ライ
ン５１０上のＡ信号およびフィードバックライン５１２
上のフィードバック信号を含む２つのデータ信号を受取
る第１の制御スイッチとして働く。入力マルチプレクサ
５０６は、イネーブル信号として働く位相クロック信号
を制御ライン５１４上で受取る。入力マルチプレクサ５
０６はＡ信号とフィードバック信号との間で選択された
信号をエッジ検出フリップフロップ５０２のＤ入力端子
に渡す。制御信号５１４上のイネーブル信号は、入力マ
ルチプレクサ５０６がエッジ検出フリップフロップ５０
２にＡ信号を渡したかフィードバック信号を渡したかを
判断する。たとえば、イネーブル信号が論理「１」であ
るとき、入力マルチプレクサ５０６はＡ信号をエッジ検
出フリップフロップ５０２のＤ入力端子に移す。そうで
なければ、フィードバック信号が選択され、エッジ検出
フリップフロップ５０２のＤ入力端子に与えられる。
【００１９】エッジ検出フリップフロップ５０２は、Ｄ
フリップフロップのクロック入力ＣＬＫ上で立上がりエ
ッジが検出されるとＤ入力端子上で受取られる信号をＱ
出力端子に渡すＤフリップフロップである。回路５００
の例示的実施例では、クロック入力ＣＬＫに与えられる
クロック信号は、位相クロック信号周波数の倍数である
周波数を有するシステムクロック信号である。たとえ
ば、ある実施例では、システムクロック周波数は位相ク
ロック周波数の２倍である。エッジ検出フリップフロッ
プ５０２は、システムクロック遷移が多数介在するにも
かかわらず、多位相クロックシステムの特定の位相たと
えばφに関連の信号のレベルを位相φの全サイクルの間
中ずっと保持するように働く。典型的な回路または回路
のシミュレーションはいくつかの多位相ラッチマッピン
グ回路５００を含む。
【００２０】出力マルチプレクサ５０８は、入力ライン
５１０上のＡ信号と、エッジ検出フリップフロップ５０
２のＱ出力端子から受取られた信号とを含む２つのデー
タ信号を受取る第２の制御スイッチとして働く。出力マ
ルチプレクサ５０８は、入力マルチプレクサ５０６と同
様に、制御ライン５１４上のイネーブルする位相クロッ
ク信号によって制御される。出力マルチプレクサ５０８
は、Ｙ信号つまり多位相ラッチマッピング回路５００の
出力信号を、出力ライン５１８上に生成する。制御ライ
ン５１４上のイネーブル信号は、出力マルチプレクサ５
０８による、Ａ信号５１０またはエッジ検出フリップフ
ロップ５０２のＱ出力端子からの信号いずれかの出力ラ
イン５１８への転送を、制御する。たとえば、出力マル
チプレクサ５０８は、制御ライン５１４上のイネーブル
信号が論理「１」であるときＡ信号に等しい、そうでな
ければエッジ検出フリップフロップ５０２のＱ出力端子
上の信号に等しいＹ信号を出力ライン５１８上に生成す
る。
【００２１】エッジ検出フリップフロップ５０２のＱ出
力端子からの信号は、出力マルチプレクサ５０８の入力
端子に伝えられるのに加えて、入力マルチプレクサ５０
６へのフィードバック信号としてフィードバックライン
５１２にフィードバックされる。
【００２２】エッジ検出フリップフロップ５０２は、典
型的には単一クロックエッジトリガド回路において使用
されるラッチである。そのようなラッチは、入力端子、
出力端子、およびイネーブル端子を有する。入力端子に
ある信号は、イネーブル端子に与えられるクロック信号
の選択されたエッジたとえばクロック信号の立下がりエ
ッジで、出力端子に渡される。多位相ラッチマッピング
回路５００などの多位相回路を単一クロックエッジトリ
ガド回路に変換するために、入力マルチプレクサ５０６
はエッジ検出フリップフロップ５０２の入力端子に与え
られ、出力マルチプレクサ５０８はエッジ検出フリップ
フロップ５０２の出力端子に与えられる。制御ライン５
１４上のイネーブル信号が活性化されたとき、たとえば
データ「１」になるとき、出力マルチプレクサ５０８
は、入力ライン５１０上のＡ信号を選択して出力ライン
５１８に転送する。
【００２３】制御ライン５１４上のイネーブル信号が不
活性化されたとき、たとえばデータが「０」値になると
き、システムクロック信号のエッジによってエッジ検出
フリップフロップ５０２中に最後にラッチされたデータ
値が利用可能になる。このように、イネーブル信号が不
活性化されたとき適切なＡ信号が入力ライン５１０上で
利用可能でなくても、エッジ検出フリップフロップ５０
２によって記憶されることにより適切なデータが利用可
能である。
【００２４】図６を参照して、多位相ラッチマッピング
回路５００のすべての素子を含みかつＡＮＤゲート６０
２をさらに組入れる条件付ラッチマッピング回路６００
の実施例が示されている。ＡＮＤゲート６０２は、選択
スイッチマルチプレクサ５０６および５０８への入力信
号の条件付活性化を提供する。ＡＮＤゲート６０２は、
２つの入力信号つまり位相信号φ1 と条件付入力ライン
６０４上の条件信号とを受取るように接続されている。
ＡＮＤゲート６０２は制御ライン５１４上でイネーブル
信号ＥＮを生成し、これはＡＮＤゲート６０２からの結
果を入力マルチプレクサ５０６および出力マルチプレク
サ５０８の制御端子に運ぶ。このように、エッジ検出ラ
ッチがシステムクロックサイクルごとに更新し続ける間
に、論理条件信号はエッジ検出フリップフロップ５０２
の条件付ローディングを制御するように使用される。こ
うして、条件付動作を禁ずるエッジベースのシステムの
実用上の限界が回避される。
【００２５】条件付入力ライン６０４上の論理条件信号
はさまざまな供給源から与えられる。組合せ論理は典型
的には論理条件信号を与える。しかしながら、外部信号
およびほかの適切な信号も通常論理条件信号として使用
される。
【００２６】典型的な回路または回路のエミュレーショ
ンはいくつかの条件付ラッチマッピング回路６００を含
む。こうして、条件付ラッチマッピング回路６００は特
定の条件信号に従って更新され、そのような更新のタイ
ミングは多位相タイミング信号に対して適切に制御され
る。
【００２７】図７は、さまざまな多位相ラッチマッピン
グ回路５００、７０４、および７０６を含む回路７００
の一部分の一例を示す。多位相ラッチマッピング回路５
００は図５にも示されている。回路部分７００もまた、
間隔をあけて配置された組合せ論理回路Ａ７１０、Ｂ７
１２、およびＣ７１４を含む。多位相クロック信号の２
つの位相、つまりφ1 およびφ2 は、データ信号として
多位相ラッチマッピング回路５００、７０４、および７
０６のさまざまな回路に送られる。多位相ラッチマッピ
ング回路５００および７０４の２つは、φ1 信号によっ
て駆動される。多位相ラッチマッピング回路７０６はφ
2 信号によって条件付で駆動される。例示の回路７００
では、条件ラッチ７０６の応答がそこに依存する条件信
号は組合せ論理回路Ｃ７１４内の回路によって生成され
る。ほかの例示的実施例では、条件信号が任意の適切な
態様において生成されてもよく、回路７００に対して外
部で生じてもよい。
【００２８】回路７００の多位相動作に関して、多位相
ラッチマッピング回路５００の制御下で、位相φ1 信号
の指定されたレベル、たとえば論理「１」レベルの発生
のとき、信号ライン７２０上の信号Ａの遷移が組合せ論
理Ｂ７１２に与えられる。組合せ論理Ｂ７１２が信号を
生成し、この信号は、組合せ論理ブロックＢ７１２から
信号ライン７２２に信号を伝搬する多位相ラッチマッピ
ング回路７０４の動作によって、組合せ論理Ｃ７１４に
与えられる。組合せ論理Ｃ７１４は信号ライン７２４上
に信号Ｃを生成し、さらに条件信号ＣＯＮＤを生成す
る。条件信号ＣＯＮＤおよび位相φ2 信号はＡＮＤゲー
ト７３０に与えられ、ＡＮＤ動作の結果はイネーブル信
号として多位相ラッチマッピング回路７０６に与えられ
る。位相φ 2 信号の指定されたレベル、（ＣＯＮＤが真
であるならば）たとえば論理「１」レベルの発生のとき
信号ライン７２４上の信号Ｃが回路７０６の出力に伝搬
され、組合せ論理Ａ７１０に与えられ、信号ライン７２
０上の信号Ａを生成する。この信号の伝搬は、各位相ク
ロックφ1 およびφ2 の１サイクルで生じる。
【００２９】ラッチマッピング回路５００および７０４
は、２つの位相φ1 シーケンシャルな素子が組合せ論理
によって接続される「バックツーバック」ラッチと考え
られるラッチを含む。
【００３０】位相φ1 タイミング信号がマッピング回路
７０６に与えられる、回路７００と同様の例示の回路
（図示せず）によって、すべての信号Ａ、Ｂ、およびＣ
が同じ位相サイクルの間に更新される回路が達成され
る。この態様で動作する回路またはエミュレートされた
回路は、シーケンシャル論理のチェーンを介して１サイ
クルにつき１ブロック進むシステムよりずっと速い。
【００３１】図５、７、および８を参照して、図８のタ
イミング図は、図７において示された回路部分７００の
さまざまなライン上の例示的信号を示す。回路部分７０
０は、図５に示された多位相ラッチマッピング回路５０
０と同じ回路を複数含む。高周波数システムクロック信
号（ＣＬＫ）８００はシステムクロック入力信号をエッ
ジ検出フリップフロップ５０２に与える。位相１
（φ1 ）信号８０２は制御ライン５１４上のイネーブル
信号であり、選択マルチプレクサ５０６および５０８を
制御すべく与えられる。信号８０４はＡ入力ライン５１
０上で選択マルチプレクサ５０６および５０８の入力端
子に与えられる。信号８０４はシステムクロックＣＬＫ
８００の立下がりエッジでフリップフロップ５０２にク
ロックされ、フィードバック信号（図示せず）を与え、
これはフィードバックライン５１２上を送られ、入力マ
ルチプレクサ５０６のフィードバック入力端子に与えら
れる。出力信号Ｙは、入力信号Ａ８０４およびイネーブ
ル信号φ1 ８０２に応答して多位相ラッチマッピング回
路５００によって生成され、組合せ論理ブロックＢ７１
２に与えられる。イネーブル信号φ1 が論理０に戻った
後、出力信号Ｙの状態はフリップフロップ５０２によっ
て維持される。組合せ論理ブロックＢ７１２は信号を生
成し、この信号はラッチマッピング回路７０４によって
伝搬され、Ｂ信号ライン７２２上に信号Ｂ８０６を生成
する。信号Ｂ８０６は信号Ａ８０４の信号遷移を反映す
る。
【００３２】この例では、高周波数システムクロック信
号８００は２つの位相φ1 信号８０２およびφ2 信号８
０８に分割される。システムクロックの１立上がりエッ
ジは位相φ1 信号８０２に対応する。システムクロック
のその後に続く立上がりエッジは位相φ2 信号８０８に
対応し、その後位相信号φ1 およびφ2 が交互になる。
位相φ1 信号８０２および位相φ2 信号８０８の各々は
高周波数システムクロック信号８００の半分の周波数を
有する。２つの位相信号φ1 およびφ2 は１８０°の相
互位相差を有する。２つの位相は説明を簡単にするため
に示されている。多位相ラッチマッピング回路５００は
さらなる多数のクロック位相に対しても同じ態様で動作
することが理解されるべきである。
【００３３】エッジ検出フリップフロップ５０２は、シ
ステムクロック信号８００の立下がりエッジごとに入力
マルチプレクサ５０６によって選択された信号をラッチ
する。エッジ検出フリップフロップ５０２のＱ出力端子
にあるこのラッチされた信号は、入力マルチプレクサ５
０６にすぐにフィードバックされる。入力マルチプレク
サ５０６は、位相φ1 信号が論理「１」であるとき入力
信号Ａ８０４を選択し、そうでなければフィードバック
ライン５１２上の信号を選択する。
【００３４】このようにして、エッジ検出フリップフロ
ップ５０２は、すべてのシーケンシャルな素子はシステ
ムクロックサイクルごとに更新されるというエッジベー
スシステムの要件を満たす。しかしながら、出力信号ラ
イン５１８上のデータ値はラッチされそれによって位相
φ1 サイクルの持続時間の間保持されるので多位相動作
が達成される。同様に、ラッチの条件付更新が図６に示
された態様で、さらに図７に示されたＡＮＤゲート７３
０によって位相φ1 信号などの位相信号と条件付信号と
をＡＮＤ処理することにより達成され、システムクロッ
ク信号はクロックエッジの指定された遷移ごとにすべて
のシーケンシャルな素子を連続的に更新する。
【００３５】Ａ信号８０４がφ1 クロックの全サイクル
またはそれ以上にわたって論理「０」であるとき、多位
相ラッチマッピング回路５００はＡ信号８０４もフィー
ドバック信号も論理「０」である状況に置かれる。Ａ信
号８０４が論理「１」の値をとるとき、入力マルチプレ
クサ５０６は、φ1 信号８０２の論理「１」レベルによ
って駆動されると、Ａ信号論理「１」値をエッジ検出フ
リップフロップ５０２のＤ端子に渡す。同時に、出力マ
ルチプレクサ５０８がφ1 信号８０２の論理「１」レベ
ルによってまた駆動されると、Ａ信号論理「１」値を出
力端子５１８に渡し、出力信号Ｙを送る。
【００３６】エッジ検出フリップフロップ５０２はシス
テムクロック信号８００の立下がりエッジでＡ信号論理
「１」をラッチし、それによってＡ信号論理「１」をＱ
出力端子に渡す。このとき、φ1 信号８０２は論理
「０」の値をとるので出力マルチプレクサ５０８によっ
て渡される信号はエッジ検出フリップフロップ５０２の
Ｑ出力端子からの論理「１」である。こうして、出力信
号Ｙは高周波数システムクロック信号（ＣＬＫ）８００
の２．５倍のサイクルの間論理「１」を表わす。
【００３７】エッジ検出フリップフロップ５０２Ｑ出力
端子からの論理「１」データ値は、フィードバックライ
ン５１２上で入力マルチプレクサ５０６に送られ、φ1
信号８０２が論理「０」値を有するので、フィードバッ
ク信号をエッジ検出フリップフロップ５０２のＤ端子に
与える。フィードバック信号の論理「１」はこうして出
力マルチプレクサ５０８および出力端子５１８に出力信
号Ｙとして渡される。こうして、Ａ信号８０４は高周波
数システムクロック信号（ＣＬＫ）８００の全サイクル
の間保持される。出力信号Ｙは、代替の論理レベルがＡ
信号８０４上に与えられφ1 信号８０２によって駆動さ
れるまで特定の論理レベルを保持する。
【００３８】組合せ論理Ｂ７１２およびイネーブル信号
φ1 信号８０２の出力に応答して多位相ラッチマッピン
グ回路７０４によって生成された出力信号Ｂ８０６は、
組合せ論理ブロックＣ７１４に与えられる。組合せ論理
ブロックＣはデータ信号を多位相ラッチマッピング回路
７０６に与え、これはＣ信号ライン７２４上に信号Ｃ８
１０を生成する。信号Ｃ８１０は、組合せ論理Ｃ７１４
中で処理され、位相φ 2 信号８０８のマッピング回路７
０６への付与の結果約１８０°の位相遅延だけシフトし
たものとして、信号Ｂ８０６の信号遷移を反映する。信
号Ｃ８１０は、条件信号ＣＯＮＤが論理「１」の値を有
し、したがってマッピング回路７０６をイネーブルする
と仮定したときの結果を表わしたものである。
【００３９】この発明はさまざまな実施例を参照して説
明されてきたが、これらの実施例は例示的であってこの
発明の範囲がそれらに限定されないことが理解されるで
あろう。説明された実施例の変形、修正、付加、および
改良が可能である。例示的実施例は回路、ならびにエミ
ュレーションシステム、シミュレーションシステムおよ
びほかのテストシステムに適用可能である。ラッチの
数、配置、および相互接続を変更してもよい。さにら、
さまざまな数の位相が多位相回路１０で使用されてもよ
い。さらに、論理レベル「０」および論理レベル「１」
が回路のほとんどで交換されてもよい。さらに、多位相
ラッチマッピング回路の説明を簡単にするために例示的
実施例位相、φ1 およびφ2 の２つだけに分割されるシ
ステムクロックを示しているが、システムクロックをさ
らなる位相クロック信号φ3 ないしφn に分割してもよ
い。ここでのｎは任意の正の整数である。これらのおよ
びほかの変形、修正、付加、および改良は前掲の特許請
求の範囲に定義されたようなこの発明の範囲内にあり得
る。
【図面の簡単な説明】
【図１】先行技術の単一クロックエッジトリガシステム
のブロック図である。
【図２】先行技術の単一クロックエッジトリガシステム
のタイミング図である。
【図３】先行技術の多位相システムのブロック図であ
る。
【図４】先行技術の多位相システムのタイミング図であ
る。
【図５】この発明に従った多位相ラッチマッピング回路
の回路図である。
【図６】この発明に従った条件付多位相ラッチマッピン
グ回路の回路図である。
【図７】さまざまな多位相ラッチマッピング回路を含み
かつ間隔をあけて置かれた組合せ論理回路を有する回路
の一部分の一例を示す図である。
【図８】図７中に示された回路の部分のさまざまなライ
ン上の例示的信号を示すタイミング図である。
【符号の説明】
５０２ エッジ検出フリップフロップ ５０６ 入力マルチプレクサ ５０８ 出力マルチプレクサ ５３０ 位相発生器
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ゴピ・ガナパシー アメリカ合衆国、78741 テキサス州、オ ースティン、ウイッカーシャム・レーン、 2501、ナンバー・2234 (72)発明者 デイビッド・ビー・ウィット アメリカ合衆国、78759 テキサス州、オ ースティン、パスファインダー・ドライ ブ、6318

Claims (29)

    【特許請求の範囲】
  1. 【請求項１】 単一クロックエッジシステムを使用して
    多位相回路をシミュレートするためのシミュレータ回路
    であって、 データノードと、 システムクロックノードと、 システムクロックノードに結合された入力端子および出
    力端子を有する位相発生器と、 データノードに結合された第１の入力端子、第２の入力
    端子、位相発生器の出力端子に結合された制御端子、お
    よび出力端子を有する第１の制御スイッチと、 第１の制御スイッチ出力端子に結合された入力端子、第
    １の制御スイッチの第１の入力端子に結合された出力端
    子、およびシステムクロックノードに結合されたクロッ
    ク端子を有するラッチと、 データノードに結合された第１の入力端子、ラッチの出
    力端子に結合された第２の入力端子、位相発生器の出力
    端子に結合された制御端子、および出力端子を有する第
    ２の制御スイッチとを含む、シミュレータ回路。
  2. 【請求項２】 条件信号ノードと、 位相発生器の出力端子に結合された第１の入力端子、条
    件信号ノードに結合された第２の入力端子、ならびに第
    １および第２の制御スイッチの制御端子に結合された出
    力端子を有するＡＮＤゲートとをさらに含む、請求項１
    に記載の回路。
  3. 【請求項３】 第１および第２の制御スイッチはマルチ
    プレクサである、請求項１に記載の回路。
  4. 【請求項４】 ラッチはＤフリップフロップである、請
    求項１に記載の回路。
  5. 【請求項５】 データノードと、 システムクロックノードと、 システムクロックノードに結合された入力端子および出
    力端子を有する位相発生器と、 データノードに結合されたデータ入力端子、位相発生器
    の出力端子に結合されたイネーブル端子、および出力端
    子を有する第１の多位相ラッチマッピング回路と、 第１の多位相ラッチマッピング回路の出力端子に結合さ
    れた入力端子、および出力端子を有する組合せ論理ブロ
    ックと、 組合せ論理ブロックの出力端子に結合されたデータ入力
    端子、位相発生器の出力端子に結合されたイネーブル端
    子、および出力端子を有する第２の多位相ラッチマッピ
    ング回路とを含む、シーケンシャル論理回路。
  6. 【請求項６】 第１の多位相ラッチマッピング回路は、 データノードに結合された第１の入力端子、第２の入力
    端子、位相発生器の出力端子に結合された制御端子、お
    よび出力端子を有する第１の制御スイッチと、 第１の制御スイッチ出力端子に結合された入力端子、第
    １の制御スイッチの第１の入力端子に結合された出力端
    子、およびシステムクロックノードに結合されたクロッ
    ク端子を有するラッチと、 データノードに結合された第１の入力端子、ラッチの出
    力端子に結合された第２の入力端子、位相発生器の出力
    端子に結合された制御端子、および出力端子を有する第
    ２の制御スイッチとを含む、請求項５に記載の回路。
  7. 【請求項７】 第１および第２の制御スイッチはマルチ
    プレクサである、請求項６に記載の回路。
  8. 【請求項８】 ラッチはＤフリップフロップである、請
    求項６に記載の回路。
  9. 【請求項９】 条件信号ノードと、 位相発生器の出力端子に結合された第１の入力端子、条
    件信号ノードに結合された第２の入力端子、ならびに第
    １および第２の制御スイッチの制御端子に結合された出
    力端子を有するＡＮＤゲートとをさらに含む、請求項５
    に記載の回路。
  10. 【請求項１０】 データノードに結合された第１の入力
    端子、第２の入力端子、位相クロック周波数を有する位
    相クロック信号を受取るように結合された制御端子、お
    よび出力端子を有する第１の制御スイッチと、 第１の制御スイッチ出力端子に結合された入力端子、第
    １の制御スイッチの第１の入力端子に結合された出力端
    子、および位相クロック周波数の倍数であるシステムク
    ロック周波数を有するシステムクロック信号を受取るよ
    うに結合されたクロック端子を有するラッチと、 データノードに結合された第１の入力端子、ラッチの出
    力端子に結合された第２の入力端子、位相クロック信号
    を受取るように結合された制御端子、および出力端子を
    有する第２の制御スイッチとを含む、多位相回路を単一
    クロックエッジ回路に変換するための装置。
  11. 【請求項１１】 第１の制御スイッチは、位相クロック
    信号が活性であるとき第１の制御スイッチの第１の入力
    端子から第１の制御スイッチ出力端子に信号を渡し、位
    相クロック信号が不活性であるとき第１の制御スイッチ
    の第２の入力端子から第１の制御スイッチ出力端子に信
    号を渡す、請求項１０に記載の装置。
  12. 【請求項１２】 第２の制御スイッチは、位相クロック
    信号が活性であるとき第２の制御スイッチの第１の入力
    端子から第２の制御スイッチ出力端子に信号を渡し、位
    相クロックが不活性であるとき第２の制御スイッチの第
    ２の入力端子から第２の制御スイッチ出力端子に信号を
    渡す、請求項１１に記載の装置。
  13. 【請求項１３】 第２の制御スイッチは、位相クロック
    信号が活性であるとき第２の制御スイッチの第１の入力
    端子から第２の制御スイッチ出力端子に信号を渡し、位
    相クロックが不活性であるとき第２の制御スイッチの第
    ２の入力端子から第２の制御スイッチ出力端子に信号を
    渡す、請求項１０に記載の装置。
  14. 【請求項１４】 ラッチは、システムクロック信号のエ
    ッジで入力端子上のデータをラッチする、請求項１０に
    記載の装置。
  15. 【請求項１５】 装置は、単一クロックエッジトリガド
    テストシステムを使用して多位相回路をエミュレートす
    るためのエミュレートされた回路である、請求項１０に
    記載の装置。
  16. 【請求項１６】 単一クロックエッジトリガドテストシ
    ステムは、回路エミュレータ、シミュレータ、サイクル
    ベースのシミュレータ、イベント駆動シミュレータから
    選択されるシステムである、請求項１５に記載の装置。
  17. 【請求項１７】 第１および第２の制御スイッチはマル
    チプレクサである、請求項１０に記載の装置。
  18. 【請求項１８】 ラッチはＤフリップフロップである、
    請求項１０に記載の装置。
  19. 【請求項１９】 位相クロック信号は条件信号であり、 条件信号を受取るように結合された第１の入力端子と、
    無条件位相クロック信号を受取るように結合された第２
    の入力端子と、第１の制御スイッチ制御端子および第２
    の制御スイッチ制御端子に結合されて条件位相クロック
    信号を与えるための出力端子とを有するＡＮＤゲートを
    さらに含む、請求項１０に記載の装置。
  20. 【請求項２０】 データ信号とフィードバック信号との
    間で入力信号を選択するために、位相クロック周波数を
    有する位相クロック信号によって制御される入力マルチ
    プレクサと、 入力マルチプレクサに結合されて入力信号を受取り、位
    相クロック周波数の倍数であるシステムクロック周波数
    を有するシステムクロック信号によって制御されてシス
    テムクロック信号のクロックエッジで入力信号をラッチ
    するためのフリップフロップと、 位相クロック信号によって制御されてデータ信号とラッ
    チされた信号との間で出力信号を選択するための出力マ
    ルチプレクサとを含み、ラッチされた信号はフィードバ
    ック信号として入力マルチプレクサにフィードバックさ
    れる、多位相回路を単一クロックエッジ回路に変換する
    ための装置。
  21. 【請求項２１】 位相クロック信号は条件信号であり、 条件信号と無条件位相クロック信号とをＡＮＤ処理し、
    条件位相クロック信号の結果を入力マルチプレクサおよ
    び出力マルチプレクサに与えるためのＡＮＤゲートをさ
    らに含む、請求項２０に記載の装置。
  22. 【請求項２２】 多位相回路を、回路エミュレータ、シ
    ミュレータ、サイクルベースのシミュレータ、およびイ
    ベント駆動シミュレータから選択される単一クロックエ
    ッジトリガドシステムにおいてエミュレートするための
    エミュレートされた回路である、請求項２０に記載の装
    置。
  23. 【請求項２３】 多位相回路を単一クロックエッジ回路
    に変換するための方法であって、 入力端子でデータ信号を受取るステップと、 システムクロック周波数を有するシステムクロック信号
    を受取るステップと、 システムクロック周波数から分割された周波数を有する
    位相クロック信号を受取るステップと、 位相クロック信号が活性であるときデータ信号を出力端
    子に転送するステップと、 位相クロック信号が活性であるときシステムクロックの
    エッジ遷移の際データ信号をラッチするステップと、 ラッチされたデータ信号を、位相クロック信号が不活性
    であるときシステムクロック信号のエッジ遷移の際にラ
    ッチするステップと、 位相クロック信号が不活性であるとき、ラッチされたデ
    ータ信号を出力端子に移すステップとを含む、多位相回
    路を単一クロックエッジ回路に変換する方法。
  24. 【請求項２４】 多位相回路は、回路エミュレータ、シ
    ミュレータ、サイクルベースのシミュレータ、イベント
    駆動シミュレータから選択された単一クロックエッジト
    リガシステムを使用してエミュレートされた回路であ
    る、請求項２３に記載の方法。
  25. 【請求項２５】 条件信号を受取るステップと、 条件信号によって選択されたように位相クロック信号の
    活性および不活性を制御するステップとをさらに含む、
    請求項２３に記載の方法。
  26. 【請求項２６】 位相クロック信号によって制御された
    マルチプレクサは、データ信号およびラッチされたデー
    タ信号を選択的に出力端子に転送するように使用され
    る、請求項２３に記載の方法。
  27. 【請求項２７】 位相クロック信号によって制御される
    マルチプレクサは、システムクロックのエッジ遷移の際
    データ信号およびラッチされたデータ信号を選択的にラ
    ッチするように使用される、請求項２３に記載の方法。
  28. 【請求項２８】 データ信号およびラッチされたデータ
    信号はＤフリップフロップを使用してラッチされる、請
    求項２３に記載の方法。
  29. 【請求項２９】 さらに位相クロック信号周波数は、シ
    ステムクロック周波数の半分である、請求項２３に記載
    の方法。
JP7266836A 1994-10-17 1995-10-16 シミュレータ回路、シーケンシャル論理回路、ならびに多位相回路を単一クロックエッジ回路に変換するための装置および方法 Withdrawn JPH08262104A (ja)

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US08/323,643 US5630100A (en) 1994-10-17 1994-10-17 Simulating multi-phase clock designs using a single clock edge based system
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