JPH08262109A - シグネチャ回路及び半導体記憶装置 - Google Patents
シグネチャ回路及び半導体記憶装置Info
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- JPH08262109A JPH08262109A JP7061272A JP6127295A JPH08262109A JP H08262109 A JPH08262109 A JP H08262109A JP 7061272 A JP7061272 A JP 7061272A JP 6127295 A JP6127295 A JP 6127295A JP H08262109 A JPH08262109 A JP H08262109A
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Abstract
(57)【要約】
【目的】本発明はチップのパッド数に制約されることな
く、多量の内部回路情報を評価し得るシグネチャ回路を
提供することを目的とする。 【構成】電圧生成部１２は、活性化信号ＥＳの入力に基
づいて活性化されて、内部回路から入力される複数の入
力信号ＳＩＧの組み合わせに基づいてそれぞれ異なる電
圧信号Ｖo を第二のパッド３に出力する。
く、多量の内部回路情報を評価し得るシグネチャ回路を
提供することを目的とする。 【構成】電圧生成部１２は、活性化信号ＥＳの入力に基
づいて活性化されて、内部回路から入力される複数の入
力信号ＳＩＧの組み合わせに基づいてそれぞれ異なる電
圧信号Ｖo を第二のパッド３に出力する。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置に内蔵さ
れ、その半導体装置の内部回路の評価を行う際に使用さ
れるシグネチャ回路に関するものである。
れ、その半導体装置の内部回路の評価を行う際に使用さ
れるシグネチャ回路に関するものである。
【０００２】近年の半導体装置では、内部回路の評価を
行うためにシグネチャ回路が内蔵され、その評価動作時
には内部回路の種々の情報をそのシグネチャ回路を介し
て外部端子に読み出している。半導体装置の高集積化及
び多機能化にともなって、評価すべき内部情報量が増大
しているため、多くの情報量を読み出し可能としたシグ
ネチャ回路が必要となっている。
行うためにシグネチャ回路が内蔵され、その評価動作時
には内部回路の種々の情報をそのシグネチャ回路を介し
て外部端子に読み出している。半導体装置の高集積化及
び多機能化にともなって、評価すべき内部情報量が増大
しているため、多くの情報量を読み出し可能としたシグ
ネチャ回路が必要となっている。
【０００３】
【従来の技術】シグネチャ回路の従来例を図６に示す。
内部回路の評価動作時に、例えば内部回路においてヒュ
ーズを切断したか否かを示す信号として、同内部回路か
ら出力される評価信号ＳＩＧは、ＮチャネルＭＯＳトラ
ンジスタＴr1を介してＮチャネルＭＯＳトランジスタＴ
r2のゲートに入力される。前記トランジスタＴr1のゲー
トは電源Ｖccに接続され、電源Ｖccが供給されている状
態では常時オンされる。
内部回路の評価動作時に、例えば内部回路においてヒュ
ーズを切断したか否かを示す信号として、同内部回路か
ら出力される評価信号ＳＩＧは、ＮチャネルＭＯＳトラ
ンジスタＴr1を介してＮチャネルＭＯＳトランジスタＴ
r2のゲートに入力される。前記トランジスタＴr1のゲー
トは電源Ｖccに接続され、電源Ｖccが供給されている状
態では常時オンされる。
【０００４】前記トランジスタＴr2のソースは電源Ｖcc
に接続され、ドレインはＮチャネルＭＯＳトランジスタ
Ｔr3を介してパッド１に接続される。前記トランジスタ
Ｔr3のゲートは、パッド１に接続され、前記トランジス
タＴr2のゲートは容量Ｃを介して前記パッド１に接続さ
れる。前記パッド１はこのシグネチャ回路を備えたチッ
プの外部端子に接続される。
に接続され、ドレインはＮチャネルＭＯＳトランジスタ
Ｔr3を介してパッド１に接続される。前記トランジスタ
Ｔr3のゲートは、パッド１に接続され、前記トランジス
タＴr2のゲートは容量Ｃを介して前記パッド１に接続さ
れる。前記パッド１はこのシグネチャ回路を備えたチッ
プの外部端子に接続される。
【０００５】このように構成されたシグネチャ回路で
は、内部回路の評価動作時にパッド１に電位が供給され
ない状態で評価信号ＳＩＧがＨレベルとなると、容量Ｃ
が充電されて、トランジスタＴr2のゲート電位が電源Ｖ
ccレベル近傍まで上昇する。
は、内部回路の評価動作時にパッド１に電位が供給され
ない状態で評価信号ＳＩＧがＨレベルとなると、容量Ｃ
が充電されて、トランジスタＴr2のゲート電位が電源Ｖ
ccレベル近傍まで上昇する。
【０００６】この状態で、試験装置からパッド１に電源
ＶccよりトランジスタＴr2，Ｔr3のしきい値分以上高い
試験電圧ＶP が供給されると、容量結合により、トラン
ジスタＴr2のゲート電位が電源ＶccよりトランジスタＴ
r2のしきい値分以上高くなって同トランジスタＴr2がオ
ンされる。
ＶccよりトランジスタＴr2，Ｔr3のしきい値分以上高い
試験電圧ＶP が供給されると、容量結合により、トラン
ジスタＴr2のゲート電位が電源ＶccよりトランジスタＴ
r2のしきい値分以上高くなって同トランジスタＴr2がオ
ンされる。
【０００７】また、トランジスタＴr3がオンされる。従
って、試験装置からトランジスタＴr2，Ｔr3を介して電
源Ｖccに電流が流れる。一方、評価信号ＳＩＧがＬレベ
ルであれば、トランジスタＴr2のゲート電位はＬレベル
となり、パッド１に前記電圧ＶP が供給されても、同ト
ランジスタＴr2のゲート電位は同トランジスタＴr2がオ
ンするまで上昇しない。
って、試験装置からトランジスタＴr2，Ｔr3を介して電
源Ｖccに電流が流れる。一方、評価信号ＳＩＧがＬレベ
ルであれば、トランジスタＴr2のゲート電位はＬレベル
となり、パッド１に前記電圧ＶP が供給されても、同ト
ランジスタＴr2のゲート電位は同トランジスタＴr2がオ
ンするまで上昇しない。
【０００８】従って、トランジスタＴr2はオフ状態に維
持されるため、試験装置から電源Ｖccに電流が流れるこ
とはない。以上のような動作により、試験装置では試験
電圧ＶP を供給して電流が流れるか否かを検出すること
により、評価信号ＳＩＧがＨレベルかＬレベルであるか
を検出して、内部回路の評価を行っている。
持されるため、試験装置から電源Ｖccに電流が流れるこ
とはない。以上のような動作により、試験装置では試験
電圧ＶP を供給して電流が流れるか否かを検出すること
により、評価信号ＳＩＧがＨレベルかＬレベルであるか
を検出して、内部回路の評価を行っている。
【０００９】また、試験時以外の通常動作時には、パッ
ド１は内部回路の入出力パッドとして使用される。すな
わち、パッド１に前記試験電圧ＶP が供給されない状態
では、トランジスタＴr2がオンされることはないので、
通常動作時にはこのシグネチャ回路は動作しない。
ド１は内部回路の入出力パッドとして使用される。すな
わち、パッド１に前記試験電圧ＶP が供給されない状態
では、トランジスタＴr2がオンされることはないので、
通常動作時にはこのシグネチャ回路は動作しない。
【００１０】
【発明が解決しようとする課題】上記のようなシグネチ
ャ回路では、一つのパッド１を使用して、一つの評価信
号ＳＩＧを評価する構成である。
ャ回路では、一つのパッド１を使用して、一つの評価信
号ＳＩＧを評価する構成である。
【００１１】従って、多数の評価信号を評価するために
は、その評価信号と同数のシグネチャ回路と及びパッド
が必要となる。この結果、パッド数若しくは外部端子数
を越える評価信号を評価することはできず、内部回路の
多量の情報を十分に評価できないことがある。
は、その評価信号と同数のシグネチャ回路と及びパッド
が必要となる。この結果、パッド数若しくは外部端子数
を越える評価信号を評価することはできず、内部回路の
多量の情報を十分に評価できないことがある。
【００１２】この発明の目的は、チップのパッド数に制
約されることなく、多量の内部回路情報を評価し得るシ
グネチャ回路を提供することにある。
約されることなく、多量の内部回路情報を評価し得るシ
グネチャ回路を提供することにある。
【００１３】
【課題を解決するための手段】図１は請求項１の発明の
原理説明図である。すなわち、電圧生成部１２は、前記
活性化信号ＥＳの入力に基づいて活性化されて、内部回
路から入力される複数の入力信号ＳＩＧの組み合わせに
基づいてそれぞれ異なる電圧信号Ｖo をパッド３に出力
する。
原理説明図である。すなわち、電圧生成部１２は、前記
活性化信号ＥＳの入力に基づいて活性化されて、内部回
路から入力される複数の入力信号ＳＩＧの組み合わせに
基づいてそれぞれ異なる電圧信号Ｖo をパッド３に出力
する。
【００１４】請求項２では、前記電圧生成部は、活性化
信号に基づいて活性化される。請求項３では、前記活性
化信号は、パッドに供給される試験電圧に基づいて入力
電位判定部で生成される。
信号に基づいて活性化される。請求項３では、前記活性
化信号は、パッドに供給される試験電圧に基づいて入力
電位判定部で生成される。
【００１５】請求項４では、前記電圧生成部は、前記入
力信号の組み合わせに基づいて異なる抵抗値を生成する
可変抵抗回路と、前記活性化信号に基づいて動作する定
電流回路とが高電位側電源と定電位側電源との間で直列
に接続される。
力信号の組み合わせに基づいて異なる抵抗値を生成する
可変抵抗回路と、前記活性化信号に基づいて動作する定
電流回路とが高電位側電源と定電位側電源との間で直列
に接続される。
【００１６】請求項５では、前記電圧生成部は、前記活
性化信号に基づいて活性化されてそれぞれ異なる定電圧
を出力する複数の定電圧生成回路と、前記入力信号の組
み合わせに基づいて前記定電圧生成回路の複数の出力電
圧の中からいずれか一つを選択して出力する選択回路と
から構成される。
性化信号に基づいて活性化されてそれぞれ異なる定電圧
を出力する複数の定電圧生成回路と、前記入力信号の組
み合わせに基づいて前記定電圧生成回路の複数の出力電
圧の中からいずれか一つを選択して出力する選択回路と
から構成される。
【００１７】請求項６では、前記可変抵抗回路は、オン
抵抗の異なる複数のトランジスタが並列に接続され、各
トランジスタのゲートに前記入力信号が入力されて該ト
ランジスタがオン・オフ駆動される。
抵抗の異なる複数のトランジスタが並列に接続され、各
トランジスタのゲートに前記入力信号が入力されて該ト
ランジスタがオン・オフ駆動される。
【００１８】請求項７では、前記定電圧生成回路は、電
源電圧を抵抗分割して生成した定電圧を出力する複数の
抵抗と、前記抵抗と電源との間に介在されて前記活性化
信号に基づいて開閉されるスイッチとから構成される。
源電圧を抵抗分割して生成した定電圧を出力する複数の
抵抗と、前記抵抗と電源との間に介在されて前記活性化
信号に基づいて開閉されるスイッチとから構成される。
【００１９】請求項８では、内部回路から入力される複
数の入力信号の組み合わせに基づいてそれぞれ異なる電
圧信号をパッドに出力する電圧生成部とからシグネチャ
回路が構成され、動作試験時に記憶セルから読みだされ
た複数の読み出しデータが前記シグネチャ回路に前記入
力信号として入力される。
数の入力信号の組み合わせに基づいてそれぞれ異なる電
圧信号をパッドに出力する電圧生成部とからシグネチャ
回路が構成され、動作試験時に記憶セルから読みだされ
た複数の読み出しデータが前記シグネチャ回路に前記入
力信号として入力される。
【００２０】
【作用】請求項１では、第一のパッド２に試験電圧ＶP
が供給されている状態で、複数の入力信号ＳＩＧが入力
されると、その入力信号ＳＩＧの組み合わせに基づいた
電圧信号Ｖo が第二のパッド３から出力される。
が供給されている状態で、複数の入力信号ＳＩＧが入力
されると、その入力信号ＳＩＧの組み合わせに基づいた
電圧信号Ｖo が第二のパッド３から出力される。
【００２１】請求項２では、前記電圧生成部に活性化信
号が入力されると、同電圧生成部が活性化される。請求
項３では、パッドに試験電圧が供給されると、入力電位
判定部で活性化信号が生成される。
号が入力されると、同電圧生成部が活性化される。請求
項３では、パッドに試験電圧が供給されると、入力電位
判定部で活性化信号が生成される。
【００２２】請求項４では、前記入力信号の組み合わせ
に基づいて異なる抵抗値を生成する可変抵抗回路と、前
記活性化信号に基づいて動作する定電流回路とにより、
入力信号の組み合わせに基づいた電圧信号が生成され
る。
に基づいて異なる抵抗値を生成する可変抵抗回路と、前
記活性化信号に基づいて動作する定電流回路とにより、
入力信号の組み合わせに基づいた電圧信号が生成され
る。
【００２３】請求項５では、入力信号の組み合わせに基
づいて、選択回路により定電圧生成回路が選択され、選
択された定電圧生成回路から電圧信号が出力される。請
求項６では、入力信号に基づいてオンされるトランジス
タの組み合わせが変わると、異なる電圧信号が出力され
る。
づいて、選択回路により定電圧生成回路が選択され、選
択された定電圧生成回路から電圧信号が出力される。請
求項６では、入力信号に基づいてオンされるトランジス
タの組み合わせが変わると、異なる電圧信号が出力され
る。
【００２４】請求項７では、活性化信号が入力される
と、電源電圧を複数の抵抗で抵抗分割した電圧が出力さ
れる。請求項８では、動作試験時に記憶セルから読みだ
された複数の読み出しデータが入力信号としてシグネチ
ャ回路に入力されると、データの内容に応じた電圧信号
が出力される。
と、電源電圧を複数の抵抗で抵抗分割した電圧が出力さ
れる。請求項８では、動作試験時に記憶セルから読みだ
された複数の読み出しデータが入力信号としてシグネチ
ャ回路に入力されると、データの内容に応じた電圧信号
が出力される。
【００２５】
（第一の実施例）図２は、本発明を具体化したシグネチ
ャ回路の第一の実施例を示す。パッド２は、複数のＰチ
ャネルＭＯＳトランジスタＴr11 と、一つのＮチャネル
ＭＯＳトランジスタＴr12 を介してグランドＧＮＤに接
続される。
ャ回路の第一の実施例を示す。パッド２は、複数のＰチ
ャネルＭＯＳトランジスタＴr11 と、一つのＮチャネル
ＭＯＳトランジスタＴr12 を介してグランドＧＮＤに接
続される。
【００２６】前記各トランジスタＴr11 のゲートは、そ
れぞれそのドレインに接続され、トランジスタＴr12 の
ゲートは電源Ｖccに接続されて、常時高抵抗状態でオン
される。従って、前記トランジスタＴr11 と同Ｔr12 の
接続点であるノードＮ１の電位は、パッド２からトラン
ジスタＴr11 のしきい値分低下した電位となる。
れぞれそのドレインに接続され、トランジスタＴr12 の
ゲートは電源Ｖccに接続されて、常時高抵抗状態でオン
される。従って、前記トランジスタＴr11 と同Ｔr12 の
接続点であるノードＮ１の電位は、パッド２からトラン
ジスタＴr11 のしきい値分低下した電位となる。
【００２７】前記ノードＮ１は直列に接続された２段の
インバータ回路４ａの入力端子に接続され、同インバー
タ回路４ａの出力信号はＮチャネルＭＯＳトランジスタ
Ｔr13 ，Ｔr14 のゲートに入力される。前記トランジス
タＴr13 は、インバータ回路４ａの出力信号がＨレベル
となると、定電流源として動作する。また、前記トラン
ジスタＴr14 はインバータ回路４ａの出力信号に基づい
てスイッチ回路として動作する。
インバータ回路４ａの入力端子に接続され、同インバー
タ回路４ａの出力信号はＮチャネルＭＯＳトランジスタ
Ｔr13 ，Ｔr14 のゲートに入力される。前記トランジス
タＴr13 は、インバータ回路４ａの出力信号がＨレベル
となると、定電流源として動作する。また、前記トラン
ジスタＴr14 はインバータ回路４ａの出力信号に基づい
てスイッチ回路として動作する。
【００２８】前記トランジスタＴr11 ，Ｔr12 及びイン
バータ回路４ａから入力電位判定部が構成される。そし
て、パッド２に通常の電源Ｖccが供給されると、ノード
Ｎ１はインバータ回路４ａのしきい値より低下し、パッ
ド２に通常の電源Ｖccより一定値以上高い試験電圧ＶP
が供給されると、ノードＮ１がインバータ回路４ａのし
きい値を越えるように前記トランジスタＴr11 の数が設
定される。
バータ回路４ａから入力電位判定部が構成される。そし
て、パッド２に通常の電源Ｖccが供給されると、ノード
Ｎ１はインバータ回路４ａのしきい値より低下し、パッ
ド２に通常の電源Ｖccより一定値以上高い試験電圧ＶP
が供給されると、ノードＮ１がインバータ回路４ａのし
きい値を越えるように前記トランジスタＴr11 の数が設
定される。
【００２９】内部回路から出力される評価信号ＳＩＧ１
は、ＰチャネルＭＯＳトランジスタＴr15 のゲートに入
力され、同トランジスタＴr15 のソースは電源Ｖccに接
続される。
は、ＰチャネルＭＯＳトランジスタＴr15 のゲートに入
力され、同トランジスタＴr15 のソースは電源Ｖccに接
続される。
【００３０】内部回路から出力される評価信号ＳＩＧ２
は、ＰチャネルＭＯＳトランジスタＴr16 のゲートに入
力され、同トランジスタＴr16 のソースは電源Ｖccに接
続される。
は、ＰチャネルＭＯＳトランジスタＴr16 のゲートに入
力され、同トランジスタＴr16 のソースは電源Ｖccに接
続される。
【００３１】内部回路から出力される評価信号ＳＩＧ３
は、ＰチャネルＭＯＳトランジスタＴr17 のゲートに入
力され、同トランジスタＴr17 のソースは電源Ｖccに接
続される。
は、ＰチャネルＭＯＳトランジスタＴr17 のゲートに入
力され、同トランジスタＴr17 のソースは電源Ｖccに接
続される。
【００３２】前記トランジスタＴr15 〜Ｔr17 のトラン
ジスタサイズは、それぞれ異なるサイズで形成され、そ
のオン抵抗値は１：２：４に設定されている。前記トラ
ンジスタＴr15 〜Ｔr17 のドレインは、前記トランジス
タＴr13 を介してグランドＧＮＤに接続され、前記トラ
ンジスタＴr14 を介してパッド３に接続される。そし
て、上記のようなトランジスタＴr13 〜Ｔr17 により電
圧生成部が構成される。
ジスタサイズは、それぞれ異なるサイズで形成され、そ
のオン抵抗値は１：２：４に設定されている。前記トラ
ンジスタＴr15 〜Ｔr17 のドレインは、前記トランジス
タＴr13 を介してグランドＧＮＤに接続され、前記トラ
ンジスタＴr14 を介してパッド３に接続される。そし
て、上記のようなトランジスタＴr13 〜Ｔr17 により電
圧生成部が構成される。
【００３３】このように構成されたシグネチャ回路で
は、パッド２に試験電圧ＶP が供給されると、ノードＮ
１がインバータ回路４ａのしきい値より高くなり、イン
バータ回路４ａの出力信号がＨレベルとなる。すると、
トランジスタＴr13 ，Ｔr14 がオンされる。
は、パッド２に試験電圧ＶP が供給されると、ノードＮ
１がインバータ回路４ａのしきい値より高くなり、イン
バータ回路４ａの出力信号がＨレベルとなる。すると、
トランジスタＴr13 ，Ｔr14 がオンされる。
【００３４】この状態で、評価信号ＳＩＧ１〜ＳＩＧ３
がそれぞれＨレベルとなるかＬレベルとなるかに基づい
てトランジスタＴr15 〜Ｔr17 の合成抵抗値が変化す
る。すなわち、評価信号ＳＩＧ１〜ＳＩＧ３がすべてＬ
レベルとなる場合から、すべてＨレベルとなる場合まで
の８通りの合成抵抗値が生成され、各合成抵抗値に基づ
く８通りの出力電圧がトランジスタＴr14 を介してパッ
ド３に出力される。
がそれぞれＨレベルとなるかＬレベルとなるかに基づい
てトランジスタＴr15 〜Ｔr17 の合成抵抗値が変化す
る。すなわち、評価信号ＳＩＧ１〜ＳＩＧ３がすべてＬ
レベルとなる場合から、すべてＨレベルとなる場合まで
の８通りの合成抵抗値が生成され、各合成抵抗値に基づ
く８通りの出力電圧がトランジスタＴr14 を介してパッ
ド３に出力される。
【００３５】従って、二つのパッド２，３を使用して評
価信号ＳＩＧ１〜ＳＩＧ３に基づいて内部回路の８種類
の情報を検出することができる。 （第二の実施例）図３は、この発明を具体化したシグネ
チャ回路の第二の実施例を示す。なお、前記第一の実施
例と同一構成部分は同一符号を付して説明する。
価信号ＳＩＧ１〜ＳＩＧ３に基づいて内部回路の８種類
の情報を検出することができる。 （第二の実施例）図３は、この発明を具体化したシグネ
チャ回路の第二の実施例を示す。なお、前記第一の実施
例と同一構成部分は同一符号を付して説明する。
【００３６】この実施例の入力電位判定部は、前記実施
例と同様な構成のトランジスタＴr11 , Ｔr12 と、イン
バータ回路４ｂとから構成される。出力電圧生成部は、
８個の電圧生成部５と、スイッチ回路を構成する８個の
ＮチャネルＭＯＳトランジスタＴr18a〜Ｔr18hと、デコ
ード回路６とから構成される。
例と同様な構成のトランジスタＴr11 , Ｔr12 と、イン
バータ回路４ｂとから構成される。出力電圧生成部は、
８個の電圧生成部５と、スイッチ回路を構成する８個の
ＮチャネルＭＯＳトランジスタＴr18a〜Ｔr18hと、デコ
ード回路６とから構成される。
【００３７】前記電圧生成部５は、電源Ｖccと電源Ｖss
との間でスイッチ回路として動作するＰチャネルＭＯＳ
トランジスタＴr19 と、二つの抵抗Ｒとが直列に接続さ
れ、同トランジスタＴr19 のゲートに前記インバータ回
路４ｂの出力信号が入力される。
との間でスイッチ回路として動作するＰチャネルＭＯＳ
トランジスタＴr19 と、二つの抵抗Ｒとが直列に接続さ
れ、同トランジスタＴr19 のゲートに前記インバータ回
路４ｂの出力信号が入力される。
【００３８】そして、前記トランジスタＴr19 がオンさ
れると、抵抗Ｒの接続点から出力電圧Ｖ１〜Ｖ８が出力
される。その出力電圧Ｖ１〜Ｖ８は、各電圧生成部５の
抵抗値の設定により、それぞれ異なる８種類の電圧とし
て設定される。
れると、抵抗Ｒの接続点から出力電圧Ｖ１〜Ｖ８が出力
される。その出力電圧Ｖ１〜Ｖ８は、各電圧生成部５の
抵抗値の設定により、それぞれ異なる８種類の電圧とし
て設定される。
【００３９】前記出力電圧Ｖ１〜Ｖ８は、それぞれ前記
トランジスタＴr18a〜Ｔr18hを介してパッド３に接続さ
れる。評価信号ＳＩＧ１〜ＳＩＧ３は前記デコード回路
６に入力される。前記デコード回路６は図４に示すよう
に構成され、前記インバータ回路４ｂの出力信号ＣＳが
Ｌレベルとなったとき、３ビットの評価信号ＳＩＧ１〜
ＳＩＧ３に基づいて８つの出力信号ＤＳＩＧ１〜ＤＳＩ
Ｇ８のいずれか一つをＨレベルとするか、若しくはすべ
てをＬレベルとする。
トランジスタＴr18a〜Ｔr18hを介してパッド３に接続さ
れる。評価信号ＳＩＧ１〜ＳＩＧ３は前記デコード回路
６に入力される。前記デコード回路６は図４に示すよう
に構成され、前記インバータ回路４ｂの出力信号ＣＳが
Ｌレベルとなったとき、３ビットの評価信号ＳＩＧ１〜
ＳＩＧ３に基づいて８つの出力信号ＤＳＩＧ１〜ＤＳＩ
Ｇ８のいずれか一つをＨレベルとするか、若しくはすべ
てをＬレベルとする。
【００４０】前記デコード回路６の出力信号ＤＳＩＧ１
〜ＤＳＩＧ８は、前記トランジスタＴr18a〜Ｔr18hのゲ
ートにそれぞれ入力される。このように構成されたシグ
ネチャ回路では、パッド２に試験電圧ＶP が供給される
と、ノードＮ１がインバータ回路４ｂのしきい値より高
くなり、インバータ回路４ｂの出力信号ＣＳがＬレベル
となる。すると、各電圧生成部５のトランジスタＴr19
がオンされ、各電圧生成部５から出力電圧Ｖ１〜Ｖ８が
出力される。
〜ＤＳＩＧ８は、前記トランジスタＴr18a〜Ｔr18hのゲ
ートにそれぞれ入力される。このように構成されたシグ
ネチャ回路では、パッド２に試験電圧ＶP が供給される
と、ノードＮ１がインバータ回路４ｂのしきい値より高
くなり、インバータ回路４ｂの出力信号ＣＳがＬレベル
となる。すると、各電圧生成部５のトランジスタＴr19
がオンされ、各電圧生成部５から出力電圧Ｖ１〜Ｖ８が
出力される。
【００４１】この状態で、内部回路から評価信号ＳＩＧ
１〜ＳＩＧ３が入力されると、デコード回路６の出力信
号ＤＳＩＧ１〜ＤＳＩＧ８のいずれかがＨレベルとな
り、トランジスタＴr18a〜Ｔr18hのいずれか一つがオン
される。
１〜ＳＩＧ３が入力されると、デコード回路６の出力信
号ＤＳＩＧ１〜ＤＳＩＧ８のいずれかがＨレベルとな
り、トランジスタＴr18a〜Ｔr18hのいずれか一つがオン
される。
【００４２】すると、電圧生成部５の出力電圧Ｖ１〜Ｖ
８のいずれか一つがパッド３から出力される。従って、
二つのパッド２，３を使用して、評価信号ＳＩＧ１〜Ｓ
ＩＧ３に基づいて内部回路の８種類の情報を電圧信号に
変換してパッド３から出力することができる。
８のいずれか一つがパッド３から出力される。従って、
二つのパッド２，３を使用して、評価信号ＳＩＧ１〜Ｓ
ＩＧ３に基づいて内部回路の８種類の情報を電圧信号に
変換してパッド３から出力することができる。
【００４３】一方、パッド２に試験電圧ＶP が供給され
ない通常動作時には、インバータ回路４ｂの出力信号Ｃ
ＳはＨレベルとなり、各電圧生成部５のトランジスタＴ
r19がオフされる。すると、出力電圧Ｖ１〜Ｖ８は出力
されない。また、インバータ回路４ｂのＨレベルの出力
信号ＣＳに基づいて、デコード回路６の出力信号ＤＳＩ
Ｇ１〜ＤＳＩＧ８がすべてＬレベルとなり、トランジス
タＴr18a〜Ｔr18hがオフされる。従って、通常動作時に
はこのシグネチャ回路は動作せず、パッド２，３を通常
の入出力パッドとして使用することができる。
ない通常動作時には、インバータ回路４ｂの出力信号Ｃ
ＳはＨレベルとなり、各電圧生成部５のトランジスタＴ
r19がオフされる。すると、出力電圧Ｖ１〜Ｖ８は出力
されない。また、インバータ回路４ｂのＨレベルの出力
信号ＣＳに基づいて、デコード回路６の出力信号ＤＳＩ
Ｇ１〜ＤＳＩＧ８がすべてＬレベルとなり、トランジス
タＴr18a〜Ｔr18hがオフされる。従って、通常動作時に
はこのシグネチャ回路は動作せず、パッド２，３を通常
の入出力パッドとして使用することができる。
【００４４】従って、この実施例では前記実施例と同様
な効果を得ることができるとともに、出力電圧Ｖ１〜Ｖ
８はトランジスタのオン抵抗の合成抵抗で設定するので
はなく、抵抗Ｒにより設定するので、正確な出力電圧Ｖ
１〜Ｖ８を容易に設定することができる。
な効果を得ることができるとともに、出力電圧Ｖ１〜Ｖ
８はトランジスタのオン抵抗の合成抵抗で設定するので
はなく、抵抗Ｒにより設定するので、正確な出力電圧Ｖ
１〜Ｖ８を容易に設定することができる。
【００４５】なお、前記第一及び第二の実施例では、１
つのパッド３から電圧出力信号を出力する構成とした
が、上記のようなシグネチャ回路を接続した２つ以上の
パッドから電圧出力信号を出力し、各パッドから出力さ
れる電圧出力信号の組み合わせに基づいて、さらに多数
の内部回路情報を検出するように構成することもでき
る。
つのパッド３から電圧出力信号を出力する構成とした
が、上記のようなシグネチャ回路を接続した２つ以上の
パッドから電圧出力信号を出力し、各パッドから出力さ
れる電圧出力信号の組み合わせに基づいて、さらに多数
の内部回路情報を検出するように構成することもでき
る。
【００４６】図５は、入力電位判定部の別例を示す。前
記トランジスタＴr11 とトランジスタＴr12 との間にＮ
チャネルＭＯＳトランジスタＴr20 が介在され、同トラ
ンジスタＴr20 のゲートに内部回路から活性化信号ＥＳ
１が入力される。
記トランジスタＴr11 とトランジスタＴr12 との間にＮ
チャネルＭＯＳトランジスタＴr20 が介在され、同トラ
ンジスタＴr20 のゲートに内部回路から活性化信号ＥＳ
１が入力される。
【００４７】このような構成により、内部回路からＨレ
ベルの活性化信号ＥＳ１が入力され、かつパッド２に試
験電圧Ｖp が入力されると、Ｈレベルの活性化信号ＥＳ
２を出力することができる。
ベルの活性化信号ＥＳ１が入力され、かつパッド２に試
験電圧Ｖp が入力されると、Ｈレベルの活性化信号ＥＳ
２を出力することができる。
【００４８】また、上記のようなシグネチャ回路を半導
体記憶装置の動作試験に使用することもできる。すなわ
ち、従来の半導体記憶装置の動作試験では、メモリセル
アレイ内の多数の記憶セルに同一のセル情報を書き込
み、書き込まれたセル情報を読みだして例えばＯＲ論理
をとってビット圧縮を行い、その圧縮されたデータに基
づいて各記憶セルが正常に動作しているか否かを判定す
ることにより、試験時間の短縮を図っている。
体記憶装置の動作試験に使用することもできる。すなわ
ち、従来の半導体記憶装置の動作試験では、メモリセル
アレイ内の多数の記憶セルに同一のセル情報を書き込
み、書き込まれたセル情報を読みだして例えばＯＲ論理
をとってビット圧縮を行い、その圧縮されたデータに基
づいて各記憶セルが正常に動作しているか否かを判定す
ることにより、試験時間の短縮を図っている。
【００４９】このような動作試験では、圧縮されたデー
タに基づいて不良セルが存在するか否かを検出すること
はできるが、不良セルの数及びアドレスを検出すること
はできない。従って、不良セルの数及びアドレスを検出
する場合には、多数の記憶セルのセル情報を一つずつ読
みだしてデータの正誤を判定する必要がある。
タに基づいて不良セルが存在するか否かを検出すること
はできるが、不良セルの数及びアドレスを検出すること
はできない。従って、不良セルの数及びアドレスを検出
する場合には、多数の記憶セルのセル情報を一つずつ読
みだしてデータの正誤を判定する必要がある。
【００５０】しかし、前記実施例のシグネチャ回路に読
み出しデータを評価信号として入力すれば、パッドから
出力される電圧信号に基づいて、不良セルのアドレス及
び数を検出することが可能となり、半導体記憶装置の動
作試験を高速化することができる。
み出しデータを評価信号として入力すれば、パッドから
出力される電圧信号に基づいて、不良セルのアドレス及
び数を検出することが可能となり、半導体記憶装置の動
作試験を高速化することができる。
【００５１】なお、前記第一の実施例では、トランジス
タＴr15 〜Ｔr17 のオン抵抗の合成抵抗に基づいて電圧
信号を出力する構成としたが、トランジスタＴr15 〜Ｔ
r17はスイッチとし、各トランジスタＴr15 〜Ｔr17 に
直列に接続する抵抗の合成抵抗に基づいて電圧信号を出
力する構成としてもよい。
タＴr15 〜Ｔr17 のオン抵抗の合成抵抗に基づいて電圧
信号を出力する構成としたが、トランジスタＴr15 〜Ｔ
r17はスイッチとし、各トランジスタＴr15 〜Ｔr17 に
直列に接続する抵抗の合成抵抗に基づいて電圧信号を出
力する構成としてもよい。
【００５２】上記実施例から把握できる請求項以外の技
術思想について、以下にその効果とともに記載する。 （１）請求項４において、前記可変抵抗回路は、抵抗値
の異なる複数の抵抗を並列に接続し、前記各抵抗にスイ
ッチ回路を接続し、前記スイッチ回路を前記入力信号で
開閉する。各抵抗の合成抵抗を性格に設定することが容
易である。
術思想について、以下にその効果とともに記載する。 （１）請求項４において、前記可変抵抗回路は、抵抗値
の異なる複数の抵抗を並列に接続し、前記各抵抗にスイ
ッチ回路を接続し、前記スイッチ回路を前記入力信号で
開閉する。各抵抗の合成抵抗を性格に設定することが容
易である。
【００５３】
【発明の効果】以上詳述したように、請求項１〜７の発
明では、チップのパッド数に制約されることなく、多量
の内部回路情報を評価し得るシグネチャ回路を提供する
ことができる。また、請求項８の発明では、不良セルの
数及びアドレスを検出する半導体記憶装置の動作試験に
要する時間を短縮することができる。
明では、チップのパッド数に制約されることなく、多量
の内部回路情報を評価し得るシグネチャ回路を提供する
ことができる。また、請求項８の発明では、不良セルの
数及びアドレスを検出する半導体記憶装置の動作試験に
要する時間を短縮することができる。
【図１】 本発明の原理説明図である。
【図２】 第一の実施例を示す回路図である。
【図３】 第二の実施例を示す回路図である。
【図４】 第二の実施例のデコード回路を示す回路図で
ある。
ある。
【図５】 入力電位判定部の別例を示す回路図である。
【図６】 従来例を示す回路図である。
３ パッド １２ 電圧生成部 ＳＩＧ 入力信号 Ｖo 電圧信号
Claims (8)
- 【請求項１】 内部回路から入力される複数の入力信号
の組み合わせに基づいてそれぞれ異なる電圧信号をパッ
ドに出力する電圧生成部とを備えたことを特徴とするシ
グネチャ回路。 - 【請求項２】 前記電圧生成部は、活性化信号に基づい
て活性化されることを特徴とする請求項１記載のシグネ
チャ回路。 - 【請求項３】 前記活性化信号は、パッドに供給される
試験電圧に基づいて入力電位判定部で生成されることを
特徴とする請求項２記載のシグネチャ回路。 - 【請求項４】 前記電圧生成部は、前記入力信号の組み
合わせに基づいて異なる抵抗値を生成する可変抵抗回路
と、前記活性化信号に基づいて動作する定電流回路とを
高電位側電源と定電位側電源との間で直列に接続して構
成したことを特徴とする請求項１記載のシグネチャ回
路。 - 【請求項５】 前記電圧生成部は、前記活性化信号に基
づいて活性化されてそれぞれ異なる定電圧を出力する複
数の定電圧生成回路と、 前記入力信号の組み合わせに基づいて前記定電圧生成回
路の複数の出力電圧の中からいずれか一つを選択して出
力する選択回路とから構成したことを特徴とする請求項
１記載のシグネチャ回路。 - 【請求項６】 前記可変抵抗回路は、オン抵抗の異なる
複数のトランジスタを並列に接続し、各トランジスタの
ゲートに前記入力信号を入力して該トランジスタをオン
・オフ駆動することを特徴とする請求項２記載のシグネ
チャ回路。 - 【請求項７】 前記定電圧生成回路は、電源電圧を抵抗
分割して生成した定電圧を出力する複数の抵抗と、前記
抵抗と電源との間に介在されて前記活性化信号に基づい
て開閉されるスイッチとから構成したことを特徴とする
請求項３記載のシグネチャ回路。 - 【請求項８】 内部回路から入力される複数の入力信号
の組み合わせに基づいてそれぞれ異なる電圧信号をパッ
ドに出力する電圧生成部からシグネチャ回路を構成し、
前記シグネチャ回路に前記入力信号として記憶セルから
読みだされた読み出しデータを入力したことを特徴とす
る半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7061272A JPH08262109A (ja) | 1995-03-20 | 1995-03-20 | シグネチャ回路及び半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7061272A JPH08262109A (ja) | 1995-03-20 | 1995-03-20 | シグネチャ回路及び半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08262109A true JPH08262109A (ja) | 1996-10-11 |
Family
ID=13166421
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7061272A Pending JPH08262109A (ja) | 1995-03-20 | 1995-03-20 | シグネチャ回路及び半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08262109A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100378182B1 (ko) * | 1999-09-27 | 2003-03-29 | 삼성전자주식회사 | 병렬 연결된 다수의 개별 시그너쳐 회로를 포함하는반도체 장치의 입력 회로 및 개별 시그너쳐 회로 |
| JP2004120564A (ja) * | 2002-09-27 | 2004-04-15 | Ricoh Co Ltd | 演算増幅器 |
| KR100599215B1 (ko) * | 2005-07-19 | 2006-07-12 | 삼성전자주식회사 | 시그너쳐 회로 및 시그너쳐 정보 독출방법과 이를 이용한반도체 칩 |
-
1995
- 1995-03-20 JP JP7061272A patent/JPH08262109A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100378182B1 (ko) * | 1999-09-27 | 2003-03-29 | 삼성전자주식회사 | 병렬 연결된 다수의 개별 시그너쳐 회로를 포함하는반도체 장치의 입력 회로 및 개별 시그너쳐 회로 |
| JP2004120564A (ja) * | 2002-09-27 | 2004-04-15 | Ricoh Co Ltd | 演算増幅器 |
| KR100599215B1 (ko) * | 2005-07-19 | 2006-07-12 | 삼성전자주식회사 | 시그너쳐 회로 및 시그너쳐 정보 독출방법과 이를 이용한반도체 칩 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20030909 |