JPH08262402A - 液晶表示駆動装置 - Google Patents
液晶表示駆動装置Info
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- JPH08262402A JPH08262402A JP7065981A JP6598195A JPH08262402A JP H08262402 A JPH08262402 A JP H08262402A JP 7065981 A JP7065981 A JP 7065981A JP 6598195 A JP6598195 A JP 6598195A JP H08262402 A JPH08262402 A JP H08262402A
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- G09G2330/021—Power management, e.g. power saving
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Abstract
(57)【要約】
【目的】 液晶表示装置の表示品位を低下させること無
く、液晶表示駆動装置に於ける消費電力を低減する。 【構成】 液晶表示装置に印加される電圧が表示データ
Ｄ0〜Ｄ2に対応した所望のＤＣ電圧に達した時点で、信
号ＴＩの制御により、すべてのアナログスイッチＡＳ0
〜ＡＳ7をオフとして、不要な振動電圧の液晶表示装置
への供給を停止する。
く、液晶表示駆動装置に於ける消費電力を低減する。 【構成】 液晶表示装置に印加される電圧が表示データ
Ｄ0〜Ｄ2に対応した所望のＤＣ電圧に達した時点で、信
号ＴＩの制御により、すべてのアナログスイッチＡＳ0
〜ＡＳ7をオフとして、不要な振動電圧の液晶表示装置
への供給を停止する。
Description
【０００１】
【産業上の利用分野】本発明は液晶表示装置を駆動する
液晶表示駆動装置の改良に関するものである。
液晶表示駆動装置の改良に関するものである。
【０００２】
【従来の技術】ＴＦＴ型液晶表示装置のデジタル駆動ソ
ースドライバを例にとり、従来技術を説明する。
ースドライバを例にとり、従来技術を説明する。
【０００３】図２は、ＴＦＴ型液晶表示装置２１及びそ
の駆動装置であるゲートドライバＩＣ２２、ソースドラ
イバＩＣ２３を示す図である。ＴＦＴ型液晶表示装置２
１の各画素は、ＴＦＴ（ＭＯＳＦＥＴ）２１１及び液晶
素子部分２１２より成る。ゲートドライバＩＣ２２は、
順次位相のずれたゲート駆動パルスＧ1，…，ＧMを出力
する。一方、ソースドライバＩＣ２３（８階調表示）
は、表示コントローラ（図示せず）より入力される表示
データＤ0，Ｄ1，Ｄ2に応じて、基準電源Ｖ0，Ｖ2，Ｖ5
及びＶ7（それぞれ、端子Ｔ0，Ｔ2，Ｔ5，Ｔ7を介し
て、外部より供給される）の内の選択された一つの電位
を、或は選択された二つの電位を時分割で（交互に）、
出力端子０1，…，０Nに出力する。
の駆動装置であるゲートドライバＩＣ２２、ソースドラ
イバＩＣ２３を示す図である。ＴＦＴ型液晶表示装置２
１の各画素は、ＴＦＴ（ＭＯＳＦＥＴ）２１１及び液晶
素子部分２１２より成る。ゲートドライバＩＣ２２は、
順次位相のずれたゲート駆動パルスＧ1，…，ＧMを出力
する。一方、ソースドライバＩＣ２３（８階調表示）
は、表示コントローラ（図示せず）より入力される表示
データＤ0，Ｄ1，Ｄ2に応じて、基準電源Ｖ0，Ｖ2，Ｖ5
及びＶ7（それぞれ、端子Ｔ0，Ｔ2，Ｔ5，Ｔ7を介し
て、外部より供給される）の内の選択された一つの電位
を、或は選択された二つの電位を時分割で（交互に）、
出力端子０1，…，０Nに出力する。
【０００４】図３に、ソースドライバＩＣ２３の内部構
成を示す。図３の回路は１個の出力端子に対応する部分
であり、ソースドライバＩＣの内部には、同様の回路が
Ｎ個並列的に設けられている。
成を示す。図３の回路は１個の出力端子に対応する部分
であり、ソースドライバＩＣの内部には、同様の回路が
Ｎ個並列的に設けられている。
【０００５】Ｄ0，Ｄ1，Ｄ2は表示データ、ＤＭ0，ＤＭ
1，及びＤＭ2は、クロック信号ＳＲｉ（ｉ＝１，…Ｎ）
のタイミングで表示データを取り込み、記憶するデータ
メモリ回路、ＤＬ0，ＤＬ1及びＤＬ2は、データメモリ
回路の出力を水平同期信号ＬＳのタイミングでラッチす
る表示ラッチ回路、Ｖ0，Ｖ2，Ｖ5及びＶ7は基準電源、
Ｌ0，Ｌ2，Ｌ5及びＬ7は、それぞれ、基準電源Ｖ0，
Ｖ2，Ｖ5及びＶ7の供給ライン、ＡＳ0，ＡＳ2，ＡＳ5及
びＡＳ7は、各電源供給ラインに介挿されるアナログス
イッチ、Ｄｉは、表示ラッチ回路ＤＬ0，ＤＬ1，ＤＬ2
の出力と、デューティ比１：２の信号Ｄｕｔｙとに基づ
き、アナログスイッチＡＳ0，…，ＡＳ7の開閉を制御す
る信号ＣＡＳ0，ＣＡＳ2，ＣＡＳ5及びＣＡＳ7を出力す
るデコーダ回路、Ｏｉは出力である。なお、クロック信
号ＳＲｉは、ソースドライバＩＣ内蔵のシフトレジスタ
より出力される、順次位相のずれたタイミング信号であ
る。
1，及びＤＭ2は、クロック信号ＳＲｉ（ｉ＝１，…Ｎ）
のタイミングで表示データを取り込み、記憶するデータ
メモリ回路、ＤＬ0，ＤＬ1及びＤＬ2は、データメモリ
回路の出力を水平同期信号ＬＳのタイミングでラッチす
る表示ラッチ回路、Ｖ0，Ｖ2，Ｖ5及びＶ7は基準電源、
Ｌ0，Ｌ2，Ｌ5及びＬ7は、それぞれ、基準電源Ｖ0，
Ｖ2，Ｖ5及びＶ7の供給ライン、ＡＳ0，ＡＳ2，ＡＳ5及
びＡＳ7は、各電源供給ラインに介挿されるアナログス
イッチ、Ｄｉは、表示ラッチ回路ＤＬ0，ＤＬ1，ＤＬ2
の出力と、デューティ比１：２の信号Ｄｕｔｙとに基づ
き、アナログスイッチＡＳ0，…，ＡＳ7の開閉を制御す
る信号ＣＡＳ0，ＣＡＳ2，ＣＡＳ5及びＣＡＳ7を出力す
るデコーダ回路、Ｏｉは出力である。なお、クロック信
号ＳＲｉは、ソースドライバＩＣ内蔵のシフトレジスタ
より出力される、順次位相のずれたタイミング信号であ
る。
【０００６】上記デューティ比１：２の信号Ｄｕｔｙの
波形図及びその発生回路を、それぞれ、図４及び図５に
示す。
波形図及びその発生回路を、それぞれ、図４及び図５に
示す。
【０００７】図４に示すＣＫは基本クロックであり、図
５に示すように、上記信号Ｄｕｔｙは３個のＤ型フリッ
プフロップＦＦ1，ＦＦ2及びＦＦ3を用い、基本クロッ
クＣＫと水平同期信号ＬＳとから作成される。このデュ
ーティ比１：２信号Ｄｕｔｙの発生回路はソースドライ
バＩＣ内に設けられている。
５に示すように、上記信号Ｄｕｔｙは３個のＤ型フリッ
プフロップＦＦ1，ＦＦ2及びＦＦ3を用い、基本クロッ
クＣＫと水平同期信号ＬＳとから作成される。このデュ
ーティ比１：２信号Ｄｕｔｙの発生回路はソースドライ
バＩＣ内に設けられている。
【０００８】入力表示データＤ2，Ｄ1，Ｄ0とデコーダ
回路Ｄｉの出力信号ＣＡＳ0，ＣＡＳ2，ＣＡＳ5，ＣＡ
Ｓ7及び出力電圧値との対応関係を以下の表１に示す。
回路Ｄｉの出力信号ＣＡＳ0，ＣＡＳ2，ＣＡＳ5，ＣＡ
Ｓ7及び出力電圧値との対応関係を以下の表１に示す。
【０００９】
【表１】
【００１０】デコーダ回路Ｄｉの構成例を図６に示す。
上記デューティ比１：２の信号Ｄｕｔｙと表示データＤ
0，…とに基づいて、上記表１に示すアナログスイッチ
制御信号ＣＡＳ0，…を作成、出力する論理ゲートから
構成される。
上記デューティ比１：２の信号Ｄｕｔｙと表示データＤ
0，…とに基づいて、上記表１に示すアナログスイッチ
制御信号ＣＡＳ0，…を作成、出力する論理ゲートから
構成される。
【００１１】また、アナログスイッチＡＳ0等の構成例
を図７に示す。図７の例に於いては、ＣＭＯＳトランス
ファーゲートにより構成しているが閾値電圧降下が生じ
ない方の片チャネルＭＯＳトランジスタのみから成るト
ランスファーゲートで構成してもよい。例えば、ＡＳ0
とＡＳ2とＡＳ5については、ＮチャネルＭＯＳトランジ
スタのみで構成することもできる。また、ＡＳ2とＡＳ5
とＡＳ7については、デコーダ回路出力を反転させるこ
とにより、ＰチャネルＭＯＳトランジスタのみで構成す
ることもできる。
を図７に示す。図７の例に於いては、ＣＭＯＳトランス
ファーゲートにより構成しているが閾値電圧降下が生じ
ない方の片チャネルＭＯＳトランジスタのみから成るト
ランスファーゲートで構成してもよい。例えば、ＡＳ0
とＡＳ2とＡＳ5については、ＮチャネルＭＯＳトランジ
スタのみで構成することもできる。また、ＡＳ2とＡＳ5
とＡＳ7については、デコーダ回路出力を反転させるこ
とにより、ＰチャネルＭＯＳトランジスタのみで構成す
ることもできる。
【００１２】次に、図３の回路の動作を図８に示すタイ
ミングチャートにより説明する。
ミングチャートにより説明する。
【００１３】図８に示すように、データメモリ回路ＤＭ
0，…を制御するクロック信号ＳＲｉがハイレベルの
時、３ビットの表示データＤ0，Ｄ1，Ｄ2は、該メモリ
回路に取り込まれ、そのままＱ出力より出力されて、表
示ラッチ回路ＤＬ0，…に導かれる。信号ＳＲｉがハイ
レベルからローレベルに立ち下がった時、データメモリ
回路はＤ0〜Ｄ2の値を保持し、信号ＳＲｉがローレベル
の期間は、入力表示データＤ0〜Ｄ2が変化しても、デー
タメモリ回路のＱ出力は変化しない。次に、表示ラッチ
回路ＤＬ0，…を制御する水平同期信号ＬＳがハイレベ
ルの時は、表示ラッチ回路ＤＬ0，…のＱ出力には、デ
ータメモリ回路ＤＭ0，…のＱ出力が、そのまま導かれ
る。信号ＬＳがハイレベルからローレベルに立ち下がっ
た時、表示ラッチ回路のＱ出力には、その時点のデータ
メモリ回路のＱ出力のデータが保持される。また、信号
ＬＳがローレベルになっている期間は、データメモリ回
路のＱ出力が変化しても、表示ラッチ回路のＱ出力は変
化しない。データラッチ回路ＤＬ0，…のＱ出力は、デ
コーダ回路Ｄｉの入力に導かれる。デコーダ回路Ｄｉ
は、その入力内容に応じて、上記表１に示す通りのアナ
ログスイッチ制御信号ＣＡＳ0，…を出力する。例え
ば、Ｄ2，Ｄ1，Ｄ0が「０００」のときは、アナログス
イッチＡＳ0のみをオンさせる信号を出力する。これに
より、出力Ｏｉには、基準電源Ｖ0の電位が出力され
て、液晶表示装置に供給される。また、Ｄ2，Ｄ1，Ｄ0
が「０１１」のときは、アナログスイッチＡＳ2を２／
３期間オンさせ、引き続く１／３期間はアナログスイッ
チＡＳ2をオフとして、アナログスイッチＡＳ5をオンさ
せ、これが交互に繰り返される信号を出力する。これに
より、出力Ｏｉには、基準電源Ｖ2の電位と基準電源Ｖ5
の電位が交互に、時間的には２：１の関係で出力され
て、液晶表示装置に供給される。
0，…を制御するクロック信号ＳＲｉがハイレベルの
時、３ビットの表示データＤ0，Ｄ1，Ｄ2は、該メモリ
回路に取り込まれ、そのままＱ出力より出力されて、表
示ラッチ回路ＤＬ0，…に導かれる。信号ＳＲｉがハイ
レベルからローレベルに立ち下がった時、データメモリ
回路はＤ0〜Ｄ2の値を保持し、信号ＳＲｉがローレベル
の期間は、入力表示データＤ0〜Ｄ2が変化しても、デー
タメモリ回路のＱ出力は変化しない。次に、表示ラッチ
回路ＤＬ0，…を制御する水平同期信号ＬＳがハイレベ
ルの時は、表示ラッチ回路ＤＬ0，…のＱ出力には、デ
ータメモリ回路ＤＭ0，…のＱ出力が、そのまま導かれ
る。信号ＬＳがハイレベルからローレベルに立ち下がっ
た時、表示ラッチ回路のＱ出力には、その時点のデータ
メモリ回路のＱ出力のデータが保持される。また、信号
ＬＳがローレベルになっている期間は、データメモリ回
路のＱ出力が変化しても、表示ラッチ回路のＱ出力は変
化しない。データラッチ回路ＤＬ0，…のＱ出力は、デ
コーダ回路Ｄｉの入力に導かれる。デコーダ回路Ｄｉ
は、その入力内容に応じて、上記表１に示す通りのアナ
ログスイッチ制御信号ＣＡＳ0，…を出力する。例え
ば、Ｄ2，Ｄ1，Ｄ0が「０００」のときは、アナログス
イッチＡＳ0のみをオンさせる信号を出力する。これに
より、出力Ｏｉには、基準電源Ｖ0の電位が出力され
て、液晶表示装置に供給される。また、Ｄ2，Ｄ1，Ｄ0
が「０１１」のときは、アナログスイッチＡＳ2を２／
３期間オンさせ、引き続く１／３期間はアナログスイッ
チＡＳ2をオフとして、アナログスイッチＡＳ5をオンさ
せ、これが交互に繰り返される信号を出力する。これに
より、出力Ｏｉには、基準電源Ｖ2の電位と基準電源Ｖ5
の電位が交互に、時間的には２：１の関係で出力され
て、液晶表示装置に供給される。
【００１４】図２に於いて、例えばゲートドライバ２２
がゲート駆動パルスＧ1を出力している場合、液晶表示
装置２１内のソースラインＳＬ1，…の配線抵抗及びＴ
ＦＴ２１１，…のオン抵抗とソースラインＳＬ1，…の
配線容量とにより、ソースドライバ２３からの出力Ｏ1
…はローパスフィルタ効果によりＤＣ電圧として各液晶
素子部分２１２，…に印加される。一度、各液晶素子部
分に印加された電圧は、液晶素子部分自体の容量により
保持される。同様の動作が、ゲート駆動パルスＧ2，
…，ＧMが出力されている場合についても繰り返し実行
され、ゲート駆動パルスＧMの出力後は、再び、ゲート
駆動パルスＧ1が出力されて同様の動作が繰り返され
る。
がゲート駆動パルスＧ1を出力している場合、液晶表示
装置２１内のソースラインＳＬ1，…の配線抵抗及びＴ
ＦＴ２１１，…のオン抵抗とソースラインＳＬ1，…の
配線容量とにより、ソースドライバ２３からの出力Ｏ1
…はローパスフィルタ効果によりＤＣ電圧として各液晶
素子部分２１２，…に印加される。一度、各液晶素子部
分に印加された電圧は、液晶素子部分自体の容量により
保持される。同様の動作が、ゲート駆動パルスＧ2，
…，ＧMが出力されている場合についても繰り返し実行
され、ゲート駆動パルスＧMの出力後は、再び、ゲート
駆動パルスＧ1が出力されて同様の動作が繰り返され
る。
【００１５】
【発明が解決しようとする課題】従来、液晶表示装置使
用の電池駆動型携帯機器等においては、電池動作時間を
更に伸ばしたいという要求が強く、更なる消費電力の低
減が望まれている。例えば、ノートパソコン向けカラー
ＴＦＴ液晶パネルに於いては、６Ｗの内、４Ｗはバック
ライトに費され、残り２Ｗが液晶ドライバ等に費される
ため、更なる低消費電力化が必須とされている。
用の電池駆動型携帯機器等においては、電池動作時間を
更に伸ばしたいという要求が強く、更なる消費電力の低
減が望まれている。例えば、ノートパソコン向けカラー
ＴＦＴ液晶パネルに於いては、６Ｗの内、４Ｗはバック
ライトに費され、残り２Ｗが液晶ドライバ等に費される
ため、更なる低消費電力化が必須とされている。
【００１６】上記従来の液晶表示駆動装置は、隣接する
２つの基準電源の電位を、表示データに応じた所定のデ
ューティ比で時分割的に液晶表示装置に供給し、液晶表
示装置の配線抵抗と配線容量によるローパスフィルタ効
果を利用してＤＣ電圧に変換している。したがって、従
来、液晶表示駆動装置のアナログスイッチは、ローパス
フィルタの入力部に振動電圧を与えるため、一水平期間
の間、常時オン／オフを繰り返しており、所望のＤＣ電
圧に達した後も、更に続けて、振動電圧を与え続けるた
め、必要以上の振動電圧が入力されることになる。その
結果、液晶表示装置の表示品位は目視で確認できる限界
を越えた範囲で向上するが、反面、不要な消費電流が発
生する。
２つの基準電源の電位を、表示データに応じた所定のデ
ューティ比で時分割的に液晶表示装置に供給し、液晶表
示装置の配線抵抗と配線容量によるローパスフィルタ効
果を利用してＤＣ電圧に変換している。したがって、従
来、液晶表示駆動装置のアナログスイッチは、ローパス
フィルタの入力部に振動電圧を与えるため、一水平期間
の間、常時オン／オフを繰り返しており、所望のＤＣ電
圧に達した後も、更に続けて、振動電圧を与え続けるた
め、必要以上の振動電圧が入力されることになる。その
結果、液晶表示装置の表示品位は目視で確認できる限界
を越えた範囲で向上するが、反面、不要な消費電流が発
生する。
【００１７】本発明は、上述の技術的課題に鑑みなされ
たものであり、液晶表示装置の表示品位を保ったまま
で、消費電流の低減を図ることを目的とするものであ
る。
たものであり、液晶表示装置の表示品位を保ったまま
で、消費電流の低減を図ることを目的とするものであ
る。
【００１８】
【課題を解決するための手段】本発明に於ける基本思想
は、液晶表示装置の各液晶素子部分に印加される電圧
が、表示データに対応した所望のＤＣ電圧に達した時点
で、振動電圧の供給を停止するというものである。
は、液晶表示装置の各液晶素子部分に印加される電圧
が、表示データに対応した所望のＤＣ電圧に達した時点
で、振動電圧の供給を停止するというものである。
【００１９】すなわち、本発明の液晶表示駆動装置は、
表示データに応じて、複数の基準電源より選択された一
つの基準電源の電位を連続的に、或いは、上記複数の基
準電源より選択された少なくとも二つの基準電源の電位
を時分割的に液晶表示装置に出力する液晶表示駆動装置
であって、上記複数の基準電源が接続される複数の入力
端子と、上記液晶表示装置に接続される出力端子と、上
記各入力端子と上記出力端子間に介挿されるアナログス
イッチと、上記表示データに基づいて、上記アナログス
イッチのオン・オフを制御する制御信号を出力する制御
回路とを有するものに於いて、カウンタ回路と、該カウ
ンタ回路のカウント内容が所定値になったことを示す信
号に基づいて、上記アナログスイッチをすべてオフとす
る信号を出力する回路とを設けて成ることを特徴とする
ものである。
表示データに応じて、複数の基準電源より選択された一
つの基準電源の電位を連続的に、或いは、上記複数の基
準電源より選択された少なくとも二つの基準電源の電位
を時分割的に液晶表示装置に出力する液晶表示駆動装置
であって、上記複数の基準電源が接続される複数の入力
端子と、上記液晶表示装置に接続される出力端子と、上
記各入力端子と上記出力端子間に介挿されるアナログス
イッチと、上記表示データに基づいて、上記アナログス
イッチのオン・オフを制御する制御信号を出力する制御
回路とを有するものに於いて、カウンタ回路と、該カウ
ンタ回路のカウント内容が所定値になったことを示す信
号に基づいて、上記アナログスイッチをすべてオフとす
る信号を出力する回路とを設けて成ることを特徴とする
ものである。
【００２０】また、本発明の液晶駆動装置は、表示デー
タに応じて、複数の基準電源より選択された二つの基準
電源の電位を交互に液晶表示装置に出力する液晶表示駆
動装置であって、上記複数の基準電源が接続される複数
の入力端子と、上記液晶表示装置に接続される出力端子
と、上記各入力端子と上記出力端子間に介挿されるアナ
ログスイッチと、上記表示データに基づいて、対応する
２つのアナログスイッチを交互にオンさせる制御信号を
出力する制御回路とを有するものに於いて、上記２つの
アナログスイッチが交互にオンする周期の繰り返し回数
をカウントするカウント回路と、該カウント回路のカウ
ント内容が所定値になったことを示す信号に基づいて上
記アナログスイッチをすべてオフとする信号を出力する
回路とを設けて成ることを特徴とするものである。
タに応じて、複数の基準電源より選択された二つの基準
電源の電位を交互に液晶表示装置に出力する液晶表示駆
動装置であって、上記複数の基準電源が接続される複数
の入力端子と、上記液晶表示装置に接続される出力端子
と、上記各入力端子と上記出力端子間に介挿されるアナ
ログスイッチと、上記表示データに基づいて、対応する
２つのアナログスイッチを交互にオンさせる制御信号を
出力する制御回路とを有するものに於いて、上記２つの
アナログスイッチが交互にオンする周期の繰り返し回数
をカウントするカウント回路と、該カウント回路のカウ
ント内容が所定値になったことを示す信号に基づいて上
記アナログスイッチをすべてオフとする信号を出力する
回路とを設けて成ることを特徴とするものである。
【００２１】更に、液晶素子部分に印加される電圧が、
所望のＤＣ電圧に達するまでの時間は、液晶表示装置の
特性或いは階調数等に応じて変化する。したがって、こ
れに対応するため、アナログスイッチをオフとするまで
の時間を可変とする。具体的には、上記所定値を可変と
する。または、／及び、上記カウンタ回路に於けるカウ
ントクロック信号の周期を可変とする。
所望のＤＣ電圧に達するまでの時間は、液晶表示装置の
特性或いは階調数等に応じて変化する。したがって、こ
れに対応するため、アナログスイッチをオフとするまで
の時間を可変とする。具体的には、上記所定値を可変と
する。または、／及び、上記カウンタ回路に於けるカウ
ントクロック信号の周期を可変とする。
【００２２】
【作用】上記本発明により、液晶表示装置の表示品位を
保ったままで、消費電流の低減を図ることができる。
保ったままで、消費電流の低減を図ることができる。
【００２３】
【実施例】以下、実施例に基づいて本発明を詳細に説明
する。
する。
【００２４】図１は、本発明の一実施例である、ＴＦＴ
型液晶表示装置のソースドライバＩＣの内部構成図であ
る。図１の回路は１個の出力端子に対応する部分であ
り、本実施例のソースドライバＩＣの内部には、同様の
回路がＮ個（出力端子数）並列的に設けられている。
型液晶表示装置のソースドライバＩＣの内部構成図であ
る。図１の回路は１個の出力端子に対応する部分であ
り、本実施例のソースドライバＩＣの内部には、同様の
回路がＮ個（出力端子数）並列的に設けられている。
【００２５】Ｄ0，Ｄ1，Ｄ2は表示データ、ＤＭ0，ＤＭ
1，及びＤＭ2は、クロック信号ＳＲｉ（ｉ＝１，…Ｎ）
のタイミングで表示データを取り込み、記憶するデータ
メモリ回路、ＤＬ0，ＤＬ1及びＤＬ2は、データメモリ
回路の出力を水平同期信号ＬＳのタイミングでラッチす
る表示ラッチ回路、Ｖ0，Ｖ2，Ｖ5及びＶ7は基準電源、
Ｌ0，Ｌ2，Ｌ5及びＬ7は、それぞれ、基準電源Ｖ0，
Ｖ2，Ｖ5及びＶ7の供給ライン、ＡＳ0，ＡＳ2，ＡＳ5及
びＡＳ7は、各電源供給ラインに介挿されるアナログス
イッチ、Ｄｉは、表示ラッチ回路ＤＬ0，ＤＬ1，ＤＬ2
の出力と、デューティ比１：２の信号Ｄｕｔｙ及びアナ
ログスイッチオフ信号ＴＩとに基づき、アナログスイッ
チＡＳ0，…，ＡＳ7の開閉を制御する信号ＣＡＳ0，Ｃ
ＡＳ2，ＣＡＳ 5及びＣＡＳ7を出力するデコーダ回路、
Ｏｉは出力である。なお、クロック信号ＳＲｉは、ソー
スドライバＩＣ内蔵のシフトレジスタより出力される、
順次位相のずれたタイミング信号である。
1，及びＤＭ2は、クロック信号ＳＲｉ（ｉ＝１，…Ｎ）
のタイミングで表示データを取り込み、記憶するデータ
メモリ回路、ＤＬ0，ＤＬ1及びＤＬ2は、データメモリ
回路の出力を水平同期信号ＬＳのタイミングでラッチす
る表示ラッチ回路、Ｖ0，Ｖ2，Ｖ5及びＶ7は基準電源、
Ｌ0，Ｌ2，Ｌ5及びＬ7は、それぞれ、基準電源Ｖ0，
Ｖ2，Ｖ5及びＶ7の供給ライン、ＡＳ0，ＡＳ2，ＡＳ5及
びＡＳ7は、各電源供給ラインに介挿されるアナログス
イッチ、Ｄｉは、表示ラッチ回路ＤＬ0，ＤＬ1，ＤＬ2
の出力と、デューティ比１：２の信号Ｄｕｔｙ及びアナ
ログスイッチオフ信号ＴＩとに基づき、アナログスイッ
チＡＳ0，…，ＡＳ7の開閉を制御する信号ＣＡＳ0，Ｃ
ＡＳ2，ＣＡＳ 5及びＣＡＳ7を出力するデコーダ回路、
Ｏｉは出力である。なお、クロック信号ＳＲｉは、ソー
スドライバＩＣ内蔵のシフトレジスタより出力される、
順次位相のずれたタイミング信号である。
【００２６】従来と相違する点は、上記アナログスイッ
チオフ信号ＴＩがデコーダ回路Ｄｉに入力されており、
該信号ＴＩに基づいて、すべてのアナログスイッチＡＳ
0，…，ＡＳ7が所定時間経過後にオフとされる点であ
る。
チオフ信号ＴＩがデコーダ回路Ｄｉに入力されており、
該信号ＴＩに基づいて、すべてのアナログスイッチＡＳ
0，…，ＡＳ7が所定時間経過後にオフとされる点であ
る。
【００２７】デコーダ回路Ｄｉの構成例を図９に示す。
また、上記デューティ比１：２の信号Ｄｕｔｙ及び上記
アナログスイッチ信号ＴＩの発生回路を図１０に示す。
更に、信号Ｄｕｔｙ及び信号ＴＩ並びにアナログスイッ
チ制御信号ＣＡＳ0，…，ＣＡＳ7の波形図を図１１に示
す。
また、上記デューティ比１：２の信号Ｄｕｔｙ及び上記
アナログスイッチ信号ＴＩの発生回路を図１０に示す。
更に、信号Ｄｕｔｙ及び信号ＴＩ並びにアナログスイッ
チ制御信号ＣＡＳ0，…，ＣＡＳ7の波形図を図１１に示
す。
【００２８】図１０に示すように、デューティ比１：２
の信号Ｄｕｔｙの発生回路ＤＳＨの構成は従来と同一で
あり、３個のＤ型フリップフロップＦＦ1，ＦＦ2及びＦ
Ｆ3を用い、基本クロックＣＫと水平同期信号ＬＳとか
ら、デューティ比１：２の信号Ｄｕｔｙを作成し、出力
する。一方、アナログスイッチオフ信号ＴＩの発生回路
ＴＩＨは、４個のＤ型フリップフロップＦＦ4，ＦＦ5，
ＦＦ6及びＦＦ7を用いて構成したバイナリカウンタから
成り、その初段のフリップフロップＦＦ4のクロック入
力には上記信号Ｄｕｔｙが与えられており、また、水平
同期信号ＬＳで全フリップフロップのリセットがかかる
構成となっている。したがって、その出力である信号Ｔ
Ｉは、上記水平同期信号ＬＳによるリセット後、上記信
号Ｄｕｔｙが１６個発生した時点で“Ｌ”から“Ｈ”に
立ち上がる。
の信号Ｄｕｔｙの発生回路ＤＳＨの構成は従来と同一で
あり、３個のＤ型フリップフロップＦＦ1，ＦＦ2及びＦ
Ｆ3を用い、基本クロックＣＫと水平同期信号ＬＳとか
ら、デューティ比１：２の信号Ｄｕｔｙを作成し、出力
する。一方、アナログスイッチオフ信号ＴＩの発生回路
ＴＩＨは、４個のＤ型フリップフロップＦＦ4，ＦＦ5，
ＦＦ6及びＦＦ7を用いて構成したバイナリカウンタから
成り、その初段のフリップフロップＦＦ4のクロック入
力には上記信号Ｄｕｔｙが与えられており、また、水平
同期信号ＬＳで全フリップフロップのリセットがかかる
構成となっている。したがって、その出力である信号Ｔ
Ｉは、上記水平同期信号ＬＳによるリセット後、上記信
号Ｄｕｔｙが１６個発生した時点で“Ｌ”から“Ｈ”に
立ち上がる。
【００２９】上記デューティ比１：２の信号Ｄｕｔｙの
発生回路ＤＳＨ及びアナログスイッチオフ信号ＴＩの発
生回路ＴＩＨは、共に、本実施例のソースドライバＩＣ
の内部に設けられている。
発生回路ＤＳＨ及びアナログスイッチオフ信号ＴＩの発
生回路ＴＩＨは、共に、本実施例のソースドライバＩＣ
の内部に設けられている。
【００３０】図９に示すように、本実施例に於けるデコ
ーダ回路は、従来のデコーダ回路の構成に、更に、アン
ドゲートＡＮＤ1，ＡＮＤ2，ＡＮＤ3及びＡＮＤ4と、イ
ンバータＩＮＶが追加された構成となっており、、上記
アナログスイッチオフ信号ＴＩの反転信号と、表示デー
タＤ0，Ｄ1，Ｄ2及び信号Ｄｕｔｙに基づき作成された
各アナログスイッチ制御信号ＣＡＳ0’，ＣＡＳ2’，Ｃ
ＡＳ5’及びＣＡＳ7’との論理積信号を、それぞれ、Ｃ
ＡＳ0，ＣＡＳ2，ＣＡＳ5及びＣＡＳ7として出力する。
ーダ回路は、従来のデコーダ回路の構成に、更に、アン
ドゲートＡＮＤ1，ＡＮＤ2，ＡＮＤ3及びＡＮＤ4と、イ
ンバータＩＮＶが追加された構成となっており、、上記
アナログスイッチオフ信号ＴＩの反転信号と、表示デー
タＤ0，Ｄ1，Ｄ2及び信号Ｄｕｔｙに基づき作成された
各アナログスイッチ制御信号ＣＡＳ0’，ＣＡＳ2’，Ｃ
ＡＳ5’及びＣＡＳ7’との論理積信号を、それぞれ、Ｃ
ＡＳ0，ＣＡＳ2，ＣＡＳ5及びＣＡＳ7として出力する。
【００３１】したがって、水平同期信号ＬＳにより表示
データがデコーダ回路に与えられた時点から、信号Ｄｕ
ｔｙを１６個計数した時点で、すべてのアナログスイッ
チ制御信号ＣＡＳ0，…，ＣＡＳ7は０となり、すべての
アナログスイッチＡＳ0，…，ＡＳ7がオフとなる。これ
により、不要な振動電圧が液晶表示装置に印加されるこ
とが防止され、無駄な電力消費が防止されるものであ
る。
データがデコーダ回路に与えられた時点から、信号Ｄｕ
ｔｙを１６個計数した時点で、すべてのアナログスイッ
チ制御信号ＣＡＳ0，…，ＣＡＳ7は０となり、すべての
アナログスイッチＡＳ0，…，ＡＳ7がオフとなる。これ
により、不要な振動電圧が液晶表示装置に印加されるこ
とが防止され、無駄な電力消費が防止されるものであ
る。
【００３２】上記実施例は、８階調表示の場合の例であ
るが、１６階調、６４階調、更には２５６階調等の階調
表示を行わせるソース・ドライバＩＣに於いても同様
に、液晶表示装置の特性に応じた所定回数の振動電圧を
与えた時点で、ソース・ドライバＩＣのアナログスイッ
チをオフさせることによって、表示品位を低下させるこ
となく、消費電力の低減が可能であることは言うまでも
ない。
るが、１６階調、６４階調、更には２５６階調等の階調
表示を行わせるソース・ドライバＩＣに於いても同様
に、液晶表示装置の特性に応じた所定回数の振動電圧を
与えた時点で、ソース・ドライバＩＣのアナログスイッ
チをオフさせることによって、表示品位を低下させるこ
となく、消費電力の低減が可能であることは言うまでも
ない。
【００３３】また、上記実施例では、１：２デューティ
信号Ｄｕｔｙの１６周期分の期間、振動電圧を与えた後
に、アナログスイッチをオフとしているが、この期間
（周期数）は、液晶表示装置の特性等に応じて、各液晶
素子部分の電圧が所望のＤＣ電圧となるまでに最低限必
要な期間（周期数）以上であればよく、また、上記ＴＩ
信号は、ソース・ドライバＩＣ外部より（例えば、マイ
クロコンピュータ或いは表示コントローラ等より）入力
させる構成としてもよい。
信号Ｄｕｔｙの１６周期分の期間、振動電圧を与えた後
に、アナログスイッチをオフとしているが、この期間
（周期数）は、液晶表示装置の特性等に応じて、各液晶
素子部分の電圧が所望のＤＣ電圧となるまでに最低限必
要な期間（周期数）以上であればよく、また、上記ＴＩ
信号は、ソース・ドライバＩＣ外部より（例えば、マイ
クロコンピュータ或いは表示コントローラ等より）入力
させる構成としてもよい。
【００３４】更に、ＴＩ信号を内部発生させる場合、或
いは外部入力させる場合の何れに於いても、ＴＩ信号の
デューティ比を可変として、液晶表示装置の特性等に応
じて調整可能としてもよい。
いは外部入力させる場合の何れに於いても、ＴＩ信号の
デューティ比を可変として、液晶表示装置の特性等に応
じて調整可能としてもよい。
【００３５】ＴＩ信号のデューティ比を可変とする場合
の構成例について以下に説明する。例えば、上記ＴＩ信
号発生回路ＴＩＨのフリップフロップの段数を余裕をも
った段数とすると共に、ソース・ドライバＩＣ内部にヒ
ューズ素子を用いた不揮発メモリ部を構成し、各ヒュー
ズ素子の選択的溶断により、液晶表示装置の特性等に対
応した所定値の設定を行い、ＴＩ信号発生回路を構成す
るカウンタのカウント値が上記所定値になった時点でＴ
Ｉ信号を発生させる構成、或いは上記水平同期信号によ
り上記所定値を初期値としてカウンタに設定する構成等
が考えられる。
の構成例について以下に説明する。例えば、上記ＴＩ信
号発生回路ＴＩＨのフリップフロップの段数を余裕をも
った段数とすると共に、ソース・ドライバＩＣ内部にヒ
ューズ素子を用いた不揮発メモリ部を構成し、各ヒュー
ズ素子の選択的溶断により、液晶表示装置の特性等に対
応した所定値の設定を行い、ＴＩ信号発生回路を構成す
るカウンタのカウント値が上記所定値になった時点でＴ
Ｉ信号を発生させる構成、或いは上記水平同期信号によ
り上記所定値を初期値としてカウンタに設定する構成等
が考えられる。
【００３６】更には、ソース・ドライバＩＣ内にレジス
タ部を設け、機器を構成するマイクロコンピュータよ
り、電源オン時に所定値を上記レジスタ部に書き込み、
このレジスタ部に記憶された所定値を上記と同様に用い
る構成も可能である。
タ部を設け、機器を構成するマイクロコンピュータよ
り、電源オン時に所定値を上記レジスタ部に書き込み、
このレジスタ部に記憶された所定値を上記と同様に用い
る構成も可能である。
【００３７】また、アナログスイッチオフ信号発生回路
を構成するカウンタのカウントクロック信号として、Ｄ
ｕｔｙ信号とは別の、基本クロックに同期した信号を用
い、更に、この信号の周期を可変とする構成も可能であ
る。
を構成するカウンタのカウントクロック信号として、Ｄ
ｕｔｙ信号とは別の、基本クロックに同期した信号を用
い、更に、この信号の周期を可変とする構成も可能であ
る。
【００３８】
【発明の効果】以上詳細に説明したように、本発明によ
れば、液晶表示装置の各液晶素子部分に印加される電圧
が、表示データに対応した所望のＤＣ電圧に達した時点
で、振動電圧の供給を停止することができるものであ
る。その結果、表示品位を低下させることなく、液晶表
示装置の消費電力の低減が可能となるものであり、液晶
表示装置搭載の携帯機器等の電池動作時間を伸ばしたい
という要求に応えることが可能である。本発明は、特
に、多数の液晶ドライバを搭載する大画面、高精細度の
液晶表示装置使用機器に於いて非常に有効なものであ
り、大幅な電池使用時間の伸長を図ることができるもの
である。
れば、液晶表示装置の各液晶素子部分に印加される電圧
が、表示データに対応した所望のＤＣ電圧に達した時点
で、振動電圧の供給を停止することができるものであ
る。その結果、表示品位を低下させることなく、液晶表
示装置の消費電力の低減が可能となるものであり、液晶
表示装置搭載の携帯機器等の電池動作時間を伸ばしたい
という要求に応えることが可能である。本発明は、特
に、多数の液晶ドライバを搭載する大画面、高精細度の
液晶表示装置使用機器に於いて非常に有効なものであ
り、大幅な電池使用時間の伸長を図ることができるもの
である。
【図１】本発明の一実施例のソースドライバの内部構成
図である。
図である。
【図２】ＴＦＴ液晶表示システムの構成図である・
【図３】従来のソースドライバの内部構成図である。
【図４】図３に示すＤｕｔｙ信号の波形図である。
【図５】Ｄｕｔｙ信号発生回路の構成図である。
【図６】図３に示すデコーダ回路の内部構成図である。
【図７】アナログスイッチの構成図である。
【図８】ソースドライバの動作説明に供する信号波形図
である。
である。
【図９】図１に示すデコーダ回路の内部構成図である。
【図１０】Ｄｕｔｙ信号発生回路及びＴＩ信号発生回路
の構成図である。
の構成図である。
【図１１】Ｄｕｔｙ信号及びＴＩ信号並びにアナログス
イッチ制御信号ＣＡＳ0，…，ＣＡＳ7の波形図である。
イッチ制御信号ＣＡＳ0，…，ＣＡＳ7の波形図である。
Ｄ0，Ｄ1，Ｄ2 表示データ Ｄｉ デコーダ回路 Ｖ0，Ｖ2，Ｖ5，Ｖ7 基準電源 ＡＳ0，ＡＳ2，ＡＳ5，ＡＳ7 アナログスイッチ ＴＩ アナログスイッチオフ
信号 ＴＩＨ ＴＩ ＴＩ信号発生回路
信号 ＴＩＨ ＴＩ ＴＩ信号発生回路
Claims (4)
- 【請求項１】 表示データに応じて、複数の基準電源よ
り選択された一つの基準電源の電位を連続的に、或い
は、上記複数の基準電源より選択された少なくとも二つ
の基準電源の電位を時分割的に液晶表示装置に出力する
液晶表示駆動装置であって、上記複数の基準電源が接続
される複数の入力端子と、上記液晶表示装置に接続され
る出力端子と、上記各入力端子と上記出力端子間に介挿
されるアナログスイッチと、上記表示データに基づい
て、上記アナログスイッチのオン・オフを制御する制御
信号を出力する制御回路とを有するものに於いて、 カウンタ回路と、 該カウンタ回路のカウント内容が所定値になったことを
示す信号に基づいて、上記アナログスイッチをすべてオ
フとする信号を出力する回路とを設けて成ることを特徴
とする液晶表示駆動装置。 - 【請求項２】 表示データに応じて、複数の基準電源よ
り選択された二つの基準電源の電位を交互に液晶表示装
置に出力する液晶表示駆動装置であって、上記複数の基
準電源が接続される複数の入力端子と、上記液晶表示装
置に接続される出力端子と、上記各入力端子と上記出力
端子間に介挿されるアナログスイッチと、上記表示デー
タに基づいて、対応する２つのアナログスイッチを交互
にオンさせる制御信号を出力する制御回路とを有するも
のに於いて、 上記２つのアナログスイッチが交互にオンする周期の繰
り返し回数をカウントするカウント回路と、 該カウント回路のカウント内容が所定値になったことを
示す信号に基づいて上記アナログスイッチをすべてオフ
とする信号を出力する回路とを設けて成ることを特徴と
する液晶表示駆動装置。 - 【請求項３】 上記所定値を可変としたことを特徴とす
る請求項１または請求項２に記載の液晶表示駆動装置。 - 【請求項４】 上記カウンタ回路に於けるカウントクロ
ック信号の周期を可変としたことを特徴とする請求項１
に記載の液晶表示駆動装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7065981A JPH08262402A (ja) | 1995-03-24 | 1995-03-24 | 液晶表示駆動装置 |
| TW084111302A TW288139B (ja) | 1995-03-24 | 1995-10-26 | |
| US08/552,622 US5917238A (en) | 1995-03-24 | 1995-11-03 | Liquid crystal display driver |
| KR1019950041762A KR100203794B1 (ko) | 1995-03-24 | 1995-11-13 | 액정 디스플레이 드라이버 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7065981A JPH08262402A (ja) | 1995-03-24 | 1995-03-24 | 液晶表示駆動装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08262402A true JPH08262402A (ja) | 1996-10-11 |
Family
ID=13302701
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7065981A Pending JPH08262402A (ja) | 1995-03-24 | 1995-03-24 | 液晶表示駆動装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5917238A (ja) |
| JP (1) | JPH08262402A (ja) |
| KR (1) | KR100203794B1 (ja) |
| TW (1) | TW288139B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6249270B1 (en) | 1997-12-09 | 2001-06-19 | Fujitsu Limited | Liquid crystal display device, drive circuit for liquid crystal display device, and method for driving liquid crystal display device |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3367808B2 (ja) * | 1995-06-19 | 2003-01-20 | シャープ株式会社 | 表示パネルの駆動方法および装置 |
| JP3472473B2 (ja) * | 1998-03-25 | 2003-12-02 | シャープ株式会社 | 液晶パネルの駆動方法および液晶表示装置 |
| JP3469116B2 (ja) | 1999-01-28 | 2003-11-25 | シャープ株式会社 | 表示用駆動装置およびそれを用いた液晶モジュール |
| JP3647666B2 (ja) | 1999-02-24 | 2005-05-18 | シャープ株式会社 | 表示素子用駆動装置及びそれを用いた表示モジュール |
| JP4761735B2 (ja) * | 2003-08-25 | 2011-08-31 | シャープ株式会社 | 液晶表示装置およびその駆動方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1995026544A1 (en) * | 1994-03-23 | 1995-10-05 | Philips Electronics N.V. | Display device |
-
1995
- 1995-03-24 JP JP7065981A patent/JPH08262402A/ja active Pending
- 1995-10-26 TW TW084111302A patent/TW288139B/zh not_active IP Right Cessation
- 1995-11-03 US US08/552,622 patent/US5917238A/en not_active Expired - Lifetime
- 1995-11-13 KR KR1019950041762A patent/KR100203794B1/ko not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6249270B1 (en) | 1997-12-09 | 2001-06-19 | Fujitsu Limited | Liquid crystal display device, drive circuit for liquid crystal display device, and method for driving liquid crystal display device |
Also Published As
| Publication number | Publication date |
|---|---|
| KR960035404A (ko) | 1996-10-24 |
| KR100203794B1 (ko) | 1999-06-15 |
| TW288139B (ja) | 1996-10-11 |
| US5917238A (en) | 1999-06-29 |
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