JPH08263290A

JPH08263290A - データ処理装置

Info

Publication number: JPH08263290A
Application number: JP7060797A
Authority: JP
Inventors: Eiji Sakakibara; 栄二榊原; Naomiki Mitsuishi; 直幹三ツ石; Hisashi Kajiwara; 久志梶原; Susumu Ue; 晋宇枝
Original assignee: Hitachi Engineering Co Ltd Ibaraki; Hitachi Ltd
Current assignee: Hitachi Ltd; Hitachi Industry and Control Solutions Co Ltd
Priority date: 1995-03-20
Filing date: 1995-03-20
Publication date: 1996-10-11

Abstract

(57)【要約】【目的】互換性を維持しつつニーズに応じた乗算性能
が得られ、しかも処理性能の向上を図ることが可能な技
術を提供する。【構成】命令を実行する実行手段を制御する制御手段
と乗算手段を設け、制御手段と乗算手段とが並列動作す
る第１の命令とともに、前記乗算手段が動作する第２の
命令を有し、乗算手段を前記制御手段に内蔵するように
構成する。第１の命令は積和命令であるとともに、第２
の命令は乗算命令になっている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、データ処理装置に関
し、特に、半導体集積回路装置によって構成される高速
かつ小型のシングルチップマイクロコンピュータに利用
して有効な技術に関するものである。

【０００２】

【従来の技術】半導体集積回路装置の製造技術の高度化
に伴って、半導体単結晶からなるシングルチップに、中
央演算処理装置（ＣｅｎｔｒａｌＰｒｏｃｅｓｓｉｎ
ｇＵｎｉｔ；以下、単にＣＰＵと称する）、プログラ
ムを格納するＲＯＭ（ＲｅａｄＯｎｌｙＭｅｍｏｒ
ｙ）、書き替え可能に各種データを格納するＲＡＭ（Ｒ
ａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）等を含む構
成素子を集積して製造した、小型のシングルチップマイ
クロコンピュータ（以下、単にマイクロコンピュータと
称する）が広範囲に普及してきており、種々の目的のデ
ータ処理装置として使用されてきている。このマイクロ
コンピュータは、ＣＰＵが同時に処理し得る情報の量に
よって性能が異なり、例えば４ビット、８ビット、１６
ビット、３２ビット等のマイクロコンピュータとして区
分されている。

【０００３】このようなマイクロコンピュータは、アド
レス空間の拡張や、命令セットの拡大、高速化等が図ら
れてきている。また、ＣＰＵは、ソフトウエアによって
その性能が定義されているから、前記のようにアドレス
空間の拡張や、命令セットの拡大、高速化等を図ったマ
イクロコンピュータにおいても、既存のマイクロコンピ
ュータのソフトウエア資産を有効に利用できることが望
ましい。

【０００４】このため、オブジェクトレベルで互換性を
保ちつつ、アドレス空間の拡張や、命令セットの拡大、
高速化等を実現した例として、例えば本出願人が先に提
案した特開平６−５１９８１号公報、あるいは平成５年
６月（株）日立製作所発行、「Ｈ８／３００Ｈシリーズ
プログラミングマニュアル」等がある。

【０００５】前記ＣＰＵは、システムクロックの２周期
である、いわゆる２ステートで基本命令を実行してい
る。これに対して、１ステートで基本命令を実行するよ
うにし、さらに、ＣＰＵとは独立して乗算器を内蔵して
高速化を図った例として、例えば平成４年１１月日経Ｂ
Ｐ社発行、「日経エレクトロニクスＮＯ．５６８」、Ｐ
Ｐ９９〜ＰＰ１１２、あるいは平成５年３月（株）日立
製作所発行、「ＳＨ７０３２、ＳＨ７０３４ハードウ
エアマニュアル」等がある。このような乗算器は積和演
算と乗算に利用する。

【０００６】このように高速化を図ることによって、マ
イクロコンピュータによって制御される各種機器の高速
化や高性能化、あるいは、従来においては複数の半導体
集積回路装置で構成していたものを、結合したりするこ
とにより小型化を図ることができるようになる。

【０００７】また、前記のような各種機器の高速化や高
性能化、あるいは小型化は、アドレス空間が比較的小さ
く、命令セットが比較的小さいＣＰＵあるいはマイクロ
コンピュータにおいても要求されるから、前記特開平６
−５１９８１号公報等に記載されるアドレス空間の広い
ＣＰＵと、アドレス空間の小さいＣＰＵが存在する場合
には、その双方の高速化を図ることが望ましい。

【０００８】このような観点から、上位ＣＰＵを開発
し、これをベースにして下位ＣＰＵへ展開できれば都合
が良い。これによって、開発効率を向上することができ
る。さらに、半導体集積回路装置によって構成されるＣ
ＰＵ自体の他に、クロスアセンブラやＣコンパイラ、シ
ミュレータ、リアルタイムＯＳ等の開発ツール等の開発
も共通化して、開発効率を向上することが望ましい。

【０００９】

【発明が解決しようとする課題】前記のようなマイクロ
コンピュータにおいて、乗算器は専用の資源を必要とす
るから、必ずしも積和演算や乗算の高速化を必要としな
い場合には、費用対効果の点で得策でない。また、例え
ば前記平成５年３月（株）日立製作所発行、「ＳＨ７０
３２、ＳＨ７０３４ハードウエアマニュアル」におい
ては、乗算結果は専用のレジスタ（ＭＡＣ）に得られる
から、これを利用する場合には、別の命令によってそれ
をＣＰＵの汎用レジスタに転送しなければならない。乗
算器を内蔵して乗算自体を高速化しても、そのように乗
算結果を使用するまでの時間が長くなっては意味がな
い。

【００１０】一方、従来のＣＰＵとの互換性を維持する
ためには、前記のように命令の追加は困難であり、追加
する命令は最小限にしなければならない。また、演算結
果等のフラグも互換性を保持する必要がある。積和演算
についても、演算結果等のフラグを参照できれば使い勝
手が良くなる。フラグの状態を判定して分岐する、いわ
ゆる条件分岐命令などで演算結果を容易に判定し、処理
の内容を変更することができるからである。かかるフラ
グには、オーバフロー（Ｖ）、ゼロ（Ｚ）、ネガティブ
（Ｎ）などがある。

【００１１】本発明の目的は、互換性を維持しつつニー
ズに応じた乗算性能が得られ、しかも処理性能の向上を
図ることが可能な技術を提供することにある。

【００１２】本発明の他の目的は、制御手段に乗算手段
を内蔵して互換性を維持しつつ処理の高速化を図ること
が可能な技術を提供することにある。

【００１３】本発明のその他の目的は、乗算手段を制御
手段から独立して設け、しかも制御手段に乗算機能を備
えさせることにより、製造費用の低減が可能な技術を提
供することにある。

【００１４】本発明の前記ならびにそのほかの目的と新
規な特長は、本発明書の記述および添付図面から明らか
になるであろう。

【００１５】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００１６】（１）本発明のデータ処理装置は、命令を
実行する実行手段を制御する制御手段と乗算手段を設
け、前記制御手段と乗算手段とが並列動作する第１の命
令とともに、前記乗算手段が動作する第２の命令を有
し、乗算手段は前記制御手段に内蔵されている。また、
第１の命令は積和命令であるとともに、第２の命令は乗
算命令になっている。積和命令のアドレッシングモード
は、いわゆるポストインクリメントレジスタ間接とす
る。乗算手段には結果を判定するフラグ検出手段を設
け、乗算命令時はフラグ検出結果を制御手段に供給し
て、保持させる手段を設ける。

【００１７】（２）本発明のデータ処理装置は、命令を
実行する実行手段を制御する制御手段と乗算手段を設
け、前記制御手段と乗算手段とが並列動作する第１の命
令とともに、前記乗算手段が動作する第２の命令を有
し、乗算手段は前記制御手段から独立して設けられてい
る。また、制御手段は乗算機能を備えている。

【００１８】（３）本発明のデータ処理装置は、命令を
実行する実行手段を制御する制御手段に指定可能な複数
のレジスタの組み合わせを固定にし、複数のレジスタの
退避／復帰命令を有している。

【００１９】（４）本発明のデータ処理装置は、命令を
実行する実行手段を制御する制御手段に搭載されるコン
トロールレジスタの有効／無効を切り換える手段を有
し、コントロールレジスタの有効時には、例外処理の遷
移時、例外処理からの復帰時に、前記コントロールレジ
スタの待避／復帰を行い、前記コントロールレジスタの
無効時には、例外処理の遷移時、例外処理からの復帰時
に、前記コントロールレジスタの待避／復帰を行わな
い。

【００２０】（５）本発明のデータ処理装置は、命令を
実行する実行手段を制御する制御手段の搭載される固定
的なスタックレジスタを設け、エミュレーションプログ
ラムへの遷移時、エミュレーションプログラムからの復
帰時に、前記固定的なスタックレジスタ用いて、ユーザ
が使用するスタックポインタを無視あるいは保持するか
を指定する手段を有している。

【００２１】

【作用】上記した（１）の手段によれば、乗算器（乗算
手段）を内蔵することによって、アドレッシングモード
の増加を最小限にして、かつ処理性能を低下させずに積
和演算を実行可能にすることができる。また、ポストイ
ンクリメントレジスタ間接により、多数のデータの積和
演算を連続して処理することができる。さらに、乗算の
結果（積、フラグ）を直ちに利用できるから、実質的な
乗算の実行速度を向上することができる。

【００２２】乗算器とＣＰＵ（制御手段）を一体に構成
して、乗算器・ＣＰＵ間の配線を短縮して、物理的規模
を縮小する。また、高速化に寄与することができる。

【００２３】上記した（２）の手段によれば、乗算器を
取外し可能に（独立して）設けることによって、乗算器
を取外した場合は、積和演算をサポートしないことによ
って、容易に下位ＣＰＵを実現し、論理的・物理的規模
を縮小し、製造費用を低減した別のマイクロコンピュー
タを容易に開発することができる。また、乗算器を取外
したＣＰＵにおいても、汎用的な乗算命令をサポートす
ることによって、使い勝手の低下を防止できる。さら
に、乗算器使用するか使用しないかの制御信号（有効／
無効）を与えて制御することによって、テスト性を向上
したり、エミュレータを共通化したりすることができ
る。さらにまた、全体的な開発効率を向上することがで
きる。

【００２４】乗算器を削除した場合、乗算は除算と同一
のシーケンスで実行できる。積和演算はサポートせず、
積和演算の特殊なシーケンスをサポートしないことによ
って論理規模の縮小を更に行うことができる。テスト命
令をサポートすることによって、論理規模の増加を最低
限にして、テストの容易性を向上することができる。

【００２５】上記した（３）の手段によれば、複数レジ
スタの退避／復帰命令を持ち、この組み合せを固定的に
することによって、論理規模の縮小を図ることができ、
また、高速化を図ることができる。レジスタの本数の異
なる命令を複数命令サポートすることによって、使い勝
手の低下を防ぐことができる。

【００２６】さらに、内部動作のパイプラインに対応し
て、入出力タイミングの異なるレジスタ選択回路を複数
持つことにより、レジスタ間演算命令などの基本命令を
実質的に１命令／１ステート実行を行うことができる。

【００２７】上記した（４）の手段によれば、コントロ
ールレジスタの有効／無効を切り換えることで、スタッ
クの節約と、割込み応答時間の高速化に寄与することが
できる。また、互換性を維持することができる。

【００２８】上記した（５）の手段によれば、エミュレ
ータ専用の固定スタックポインタを持つことにより、エ
ミュレータのサポートを容易にすることができる。ま
た、論理規模の増加を最低限にして、エミュレータの設
計を容易にすることができる。エミュレータ専用スタッ
クポインタの一部のアドレスを、ＣＰＵ外部から与える
ようにして、スタックレジスタをリロケータブルにし、
マイクロコンピュータのアドレス配置などに容易に対応
することができる。

【００２９】以下、本発明について、図面を参照して実
施例とともに詳細に説明する。

【００３０】なお、実施例を説明するための全図におい
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。

【００３１】

【実施例】図１に、本発明の適用されたデータ処理装置
の一例であるシングルチップマイクロコンピュータ（以
下、単にマイクロコンピュータと称する）のブロック図
を示す。マイクロコンピュータは、ＣＰＵ１、乗算器
２、システムコントローラ（ＳＹＳＣ）３、割込コント
ローラ（ＩＮＴ）４、ＲＯＭ５、ＲＡＭ６、タイマＡ
７、タイマＢ８、シリアルコミュニケーションインタフ
ェース（ＳＣＩ）９、Ａ／Ｄ変換器１０、第１乃至第９
入出力ポート（ＩＯＰ１〜ＩＯＰ９）１１Ａ〜１１Ｉ、
クロック発振器（ＣＰＧ）１２の機能ブロック乃至はモ
ジュールから構成され、公知の半導体製造技術により１
つの半導体基板上に半導体集積回路装置として形成され
る。ＣＰＵ１は、乗算器２を内蔵してなる。システムコ
ントローラ（ＳＹＳＣ）３は、システムコントロールレ
ジスタ（ＳＹＳＣＲ）１３および制御レジスタ（ＣＰＵ
ＣＲ）１４を内蔵している。

【００３２】かかるマイクロコンピュータは、電源端子
として、グランドレベル（Ｖｓｓ）、電源電圧レベル
（Ｖｃｃ）、その他専用制御端子として、リセット（Ｒ
ＥＳ）、スタンバイ（ＳＴＢＹ）、モード制御（ＭＤ０
〜２）、クロック入力（ＥＸＴＡＬ、ＸＴＡＬ）端子を
有する。クロック入力（ＥＸＴＡＬ、ＸＴＡＬ）端子に
接続される、図示はされない水晶振動子に基づいて、ク
ロック発振器が生成するシステムクロック（φ１、φ
２）に同期して、マイクロコンピュータは動作する。或
は外部クロックをＥＸＴＡＬ端子に入力してもよい。シ
ステムクロックの１周期を１ステートと呼ぶ。

【００３３】これらの機能ブロックは、内部バスによっ
て相互に接続される。内部バスは内部アドレスバス（Ｐ
ＡＢ）・内部データバス（ＰＤＢ）の他、リード信号・
ライト信号を含み、さらにバスサイズ信号或いはシステ
ムクロック（φ１、φ２）などを含む。

【００３４】入出力ポートは、外部バス信号、入出力回
路の入出力信号と兼用とされている。これらは、動作モ
ードあるいはソフトウエアの設定により、機能を選択さ
れて、使用される。ＩＯＰ１〜３はアドレスバス出力、
ＩＯＰ４、５はデータバス入出力、ＩＯＰ６はバス制御
信号入出力信号と兼用されている。外部アドレスは、そ
れぞれ、これらの入出力ポートに含まれるバッファ回路
を介して内部アドレスバスと接続されている。

【００３５】内部バスおよび外部バス共に１６ビットバ
ス幅とし、バイトサイズ（８ビット）およびワードサイ
ズ（１６ビット）のリード／ライトを可能にする。な
お、内部バスおよび外部バスのいずれも８ビット幅とす
ることもできる。バス制御信号入出力信号には、アドレ
スストローブ信号ＡＳ、リード信号ＲＤ、ライト信号Ｈ
ＷＲ・ＬＷＲ、ウェイト信号ＷＡＩＴ、エリア０選択信
号ＣＳ０などがある。割込信号は、タイマ・ＳＣＩ・Ｉ
ＯＰ８から要求され、割込コントローラ（ＩＮＴ）が調
停して、ＣＰＵに割込を要求する。このとき、ＣＰＵに
対し、割込要求信号とベクタ番号を与える。

【００３６】ＲＥＳ端子にリセット信号が加えられる
と、モード端子（ＭＤ０〜２）で与えられる動作モード
を取り込み、マイクロコンピュータはリセット状態にな
る。モード端子で設定する動作モードは、シングルチッ
プ／拡張、アドレス空間、内蔵ＲＯＭの有効／無効、デ
ータバス幅の初期値を８ビットまたは１６ビットから選
択する。

【００３７】図２に、システムコントロールレジスタ
（ＳＹＳＣＲ）３の構成を示す。各ビットの内容を表１
乃至表４に示す。

【００３８】なお、ビット２、１：リザーブビットリードすると常に”０”が読み出される。ライトは無効
である。

【００３９】

【表１】

【００４０】

【表２】

【００４１】

【表３】

【００４２】

【表４】

【００４３】以下に、表５にＣＰＵ１の命令セットを示
す。本実施例に用いられるＣＰＵ１の命令は合計で７１
種類ある。表６に命令とアドレッシングモードとの組合
せを示す。表７に以下の各表に使用される記号（オペレ
ーションの記号）の意味を示す。表８乃至表１５に各命
令の機能別一覧表を示す。

【００４４】

【表５】

【００４５】

【表６】

【００４６】

【表７】

【００４７】

【表８】

【００４８】

【表９】

【００４９】

【表１０】

【００５０】

【表１１】

【００５１】

【表１２】

【００５２】

【表１３】

【００５３】

【表１４】

【００５４】

【表１５】

【００５５】基本的な命令は平成５年６月（株）日立製
作所発行『Ｈ８／３００Ｈシリーズプログラミングマニ
ュアル』などに記載のＣＰＵと同様であり、いわゆる、
ロードストアアーキテクチャを採用している。命令とア
ドレッシングモードの組み合わせを削減し、ＣＰＵの命
令制御の論理規模・物理的規模を縮小できる。

【００５６】本発明のＣＰＵは、上記従来ＣＰＵに対し
て命令実行時間の高速化を実現している。

【００５７】ＣＰＵの命令は、２バイト（ワード）を単
位にしている。各命令は下記のようなオペレーションフ
ィールド（ｏｐ）、レジスタフィールド（ｒ）、ＥＡ拡
張部（ＥＡ）、およびコンディションフィールド（ｃ
ｃ）から構成されている。

【００５８】（１）オペレーションフィールド命令の機能を表し、アドレッシングモードの指定、オペ
ランドの処理内容を指定する。命令の先頭４ビットを必
ず含んでいる。２つのオペレーションフィールドを持つ
場合もある。

【００５９】（２）レジスタフィールド汎用レジスタを指定する。アドレスレジスタのとき３ビ
ット、データレジスタのとき３ビットまたは４ビットで
ある。２つのレジスタフィールドを持つ場合、またはレ
ジスタフィールドを持たない場合もある。

【００６０】（３）ＥＡ拡張部イミディエイトデータ、絶対アドレスまたはディスプレ
ースメントを指定する。８ビット、１６ビット、または
３２ビットである。

【００６１】（４）コンディションフィールドＢｃｃ命令の分岐条件を示す。

【００６２】図３に、命令の基本フォーマットの例を示
す。

【００６３】図４に、マイクロコンピュータにおいて、
ＣＰＵ１に対し乗算器２を取外し可能に設けた概略ブロ
ック図を示す。命令レジスタ（ＩＲ）２１、命令デコー
ダ・制御回路（ＣＯＮＴ）２２、レジスタセレクタ（Ｒ
ＳＥＬ）２３、ライトデータバッファ（ＤＢＷ）２４、
リードデータバッファ（ＤＢＲ）２５、演算器（ＡＬ
Ｕ）２６、演算器（ＩＮＣ）２７、汎用レジスタ（ＥＲ
０〜ＥＲ７）２８Ａ〜２８Ｈ、エミュレータスタックポ
インタ（ＥＭＬＳＰ）２９、プログラムカウンタ（Ｐ
Ｃ）３０、コンディションコードレジスタ（ＣＣＲ）３
１、拡張レジスタ（ＥＸＲ）３２、アドレスバッファ
（ＭＡＢ）３３からなる。乗算器２なしのＣＰＵ１はこ
れらによって構成される。各バッファやレジスタ、演算
器の各ブロックの機能は、特開平５−２４１８２６号公
報に記載のＣＰＵと概略同様である。また、乗算器２を
含むＣＰＵ１は、更に、バススイッチ３４、乗算器２が
ある。

【００６４】命令デコーダ・制御回路（ＣＯＮＴ）２２
には、制御信号ＣＰＵＳ、制御信号ＩＮＴＭ１、そのほ
かの制御信号（割り込み要求など）が入力されている。
ＣＯＮＴ２２は各部を制御するための、出力タイミング
の相違する制御信号Ａ、Ｂ、Ｃを出力する。

【００６５】なお、図中のＣ１およびＣ２は、当該信号
の同期タイミングを示す。例えば、ＲＳＥＬ入力１のＣ
１はφに同期して入力が行われることを示し、ＲＳＥＬ
入力２のＣ２はφ＃（＃は論理反転）に同期して入力が
行われることを示す。また、ＡＬＵ入力のＣ１は、φの
期間に入力が行われることを示し、ＡＬＵ出力のＣ２
は、φ＃の期間に出力が行われることを示す。ＡＬＵ２
６とＩＮＣ２７は、それぞれ動作タイミングの異なった
演算器であり、それぞれ、オーバラップしつつ演算可能
である。

【００６６】そのほかのレジスタなどは、φ、φ＃の両
方でデータを入出力可能である。ＧＢ、ＤＢ、ＷＢの各
バスはφ、φ＃の両方で異なったデータを転送可能であ
る。

【００６７】φ、φ＃は互いにノーオーバラップの関係
の２相クロックとしてもよい。

【００６８】レジスタセレクタ（ＲＳＥＬ）２３には、
ＩＲ２１乃至ＣＯＮＴ２２から命令コードの一部（レジ
スタ指定フィールド）が与えられる。この供給タイミン
グは、レジスタ指定フィールドの位置によって相違され
る。ＲＳＥＬ２３は出力タイミングの相違するレジスタ
選択信号Ａ、Ｂを出力する。

【００６９】例えば、平成５年６月（株）日立製作所発
行『Ｈ８／３００Ｈシリーズプログラミングマニュア
ル』に記載のＣＰＵにおいては、１６ビット単位の命令
コードのビット７−４が、ＣＯＮＴ２２と同時に与えら
れ（ＲＳＥＬ入力１）、ビット１１−８および３−０
（ＲＳＥＬ入力２）が、ＣＯＮＴ２２の内容と０．５ス
テート遅れて与えられる。ＲＳＥＬ入力２の反転制御信
号をＲＳＥＬに与える。

【００７０】ＣＰＵ１内部のＤＢＷ２４、ＤＢＲ２５、
ＡＬＵ２６、ＩＮＣ２７、ＥＲ０〜ＥＲ７（２８Ａ〜２
８Ｈ）、ＰＣ３０、ＣＣＲ３１、ＶＡＧ、ＡＢは、ＧＢ
バス、ＤＢバス、ＷＢバスによって相互に接続されてい
る。

【００７１】２つの演算器ＡＬＵ２６、ＩＮＣ２７に対
し、ＧＢ、ＤＢバスからデータを入力し、ＷＢバスにデ
ータを出力する。それぞれの入出力バスの数に対応した
数の内部バスとして、バス即ち配線の増加による物理的
規模の増加を抑止している。

【００７２】また、ライトデータバッファ（ＤＢＷ）２
４は内部データバスへの出力、リードデータバッファ
（ＤＢＲ）２５は内部データバスからの入力、アドレス
バッファ（ＭＡＢ）３３は内部アドレスバスへの出力、
命令レジスタは内部データバスからの入力が可能であ
り、それぞれ内部バスに接続されている。ライトデータ
バッファ（ＤＢＷ）２４およびリードデータバッファ
（ＤＢＲ）２５は３２ビット構成とされる。ライトデー
タは３２ビット一括してライトデータバッファ（ＤＢ
Ｗ）２４に書き込むことができ、所定のタイミングで、
１６ビットの内部データバスに出力される。また、内部
データバスから読み出したデータを、リードデータバッ
ファ（ＤＢＲ）２５に一旦格納して、３２ビットのリー
ドデータを一括して出力することができる。ＭＡＢは＋
２のインクリメント機能を有する。

【００７３】命令デコーダ・制御回路（ＣＯＮＴ）２２
が、ＩＲ２１からの入力、ＣＰＵＳ信号、ＩＮＴＭ１信
号やそのほかの入力信号に基づいて、動作制御を行な
う。制御回路の出力は所定のバッファを介して出力され
る。ＣＯＮＴ２２自身にも、ステート番号などがフィー
ドバックされる。

【００７４】アドレスバッファ（ＭＡＢ）３３はインク
リメント機能（＋２）を有する。ＥＲ０〜ＥＲ７（２８
Ａ〜２８Ｈは）データレジスタまたはアドレスレジスタ
として使用することができる。

【００７５】ＥＭＬＳＰ２９は、ユーザには公開されて
いないリソースで、エミュレータに搭載されて動作する
とき、ユーザプログラムとエミュレーションプログラム
の間の遷移時のスタックポインタとして使用する。その
内容を指定するために、一部の内容が、ＣＰＵ外部から
与えられる。

【００７６】ＰＣ３０は３２ビットのカウンタであり、
ＣＰＵ１が次に実行する命令のアドレスを示している。
コンデションコードレジスタ（ＣＣＲ）３１は割り込み
マスクビット（Ｉ）、キャリフラグ（Ｃ）、ゼロフラグ
（Ｚ）、ネガティブフラグ（Ｎ）、オーバフローフラグ
（Ｖ）を含んでいる。

【００７７】ＣＰＵ１と乗算器２は、バススイッチ３４
を介して接続されている。また、バススイッチ３４は内
部データバスとのインタフェースも行う。また、ＣＰＵ
１から乗算器２への制御信号を与える。乗算器２のステ
ータス信号ＢＵＳＹと、フラグ検出信号をＣＰＵ１に与
える。ＴＥＳＴＭＯＤＥ信号を、例えば、ＳＹＳＣ３か
ら与える。制御信号ＣＰＵＳは、ＳＹＳＣＲ１４あるい
はそのほかのレジスタの制御ビットの出力にしてもよい
し、マイクロコンピュータの制御端子のようなもので指
定してもよい。

【００７８】図５に、制御信号ＣＰＵＳを制御レジスタ
（ＣＰＵＣＲ）１４の制御ビットで構成した具体的な例
を示す。図は１ビットの構成を示している。ＣＰＵＣＲ
１４は、フリップフロップで構成される。フリップフロ
ップにはリセット信号が与えられる。フリップフロップ
のクロックは内部ライト信号と、アドレスをデコードし
て得られるＣＰＵＣＲ選択信号の論理積信号とされる。
データ入力はデータバスのビット８とされる。出力がＣ
ＰＵＳ信号とされる。また、クロックトバッファＣＢＦ
６を介して、データバスに出力される。クロックトバッ
ファＣＢＦ６のクロックは内部ライト信号とＣＰＵＣＲ
選択信号の論理積信号とされる。

【００７９】本レジスタのライトは、テストモードや、
エミュレータに搭載した場合のブレークモードなどでの
みライト可能にするとよい。ブレークモードなどについ
ては、特開平６−１５００２６などに記載されている。
同様に、ＴＥＳＴＭＯＤＥ信号を生成することができ
る。同一のレジスタに配置することができる。

【００８０】図６に、制御信号ＣＰＵＳの設定方法の一
例として、エミュレーション用プロセッサおよびエミュ
レータをブロック図で示す。エミュレーション用プロセ
ッサ３８は、マイクロコンピュータ部分にエミュレーシ
ョン用インタフェース３９を加えて構成される。エミュ
レーション用インタフェース３９には、エミュレーショ
ン用プロセッサ専用の制御レジスタ４１を有する。メモ
リ４２は、ＲＯＭ、ＲＡＭを含み、Ｉ／ＯはＩ／Ｏポー
ト、タイマ、ＳＣＩなどを含む。

【００８１】コネクタ部がマイクロコンピュータの代わ
りに応用システム（ユーザシステム）４３に装着され
る。エミュレーション用プロセッサ３８は上記コネクタ
部とインタフェースケーブル４４を介し、ターゲットシ
ステムインタフェースを用いて上記応用システム４３と
信号の入出力を行う。

【００８２】応用システム（ユーザシステム）４３に
は、特に制限はされないものの、ユーザバス４５が存在
し、ユーザメモリ４６が接続される。エミュレーション
用プロセッサ３８が出力し、インタフェースケーブル４
４を介して供給されるユーザストローブ信号に従って、
ユーザメモリ４６はリード／ライトされる。

【００８３】一方、エミュレーション用プロセッサ３８
は上記エミュレーションインタフェース３９を用いてエ
ミュレーションバス４７に接続される。エミュレーショ
ンバス４７には図示はされない状態信号・制御信号など
を含む。上記エミュレーションバス４７を用いて、エミ
ュレーション用プロセッサ３８から、応用システム４３
とエミュレーション用プロセッサ３８の内部状態に応じ
た情報などが出力され、また、エミュレーション用プロ
セッサ３８に対し、エミュレーションのための各種制御
信号が入力される。エミュレーション用プロセッサ３８
の、図示はされないエミュレートモード端子が電源レベ
ルに固定され、エミュレーション用プロセッサ３８内部
ではエミュレートモードが設定される。

【００８４】さらに、上記エミュレーションバス４７に
は、特に制限はされないものの、応用システム４３また
はターゲットマイクロコンピュータ内蔵のメモリを代行
するためのＲＡＭでなるようなエミュレーションメモリ
４８がある。また、エミュレーション用プロセッサ３８
の制御状態やエミュレーションバス４７の状態を監視し
て、その状態が予め設定された状態に達した時に、上記
エミュレータ専用割込みを入力して、ＣＰＵによるユー
ザプログラムの実行を停止させ、エミュレーション用プ
ログラム実行状態に遷移させる（ブレーク）ためのブレ
ーク制御回路４９と、上記ＣＰＵのリード動作またはラ
イト動作を示す信号、命令リード動作を示す信号などに
基づき、エミュレーションバス４７に与えられるアドレ
スデータさらには制御情報を逐次蓄えるリアルタイムト
レース回路５０などが接続される。

【００８５】上記エミュレーションバス４７が、エミュ
レーションメモリ４８、ブレーク制御回路４９、リアル
タイムトレース回路５０などに、それぞれ接続される。
これらでもってマイクロコンピュータ開発装置５５が構
成されている。

【００８６】上記エミュレーションメモリ４８、ブレー
ク制御回路４９、リアルタイムトレース回路５０はコン
トロールバス５１に接続され、コントロールバス５１を
介してコントロールプロセッサ５２の制御を受けるよう
になっている。上記コントロールバス５１は、エミュレ
ーション用プロセッサ制御回路に接続されるとともに、
インタフェース回路を介して、特に制限はされないもの
のパーソナルコンピュータなどのシステム開発装置５４
に接続される。例えば、システム開発装置５４から入力
されたプログラムをエミュレーションメモリ４８に転送
し、内蔵ＲＯＭ上に配置されるべきかかるプログラムを
ＣＰＵ１がリードすると、エミュレーションメモリ４８
上のプログラムがリードされる。また、ブレーク条件
や、リアルタイムトレース条件などもシステム開発装置
５４から与えることができる。

【００８７】コントロールプロセッサ５２は、ＣＰＵＳ
信号をエミュレーション用プロセッサ３８に供給して、
乗算器の使用／不使用の選択を行うことができる。コン
トロールプロセッサ５２は、システム開発装置５４から
入力された情報などに基づいて、ＣＰＵＳ信号を制御す
る。あるいは、図５のような制御レジスタを、エミュレ
ーション用インタフェース３９内に制御レジスタに設け
て、エミュレータ４０のソフトウェアをＣＰＵが実行し
て、前記制御レジスタを指定することによって、ＣＰＵ
Ｓ信号を生成するようにすることができる。この場合
は、エミュレーション用ソフトウェアの実行モード、い
わゆるブレークモードでのみライト可能にすると都合が
よい。開発途上にあるユーザのソフトウェアの誤動作に
よって、誤った設定を行うことがない。

【００８８】エミュレーション用プロセッサ３８および
エミュレータ４０を複数のＣＰＵをサポート可能にする
ことによって、実際のマイクロコンピュータのみを開発
すればよく、開発効率を向上することができる。なお、
ＥＭＬＳＰ２９のアドレス指定情報も、エミュレーショ
ン用インタフェース３９内の制御レジスタで指定するこ
とができる。

【００８９】エミュレーション用プロセッサ３８やエミ
ュレータ４０については、特開平３−２７１８３４号公
報、あるいは特開平６−１５００２６号公報などに記載
されている。

【００９０】図７に、制御信号ＣＰＵＳ設定方法の一例
である、マイクロコンピュータの主要部をブロック図で
示す。ＣＰＵＳ信号をレジスタによらず、ＣＭＯＳイン
バータ回路５８の出力とする。かかるＣＭＯＳインバー
タ回路５８は、Ｐチャネル型ＭＯＳトランジスタＱ１、
Ｎチャネル型ＭＯＳトランジスタＱ２で構成される。こ
のＣＭＯＳインバータ回路５８の入力は、抵抗Ｒを介し
て電源Ｖｄｄに接続されると共に、保護回路Ｑ３、Ｑ４
を介して端子Ｐに結合される。端子Ｐは、ワイヤＷによ
ってグランドレベル電源用リードＬに接続されるか、解
放状態とされるかが選択され、ＣＰＵＳの設定を行な
う。

【００９１】端子Ｐが解放状態とされれば、ＣＭＯＳイ
ンバータ回路５８の入力はハイレベルとなって、ＣＰＵ
Ｓ信号は非活性状態になる。一方、端子Ｐが、ワイヤＷ
によって、グランドレベル電源用リードＬに接続されれ
ば、ＣＭＯＳインバータ回路５８の入力はロウレベルと
なって、ＣＰＵＳ信号は活性状態になる。乗算器を使用
可能にする。

【００９２】端子Ｐは対応するリードを持たず、例えば
プラスティックパッケージに封止された場合には、対応
する端子を持たない。

【００９３】これにより、半導体集積回路装置のパッケ
ージの端子を直接利用することなく、乗算器の制御を設
定できるため、一定のパッケージを用いた場合に、有効
な端子数の減少防ぐことができる。この場合、端子Ｐを
グランドレベル電源端子に隣接して配置すると都合がよ
い。

【００９４】あるいは、端子Ｐをグランドレベル電源用
リードＬにワイヤＷによって接続するか、しないかの選
択を、半導体集積回路装置の配線変更として実現しても
よい。ＣＭＯＳインバータ回路５８の入力を、半導体集
積回路装置内部の電源電圧またはグランドのいずれに接
続するかを選択すればよい。このとき、抵抗Ｒ及び端子
Ｐは削除することができる。または、ＣＰＵＳビットを
ＰＲＯＭ素子などで構成してもよい。この場合、製造者
が設定を行なってもよいし、ユーザが設定を行なっても
よい。

【００９５】図８および図９に、ＣＰＵの内部レジスタ
構成を示す。これらのレジスタは、図８の汎用レジスタ
および図９のコントロールレジスタの２つに分割され
る。以下、各レジスタについて説明する。

【００９６】（１）汎用レジスタＣＰＵはこの汎用レジスタを８本有している。この汎用
レジスタは３２ビット長からなり、すべて同じ機能を有
しており、アドレスレジスタとしてもデータレジスタと
しても使用することができる。データレジスタとしては
３２ビット、１６ビットおよび８ビットレジスタとして
使用できる。

【００９７】アドレスレジスタ及び３２ビットレジスタ
としては、一括して汎用レジスタＥＲ（ＥＲ０〜ＥＲ
７）として使用する。１６ビットレジスタとしては、汎
用レジスタＥＲを分割して汎用レジスタＥ（Ｅ０〜Ｅ
７）、汎用レジスタＲ（Ｒ０〜Ｒ７）として使用する。
これらは同等の機能を有しており、１６ビットレジスタ
を最大１６本まで使用することができる。

【００９８】８ビットレジスタとしては、汎用レジスタ
Ｒを分割して汎用レジスタＲＨ（Ｒ０Ｈ〜Ｒ７Ｈ）、汎
用レジスタＲＬ（Ｒ０Ｌ〜Ｒ７Ｌ）として使用する。こ
れらは同等の機能を有しており、８ビットレジスタを最
大１６本まで使用することができる。

【００９９】図１０に、汎用レジスタの使用方法を示
す。各レジスタは独立して使用方法を選択することがで
きる。

【０１００】汎用レジスタＥＲ７には、汎用レジスタと
しての機能に加えて、スタックポインタ（ＳＰ）として
の機能が割り当てられており、例外処理やサブルーチン
分岐などで暗黙的に使用される。図１１にスタックの状
態を示す。

【０１０１】（２）コントロールレジスタコントロールレジスタは、２４ビットのプログラムカウ
ンタ（ＰＣ）と８ビットの拡張レジスタ（エクステンド
レジスタ）（ＥＸＲ）および８ビットのコンディション
コードレジスタ（ＣＣＲ）を含んでいる。

【０１０２】プログラムカウンタ（ＰＣ）２４ビットのカウンタで、ＣＰＵが次に実行する命令の
アドレスを示している。ＣＰＵの命令は、すべて２バイ
ト（ワード）を単位としているため、最下位ビットは無
効である。（命令コードのリード時には最下位ビット
は”０”とみなされる）。

【０１０３】分岐命令の実行アドレスの上位８ビットは
無視される。プログラム領域として使用できるのは、
Ｈ’００００００００〜Ｈ’００ＦＦＦＦＦＦの領域で
ある。

【０１０４】拡張レジスタ（ＥＸＲ）８ビットのレジスタで、トレースビット（Ｔ）、割込み
マスクビット（Ｉ２〜Ｉ０）を含む８ビットで構成され
ている。

【０１０５】ビット７：トレースビット（Ｔ）トレースビットか否かを指定する。本ビットが”０”に
クリアされているときは命令を順次実行する。”１”に
セットされているときは１命令実行する毎にトレース例
外処理を実行する。

【０１０６】ビット６〜４：リザーブビットリザーブビットである。

【０１０７】ビット２〜０：割込みマスクビット（Ｉ２
〜Ｉ０）割込み要求マスクレベル（０〜７）を指定する。

【０１０８】ＥＸＲは、ＬＤＣ、ＳＴＣ、ＡＮＤＣ、Ｏ
ＲＣ、ＸＯＲＣ命令で実行することができる。このう
ち、ＳＴＣを除く命令を実行した場合、実行終了後３ス
テートの間は、ＮＭＩを含めてすべての割込みは受け付
けられない。

【０１０９】コンディションコードレジスタ（ＣＣ
Ｒ）８ビットのレジスタで、ＣＰＵの内部状態を示す。割込
みマスクビット（Ｉ）とハーフキャリ（Ｈ）、ネガティ
ブ（Ｎ）、ゼロ（Ｚ）、オーバフロー（Ｖ）、キャリ
（Ｃ）を含む８ビットで構成されている。

【０１１０】ビット７：割込みマスクビット（Ｉ）本ビットが”１”にセットされると、割込みがマスクさ
れる。ただし、ＮＭＩはＩビットに関係なく受け付けら
れる。例外処理の実行が開始されたときに”１”にセッ
トされる。

【０１１１】ビット６：ユーザビット／割込みマスクビ
ット（ＵＩ）ソフトウエア（ＬＤＣ、ＳＴＣ、ＡＮＤＣ、ＯＲＣ、Ｚ
ＯＲＣ命令）でリード／ライトできる。割込みマスクビ
ットとしても使用可能である。

【０１１２】ビット５：ハーフキャリフラグ（Ｈ）ＡＤＤ．Ｂ、ＡＤＤＸ．Ｂ、ＳＵＢ．Ｂ、ＳＵＢＸ．
Ｂ、ＣＭＰ．Ｂ、ＮＥＧ．Ｂ命令の実行により、ビット
３にキャリまたはボローが生じたとき”１”にセットさ
れ、生じなかったとき”０”にクリアされる。また、Ａ
ＤＤ．Ｗ、ＳＵＢ．Ｗ、ＣＭＰ．Ｗ、ＮＥＧ．Ｗ命令の
実行により、ビット１１にキャリまたはボローが生じた
とき、ＡＤＤ．Ｌ、ＳＵＢ．Ｌ、ＣＭＰ．Ｌ、ＮＥＧ．
Ｌ命令の実行により、ビット２７にキャリまたはボロー
が生じたとき、”１”にセットされ、生じなかったと
き”０”にクリアされる。

【０１１３】ビット４：ユーザビット（Ｕ）ソフトウエア（ＬＤＣ、ＳＴＣ、ＡＮＤＣ、ＯＲＣ、Ｘ
ＯＲＣ命令）でリート／ライトできる。

【０１１４】ビット３：ネガティブフラグ（Ｎ）データの最上位ビットを符号ビットとみなし、最上位ビ
ットの値を格納する。

【０１１５】ビット２：ゼロフラグ（Ｚ）データがゼロのとき”１”にセットされ、ゼロ以外のと
き”０”にクリアされる。

【０１１６】ビット１：オーバフローフラグ（Ｖ）算術演算命令により、オーバフローが生じたとき”１”
にセットされる。それ以外のとき”０”にクリアされ
る。

【０１１７】ビット０：キャリフラグ（Ｃ）演算の実行により、キャリが生じたとき”１”にセット
され、生じなかったとき”０”にクリアされる。キャリ
には次の種類がある。

【０１１８】（ａ）加算結果のキャリ（ｂ）減算結果のボロー（ｃ）シフト／ローテートのキャリまた、キャリフラグには、ビットアキュムレータの機能
があり、ビット操作命令で使用される。なお、命令によ
ってはフラグが変化しない場合がある。ＣＣＲは、ＬＤ
Ｃ、ＳＴＣ、ＡＮＤＣ、ＯＲＣ、ＸＯＲＣ命令で操作す
ることができる。また、Ｎ、Ｚ、Ｖ、Ｃの各フラグは、
条件分岐命令（Ｂｃｃ）で使用される。

【０１１９】積和レジスタ（ＭＡＣ）６４ビットのレジスタであり、積和演算結果を格納す
る。３２ビットのＭＡＣＨ、ＭＡＣＬから構成される。
ＭＡＣＨは下位１０ビットが有効であり、上位は符号拡
張されている。

【０１２０】図１２に、ＣＰＵの基本動作タイミングを
示す。

【０１２１】ＡＤＤ．ＷＲ０、Ｒ１のようなレジスタ
間演算のタイミングである。特に制限はされないもの
の、内部データバスは１６ビットであって、内蔵ＲＯ
Ｍ、ＲＡＭのリード／ライトを１ステートでリード／ラ
イト可能とする。

【０１２２】Ｔ０のＣ２（φ＃同期。＃は反転論理を示
す）で、ＣＰＵ１のアドレスバッファ（ＭＡＢ）３３か
らアドレスがＩＡＢに出力される。

【０１２３】Ｔ１のＣ１（φ同期）で、ＩＡＢの内容が
ＰＡＢに出力され、リードサイクルが開始される。Ｃ２
でリードデータが内部データバスに得られ、これをＩＲ
２１にラッチする。以上の動作は以前の命令の実行の制
御によって行われる。

【０１２４】直前の命令の実行が終了すると、最も早く
命令の実行が開始される場合には、Ｔ２のＣ１で命令コ
ードがＣＯＮＴ２２に入力されて、命令の内容が解読さ
れる。解読結果に従って、制御信号を出力して、各部の
制御を行う。命令の一部（レジスタ指定フィールド：Ｒ
ＳＥＬ入力信号１）がレジスタセレクタ２３に与えられ
る。

【０１２５】レジスタ間演算命令では、Ｔ２のＣ２で、
ＰＣの内容を内部バスＧＢに読み出して、ＭＡＢ３３と
ＩＮＣ２７に入力する。ＭＡＢ３３からアドレスＩＡＢ
が出力される。レジスタセレクタ２３に制御信号を与え
る。ＲＳＥＬ入力信号１と制御信号Ａ（Ｒｓ−ＤＢ出
力、Ｒｄ−ＧＢ出力）とに基づいて、レジスタ選択信号
Ｂが生成される。ＲＳＥＬ入力信号２がレジスタセレク
タ２３に与えられる。

【０１２６】Ｔ３から、次の次の命令がリードされる。
Ｔ３のＣ１で、ＩＮＣ２７でインクリメント（＋２）さ
れた結果が、内部バスＷＢを経由して、ＰＣ３０にライ
トされる。ＲＳＥＬ入力信号２と制御信号Ｂ（ＷＢ−Ｒ
ｄ入力）とに基づいて、レジスタ選択信号Ｃが生成され
る。レジスタ選択信号Ｂがレジスタを選択して、ソース
側、デスティネーション側のレジスタ（Ｓ、Ｄ）のデー
タをＡＬＵ２６に入力する。ＡＬＵ２６の演算内容はＣ
ＯＮＴ２２が制御信号Ｃによって指示する。加減算・論
理演算・シフトなどは１クロックで演算を行うことがで
きる。例えば、上記命令では１６ビットの加算を行う。
次の命令のＣＯＮＴ２２へのロードを指示する。ＲＳＥ
Ｌ入力信号２と制御信号Ｂ（ＷＢ−Ｒｄ入力）とに基づ
いて、レジスタ選択信号Ｃが生成される。

【０１２７】Ｔ３のＣ２で、ＡＬＵ２６の演算結果
（Ｒ）が、内部バスＷＢを経由して、レジスタ選択信号
Ｃが選択したデスティネーション側のレジスタにライト
される。制御信号Ｃによって、ＣＣＲ３１の更新を行
う。更に次の次の命令をＩＲ２１に取り込む。同時に、
次の命令の実行が開始され、例えば、ＰＣ３０の内容を
読み出して、ＭＡＢ３３とＩＮＣ２７に入力される。レ
ジスタ間演算を実質的に１ステートで実行できる。２つ
の演算器２６、２７の入出力バスの数に対応した数の内
部バスとして（演算器に対応して、内部バスを増加させ
ることなく）、バス即ち配線の増加による物理的規模の
増加を抑止している。

【０１２８】図１３に、ＣＰＵの基本動作タイミングを
示す。

【０１２９】ＭＯＶ．ＷＲ０、＠Ｒ１のような、レジ
スタ間接によるデータライトのタイミングである。

【０１３０】Ｔ０のＣ２で、ＣＰＵ１のＭＡＢ３３から
アドレスがＩＡＢに出力される。

【０１３１】Ｔ１のＣ１で、アドレスがＰＡＢに出力さ
れ、リードサイクルが開始される。Ｃ２でリードデータ
が内部データバスに得られ、これをＩＲ２１にラッチす
る。

【０１３２】直前の命令の実行が終了すると、Ｔ２のＣ
１で命令コードがＣＯＮＴ２２に入力されて、命令の内
容が解読され、各部の制御を行う。命令の一部のレジス
タ指定フィールド（ＲＳＥＬ入力信号１）がレジスタセ
レクタ２３に与えられる。レジスタ間接によるデータラ
イトでは、制御信号ＡとＲＳＥＬ入力信号１とに基づい
て、レジスタ選択信号Ａが与えられ、アドレスとして指
定されたレジスタが選択される。

【０１３３】Ｔ２のＣ２で、選択されたレジスタの内容
（Ａ）を内部バスＧＢに読み出して、ＭＡＢ３３を経由
してアドレスＩＡＢに出力される。ＲＳＥＬ入力信号２
がレジスタセレクタ２３に与えられる。ＲＳＥＬ入力信
号２と制御信号Ｂ（Ｒｄ−ＤＢ出力）とに基づいて、レ
ジスタ選択信号Ｂが生成される。

【０１３４】Ｔ３のＣ１で、制御信号Ｃの一部がＣＯＮ
Ｔ２２に入力され、状態遷移が行われる（ステートマシ
ンが構成される）。ＩＡＢの内容に基づいて、ライトサ
イクルが開始される。選択されたレジスタの内容（Ｄ）
を内部バスＤＢに読み出して、データバッファ（ＤＢ
Ｗ）を経由して内部データバスに出力される。

【０１３５】Ｔ３のＣ２で、ＰＣ３０の内容を内部バス
ＧＢに読み出して、ＭＡＢ３３とＩＮＣ２７に入力す
る。ＭＡＢ３３からアドレスＩＡＢが出力される。ＲＳ
ＥＬ入力信号１と制御信号Ａ（Ｒｄ−ＧＢ出力）とに基
づいて、レジスタ選択信号Ｂが生成される。

【０１３６】Ｔ４から、次の次の命令がリードされる。

【０１３７】Ｔ４のＣ１で、ＩＮＣ２７でインクリメン
ト（＋２）された結果が、内部バスＷＢを経由して、Ｐ
Ｃ３０にライトされる。レジスタ選択信号Ｂがレジスタ
を選択して、データレジスタ（Ｄ）のデータをＡＬＵ２
６に入力する。ＡＬＵ２６の演算内容はＣＯＮＴ２２が
制御信号Ｃによって指示する。転送の場合はデータのチ
ェックのみを行う。次の命令のＣＯＮＴ２２へのロード
を指示する。

【０１３８】Ｔ４のＣ２で、制御信号Ｃによって、チェ
ックした結果によって、ＣＣＲ３１の更新を行う。更に
次の次の命令をＩＲ２１に取り込む。同時に、次の命令
の実行が開始され、例えば、ＰＣ３０の内容を読み出し
て、ＭＡＢ３３とＩＮＣ２７に入力される。

【０１３９】ＲＳＥＬに入力するタイミングを、ＲＳＥ
Ｌ入力１（アドレスレジスタ、ソースレジスタ）とＲＳ
ＥＬ入力２（データレジスタ、ディスティネーションレ
ジスタ）のように、レジスタ指定フィールド毎にことな
ったタイミング（φ同期とφ＃同期）とすることによ
り、命令実行の高速化を実現することができる。

【０１４０】表１６乃至表１９に、本発明に関係のある
命令の説明を示す。

【０１４１】表１６は命令コードを示し、表１８は命令
の実行状態を示し、表１９はコンディションコードの変
化を示している。表１７はレジスタフィールドと汎用レ
ジスタの対応を示している。

【０１４２】

【表１６】

【０１４３】

【表１７】

【０１４４】

【表１８】

【０１４５】

【表１９】

【０１４６】積和演算を行うＭＡＣ命令、ＭＡＣレジス
タをクリアするＣＬＲＭＡＣ命令、汎用レジスタの内容
をＭＡＣレジスタに転送するＬＤＭＡＣ命令、ＭＡＣレ
ジスタの内容を汎用レジスタに転送するＳＴＭＡＣ命令
がある。

【０１４７】また、汎用レジスタの待避／復帰命令に
は、１本のレジスタの待避／復帰命令に、ＰＵＳＨ、Ｐ
ＯＰ命令が、複数レジスタの待避／復帰命令にＳＴＭ／
ＬＤＭ命令がある。ＳＴＭ／ＬＤＭ命令には、指定する
レジスタ本数に対応して３種類がある。

【０１４８】図１４に、乗算器２の概略ブロック図を示
す。

【０１４９】乗算器２は、入力ラッチ（Ｘ）６１、入力
ラッチ（Ｙ）６２、部分積生成回路６３、マツチプレク
サ６４、デコーダ６５Ａ、６５Ｂ、６５Ｃ、選択回路６
６Ａ、６６Ｂ、６６Ｃ、加算器６７、フィードバック回
路６８、乗算結果レジスタ６９などによって構成されて
いる。

【０１５０】乗算器２は１６×１６ビットの乗算を行う
ことを基本動作とし、さらに、これを利用して、１６×
１６ビット＋４２ビットの積和演算を可能としている。

【０１５１】乗算器は乗算動作は、２次のブースのデコ
ードを用いて、１６ビット×６ビットを３回行うように
される。

【０１５２】１６ビットの乗数Ｙは、Ｙ＝−ｙ［１６］
・２＾１５＋Σ（ｙ［ｉ］・２＾（ｉ−１））＝Σ（ｙ
［２ｊ］＋ｙ［２ｊ＋１］−２・ｙ［２ｊ＋２］）・２
＾２ｊと表現される。ｉ＝１〜１５、ｊ＝０〜７、ｙ
［０］＝０である。

【０１５３】被乗数Ｘとの乗算は、Ｘ・Ｙ＝Σ（ｙ［２
ｊ］＋ｙ［２ｊ＋１］−２・ｙ［２ｊ＋２］）・Ｘ・２
＾２ｊとなる。ｙ［２ｊ］＋ｙ［２ｊ＋１］−２・ｙ
［２ｊ＋２］は、ｙ［２ｊ］、ｙ［２ｊ＋１］、ｙ［２
ｊ＋２］の値の組み合わせにより、０、±１、±２の５
種類があるから、部分積（ｙ［２ｊ］＋ｙ［２ｊ＋１］
−２・ｙ［２ｊ＋２］）・Ｘは、０、±Ｘ、±２Ｘの５
種類である。この内、０、Ｘは直ちに得られる。２Ｘ
は、１ビットの左シフト（最下位ビットは０）、−Ｘは
２の補数であり、論理反転＋１で得られる。−２Ｘは、
論理反転＋１の１ビットの左シフト（最下位ビットは
０）で得る。

【０１５４】Ｘ側は、採りうる０、±Ｘ、±２Ｘの５種
類の部分積（１７ビット）を生成しておく。この５種類
を部分積選択回路６６Ａ〜６６Ｃに与える。

【０１５５】一方、Ｙ入力のｙ［２ｊ］、ｙ［２ｊ＋
１］、ｙ［２ｊ＋２］をデコードして、０、±１、±２
を判定して、この結果によって、部分積選択回路６６Ａ
〜６６Ｃを制御して、前記５種類の部分積を選択する。
１回に２ビット単位３種類の選択を行う。これを加算器
６７で加算する。加算は、２ビットずつシフトしたそれ
ぞれ１７ビットの部分積を加算して、２２ビット分の結
果を得る。不足する上位ビットは符号拡張したデータと
する。

【０１５６】この内、下位６ビットは、乗算結果レジス
タ６９のビット０〜５に格納される。上位１６ビットは
フィードバック回路６８を介して、２回めの加算に含め
られる。２回目の処理では、前記同様に得られた部分積
選択回路６６Ａ〜６６Ｃの出力である、２ビットずつシ
フトしたそれぞれ１７ビットの部分積と、１回めの処理
の上位１６ビットを加算する。２２ビット分の結果を得
る。不足する上位ビットは符号拡張したデータとする。
この内、下位６ビットは、乗算結果レジスタ６９のビッ
ト１１〜６に格納される。上位１６ビットはフィードバ
ック回路６８を介して、２回めの加算に含められる。

【０１５７】同様に３回めの処理が行われる。加算結果
下位２０ビットが乗算結果レジスタ６９のビット３１〜
１２に格納される。加算結果の最上位２ビットは無視す
る。

【０１５８】積和演算の場合は、前回の結果が同時に加
算されるようにする。

【０１５９】更に、前回の結果の上位ビットとの４回目
の加算を行って、４２ビットの結果を得る。１６ビット
×１６ビットの積和の結果を４２ビットで得ることによ
り、約１０００回の積和演算を繰り返してもオーバフロ
ーしないことになる。

【０１６０】内部論理の構成上は、４０ビットの結果と
すれば、加算器が２２ビット長でよく、論理的規模を最
適化できる。

【０１６１】図１５に、上記のワードサイズ乗算（１６
ビット×１６ビット）の演算方法を示す。

【０１６２】８ビット×８ビットのバイトサイズ乗算
は、上位を拡張する。符号無しの場合０拡張、符号付き
の場合符号拡張を行う。いずれの場合も、上位は全ビッ
ト”０”か全ビット”１”かのいずれかであって、ブー
スのデコードは０になる。このため、３回目の処理は行
わずに、２回の処理で済む。

【０１６３】図４において、ＣＰＵ１から乗算器２に、
乗算を示す信号として、ＭＵＬ信号（制御信号Ｂ）、符
号付き／無しを示す信号としてＵＮＳＩＮＰ信号（制御
信号Ｂ）、バイト／ワードサイズを示す信号として、Ｂ
ＹＴＥ信号（制御信号Ｂ）、積和演算の起動信号とし
て、ＭＡＣ信号（制御信号Ｂ）、ＭＡＣＨからＣＰＵへ
のデータ転送要求信号として、ＳＴＭＡＣＨ信号（制御
信号Ｃ）、ＭＡＣＬからＣＰＵへのデータ転送要求信号
として、ＳＴＭＡＣＬ信号（制御信号Ｃ）、ＣＰＵから
ＭＡＣＨへのデータ転送要求信号として、ＬＤＭＡＣＨ
信号（制御信号Ｂ）、ＣＰＵからＭＡＣＬへのデータ転
送要求信号として、ＬＤＭＡＣＬ信号（制御信号Ｂ）、
ＭＡＣレジスタのクリア信号として、ＣＬＲＭＡＣ信号
（制御信号Ｂ）、乗数の転送信号として、ＳＴＸ信号
（制御信号Ｂ）、被乗数の転送信号として、ＳＴＹ信号
（制御信号Ｂ）、乗算結果の転送信号として、ＭＵＬＲ
Ｄ信号（制御信号Ｃ）を与える。

【０１６４】また、乗算器２からＣＰＵ１へ、演算実行
中を示す信号として、ＢＵＳＹ信号、フラグに反映すべ
きデータとして、ＶＦＬＡＧ、ＺＦＬＡＧ、ＮＦＬＡＧ
信号が与えられる。

【０１６５】ＣＰＵ−乗算器の相互のデータ転送にＸバ
ス、Ｙバスを使用する。

【０１６６】また、ＳＹＳＣＲ１３から飽和演算の選択
を示す信号として、ＦＩＸＥＤ信号が与えられる。ま
た、テストモード信号として、ＴＥＳＴＭＯＤＥ信号が
与えられる。ＴＥＳＴＭＯＤＥ信号が活性状態になっ
て、テストモードが指示されると、乗算器は１回の処理
のみで動作を終了するようにする。

【０１６７】処理を短縮することによって、ＣＰＵの命
令実行ステートも短縮できる。入力データの組み合わせ
を種々変更してテストする場合に、テスト時間を短縮で
きる。加算を１回しか行わないので、テスト設計を容易
にすることができる。３回の処理を行って、加算結果が
蓄積されて、所望の動作のテストの結果を演算結果とし
て得にくくなることがない。

【０１６８】ＴＥＳＴＭＯＤＥ信号が非活性状態であっ
ても、ＣＰＵ乃至乗算器のテストを行うことができるこ
とは言うまでもない。ＴＥＳＴＭＯＤＥ信号は、前記の
ＣＰＵＳのようにレジスタの出力として供給することが
できる。

【０１６９】表２０に乗算器２の内部のフラグの検出方
式およびＣＰＵ１への転送方式を示す。

【０１７０】

【表２０】

【０１７１】乗算器２のフラグ仕様は次のように、Ｖ
フラグおよびＮフラグ、Ｚフラグから構成されてい
る。

【０１７２】Ｖフラグセット条件はＭＡＣ命令実行中にオーバフローまたはア
ンダフローが発生したときである。

【０１７３】クリア条件はＬＤＭＡＣまたはＣＬＲＭＡ
Ｃ命令を実行したときである。

【０１７４】乗算器からＣＣＲへの転送は、ＳＴＭＡＣ
実行時に行われる。

【０１７５】従って、一連の連続した積和演算中に１回
でもオーバフローまたはアンダフローが発生すると、乗
算器のＶフラグはセットされた状態を保持する。ＬＤＭ
ＡＣまたはＣＬＲＭＡＣ命令を実行して、新しい一連の
積和演算の開始が判断されると、乗算器のＶフラグはク
リアされる。

【０１７６】Ｎフラグ、ＺフラグＭＵＬ命令用Ｎ、ＺフラグとＭＡＣ命令用Ｎ、Ｚフラグ
を別々に設けて出力する。

【０１７７】乗算器からＣＣＲへの転送は、乗算（ＭＵ
Ｌ）命令の場合、乗算結果の転送時、ＭＡＣ命令の場合
ＳＴＭＡＣ実行時に行われる。

【０１７８】なお、ＮフラグとＺフラグは、ＬＤＭＡＣ
／ＣＬＲＭＡＣによって変化しない。

【０１７９】図１６にＶフラグ仕様の実現の概念図を示
し、図１７にＮフラグ、Ｚフラグ仕様の実現の概念図を
示す。

【０１８０】Ｖフラグはセットリセット型のフリップフ
ロップ（ＲＳ−Ｆ／Ｆ）で構成され、一旦、オーバフロ
ーまたはアンダフローが発生すると、ＳＴＭＡＣにより
読み出すまで状態を保持する。

【０１８１】Ｎ、Ｖフラグはラッチ回路（Ｄ−Ｆ／Ｆ）
とマルチプレクサ（ＭＰＸ）で構成される。ＭＡＣ命令
実行時の演算結果はラッチ回路に保持され、マルチプレ
クサに与えられる。また、乗算命令実行時の演算結果
は、直接マルチプレクサに与えられる。マルチプレクサ
はＳＴＭＡＣ命令のときラッチ回路の出力を出力し、そ
れ以外のとき演算結果を直接出力する。

【０１８２】ＭＡＣ命令とその他の命令は並列して動作
する。ＭＡＣ命令のフラグを随時ＣＣＲに反映しては、
並列実行中の命令のフラグ動作と矛盾してしまう。ＭＡ
Ｃ命令のフラグを乗算器内部で保持して、ＳＴＭＡＣ命
令実行時にＣＣＲに転送するようにして、上記矛盾を回
避することができる。

【０１８３】図１８に、バススイッチ３４のブロック図
を示す。

【０１８４】バススイッチ３４は、選択回路７１Ａ、７
１Ｂ、拡張回路７２Ａ、７２Ｂ、７２Ｃ、出力バッファ
７３Ａ、７３Ｂ、７３Ｃ、７３Ｄから構成される。バス
スイッチは、ＣＰＵ内部バスのＧＢ、ＤＢ、ＷＢと、乗
算器のＸバス、Ｙバスと、マイクロコンピュータの内部
バスであるＩＤＢのインタフェースを行う。

【０１８５】乗算の開始時、及びＬＤＭＡＣ命令の場合
は、ＧＢ、ＤＢからＸバス、Ｙバスに入力される。Ｇ
Ｂ、ＤＢの入力は、選択回路７１Ａ、７１Ｂで選択され
る。これは汎用レジスタ及び内部バスが３２ビット構成
であるために、乗数、被乗数が８ビットまたは１６ビッ
トであるために、ＣＯＮＴ２２の制御信号Ａ及びレジス
タ制御信号Ａに基づいて、所定の部分が選択される。

【０１８６】選択回路７１Ａ、７１Ｂの出力は、拡張回
路７２Ａ、７２Ｂに入力される。ＣＯＮＴ２２の制御信
号Ａに基づいて、符号無しバイトサイズ乗算（ＭＵＬＸ
Ｕ．Ｂ）の場合、上位８ビットを０拡張する。また、符
号付きバイトサイズ乗算（ＭＵＬＸＳ．Ｂ）の場合、上
位８ビットを符号拡張する。ワードサイズの場合は、選
択回路７１Ａ、７１Ｂの出力をそのまま出力する。

【０１８７】選択回路７１Ａ、７１Ｂの出力は出力バッ
ファ７３Ｂ、７３Ｃに入力される。ＣＯＮＴ２２の制御
信号Ａに基づいて、所定のタイミングで、拡張回路７２
Ａ、７２Ｂの出力をＸバスまたはＹバスに出力する。

【０１８８】乗算の終了時、及びＳＴＭＡＣ命令の場合
は、Ｘバス、ＹバスからＷＢへの出力が行われる。Ｘバ
ス、Ｙバスの入力は拡張回路７２Ｃに入力される。これ
は、ＭＡＣＨの上位２２ビットを符号拡張する。拡張回
路７２Ｃの出力は出力バッファに入力される。ＣＯＮＴ
２２の制御信号Ｃに基づいて、所定のタイミングで、拡
張回路７２Ｃの出力をＷＢに出力する。

【０１８９】ＭＡＣ命令のデータリード時、ＩＤＢから
Ｘバス、Ｙバスへの入力が、それぞれ１回ずつ行われ
る。ＣＯＮＴ２２の制御信号Ａに基づいて、所定のタイ
ミングで、ＩＤＢの内容はをＸバスまたはＹバスに出力
する。また、ＩＤＢは、ＤＢＷからの出力を入力可能と
され、ＤＢＲ及びＩＲへデータを入力可能とされる。

【０１９０】図１９、２０に、ＭＡＣ命令の動作タイミ
ングを示す。

【０１９１】例えば、ＭＡＣ＠ＥＲ１＋，＠ＥＲ２＋
命令などの例である。この場合のＥＲ１を第１のアドレ
スレジスタ、ＥＲ２を第２のアドレスレジスタとする。
前記同様に、Ｔ２からＭＡＣ命令の実行が開始される。

【０１９２】まず、プリフィックスコードの実行を行
い、ＰＣ３０の内容をアドレスとした命令のリードを行
い、また、ＰＣ３０の内容のインクリメントを行う。

【０１９３】Ｔ３のφ＃で、レジスタ制御信号Ａに基づ
いて、第１のアドレスの内容をＧＢに読み出して、ＭＡ
Ｂ３３に転送し、ＩＡＢに出力する。

【０１９４】Ｔ４のφで、第１のアドレスの内容をＧＢ
に読み出して、ＡＬＵ２６に入力し、インクリメントを
行う。

【０１９５】Ｔ４のφ＃で、インクリメント結果を、Ｗ
Ｂ経由で、第１のアドレスレジスタに格納する。バスス
イッチ３４に入力した、第１のリードデータをＸバスに
出力すると共に、制御信号Ｂに含まれるＳＴＸ信号を活
性状態にし、乗算器２にこの内容を入力ラッチＸにラッ
チさせる。同時に、第２のアドレスの内容をＧＢに読み
出して、ＭＡＢに転送し、ＩＡＢに出力する。

【０１９６】Ｔ５のφで、第２のアドレスの内容をＧＢ
に読み出して、ＡＬＵ２６に入力し、インクリメントを
行う。Ｔ５のφ＃で、インクリメント結果を、ＷＢ経由
で、第２のアドレスレジスタに格納する。バススイッチ
３４に入力した、第２のリードデータをＹバスに出力す
ると共に、制御信号Ｂに含まれるＳＴＹ信号を活性状態
にし、乗算器２にこの内容を入力ラッチＹにラッチさせ
る。ＭＡＣ信号を活性状態にして、積和演算動作の開始
を指示する。同時に、ＰＣ３０の内容をアドレスとした
命令のリードを行い、また、ＰＣ３０の内容のインクリ
メントを行う。

【０１９７】Ｔ６のφで、インクリメント結果をＰＣ３
０に格納する。一方、ＢＵＳＹ信号が活性状態になる。
ＭＡＣ命令では、ＣＰＵ１は乗算器２とは並列に動作
し、ＢＵＳＹ信号を無視して、次の命令の実行を開始す
る。

【０１９８】ＭＡＣ命令を連続して実行した場合も、次
のＭＡＣ命令がアドレス計算を行っている間に、乗算器
の動作が終了するために、ＭＡＣ命令実行にウェイトを
挿入することはない。

【０１９９】プリフィックスコードを付した命令コード
とすることにより、特開平−５１９８１号公報に記載さ
れているように、互換性を保持しつつ命令セットを拡張
することができる。また、乗算器動作中に、次の積和演
算を行った場合、命令フェッチとデータのアクセスを行
うことができるから、命令長が長くなっても実行時間を
低下させることがない。積和演算を連続的に高速に実行
することができる。

【０２００】乗算器２は、演算終了時点で、ＳＹＳＣＲ
１３のＭＡＣＳビットを参照して、オーバフローが発生
していれば、ＭＡＣレジスタの内容を、上限（Ｈ’７Ｆ
ＦＦＦＦＦＦ）または下限（Ｈ’８０００００００）に
固定する。

【０２０１】図２１、２２に、ＳＴＭＡＣ、ＬＤＭＡＣ
命令の動作タイミングを示す。

【０２０２】例えば、ＳＴＭＡＣＭＡＣＨ，ＥＲ２命
令などの例である。前記同様に、Ｔ２からＳＴＭＡＣ命
令の実行が開始される。

【０２０３】まず、ＢＵＳＹ信号の状態をサンプリング
する。ＢＵＳＹ信号が活性状態であれば、ウェイト状態
になる。

【０２０４】Ｔ２のφ＃でＰＣの内容がＧＢに読み出さ
れ、ＭＡＢ３３に入力されて、ＩＡＢに出力される。ま
た、ＩＮＣ２７に入力されて、インクリメント動作が開
始される。

【０２０５】ＣＰＵ内部のクロックがロウレベルで固定
され、ＣＰＵの動作を停止する。直前にＭＡＣ命令を実
行した場合、ＢＵＳＹ信号は３ステートの期間活性状態
であり、ＳＴＭＡＣ命令も３ステートウェイト状態にな
る。

【０２０６】Ｔ５でＢＵＳＹ信号が非活性状態になる
と、Ｔ６からクロックの動作が開始される。

【０２０７】Ｔ６のφで、インクリメント結果がＷＢに
出力され、ＰＣ３０に格納される。ＳＴＭＡＣＨまたは
ＳＴＭＡＣＬ信号が活性状態になって、ＭＡＣレジスタ
の読み出しが指示される。ＭＡＣレジスタの内容がＸバ
ス、Ｙバスに出力される。特に制限はされないものの、
Ｘバスが上位、Ｙバスが下位の内容とされる。

【０２０８】Ｔ６のφ＃で、Ｘバス、Ｙバスの内容がＷ
Ｂに出力されて、指定されたレジスタ（ＳＴＭＡＣＭ
ＡＣＨ，ＥＲ２の場合は、ＥＲ２）に格納される。同時
に、乗算器のフラグの内容がＣＣＲのＮ、Ｚ、Ｖフラグ
に格納される。

【０２０９】また、ＬＤＭＡＣＥＲ１，ＭＡＣＬ命令
などの例である。

【０２１０】Ｔ８からＬＤＭＡＣ命令の実行が開始され
る。

【０２１１】Ｔ９のφで、指定されたレジスタ（ＬＤＭ
ＡＣＥＲ１，ＭＡＣＬの場合は、ＥＲ１）の内容が読
み出される。この内容がＸバス、Ｙバスに出力される。

【０２１２】Ｔ９のφ＃で、ＬＤＭＡＣＨまたはＬＤＭ
ＡＣＬ信号が活性状態になる。ＰＣ３０の内容がＧＢ経
由で、ＭＡＢ３３とＩＮＣ２７に入力される。

【０２１３】Ｔ１０のφで、インクリメントされた結果
がＷＢ経由で、ＰＣ３０に格納される。また、Ｘバス、
Ｙバスの内容がＭＡＣレジスタに格納される。

【０２１４】前記同様に、ＢＵＳＹ信号が活性状態の場
合は、ＬＤＭＡＣ命令も活性状態になるようにしてもよ
い。

【０２１５】ＣＬＲＭＡＣ命令は、概略ＬＤＭＡＣ命令
と同様の動作で、ＬＤＭＡＣ命令のＬＤＭＡＣＨ、Ｌ信
号と同じタイミングで、ＣＬＲＭＡＣ信号を活性状態に
するようにすればよい。

【０２１６】図２３、２４に、乗算器を用いた乗算命令
のタイミング図を示す。

【０２１７】なお、ＣＯＮＴ２２の部分に、内部のステ
ートマシンのステップの番号を記載した。これは、基本
的には、ＣＯＮＴ２２の出力のフィードバック信号で形
成される。また、制御信号ＣＰＵＳを用いて、乗算器を
使用するか使用しないかを選択する。例えば、ＭＵＬＸ
Ｕ．ＷＲ１，ＥＲ０などのバイトサイズ・符号無し乗
算の例である。前記同様に、Ｔ２から実行を開始する。

【０２１８】命令が解読されると、まず、Ｔ２のφ＃
で、レジスタ制御信号Ａによって、汎用レジスタの読み
だしを指示する。読出された結果は、ＧＢ、ＤＢおよび
バススイッチ３４を介して、Ｘバス、Ｙバスに出力され
る。

【０２１９】制御信号Ｂに含まれるＳＴＸ、ＳＴＹ信号
に基づいて、Ｘバス、Ｙバスの内容は、Ｔ３のφで乗算
器の入力ラッチにラッチされる。また、同時に、制御信
号Ｂに含まれるＭＵＬ信号によって、乗算器に乗算を指
示する。ＣＯＮＴ２２から、バイト／ワードの選択、符
号付／符号無の選択、乗算／積和の選択を上記制御信号
によって指示する。

【０２２０】乗算器は、Ｔ３のφ＃で、ＢＵＳＹ信号を
与える。また、マルチプレクサやデコーダを動作させ
る。Ｔ４のφで、１回目の加算を行う。Ｔ４のφで部分
積を乗算結果レジスタとフィードバックラッチに格納す
る。これを３回繰り返す。ＢＵＳＹ信号が活性状態にな
ったことに呼応して、ＣＰＵはウェイト状態になる。

【０２２１】Ｔ５のφでＢＵＳＹが非活性状態になっ
て、ＣＰＵは動作を再開し、Ｔ６のφで、制御信号Ｃに
含まれる、ＭＵＬＲＤ信号を活性状態にして、乗算結果
レジスタのリードを指示する。乗算結果レジスタの内容
は、Ｘバス、Ｙバスおよびバススイッチ３４を経由し
て、Ｔ６のφ＃でＷＢを経由して、レジスタ制御信号Ｃ
によって指定されるレジスタに格納される。同時に、乗
算の結果フラグがＣＣＲ３１に格納される。

【０２２２】前記の通り、乗算命令はＢＵＳＹ信号によ
って、クロックが停止し、ウェイト状態となる。バイト
サイズ符号無し乗算命令（ＭＵＬＸＵ．ＢＲ０Ｌ，Ｒ
１など）は１ウェイトが挿入され、３ステートで実行さ
れる。ワードサイズ符号無し乗算命令（ＭＵＬＸＵ．Ｗ
Ｒ０，ＥＲ１など）は２ウェイトが挿入され、４ステ
ートで実行される。なお、符号付き乗算の場合は、それ
ぞれ、プリフィックスコードの実行が付加される。

【０２２３】ＢＵＳＹ信号によって、演算実行の終了を
判定することにより、制御回路（ＣＯＮＴ２２）の論理
を縮小することができる。

【０２２４】ＴＥＳＴＭＯＤＥ信号が活性状態になっ
て、テストモードを指示された場合には、乗算器は１ス
テップの動作のみを行い、ＢＵＳＹ信号は非活性状態を
保持する。ＣＰＵは１ステートで処理を終了する。

【０２２５】図２５、２６に、乗算器を用いない乗算命
令のタイミング図を示す。乗算器を用いない乗算は、特
に制限はされないものの、除算と類似のシーケンスで行
うようにする。

【０２２６】命令が解読されると、まず、汎用レジスタ
の読みだしを指示する。読出された結果は、符号判定を
行う。符号付／符号無の選択に対応して、符号判定を行
い、除数は符号反転し、負数にする。そのほかは正数に
する。

【０２２７】被乗数を上位、下位は０にして１ビットず
つシフトし、シフトした結果によって、下位側に乗数を
加算するかを決める。その結果に対して、さらにシフト
を行い、シフトした結果によって、下位側に乗数を加算
を行っていく。これを８または１６回繰返して、乗算結
果の絶対値を得る。例えば、ＭＵＬＸＵ．ＢＲ１Ｌ，
Ｒ０などのバイトサイズ・符号無し乗算の例である。前
記同様に、Ｔ２から除算命令の実行が開始される。前記
のような、所定の処理を行った後、Ｔ５から部分乗算を
行う。

【０２２８】部分乗算は、左シフト処理と加算で構成さ
れる。前回の加算と次回のシフト処理を同一のＡＬＵ処
理で行うようにする。

【０２２９】Ｔ５のφ１に同期して、指定されたレジス
タ（ディスティネーションレジスタＲｄ）から被乗数を
読み込み、シフト処理を行う。シフト処理の結果（部分
積）がφ＃に同期してＷＢを経由して、Ｒｄにライトさ
れる。また、シフトアウトされたキャリが内部で保持さ
れる。

【０２３０】Ｔ６のφ１に同期して、Ｒｄから部分積を
読み込み、部分乗算処理を行う。前回のキャリが”１”
である場合、部分積の下位８ビットに乗数を加算し、１
６ビットでシフト処理を行い、最下位ビットは”０”と
する。前記以外の場合、部分積に１６ビットでシフト処
理を行い、最下位ビットは”０”とする。かかる結果が
φ＃に同期してＷＢを経由して、Ｒｄにライトされる。
また、シフトアウトされたキャリが内部で保持される。
この動作を７回繰り返す。

【０２３１】Ｔ１３では、上記同様の判定を行い、前回
のキャリが”１”である場合、部分積の下位８ビットに
乗数を加算する。前記以外の場合、部分積を保持する。
１６ビットの積が得られる。かかる結果がφ＃に同期し
てＷＢを経由して、Ｒｄにライトされる。符号付きの場
合は、Ｔ１４で符号処理を行う。また、ワードサイズの
場合は、部分乗算処理が８回追加される。

【０２３２】先に保持した符号判定結果に基づいて、積
の符号処理を行う。すなわち、乗数・被乗数の一方が正
数、他方が負数のときは、積の符号を反転する（０から
積を引く）。

【０２３３】図２７に、乗算命令の状態遷移図を示す。
例えば、ＭＵＬＸＵ．ＢＲ１Ｌ，Ｒ０などのバイトサ
イズ・符号無し乗算の例である。命令の実行が開始され
ると、ＣＰＵＳ信号の状態によって分岐する。

【０２３４】ＣＰＵＳ信号が活性状態であって、乗算器
の使用が許可されると、図６の動作を行う。即ち、ステ
ップ１で、指定されたレジスタの内容を、ＧＢ、ＤＢを
経由して、Ｘ、Ｙバスに出力して、乗算器に供給する。
ＢＵＳＹ信号の状態を判定する。テストモードであれ
ば、ＢＵＳＹ信号は非活性状態であって、直ちにステッ
プ２に遷移する。

【０２３５】ＢＵＳＹ信号が活性状態であると、ＷＡＩ
Ｔ状態に遷移する。ＢＵＳＹ信号は非活性状態になると
ステップ２に遷移する。

【０２３６】ステップ２では、Ｘ、Ｙバスの内容をＷＢ
を経由して、指定されたレジスタにライトする。例え
ば、乗算器のフラグの内容をＣＣＲ３１に格納する。次
の命令の実行を開始する。

【０２３７】ＣＰＵＳ信号が非活性状態であって、乗算
器の使用が禁止されると、図２５、２６の動作を行う。
即ち、ステップ１、２でデータアライメントなどを行っ
た後、ステップ３から、部分乗算処理を行う。ステップ
３では、ＧＢ上位に被乗数を出力し、これをシフトす
る。

【０２３８】ステップ４では、ＧＢに部分積を、ＤＢ下
位に乗数を出力し、ＡＬＵ２６で加算を行う。前のステ
ップでシフトアウトしたビットが”１”であれば、加算
した結果が選択され、シフトアウトしたビットが”０”
であれば、ＧＢの内容が選択され、シフトを行う。これ
をステップ１０まで繰り返す。

【０２３９】ステップ１１では、ＧＢに部分積を、ＤＢ
下位に乗数を出力し、ＡＬＵ２６で加算を行う。前のス
テップでシフトアウトしたビットが”１”であれば、加
算した結果が選択され、シフトアウトしたビットが”
０”であれば、ＧＢの内容が選択される。シフトは行わ
ない。

【０２４０】ステップ１２で、命令のリードを行う。例
えば、積を検査して、ＣＣＲに反映する。次の命令の実
行を開始する。

【０２４１】図２５、２６に、除算命令のタイミング図
を示している。例えば、ＤＩＶＸＵ．ＢＲ１Ｌ，Ｒ０
などのバイトサイズ・符号無し除算の例である。前記同
様に、Ｔ２から除算命令の実行が開始される。除数の符
号反転などの、所定の処理を行った後、Ｔ５から部分除
算を行う。部分除算は、左シフト処理と減算で構成され
る。前回の減算と次回のシフト処理を同一のＡＬＵ処理
で行うようにする。

【０２４２】Ｔ５のφ１に同期して、指定されたレジス
タ（ディスティネーションレジスタＲｄ）から被除数を
読み込み、シフト処理を行う。シフト処理の結果（部分
剰余）がφ＃に同期してＷＢを経由して、Ｒｄにライト
される。また、シフトアウトされたキャリが内部で保持
される。

【０２４３】Ｔ６のφ１に同期して、Ｒｄから部分剰余
を読み込み、部分除算処理を行う。前回のキャリが”
１”である場合、または、部分剰余の上位８ビットが除
数以上である場合、部分剰余の上位８ビットから除数を
減算（除数の符号反転を行っている場合、除数の反転を
加算）し、１６ビットでシフト処理を行い、最下位ビッ
トは”１”とする。前記以外の場合、部分剰余に１６ビ
ットでシフト処理を行い、最下位ビットは”０”とす
る。かかる結果がφ＃に同期してＷＢを経由して、Ｒｄ
にライトされる。また、シフトアウトされたキャリが内
部で保持される。この動作を７回繰り返す。

【０２４４】Ｔ１３では、上記同様の判定を行い、前回
のキャリが”１”である場合、または、部分剰余の上位
８ビットが除数以上である場合、部分剰余の上位８ビッ
トから除数を減算し、下位８ビットでシフト処理を行
い、最下位ビットは”１”とする。前記以外の場合、部
分剰余に下位８ビットでシフト処理を行い、最下位ビッ
トは”０”とする。いずれの場合も、ビット７の値は失
われる。上位８ビットに剰余、下位８ビットに商が得ら
れる。かかる結果がφ＃に同期してＷＢを経由して、Ｒ
ｄにライトされる。

【０２４５】符号付きの場合は、Ｔ１４で符号処理を行
う。また、ワードサイズの場合は、部分除算処理が８回
追加される。

【０２４６】図２８に、ＡＬＵ２６の概略ブロック図を
示す。ＡＬＵ２６は、算術論理演算回路７６と、選択回
路７７、シフト回路７８、制御回路７９から構成され
る。乗除算に直接関係のない部分は省略している。

【０２４７】算術論理演算回路７６は、ＧＢとＤＢの内
容を入力して、加算、減算、論理積、論理和、排他的論
理和などの演算を行い、結果を出力する。選択回路７７
は、算術論理演算回路の出力と、ＧＢの内容を入力し
て、いずれかを選択して出力する。シフト回路７８は、
選択回路７７の出力を入力して、シフト処理を行う。

【０２４８】選択回路７７、シフト回路７８は制御回路
７９によって制御される。制御回路７９は、ＣＯＮＴ２
２の与える制御信号と算術論理演算回路７６とシフト回
路７８の出力によって、選択回路７７の選択とシフト回
路７８のシフト入力を制御する。制御回路７９が、前記
の部分乗算、部分除算の判定を行う。条件が成立してい
れば、算術論理演算回路７６の出力を選択し、除算の場
合、１をシフト回路に入力する。条件が不成立であれ
ば、ＧＢの入力を選択し、除算の場合、０をシフト回路
に入力する。乗算の場合のシフト回路の入力は、０とさ
れる。

【０２４９】除算の部分除算と乗算の部分乗算の処理の
シーケンス、及びＡＬＵ２６の回路構成を共通化する。
除算と乗算を共通化して、ＣＯＮＴ２２の論理規模を縮
小できる。

【０２５０】これにより、乗算器を持たないＣＰＵを容
易に提供することができる。乗算器を持つＣＰＵにおい
て不必要な乗算器を用いない乗算の論理を除算と共通化
して、論理規模の増加を最低限にすることができる。

【０２５１】また、ＣＰＵＳによって、乗算器を用いな
い選択を可能にすることによって、テスト性を向上する
ことができる。テスト時に、乗算器を用いるか用いない
かを選択することに両方の論理をテストの対象にするこ
とができる。

【０２５２】複数命令の待避／復帰命令の命令コードは
表１６の通りである。

【０２５３】最初に使用するレジスタ番号が、命令コー
ド中に指定される。例えば、昭和５年３月（株）日立製
作所発行『Ｈ８／５００シリーズプログラミングマニュ
アル』に記載の複数命令の待避／復帰命令のように任意
のレジスタの組合わせを指定するのではなく、連続した
レジスタ番号の固定の組合わせとし、２、３、４本の固
定の組合わせとしている。命令コードも、レジスタ本数
に応じて３種類を用意している。

【０２５４】複数命令の待避命令は、待避するレジスタ
の本数に対応して、ＳＴＭ（ＥＲｌ−ＥＲｌ＋１），＠−ＳＰＳＴＭ（ＥＲｍ−ＥＲｍ＋２），＠−ＳＰＳＴＭ（ＥＲｎ−ＥＲｎ＋３），＠−ＳＰの３種類を有する。ｌ＝０、２、４、６であり、ｍ、ｎ
＝０、４である。指定した汎用レジスタをスタックに待
避する。例えば、ＥＲ０とＥＲ１をスタックに待避する
場合は、ＳＴＭ（ＥＲ０−ＥＲ１），＠−ＳＰを用いる。ＥＲ０、ＥＲ１の順番でスタックにライトさ
れ、スタックポインタ（ＥＲ７）は＋８される。命令コ
ード中のレジスタ指定部は、最初に待避されるレジスタ
番号にしてある。

【０２５５】図２９、３０に複数レジスタの待避命令の
実行シーケンスを示す。例えば、ＳＴＭ．ＬＥＲ０−
ＥＲ１，＠−ＳＰなどの２本の汎用レジスタを待避する
例である。レジスタ指定フィールドはＢ’０００である
（Ｂ’は２進数を示す）。

【０２５６】前記同様に、Ｔ２から除算命令の実行が開
始される。特に制限はされないものの、命令コードの第
１ワードはプリフィックスコードであり、次の命令コー
ドの動作を指定し、ＰＣをインクリメントするほかの動
作は行わない。

【０２５７】第２ワードの命令コードは、ＰＵＳＨ命令
と共通にされる。

【０２５８】Ｔ４のφで、ＳＰの内容をＧＢに読み出
し、ＡＬＵ２６に入力する。ＡＬＵ２６では−４の演算
を行う。なお、前記の通り、実行前のＳＰはスタックの
先頭アドレスを示しているとする。

【０２５９】Ｔ４のφ＃で演算結果がＷＢとＧＢに出力
される。ＷＢからＳＰに書き込まれ、ＧＢからＭＡＢ３
３に格納される。ＭＡＢ３３の内容がＩＡＢに出力され
る。また、第１の制御信号ＢとＲＳＥＬ２（＝Ｂ’００
０）とによって、待避されるレジスタが選択され、レジ
スタ制御信号Ｂが生成される。

【０２６０】Ｔ５のφで、選択されたレジスタ（ＥＲ
０）の内容がＤＢ経由で、ＤＢＷ２４に転送される。

【０２６１】Ｔ５のφ＃で、転送されたデータ（ＥＲ０
の内容）の上位１６ビット（Ｅレジスタの内容）が内部
データバスに出力される。また、ＭＡＢ３３のインクリ
メント機能によって、ＩＡＢの出力値を＋２とする。

【０２６２】Ｔ６のφで、更に、ＳＰの内容をＧＢに読
み出し、ＡＬＵ２６に入力する。ＡＬＵ２６では−４の
演算を行う。

【０２６３】Ｔ６のφ＃で、ＤＢＷ２４に転送されたデ
ータの下位１６ビット（Ｒレジスタの内容）が内部デー
タバスに出力される。ＡＬＵ２６の演算結果がＷＢとＧ
Ｂに出力される。ＷＢからＳＰに書き込まれ、ＧＢから
ＭＡＢに格納される。ＭＡＢ３３の内容がＩＡＢに出力
される。また、第２の制御信号ＢによってＲＳＥＬのビ
ット０が反転される。第１の制御信号とＲＳＥＬ２（＝
Ｂ’００１）とによって、待避されるレジスタが選択さ
れ、レジスタ制御信号Ｂが生成される。

【０２６４】Ｔ７のφで、選択されたレジスタ（ＥＲ
１）の内容がＤＢ経由で、ＤＢＷ２４に転送される。

【０２６５】Ｔ７のφ＃で、転送されたデータ（ＥＲ１
の内容）の上位１６ビット（Ｅレジスタの内容）が内部
データバスに出力される。また、ＭＡＢ３３のインクリ
メント機能によって、ＩＡＢの出力値を＋２とする。

【０２６６】Ｔ８のφ＃で、ＤＢＷ２４に転送されたデ
ータの下位１６ビット（Ｒレジスタの内容）が内部デー
タバスに出力される。

【０２６７】Ｔ８のφ＃以降で、前記同様に、次の次の
命令の読み出しと、ＰＣ３０のインクリメント（＋２）
を行う。

【０２６８】レジスタ３本を指定した場合は、実行ステ
ート数が２ステート長くなり、ＳＰのデクリメント（−
４）と、ＲＳＥＬのビット１が反転される。ＲＳＥＬ
は、レジスタ指定フィールドが０００の場合、０１０と
され、汎用レジスタＥＲ２が選択される。ライト動作が
２回行われる。

【０２６９】レジスタ４本を指定した場合は、更に、実
行ステート数が２ステート長くなり、ＳＰのデクリメン
ト（−４）と、ＲＳＥＬのビット１とビット０が反転さ
れる。ＲＳＥＬは、レジスタ指定フィールドが０００の
場合、０１１とされ、汎用レジスタＥＲ２３が選択され
る。ライト動作が２回行われる。

【０２７０】レジスタ番号の下位ビットが固定であるの
で、これを命令処理の実行に従って、変更させることが
容易である。例えば、２本のレジスタを待避する場合、
命令コード上のレジスタ指定フィールドの下位ビットは
０であるので、１回めのレジスタ指定は、レジスタ指定
フィールドの値に従い、２回のレジスタ指定は、ＣＯＮ
Ｔ２２の制御に従って、レジスタ指定フィールドの下位
１ビットを１に変更して、行うようにする。

【０２７１】一方、ＰＵＳＨ命令はレジスタ１本の待避
であり、前記の２回目の待避動作を行わないようにさ
れ、実行動作の共通化を図っている。

【０２７２】図３１、３２に複数レジスタの復帰命令の
実行シーケンスを示す。例えば、ＬＤＭ．Ｌ＠ＥＲ７
＋，ＥＲ０−ＥＲ１などの２本の汎用レジスタを待避す
る例である。レジスタ指定フィールドは００１である。

【０２７３】図３３、３４に、ＲＳＥＬ２入力制御回路
の具体的な構成、およびその動作説明を示す。この制御
回路は、アンド回路７５Ａ、７５Ｂ、オア回路８０Ａ、
８０Ｂから構成される。

【０２７４】ビット２には、オペコードのレジスタ指定
フィールドのビット２がそのまま入力される。ビット
１、０には、オアゲートとアンドゲートを介して入力さ
れる。オアゲートの他方の入力はＳＴＭ制御信号１、０
であり、アンドゲートの他方の入力はＬＤＭ制御信号
１、０の反転とされる。ＳＴＭ制御信号１、０およびＬ
ＤＭ制御信号１、０は、ＣＯＮＴ２２の出力である制御
信号Ｂに含まれる。

【０２７５】ＳＴＭ制御信号が活性状態になると、当該
ＲＳＥＬビットは１になる。また、ＬＤＭ制御信号が活
性状態になると、当該ＲＳＥＬビットは０になる。ＳＴ
Ｍ、ＬＤＭ命令と指定したレジスタ本数に従って、ＳＴ
Ｍ制御信号、ＬＤＭ制御信号が生成される。

【０２７６】これにより、レジスタ選択回路をそのほか
の命令と共通化することができる。共通化によって、物
理的規模の増加を抑止できる。

【０２７７】図３５、３６に、Ｃ言語で書かれた関数
と、これをＣＰＵの命令に変換したリストの概略を示
す。このリストには、オフセット（相対アドレス）、命
令コード、Ｃラベル、Ｃソース及びアセンブラ命令の各
項目が示されている。

【０２７８】Ｃ言語からＣＰＵの命令へのコンパイルに
ついては、例えば、平成４年９月（株）日立製作所発行
『Ｈ８／３００シリーズＣコンパイラ』に記載されてい
る。引数を汎用レジスタＥＲ０、ＥＲ１に設定しておく
ことができる。

【０２７９】関数Ｐｒｏｃ１では、引数をレジスタ渡し
とし、これをＥＲ０に割り当てている。関数内の処理
で、ＥＲ２、３、４、６を使用するため、関数処理の先
頭で、ＳＴＭ（ＥＲ２−ＥＲ３），＠−ＳＰＳＴＭ（ＥＲ４−ＥＲ６），＠−ＳＰを実行して、関数の最後で、ＬＤＭ＠ＳＰ＋，（ＥＲ４−ＥＲ６）ＬＤＭ＠ＳＰ＋，（ＥＲ２−ＥＲ３）を実行して、サブルーチンからリターン（ＲＴＳ）して
いる。

【０２８０】ＥＲ０、ＥＲ１は引数領域のため、関数内
では使用せず、内容の待避／復帰も行わない。

【０２８１】また、この関数内で呼び出される関数Ｐｒ
ｏｃ３は、引数をレジスタ渡しとし、これをＥＲ０に割
り当てている。関数内の処理で、ＥＲ５を使用するた
め、関数処理の先頭で、１レジスタの待避ＰＵＳＨ．ＬＥＲ５を実行して、関数の最後で、ＰＯＰ．ＬＥＲ５を実行して、サブルーチンからリターン（ＲＴＳ）して
いる。

【０２８２】スタックポインタはＥＲ７と兼用であるか
ら、ＥＲ７を待避／復帰することは意味がない。従っ
て、タスク切替えを行う場合に使用可能なすべてのレジ
スタを待避する場合には、ＳＴＭ＠ＳＰ＋，（ＥＲ０−ＥＲ３）ＳＴＭ＠ＳＰ＋，（ＥＲ４−ＥＲ６）の２命令を用いる。ＥＲ０からＥＲ６の順番でスタック
に待避される。同様に、復帰する場合には、ＬＤＭ＠ＳＰ＋，（ＥＲ４−ＥＲ６）ＬＤＭ＠ＳＰ＋，（ＥＲ０−ＥＲ３）の２命令を用いる。ＥＲ６からＥＲ０の順番でスタック
から復帰される。

【０２８３】前記のように任意の組合わせを指定できな
いが、予め、レジスタの割当てを行っておくことによ
り、実質的な制約にはなりにくい。７本のレジスタを待
避／復帰する場合に２命令を用いることになるが、全体
的な実行ステート数やプログラム容量に対しては影響が
小さい。少なくとも、１本のレジスタずつの待避／復帰
命令を用いるより効果がある。後者の場合、４バイト×
７、５ステート×７であるのに対して、前者では、４バ
イト×２、９＋１１ステートで実行できる。少なくと
も、命令リードのためのリードサイクルや、アドレス計
算のための内部動作の分を短縮して、高速化を図ること
ができる。

【０２８４】前記Ｃ言語で書かれたプログラムのよう
に、関数乃至サブルーチンを多く用いるプログラムの高
速化を実現することができる。

【０２８５】また、上記のような関数乃至サブルーチン
の場合のほかに、割り込み処理ルーチンにおいても、同
様のレジスタの待避／復帰を行う必要がある。マイクロ
コンピュータが機器制御などを行う場合には、割り込み
処理については、割り込みのイベントが発生してから、
実際の割り込み処理を実行するまでの時間を短縮するこ
とによって、リアルタイム制御性を向上することができ
る。複数レジスタの待避を高速に実行可能にすることに
より、かかるリアルタイム制御性の向上に効果がある。

【０２８６】また、固定の組合わせにし、各命令の実行
ステート数を固定にすることにより、内部の条件分岐を
行うことをなくし、内部論理を簡潔にし、論理規模を縮
小できる。マイクロプログラムによらず、ワイアードロ
ジックなどでも容易に実現できる。マイクロプログラム
によらず、ワイアードロジックなどとすることにより、
論理回路の高速化に寄与することができる。特に、Ｃ言
語など関数乃至サブルーチンを多く用いるプログラムを
高速に実行することができる。

【０２８７】図３７、３８に、割込み例外処理のシーケ
ンスを示す。

【０２８８】図３９に、例外処理の状態遷移図を示す。

【０２８９】前記同様に、Ｔ２から割り込み例外処理の
実行が開始される。プリフェッチした命令はキャンセル
され、図示されない割り込み要求信号に呼応して、ＣＯ
ＮＴ２２の入力が切り替えられる。

【０２９０】ステップ１の動作として、ＰＣ３０のデク
リメントを行う。Ｔ２のφ＃で、ＰＣ３０の内容を読み
出して、ＧＢ経由で、ＩＮＣ２７でデクリメント（−
４）を行う。これはプリフェッチをキャンセルしたこと
に対応して、待避すべきＰＣ３０の値を算出する。

【０２９１】Ｔ３のφで、デクリメントした結果を、Ｗ
Ｂ経由で一旦ＰＣ３０に格納する。

【０２９２】ステップ２で、ＳＰをデクリメントし、こ
の内容をアドレスとして、ＰＣ３０の内容をデータとし
て、ライト動作を行う。即ち、Ｔ３のφで、同時に、Ｓ
Ｐの内容を読み出して、ＧＢ経由でＡＬＵ２６でデクリ
メント（−２）を行う。

【０２９３】Ｔ３のφ＃で、デクリメントした結果を、
ＷＢ経由でＳＰに格納するとともに、ＧＢ経由でＭＡＢ
３３に転送し、ＩＡＢに出力させる。

【０２９４】Ｔ４のφで、ＰＣ３０の内容をＤＢ経由で
ＤＢＷ２４に転送する。ＤＢＷ２４の内容は、Ｔ４のφ
＃から、内部データバスに出力される。

【０２９５】ステップ３で、ＳＰをデクリメントし、こ
の内容をアドレスとして、ＰＣ３０の上位８ビットとＣ
ＣＲ３１の内容をデータとして、ライト動作を行う。

【０２９６】Ｔ４のφで、同時に、ＳＰの内容を読み出
して、ＧＢ経由でＡＬＵ２６でデクリメント（−２）を
行う。

【０２９７】Ｔ４のφ＃で、デクリメントした結果を、
ＷＢ経由でＳＰに格納するとともに、ＧＢ経由でＭＡＢ
３３に転送し、ＩＡＢに出力させる。ＤＢＷ２４に保持
したＰＣ３０の内容下位１６ビットを内部データバスに
出力する。

【０２９８】Ｔ５のφで、ＣＣＲ３１の内容をＤＢ経由
でＤＢＷ２４に転送する。Ｔ４で格納したＰＣ３０の上
位８ビットは保持される。ＤＢＷ２４の内容は、Ｔ５の
φ＃から、内部データバスに出力される。

【０２９９】ＩＮＴＭ１信号が非活性状態であれば、ス
テップ４に遷移する。ＩＮＴＭ１信号が活性状態であれ
ば、ステップ１２に遷移し、ＳＰをデクリメントし、こ
の内容をアドレスとして、ＥＸＲの内容をデータとし
て、ライト動作を行う。

【０３００】Ｔ５のφで、ＳＰの内容を読み出して、Ｇ
Ｂ経由でＡＬＵ２７でデクリメント（−２）を行う。

【０３０１】Ｔ５のφ＃で、デクリメントした結果を、
ＷＢ経由でＳＰに格納する。

【０３０２】Ｔ６のφで、ＥＸＲの内容をＤＢ経由でＤ
ＢＷ２４に転送する。Ｔ６のφ＃から、内部データバス
に出力される。

【０３０３】ステップ４で、ベクタアドレスの内容をリ
ードする。

【０３０４】Ｔ５のφ＃で、同時に、ＶＡＧの内容をＧ
Ｂ経由でＭＡＢ３３に転送し、ＩＡＢに出力させる。Ｖ
ＡＧには、図示されない、割り込みコントローラから与
えられるベクタ番号に基づいて、ベクタアドレスを生成
する。

【０３０５】ステップ５で、ベクタアドレスのリード動
作の終了を待つ。

【０３０６】ステップ６で、ＤＢＲ２５に格納した、ベ
クタアドレスの内容をアドレスとして、命令のリードを
行う。ＤＢＲ２５の内容をインクリメントし、ＰＣ３０
に格納する。

【０３０７】Ｔ８のφ＃で、ＤＢＲ２５に格納したベク
タアドレスのリード内容（分岐先の先頭アドレス）をＧ
Ｂ経由で、ＭＡＢ３３に転送し、ＩＡＢに出力させ、Ａ
ＬＵ２６でインクリメント（＋２）する。

【０３０８】Ｔ９のφで、インクリメントした結果を、
ＷＢ経由でＰＣ３０に格納する。

【０３０９】ステップ７で、ＰＣ３０の内容をアドレス
として、命令のリードを行い、ＰＣ３０のインクリメン
トを行う。

【０３１０】Ｔ９のφ＃で、ＰＣ３０の内容（分岐先の
先頭アドレス）をＧＢ経由で、ＭＡＢ３３に転送し、Ｉ
ＡＢに出力させ、ＡＬＵ２６でインクリメント（＋２）
する。リードした命令をＩＲ２１に格納する。

【０３１１】Ｔ１０のφで、インクリメントした結果
を、ＷＢ経由でＰＣ３０に格納する。

【０３１２】次の命令の実行を開始させる。

【０３１３】制御信号ＩＮＴＭ１に従って、ステップ１
２を行うか、行わないかが選択され、スタックを２回行
うか、３回行うかが選択される。スタックを２回行う場
合には、ＰＣとＣＣＲ３１のみが待避される。ＳＰは−
４となる。上記Ｔ５の動作に相当する部分（ステップ１
２）が実行されない。３回行う場合には、ＰＣ３０とＣ
ＣＲ３１及びＥＸＲが待避される。ＳＰは−６となる。

【０３１４】なお、ステップ１単位の動作が複数ステー
トにまたがっているのは、１つのＣＯＮＴ２２の入力に
対応して、複数の異なるタイミングの制御信号Ａ、Ｂ、
Ｃ及びレジスタ選択信号Ａ、Ｂ、Ｃが生成されるのに対
応する。

【０３１５】図４０、４１に、例外処理後のスタックの
状態を示す。図４１はノーマルモードを示し、図４２は
アドバンストモードを示している。

【０３１６】図４２に、ＲＴＥ命令の実行シーケンスを
示す。

【０３１７】図４３に、例外処理の状態遷移図を示す。

【０３１８】前記同様に、Ｔ２からＲＴＥ命令の実行が
開始される。

【０３１９】ステップ１の動作として、ＳＰの内容をア
ドレスとして、スタックのリードを行う。Ｔ２のφ＃
で、ＳＰの内容を読み出して、ＧＢ経由で、ＭＡＢ３３
に転送し、ＩＡＢに出力させる。

【０３２０】Ｔ３のφで、ＳＰの内容を読み出して、Ｇ
Ｂ経由で、ＡＬＵ２７でインクリメント（＋２）する。
ＩＡＢのアドレスでスタックをリードする。Ｔ３のφ＃
で、リードした内容をＤＢＲ２５に格納する。

【０３２１】ＩＮＴＭ１信号が非活性状態であれば、ス
テップ２に遷移する。ＩＮＴＭ１信号が活性状態であれ
ば、ステップ１０に遷移し、リードした結果をＥＸＲに
格納する。ＳＰをインクリメントし、この内容でリード
を行う。

【０３２２】Ｔ３のφ＃で、同時に、インクリメントし
た結果を、ＷＢ経由でＳＰに格納する。また、ＧＢを経
由して、ＭＡＢ３３に転送し、ＩＡＢに出力させる。

【０３２３】Ｔ４のφで、ＤＢＲ２５の内容をＧＢに読
み出し、これをＡＬＵ２７に入力する。Ｔ４のφ＃で、
ＡＬＵ２７はＧＢから入力した内容をそのまま、ＷＢに
出力し、ＥＸＲに格納する。

【０３２４】ステップ２で、リードした結果をＣＣＲ３
１に格納する。ＭＡＢ３３に格納した内容を、ＭＡＢ３
３でインクリメントさせる。この内容でリードを行う。
なお、ＭＡＢ３３のインクリメント機能は、特開平４−
３３３１５３号公報などに記載されている。

【０３２５】Ｔ５のφで、ＤＢＲ２５の内容をＧＢに読
み出し、これをＡＬＵ２７に入力する。Ｔ５のφ＃で、
ＡＬＵ２７はＧＢから入力した内容をそのまま、ＷＢに
出力し、ＣＣＲ３１に格納する。

【０３２６】ステップ３で、ＳＰの内容をインクリメン
ト（＋４）する。

【０３２７】Ｔ６のφで、ＳＰの内容を読み出して、Ｇ
Ｂ経由で、ＡＬＵ２６でインクリメント（＋４）する。

【０３２８】Ｔ６のφ＃で、インクリメントした結果
を、ＷＢ経由でＳＰに格納する。

【０３２９】ステップ４で、ＤＢＲ２５に格納した、ス
タックから復帰したＰＣ３０の内容をアドレスとして、
命令のリードを行う。ＤＢＲ２５の内容をインクリメン
トし、ＰＣ３０に格納する。

【０３３０】Ｔ６のφ＃で、同時に、ＤＢＲ２５に格納
したベクタアドレスのリード内容（分岐先の先頭アドレ
ス）をＧＢ経由で、ＭＡＢに転送し、ＩＡＢに出力さ
せ、ＡＬＵでインクリメント（＋２）する。

【０３３１】Ｔ７のφで、インクリメントした結果を、
ＷＢ経由でＰＣ３０に格納する。

【０３３２】ステップ５で、ＰＣ３０の内容をアドレス
として、命令のリードを行い、ＰＣ３０のインクリメン
トを行う。

【０３３３】Ｔ７のφ＃で、ＰＣ３０の内容（分岐先の
先頭アドレス）をＧＢ経由で、ＭＡＢ３３に転送し、Ｉ
ＡＢに出力させ、ＡＬＵ２６でインクリメント（＋２）
する。リードした命令をＩＲに格納する。

【０３３４】Ｔ８のφで、インクリメントした結果を、
ＷＢ経由でＰＣ３０に格納する。次の命令の実行を開始
させる。

【０３３５】例えば、ＩＮＴＭ１信号が０レベルの場合
には、前記従来ＣＰＵ（例えば、前記平成５年６月
（株）日立製作所発行『Ｈ８／３００Ｈシリーズプログ
ラミングマニュアル』に記載のＣＰＵ）と同一のスタッ
クの構造とされる。命令コードが共通であることと相俟
って、従来ＣＰＵによって書かれたプログラムをそのま
ま実行することができる。

【０３３６】新たな、コンディションコードや割込みマ
スクビットやトレースビットなどを追加する場合には、
これに対応したプログラムを作成することになるから、
スタックの構造が異なっても実質的な問題はない。割込
みマスクビットを追加するなどして、使い勝手を向上す
ることができる。

【０３３７】なお、前記の通りＩＮＴＭ１ビットがＳＹ
ＳＣＲに存在し、このビットの状態がＩＮＴＭ１信号に
反映されるようになっている。リセット後に、かかるＳ
ＹＳＣＲの設定を行うことにより、ＥＸＲを使用するか
しないかが選択される。

【０３３８】図４４にＣＯＮＴ２２の一部の論理を示
す。このＣＯＮＴ２２は、アンド回路８６Ａ〜８６Ｄに
よって構成される。

【０３３９】ＥＸＲを使用しない、すなわち、ＩＮＴＭ
１ビットを”０”にクリアすると、ＥＸＲのビットは全
て”０”とみなされ、設定値は、無視されるようにされ
る。

【０３４０】次に、図４におけるエミュレーション用イ
ンタフェース３９に含まれる制御レジスタ４１の構成を
示す。この制御レジスタ４１は、以下説明するように、
（１）ＡＳＥコントロールレジスタＤ（ＡＳＥＣＲ
Ｄ）、（２）ブレークコントロールレジスタＡＢ
（ＢＲＣＲＡ、Ｂ）、（３）ブレークアドレスレジスタ
Ａ、Ｂ（ＢＡＲＡ、Ｂ）、（４）ブレークアドレスマス
クレジスタＡ、Ｂ（ＢＡＭＲＡ、Ｂ）、および（５）
ＡＳＥ専用スタックレジスタ（ＢＲＫＳＴＫＲ）から構
成されている。

【０３４１】図４５に、（１）ＡＳＥコントロールレジ
スタＤ（ＡＳＥＣＲＤ）の構成を示す。このレジス
タは８ビットリード／ライト可能なレジスタで、シング
ルステップの設定、ＲＴＢ命令実行後の割込制御、多重
ブレークの許可禁止、ウインドウ機能を指定する。各ビ
ットの内容を表２１乃至表２４に示す。

【０３４２】

【表２１】

【０３４３】

【表２２】

【０３４４】

【表２３】

【０３４５】

【表２４】

【０３４６】図４６に、（２）ブレークコントロールレ
ジスタＡＢ（ＢＲＣＲＡ、Ｂ）の構成を示す。この
レジスタは、（ａ）ＢＲＣＲＡ、（ｂ）ＢＲＣＲＢから
なり、各々は８ビットのリード／ライトが可能なレジス
タで、それぞれＰＣブレークのチャネルＡ、Ｂの制御を
行う。各ビットの内容を表２５乃至表２８に示す。

【０３４７】

【表２５】

【０３４８】

【表２６】

【０３４９】

【表２７】

【０３５０】

【表２８】

【０３５１】図４７に、（３）ブレークアドレスレジス
タＡ、Ｂ（ＢＡＲＡ、Ｂ）の構成を示す。このレジス
タは、（ａ）ＢＡＲＡ、（ｂ）ＢＡＲＢからなり、各々
は３２ビットのリード／ライトが可能なレジスタで、そ
れぞれＰＣブレークのチャネルＡ、Ｂのアドレスを指定
する。３２ビットのレジスタをバイトサイズに分割し
て、ＢＡＲＲ、Ｅ、Ｈ、Ｌと表記される場合もある。最
上位のＢＡＲＲはリザーブされている。リードすると不
定値が読み出される。ライトは無効である。

【０３５２】図４８に、（４）ブレークアドレスマスク
レジスタＡ、Ｂ（ＢＡＭＲＡ、Ｂ）の構成を示す。こ
のレジスタは、（ａ）ＢＡＭＲＡ、（ｂ）ＢＡＭＲＢか
らなり、各々は３２ビットのリード／ライトが可能なレ
ジスタで、それぞれＰＣブレークのチャネルＡ、Ｂのア
ドレス比較のマスクを行うビットを指定する。ＢＡＭＲ
のビットを”１”にセットすると、このビットに対応す
るアドレスのビットは、アドレス比較対象から除外され
る。３２ビットのレジスタをバイトサイズに分割して、
ＢＡＭＲＲ、Ｅ、Ｈ、Ｌと表記される場合もある。最上
位のＢＡＲＲはリザーブされている。リードすると不定
値が読み出される。ライトは無効である。

【０３５３】図４９に、（５）ＡＳＥ専用スタックレジ
スタ（ＢＲＫＳＴＫＲ）の構成を示す。このレジスタ
は、６バイト（４８ビット）のリード／ライトが可能な
レジスタで、ユーザモード⇔ブレークモードの遷移時
に、スタック領域として使用する。ユーザのＳＰは使用
せず、保持される。スタックされるリソースおよびスタ
ックの構造は、ＭＣＵ動作モード（ノーマルモード／ア
ドバンストモード）および、制御レジスタの設定（ＳＹ
ＳＣＲのＩＮＴＭ１ビット）によって相違される。表２
９にこのレジスタの使用方法を示す。

【０３５４】

【表２９】

【０３５５】エミュレーション用ソフトウェアの実行状
態への遷移（ブレーク）時には、固定アドレスのブレー
クスタックレジスタを使用するようにする。ブレーク例
外処理や、ブレークからのリターン命令時には、ユーザ
のスタックポインタ（ＥＲ７）を使用せず、固定的なス
タックアドレスを生成する。かかるスタックアドレスの
生成はＥＭＬＳＰ２９による。

【０３５６】図５０に、ＥＭＬＳＰ２９の構成を示す。
このＥＭＬＳＰ２９は、クロックトバッファで構成され
る。

【０３５７】かかるクロックトバッファの内、ビット２
３〜１０は１固定、ビット５、４、０は０固定、ビット
９〜６は、外部からの指定を入力する。また、ビット
３、２、１はＣＯＮＴ２２の制御信号を入力する。ＣＭ
ＯＳ回路で構成する場合、必要に応じて論理反転を用い
ればよい。クロックトバッファの出力はＧＢに接続され
ている。また制御信号ｍは、ＣＯＮＴの制御信号とクロ
ック（φ＃）の論理積信号である。

【０３５８】通常のレジスタ回路が、データを保持する
ためのラッチ回路を持たなければならないが、ＥＭＬＳ
Ｐ２９は、これを持たず、小型化を図っている。

【０３５９】従って、ブレークスタックレジスタの先頭
アドレスは、Ｂ’００００００であって、６４ｋバイト
単位で１６通りのアドレスを選択可能とされる。マイク
ロコンピュータの内部Ｉ／Ｏレジスタの配置によって、
アドレスを変更できる。

【０３６０】ブレーク例外処理の実行シーケンスは、図
３７、３８と同様であり、そこでのＳＰ（ＥＲ７）の読
み出しに代わって、ＥＭＬＳＰ２９を読み出すようにす
る。

【０３６１】この場合、最初（Ｔ３のφ）は下位アドレ
スをＢ’０００１１０として、デクリメントした内容の
Ｂ’０００１００がスタックのアドレスとされる。

【０３６２】２回目（Ｔ４のφ）は下位アドレスをＢ’
０００１００として、デクリメントした内容のＢ’００
００１０がスタックのアドレスとされる。

【０３６３】３回目（Ｔ５のφ）は下位アドレスをＢ’
００００１０として、デクリメントした内容のＢ’００
００００がスタックのアドレスとされる。３回目は、Ｉ
ＮＴＭ信号が活性状態のときに有効である。読み出され
るビット２、１は、ＣＯＮＴ２２の制御信号によって選
択する。

【０３６４】リターン命令の実行シーケンスは、図４２
と同様であり、ＳＰ（ＥＲ７）の読み出しに代わって、
ＥＭＬＳＰ２９を読み出すようにする。

【０３６５】最初（Ｔ２のφ＃）はＩＮＴＭ１信号によ
って異なり、ＩＮＴＭ１信号が非活性状態であれば、下
位アドレスをＢ’００００１０として、ＩＮＴＭ１信号
が活性状態であれば、下位アドレスをＢ’００００００
として、読み出す。これらがスタックのアドレスとな
る。

【０３６６】２回目（Ｔ３のφ）は、ＩＮＴＭ１信号が
活性状態である場合に有効であり、下位アドレスをＢ’
００００１０として、デクリメントした結果をアドレス
としてリードを行う。

【０３６７】３回目はＭＡＢ３３のインクリメントによ
ってアドレスを生成し、ＥＭＬＳＰ２９は使用しない。

【０３６８】これにより、固定的な出力回路として論理
規模を縮小できる。ユーザに公開されない資源による論
理規模の増大を最小限にすることができる。

【０３６９】図５１に、ブレーク例外処理の実行タイミ
ングを示す。実行シーケンスは図３７、３８の例外処理
タイミングと同様である。

【０３７０】前記同様に、Ｔ２から割り込み例外処理の
実行が開始される。プリフェッチした命令はキャンセル
され、図示されないブレーク要求信号に呼応して、ＣＯ
ＮＴ２２の入力が切り替えられる。

【０３７１】Ｔ３のバス動作が行われない期間に、ブレ
ークモードを示す信号ＢＲＫＡＫ＃が活性状態になる。

【０３７２】図５２に、ブレーク制御論理の回路構成を
示す。この回路は、アンド回路８１Ａ乃至８１Ｇ、オア
回路８２Ａ乃至８２Ｄ、フリップフロップ８３から構成
されている。

【０３７３】ＣＰＵに対するブレーク要求は、３要因が
存在する。第１はＢＲＫ端子による要求である。第２は
アドレス比較Ａによる要求であり、これは、ＢＲＫＣＲ
のＢＩＥＡビットによって許可される。第３はアドレス
比較Ｂによる要求であり、これは、ＢＲＫＣＲのＢＩＥ
Ｂビットによって許可される。なお、かかるアドレス比
較は、前記の通り、（ＣＡ２３・ＡＲ２３＋¬ＣＡ２３
・¬ＡＲ２３＋ＡＭＲ２３）・…・（ＣＡｎ・ＡＲｎ＋
¬ＣＡｎ・¬ＡＲｎ＋ＡＭＲｎ）・…・（ＣＡ０・ＡＲ
０＋¬ＣＡ０・¬ＡＲ０＋ＡＭＲ０）と表現される。
（¬は論理反転を示す）。

【０３７４】これらの論理和信号が、ブレーク要求とし
て、ＣＰＵに与えられる。

【０３７５】ブレークモードでは、ＭＢＩＥビットの状
態によってＢＲＫ端子によるブレーク要求の許可禁止が
選択される。即ち、ブレークモードでＭＢＩＥビット
が”０”にクリアされている場合は、ブレーク要求が抑
止される。アドレス比較によるブレーク要求は、ブレー
クモードで禁止される。

【０３７６】また、ＭＢＩＥビットは、フリップフロッ
プで構成され、ＢＲＫＡＫ信号の反転信号で”０”にク
リアされる。かかるフリップフロップの入力は、所定の
データバスのビットであって、クロックは、ブレークモ
ード信号とアドレスデコード信号とライト信号の論理積
信号とされる。かかるアドレスデコード信号は、ＣＰＵ
の出力するアドレスがＢＲＫＣＲの存在するアドレスに
なったとき、活性状態とされる。即ち、ブレークモード
でのみライト可能とされる。

【０３７７】即ち、ブレークモードに遷移した直後は、
ブレーク要求がが禁止状態であって、不所望のブレーク
の多重例外処理（スタックした内容の破壊）が禁止され
る。また、ＢＲＫＣＲのＳＳＴＰビットと、ＢＲＫＡＫ
信号の反転信号との論理積が、シングルステップブレー
ク要求として、ＣＰＵに与えられる。

【０３７８】シングルステップブレーク要求と、ＲＴＢ
命令実行信号との論理積信号と、ブレーク要求が、ＣＰ
Ｕ内部で、ＣＰＵブレーク例外処理要求として認識され
る。これらの例外処理の内容は共通とされる。

【０３７９】ＣＰＵはＲＴＢ命令実行時には、かかるシ
ングルステップブレーク要求を無視する。

【０３８０】上記実施例によれば、以下の作用効果を得
るものである。

【０３８１】（１）既存の命令セットと互換性を維持し
つつ、乗算器を内蔵することに当っては、ポストインク
リメントレジスタ間接のアドレッシングモードのみをサ
ポートすることによって、アドレッシングモードの増加
を最小限にして、かつ処理性能を低下させずに積和演算
を実行可能にすることができる。また、アドレスレジス
タの補正をレジスタ間演算命令で行い、これを１ステー
トで実行することができ、アドレッシングの柔軟性を向
上することができる。さらに、積和演算をＣＰＵの内部
動作（ポストインクリメントのアドレス計算）と並行に
行うことによって、実行ステート数の短縮を行うことが
できる。

【０３８２】（２）乗算器を利用して乗算命令を実行す
ることにあたっては、乗算の結果（積、フラグ）を直接
汎用レジスタ、ＣＣＲに格納するようにして、直ちに結
果を利用できるようにし、実質的な乗算の実行速度を向
上することができる。また、積和演算の結果（ＭＡＣ）
をリード（ＳＴＭＡＣ）すると同時に、乗算器内部で保
持したフラグをＣＣＲに格納することによって、積和演
算結果の利用や判定を容易に行うことができ、使い勝手
を向上することができる。

【０３８３】（３）乗算器を取外し可能にすることによ
って、乗算器を取外した場合は、積和演算をサポートし
ないことによって、容易に下位ＣＰＵを実現し、論理的
・物理的規模を縮小し、製造費用を低減した別のマイク
ロコンピュータを容易に開発することができる。また、
汎用的な乗算命令を、乗算器によらずにサポートするこ
とによって、かかる別のマイクロコンピュータにおける
使い勝手の低下を防止できる。さらに、乗算器によらな
い乗算命令を除算と同一のシーケンスで実行するように
して、乗算器を持つマイクロコンピュータにおいても冗
長な論理を最低限にすることができる。

【０３８４】また、乗算器使用するか使用しないかの制
御信号を与えて制御することによって、テスト性を向上
したり、エミュレータを共通化したりすることができ
る。全体的な開発効率を向上することができる。さらに
また、乗算器を削除し、小型化したＣＰＵを用いて、マ
イクロコンピュータを構成することによって、半導体集
積回路の論理規模・物理的規模を縮小して、製造費用の
縮小を図ることができる。

【０３８５】（４）乗算器とＣＰＵを一体に構成して、
乗算器・ＣＰＵ間の配線を短縮して、物理的規模を縮小
する。また、高速化に寄与することができる。

【０３８６】（５）乗算器のテストモードを設定して、
このときの乗算器の処理を１ステップのみにすることに
よって、論理規模の増加を最低限にして、テストの容易
性を向上することができる。テストステップを短縮する
ことができる。

【０３８７】（６）内部動作のパイプラインに対応し
て、入出力タイミングの異なるレジスタ選択回路を複数
持つことにより、実質的に１命令／１ステート実行を行
うことができる。

【０３８８】（７）複数レジスタの退避／復帰命令を持
ち、この組み合せを固定的にすることによって、論理規
模の縮小を図ることができる。レジスタの本数の異なる
命令を複数命令サポートすることによって、使い勝手の
低下を防ぐことができる。また、複数レジスタの退避／
復帰命令を関数（サブルーチン）の入り口／出口で実行
することによって、Ｃ言語などで記述された場合のよう
に、関数の使用頻度が高い場合に、処理速度を特に向上
することができる。さらに、割り込み例外処理ルーチン
の先頭で複数レジスタの退避を用いることにより、リア
ルタイム性の向上を図ることができる。

【０３８９】（８）ＥＸＲの有効／無効を切り換えるこ
とで、互換性を維持することと、機能拡張とを両立する
ことができる。ＥＸＲを無効とし、例外処理において退
避／復帰を行わないようにすることで、スタックの節約
と、割込み応答時間の高速化に寄与することができる。
また、互換性を維持する。さらに、ＥＸＲを有効とする
ことで、割り込みマスクレベルを拡張したり、トレース
機能を追加したりして、使い勝手を向上することができ
る。

【０３９０】（９）エミュレータ用の固定的なスタック
ポインタを持つことによって、ユーザプログラムとエミ
ュレーションプログラムの遷移時に、ユーザーのスタッ
クポインタとは独立して、固定的なアドレスに対して退
避および復帰が行われるから、エミュレータのソフトウ
ェア、ハードウェアの開発を容易にすることができる。

【０３９１】また、エミュレータ用のスタックポインタ
を固定的にすることによって、ユーザに公開しない資源
を最小限の論理的・物理的規模にすることができる。ユ
ーザプログラムからエミュレーションプログラムへの遷
移（ブレーク）を多重に行うことを禁止することを可能
にすることによって、不所望のスタックの内容の破壊を
防止することができる。

【０３９２】以上本発明者等によってなされた発明を実
施例に限定されるものではなく、その要旨を逸脱しない
範囲において種々変更可能である。実施例を相互に組み
合せて使用することもできる。

【０３９３】例えば、ＣＰＵの命令セットやレジスタ構
成は変更可能である。内部バス幅なども変更可能であ
る。但し、命令の大部分の命令コード長より、小さいバ
ス幅でないことが望ましい。

【０３９４】また、乗算器の内部構成なども種々変更可
能である。１６ビット×６ビットを３回繰り返すのでは
なく、１６ビット×４ビットを４下位繰り返すようにし
てもよい。命令実行ステートと論理的規模に鑑みて選択
すればよい。

【０３９５】さらに、飽和演算の指定、乗算器あり／な
しの指定、テストモードの指定方法が種々変更可能であ
ることは言うまでもない。

【０３９６】さらにまた、乗算器に限らず除算器を内蔵
するものであっても良い。

【０３９７】また、互換性を維持すべき対象は、前記例
に限定されない。一般的に、ＣＰＵの例外処理時に、コ
ントロールレジスタの内容を待避することは行われてお
り、そのほかのＣＰＵについても、本発明を適用して、
互換性を維持しつつ、コントロールレジスタの機能を拡
張することができる。

【０３９８】さらに、シングルチップマイクロコンピュ
ータのその他の機能ブロックについても何等制約されな
い。

【０３９９】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるシング
ルチップマイクロコンピュータに適用した場合について
説明したが、それに限定されるものではなく、その他の
データ処理装置にも適用可能であり、本発明は少なくと
も、複数の動作モードを選択して動作するデータ処理装
置に適用することができる。

【０４００】

【発明の効果】本題において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【０４０１】（１）乗算器をＣＰＵに内蔵することによ
って、アドレッシングモードの増加を最小限にして、か
つ処理性能を低下させずに積和演算を実行可能にするこ
とができる。乗算器による乗算の結果を汎用レジスタＣ
ＣＲに反映させ、かかる結果を直ちに利用可能にして、
処理速度を高速にすることができる。

【０４０２】（２）乗算器を取外し可能に（独立して）
設けることによって、乗算器を取外した場合は、積和演
算をサポートしないことによって、容易に下位ＣＰＵを
実現し、論理的・物理的規模を縮小し、製造費用の低減
に寄与することができる。

【０４０３】（３）複数レジスタの退避／復帰命令を持
ち、この組み合せを固定的にすることによって、論理規
模の縮小を図ることができ、また、高速化を図ることが
できる。

【０４０４】（４）コントロールレジスタの有効／無効
を切り換えることで、スタックの節約と、割込み応答時
間の高速化に寄与することができるとともに、互換性を
維持することができる。

【０４０５】（５）エミュレータ専用の固定スタックポ
インタを持つことにより、エミュレータをサポートする
ことができ、また、論理規模の増加を最低限にして、エ
ミュレータの設計を容易にすることができ、さらにエミ
ュレータ専用スタックポインタの一部のアドレスを、Ｃ
ＰＵ外部から与えるようにして、スタックレジスタをリ
ロケータブルにし、マイクロコンピュータのアドレス配
置などに容易に対応することができる。

【図面の簡単な説明】

【図１】本発明の実施例によるマイクロコンピュータの
構成を示すブロック図である。

【図２】本実施例のマイクロコンピュータのシステムコ
ントロールレジスタの構成図である

【図３】本実施例のマイクロコンピュータに用いられる
ＣＰＵの命令フォーマットの構成図である。

【図４】本実施例のマイクロコンピュータに用いられる
ＣＰＵと乗算器を示すブロック図である。

【図５】本実施例のマイクロコンピュータにおける制御
レジスタの１ビットの構成図である。

【図６】本実施例のマイクロコンピュータにおける制御
信号の設定方法の一例を示すブロックである。

【図７】本実施例のマイクロコンピュータにおける制御
信号の設定方法の一例を示す概略図である。

【図８】本実施例のマイクロコンピュータに用いられる
ＣＰＵのレジスタの構成図である。

【図９】本実施例のマイクロコンピュータに用いられる
ＣＰＵのレジスタの構成図である。

【図１０】本実施例のマイクロコンピュータに用いられ
るＣＰＵのレジスタの使用方法を説明するフロック図で
ある。

【図１１】本実施例のマイクロコンピュータに用いられ
るＣＰＵのレジスタのスタックの状態の説明図である。

【図１２】本実施例のマイクロコンピュータに用いられ
るＣＰＵの基本動作のタイミング図である。

【図１３】本実施例のマイクロコンピュータに用いられ
るＣＰＵの基本動作のタイミング図である。

【図１４】本実施例のマイクロコンピュータに用いられ
る乗算器の構成を示すブロック図である。

【図１５】本実施例のマイクロコンピュータに用いられ
る乗算器による演算方法の説明図である。

【図１６】本実施例のマイクロコンピュータに用いられ
る乗算器のフラグの実現方法の説明図である。

【図１７】本実施例のマイクロコンピュータに用いられ
る乗算器のフラグの実現方法の説明図である。

【図１８】本実施例のマイクロコンピュータに用いられ
るバススイッチの構成を示すブロック図である。

【図１９】本実施例のマイクロコンピュータにおけるＭ
ＡＣ命令の動作のタイミング図である。

【図２０】図１９に連続する動作のタイミング図であ
る。

【図２１】本実施例のマイクロコンピュータにおけるＳ
ＴＭＡＣ命令およびＬＤＭＡＣ命令の動作のタイミング
図である。

【図２２】図２１に連続する動作のタイミング図であ
る。

【図２３】本実施例のマイクロコンピュータにおいて乗
算器を用いた場合の乗算命令の動作のタイミング図であ
る。

【図２４】図１９に連続する動作のタイミング図であ
る。

【図２５】本実施例のマイクロコンピュータにおいて乗
算器を用いない場合の乗算命令の動作のタイミング図で
ある。

【図２６】図２５に連続する動作のタイミング図であ
る。

【図２７】本実施例のマイクロコンピュータにおける乗
算命令の状態遷移図である。

【図２８】本実施例のマイクロコンピュータに用いられ
る演算器の構成を示すブロック図である。

【図２９】本実施例のマイクロコンピュータにおける複
数レジスタの退避命令の実行シーケンス図である。

【図３０】図２９に連続する動作のタイミング図であ
る。

【図３１】本実施例のマイクロコンピュータにおける複
数レジスタの復帰命令の実行シーケンス図である。

【図３２】図３１に連続する動作のタイミング図であ
る。

【図３３】本実施例のマイクロコンピュータにおけるＲ
ＳＥＬ２入力制御回路の構成を示すブロック図である。

【図３４】図３３の動作の説明図である。

【図３５】本実施例のマイクロコンピュータに適用され
るＣ言語による変換リストの概略例である。

【図３６】本実施例のマイクロコンピュータに適用され
るＣ言語による変換リストの概略例である。

【図３７】本実施例のマイクロコンピュータにおける割
込例外処理の実行シーケンス図である。

【図３８】図３７に連続する動作のタイミング図であ
る。

【図３９】本実施例のマイクロコンピュータにおける例
外処理の状態遷移図である。

【図４０】本実施例のマイクロコンピュータにおける例
外処理後のスタックの状態の説明図である。

【図４１】本実施例のマイクロコンピュータにおける例
外処理後のスタックの状態の説明図である。

【図４２】本実施例のマイクロコンピュータにおけるＲ
ＴＥ命令の実行シーケンス図である。

【図４３】本実施例のマイクロコンピュータにおける例
外処理の状態遷移図である。

【図４４】本実施例のマイクロコンピュータにおける制
御回路の構成の説明図である。

【図４５】本実施例のマイクロコンピュータにおける制
御レジスタの構成図である。

【図４６】本実施例のマイクロコンピュータにおける制
御レジスタの構成図である。

【図４７】本実施例のマイクロコンピュータにおける制
御レジスタの構成図である。

【図４８】本実施例のマイクロコンピュータにおける制
御レジスタの構成図である。

【図４９】本実施例のマイクロコンピュータにおける制
御レジスタの構成図である。

【図５０】本実施例のマイクロコンピュータにおけるエ
ミュレーションスタックポインタの構成の説明図であ
る。

【図５１】本実施例のマイクロコンピュータにおけるブ
レーク割込みシーケンスの実行タイミング図である。

【図５２】本実施例のマイクロコンピュータにおけるブ
レーク制御処理の回路構成図である。

【符号の説明】

１…ＣＰＵ、２…乗算器、３…システムコントローラ
（ＳＹＳＣ）、４…割込コントローラ（ＩＮＴ）、５…
ＲＯＭ、６…ＲＡＭ、９…シリアルコミュニケーション
インターフェース（ＳＣＩ）、１３…システムコントロ
ールレジスタ（ＳＹＳＣＲ）、１４…制御レジスタ（Ｃ
ＰＵＣＲ）、２１…命令レジスタ（ＩＲ）、２２…命令
デコーダ・制御回路（ＣＯＮＴ）、２３…レジスタセレ
クタ（ＲＳＥＬ）、２４…ライトデータバッファ（ＤＢ
Ｗ）、２５…リードデータバッファ（ＤＢＲ）、２６、
２７…演算器、２９…エミュレータスタックポインタ
（ＥＭＬＳＰ）、３０…プログラムカウンタ（ＰＣ）、
３１…コンディションレジスタ（ＣＣＲ）、３２…拡張
レジスタ（ＥＸＲ）、３３…アドレスバッファ（ＭＡ
Ｂ）、３４…バススイッチ、３８…エミュレーション用
プロセッサ、３９…エミュレーション用インタフェー
ス、４４…インタフェースケーブル、４８…エミュレー
ションメモリ、４９…ブレーク制御回路、５０…リアル
タイムトレース回路、５８…ＣＭＯＳインバータ回路、
６５Ａ〜６５Ｃ…デコーダ、６６Ａ〜６６Ｃ、７１Ａ、
７１Ｂ、７７…選択回路、６７…加算器、７２Ａ〜７２
Ｃ…拡張回路、７６…算術論理演算回路、７８…シフト
回路、７９…制御回路、７５Ａ、７５Ｂ、８１Ａ〜８１
Ｇ、８６Ａ〜８６Ｄ…アンド回路、８０Ａ、８０Ｂ、８
２Ａ〜８２Ｄ…オア回路、８３…フリップフロップ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者梶原久志茨城県日立市幸町３丁目２番１号日立エンジニアリング株式会社内 (72)発明者宇枝晋茨城県日立市幸町３丁目２番１号日立エンジニアリング株式会社内

Claims

【特許請求の範囲】

【請求項１】所定の命令を順次実行するデータ処理装
置であって、前記命令を実行する実行手段を制御する制
御手段と乗算手段を設け、前記制御手段と乗算手段とが
並列動作する第１の命令とともに、前記乗算手段が動作
する第２の命令を有することを特徴とするデータ処理装
置。
【請求項２】前記第２の命令が第１の命令と同期して
いることを特徴とする請求項２に記載のデータ処理装
置。
【請求項３】前記第１の命令は積和命令であるととも
に、前記第２の命令は乗算命令であることを特徴とする
請求項１または２に記載のデータ処理装置。
【請求項４】前記乗算手段は前記制御手段に内蔵され
ていることを特徴とする請求項１乃至３のいずれか１項
に記載のデータ処理装置。
【請求項５】前記乗算手段は前記制御手段から独立し
て設けられていることを特徴とする請求項１乃至３のい
ずれか１項に記載のデータ処理装置。
【請求項６】前記制御手段は乗算機能を備えているこ
とを特徴とする請求項５に記載のデータ処理装置。
【請求項７】前記乗算手段の動作の有効／無効を指定
できる手段を有することを特徴とする請求項１乃至６の
いずれか１項に記載のデータ処理装置。
【請求項８】前記乗算手段の動作の有効／無効を指定
できる手段をテストモードで設定することを特徴とする
請求項７に記載のデータ処理装置。
【請求項９】前記乗算手段の動作の有効／無効を指定
できる手段をエミュレーションモードで設定することを
特徴とする請求項７に記載のデータ処理装置。
【請求項１０】前記乗算手段の動作の有効／無効を指
定できる手段がレジスタからなり、このレジスタはエミ
ュレータに搭載されて、エミュレータの指定に基づいて
設定することを特徴とする請求項９に記載のデータ処理
装置。
【請求項１１】前記乗算手段の１ステップ動作の実行
を指定する手段を有することを特徴とする請求項を１乃
至１０に記載のデータ処理装置。
【請求項１２】前記乗算手段の１ステップ動作の実行
を指定する手段をテストモードで設定することを特徴と
する請求項１１に記載のデータ処理装置。
【請求項１３】所定の命令を順次実行するデータ処理
装置であって、前記命令を実行する実行手段を制御する
制御手段に指定可能な複数のレジスタの組み合わせを固
定にし、複数のレジスタの退避／復帰命令を有すること
を特徴とするデータ処理装置。
【請求項１４】所定の命令を順次実行するデータ処理
装置であって、前記命令を実行する実行手段を制御する
制御手段に搭載されるコントロールレジスタの有効／無
効を切り換える手段を有することを特徴とするデータ処
理装置。
【請求項１５】前記コントロールレジスタの有効時に
は、例外処理の遷移時、例外処理からの復帰時に、前記
コントロールレジスタの待避／復帰を行い、前記コント
ロールレジスタの無効時には、例外処理の遷移時、例外
処理からの復帰時に、前記コントロールレジスタの待避
／復帰を行わないことを特徴とする請求項１４に記載の
データ処理装置。
【請求項１６】前記コントロールレジスタの有効時に
は、このコントロールレジスタの設定値が有効であり、
前記コントロールレジスタの無効時には、このコントロ
ールレジスタの設定値が無視されることを特徴とする請
求項１５に記載のデータ処理装置。
【請求項１７】所定の命令を順次実行するデータ処理
装置であって、前記命令を実行する実行手段を制御する
制御手段の搭載される固定的なスタックレジスタを設
け、エミュレーションプログラムへの遷移時、エミュレ
ーションプログラムからの復帰時に、前記固定的なスタ
ックレジスタを用いて、ユーザが使用するスタックポイ
ンタを無視あるいは保持する手段を有することを特徴と
するデータ処理装置。
【請求項１８】前記エミュレーションプログラム実行
状態での、エミュレーション遷移割り込みを禁止する手
段を有することを特徴とする請求項１７に記載のデータ
処理装置