JPH08263328A - バストレース装置及びバストレース方法 - Google Patents
バストレース装置及びバストレース方法Info
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- JPH08263328A JPH08263328A JP7062982A JP6298295A JPH08263328A JP H08263328 A JPH08263328 A JP H08263328A JP 7062982 A JP7062982 A JP 7062982A JP 6298295 A JP6298295 A JP 6298295A JP H08263328 A JPH08263328 A JP H08263328A
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Abstract
(57)【要約】
【目的】システムに接続して異なる障害検出モードに適
応するバストレース機能を備えることにより、障害検出
時のシステムの停止や障害検出モードに応じた回路構成
の変更を無くすことを実現できる高性能のバストレース
装置を提供することにある。 【構成】システムバス２に接続して、障害検出に必要な
バス情報をトレースするバストレース装置において、ト
レースデータを保存するトレースメモリとして、２メモ
リブロック方式のＤＲＡＭからなる大容量トレースメモ
リ１３と高速トレースメモリ１４を備えている。バスト
レース制御回路１５は、ＳＶＰ４から設定されたトレー
スの開始と停止の条件に応じてトレース動作を制御し、
トレースメモリ１３，１４の書込み動作を制御する。
応するバストレース機能を備えることにより、障害検出
時のシステムの停止や障害検出モードに応じた回路構成
の変更を無くすことを実現できる高性能のバストレース
装置を提供することにある。 【構成】システムバス２に接続して、障害検出に必要な
バス情報をトレースするバストレース装置において、ト
レースデータを保存するトレースメモリとして、２メモ
リブロック方式のＤＲＡＭからなる大容量トレースメモ
リ１３と高速トレースメモリ１４を備えている。バスト
レース制御回路１５は、ＳＶＰ４から設定されたトレー
スの開始と停止の条件に応じてトレース動作を制御し、
トレースメモリ１３，１４の書込み動作を制御する。
Description
【０００１】
【産業上の利用分野】本発明は、コンピュータシステム
において、特にシステムバスに接続してバスを転送する
データをトレースするバストレース装置に関する。
において、特にシステムバスに接続してバスを転送する
データをトレースするバストレース装置に関する。
【０００２】
【従来の技術】従来、コンピュータシステムでは、シス
テムバスに複数の装置が接続されて、各装置が時分割に
動作している。このようなシステムに故障が発生した場
合に、各装置の中で障害が発生した装置と障害内容を特
定するための障害検出機能が必要である。
テムバスに複数の装置が接続されて、各装置が時分割に
動作している。このようなシステムに故障が発生した場
合に、各装置の中で障害が発生した装置と障害内容を特
定するための障害検出機能が必要である。
【０００３】障害検出機能では、パリティエラーが発生
したような比較的単純な障害の場合には、障害が発生し
た装置を特定することは容易である。例えば、受信装置
側にパリティエラーチェック機能を設けることにより、
送信装置が送信した情報を受信装置がチェックし、その
チェック結果を送信装置に通知するような機能である。
したような比較的単純な障害の場合には、障害が発生し
た装置を特定することは容易である。例えば、受信装置
側にパリティエラーチェック機能を設けることにより、
送信装置が送信した情報を受信装置がチェックし、その
チェック結果を送信装置に通知するような機能である。
【０００４】しかしながら、例えばメモリ装置におい
て、ある装置（ＣＰＵ等）からのデータの書込み動作に
より、特定番地の記憶内容が破壊されたような場合に
は、単純なチェック機能では対処できない。
て、ある装置（ＣＰＵ等）からのデータの書込み動作に
より、特定番地の記憶内容が破壊されたような場合に
は、単純なチェック機能では対処できない。
【０００５】このような複雑な障害検出機能には、シス
テムバスを転送するデータ（バス情報）を監視するため
のバストレース装置（またはバストラップ装置）が必要
である。従来では、障害が発生したときに、バストレー
ス装置をシステムバスに接続して、バス情報を監視し、
サービスプロセッサに転送する。サービスプロセッサ
は、バストレース装置から転送されたバス情報に従っ
て、障害発生の要因となる装置や障害内容を検出する。
テムバスを転送するデータ（バス情報）を監視するため
のバストレース装置（またはバストラップ装置）が必要
である。従来では、障害が発生したときに、バストレー
ス装置をシステムバスに接続して、バス情報を監視し、
サービスプロセッサに転送する。サービスプロセッサ
は、バストレース装置から転送されたバス情報に従っ
て、障害発生の要因となる装置や障害内容を検出する。
【０００６】バストレース装置を利用した障害検出機能
により、前記のメモリ装置の障害検出以外に、例えば装
置番号（ＩＤ情報）により割り込み動作を起動する場合
に、不正装置番号を出力する装置を特定するような障害
検出も実現することが可能である。
により、前記のメモリ装置の障害検出以外に、例えば装
置番号（ＩＤ情報）により割り込み動作を起動する場合
に、不正装置番号を出力する装置を特定するような障害
検出も実現することが可能である。
【０００７】
【発明が解決しようとする課題】前述したように、複雑
な障害検出機能を実現するには、バス情報を監視するた
めのバストレース装置が必要不可欠である。バストレー
ス装置は、通常ではバスから取出したデータ（トレース
データ）を格納する大容量のトレースメモリを備えてい
る。このトレースメモリには、大容量化が容易なＤＲＡ
Ｍ（ダイナミックＲＡＭ）が使用されている。
な障害検出機能を実現するには、バス情報を監視するた
めのバストレース装置が必要不可欠である。バストレー
ス装置は、通常ではバスから取出したデータ（トレース
データ）を格納する大容量のトレースメモリを備えてい
る。このトレースメモリには、大容量化が容易なＤＲＡ
Ｍ（ダイナミックＲＡＭ）が使用されている。
【０００８】しかしながら、ＤＲＡＭはリフレッシュ動
作が必要なため、アクセス動作が相対的に低速である。
最近では、バスクロックの周波数が高くなっているた
め、ＤＲＡＭからなる単一のメモリブロックでは、トレ
ースデータとして確保すべきバスデータから抜け落ちる
データが発生する。ＤＲＡＭの代わりに、高速アクセス
のＳＲＡＭ（スタティックＲＡＭ）を使用することが考
えられるが、ＳＲＡＭはコスト等の面で大容量化が困難
である。
作が必要なため、アクセス動作が相対的に低速である。
最近では、バスクロックの周波数が高くなっているた
め、ＤＲＡＭからなる単一のメモリブロックでは、トレ
ースデータとして確保すべきバスデータから抜け落ちる
データが発生する。ＤＲＡＭの代わりに、高速アクセス
のＳＲＡＭ（スタティックＲＡＭ）を使用することが考
えられるが、ＳＲＡＭはコスト等の面で大容量化が困難
である。
【０００９】さらに、障害発生時に、発生前後の信号の
動き（変化）を詳細に分析することを必要とする場合が
ある。例えば、１バスサイクル（１６０ns）内で、所定
単位（１０ns）で信号の変化を検出したい場合である。
動き（変化）を詳細に分析することを必要とする場合が
ある。例えば、１バスサイクル（１６０ns）内で、所定
単位（１０ns）で信号の変化を検出したい場合である。
【００１０】以上のように、障害検出モードに従って、
バストレース装置の機能（接続条件）を変化させること
が必要である。従来では、その接続条件に応じてバスト
レース装置の回路構成を変更して、システムに組み込む
ことが行なわれている。このため、障害検出動作のため
に、システムの動作を一時停止する必要がある。
バストレース装置の機能（接続条件）を変化させること
が必要である。従来では、その接続条件に応じてバスト
レース装置の回路構成を変更して、システムに組み込む
ことが行なわれている。このため、障害検出動作のため
に、システムの動作を一時停止する必要がある。
【００１１】本発明の目的は、システムに接続して異な
る障害検出モードに適応するバストレース機能を備える
ことにより、障害検出時のシステムの停止や障害検出モ
ードに応じた回路構成の変更を無くすことを実現できる
高性能のバストレース装置を提供することにある。
る障害検出モードに適応するバストレース機能を備える
ことにより、障害検出時のシステムの停止や障害検出モ
ードに応じた回路構成の変更を無くすことを実現できる
高性能のバストレース装置を提供することにある。
【００１２】
【課題を解決するための手段】本発明は、特にシステム
バスに接続して、障害検出に必要なバス情報をトレース
するバストレース装置において、トレースデータを保存
するメモリ手段として、例えばＤＲＡＭからなるメモリ
ブロックを２個以上有するメモリ手段を備えている。さ
らに、本装置は、メモリ手段を制御して、トレースの開
始と停止の条件に応じてトレース動作を制御するトレー
ス制御手段を有する。
バスに接続して、障害検出に必要なバス情報をトレース
するバストレース装置において、トレースデータを保存
するメモリ手段として、例えばＤＲＡＭからなるメモリ
ブロックを２個以上有するメモリ手段を備えている。さ
らに、本装置は、メモリ手段を制御して、トレースの開
始と停止の条件に応じてトレース動作を制御するトレー
ス制御手段を有する。
【００１３】
【作用】本発明では、トレースデータを保存するメモリ
手段は、２個以上メモリブロックから構成されている。
各メモリブロックとして大容量のＤＲＡＭを使用し、Ｄ
ＲＡＭのリフレッシュ動作時でも、各メモリブロックを
交互に起動してトレースデータを確実に保存することが
できる。さらに、トレース制御手段がトレースの開始と
停止の条件を変更することにより、異なる障害検出モー
ドに適応するバストレース機能を実現することができ
る。
手段は、２個以上メモリブロックから構成されている。
各メモリブロックとして大容量のＤＲＡＭを使用し、Ｄ
ＲＡＭのリフレッシュ動作時でも、各メモリブロックを
交互に起動してトレースデータを確実に保存することが
できる。さらに、トレース制御手段がトレースの開始と
停止の条件を変更することにより、異なる障害検出モー
ドに適応するバストレース機能を実現することができ
る。
【００１４】
【実施例】以下図面を参照して本発明の実施例を説明す
る。図１は本実施例に係わるバストレース装置の要部を
示すブロック図、図２は本実施例に係わるバストレース
装置を使用したシステムの要部を示すブロック図、図３
乃至図６は本実施例のバストレース装置に使用されるト
レースメモリの構成を説明するための概念図、図７はト
レースメモリの動作を説明するためのタイミングチャー
ト、図８は本実施例に係わるバストレース制御回路の構
成を説明するためのブロック図、図９は本実施例の動作
を説明するためのフローチャートである。 （システムの構成）本実施例のバストレース装置１は、
図２に示すように、例えば情報処理システムのシステム
バス２に接続される。システムバス２は、例えば中央処
理部とＩ／Ｏ装置間を接続し、中央処理部からの入出力
処理をＩ／Ｏ装置に伝えるバスである。
る。図１は本実施例に係わるバストレース装置の要部を
示すブロック図、図２は本実施例に係わるバストレース
装置を使用したシステムの要部を示すブロック図、図３
乃至図６は本実施例のバストレース装置に使用されるト
レースメモリの構成を説明するための概念図、図７はト
レースメモリの動作を説明するためのタイミングチャー
ト、図８は本実施例に係わるバストレース制御回路の構
成を説明するためのブロック図、図９は本実施例の動作
を説明するためのフローチャートである。 （システムの構成）本実施例のバストレース装置１は、
図２に示すように、例えば情報処理システムのシステム
バス２に接続される。システムバス２は、例えば中央処
理部とＩ／Ｏ装置間を接続し、中央処理部からの入出力
処理をＩ／Ｏ装置に伝えるバスである。
【００１５】システムバス２には、システム本体である
中央処理部３、サービスプロセッサ（ＳＶＰ）４、およ
び分散制御プロセッサ５やマルチリンケージメモリ（Ｍ
ＬＭ）６が接続されている。
中央処理部３、サービスプロセッサ（ＳＶＰ）４、およ
び分散制御プロセッサ５やマルチリンケージメモリ（Ｍ
ＬＭ）６が接続されている。
【００１６】中央処理部３は、システムバス２に接続さ
れたバスコントローラ３ａと基本入出力プロセッサ（Ｂ
ＩＯＰ）３ｂ、システム制御装置（ＳＣＵ）３ｃ、演算
制御装置（ＡＣＰ）３ｄ、およびＳＣＵ３ｃによりアク
セス制御されるメインメモリ３ｅを有する。
れたバスコントローラ３ａと基本入出力プロセッサ（Ｂ
ＩＯＰ）３ｂ、システム制御装置（ＳＣＵ）３ｃ、演算
制御装置（ＡＣＰ）３ｄ、およびＳＣＵ３ｃによりアク
セス制御されるメインメモリ３ｅを有する。
【００１７】ＳＶＰ４は、本実施例では障害検出機能の
構成要素であり、入出力装置４ａを介して障害検出処理
に必要なコマンドの入力や障害検出結果（解析結果）の
出力を行なう。また、ＳＶＰ４は、本実施例のバストレ
ース装置１とインターフェース（後述する）を介して接
続し、トレース動作の開始と停止の条件を送信したり、
バストレース装置１から転送されるトレースデータを受
信する。 （バストレース装置の構成）本実施例のバストレース装
置１は、図１に示すように、システムバス２に接続され
て、バスを転送する情報（以下トレースデータと称す
る）を一時的に格納するレジスタ１０ａと高速レジスタ
１０ｂを有する。バストレース装置１は、内部バスとし
てメモリデータバス（ＭＤバス）１１とマイクロプロセ
ッサバス（ＭＰＵバス）１２を有する。ＭＤバス１１に
は、トレースメモリ１３，１４とバストレース制御回路
１５が接続されている。
構成要素であり、入出力装置４ａを介して障害検出処理
に必要なコマンドの入力や障害検出結果（解析結果）の
出力を行なう。また、ＳＶＰ４は、本実施例のバストレ
ース装置１とインターフェース（後述する）を介して接
続し、トレース動作の開始と停止の条件を送信したり、
バストレース装置１から転送されるトレースデータを受
信する。 （バストレース装置の構成）本実施例のバストレース装
置１は、図１に示すように、システムバス２に接続され
て、バスを転送する情報（以下トレースデータと称す
る）を一時的に格納するレジスタ１０ａと高速レジスタ
１０ｂを有する。バストレース装置１は、内部バスとし
てメモリデータバス（ＭＤバス）１１とマイクロプロセ
ッサバス（ＭＰＵバス）１２を有する。ＭＤバス１１に
は、トレースメモリ１３，１４とバストレース制御回路
１５が接続されている。
【００１８】トレースメモリは、大容量のＤＲＡＭから
なる大容量トレースメモリ１３とＳＲＡＭからなる高速
トレースメモリ１４とから構成されている。大容量トレ
ースメモリ１３は、例えば２メモリブロック（２面）を
構成する第１のＤＲＡＭ１３ａと第２のＤＲＡＭ１３ｂ
からなり、レジスタ１０ａを介してシステムバス２から
のトレースデータを保存する。高速トレースメモリ１４
は、高速レジスタ１０ｂを介してシステムバス２から、
特に高速バスクロックにより転送されるトレースデータ
を保存する。
なる大容量トレースメモリ１３とＳＲＡＭからなる高速
トレースメモリ１４とから構成されている。大容量トレ
ースメモリ１３は、例えば２メモリブロック（２面）を
構成する第１のＤＲＡＭ１３ａと第２のＤＲＡＭ１３ｂ
からなり、レジスタ１０ａを介してシステムバス２から
のトレースデータを保存する。高速トレースメモリ１４
は、高速レジスタ１０ｂを介してシステムバス２から、
特に高速バスクロックにより転送されるトレースデータ
を保存する。
【００１９】メモリ制御回路１６は、大容量トレースメ
モリ１３と高速トレースメモリ１４のデータ書込み制御
を実行するプログラマブル・ロジックアレイ（ＰＬＡ）
からなり、アドレス信号、ライトイネーブル信号、ＲＡ
Ｓ／ＣＡＳ信号等の各種メモリ制御信号を出力する。
モリ１３と高速トレースメモリ１４のデータ書込み制御
を実行するプログラマブル・ロジックアレイ（ＰＬＡ）
からなり、アドレス信号、ライトイネーブル信号、ＲＡ
Ｓ／ＣＡＳ信号等の各種メモリ制御信号を出力する。
【００２０】バストレース制御回路１５は、メモリ制御
回路１６を介してトレースメモリ１３，１４の書込み制
御を実行して、トレース動作の開始と停止を制御するＰ
ＬＡである。ＰＬＡのため、バストレース制御回路１５
の制御内容は任意に設定可能である。本実施例では、バ
ストレース制御回路１５は、インターフェース（ＲＳ２
３２Ｃコントローラ）１８を介して、ＳＶＰ４から転送
されるトレース動作の開始と停止の条件を示す情報ＴＳ
を受信する。
回路１６を介してトレースメモリ１３，１４の書込み制
御を実行して、トレース動作の開始と停止を制御するＰ
ＬＡである。ＰＬＡのため、バストレース制御回路１５
の制御内容は任意に設定可能である。本実施例では、バ
ストレース制御回路１５は、インターフェース（ＲＳ２
３２Ｃコントローラ）１８を介して、ＳＶＰ４から転送
されるトレース動作の開始と停止の条件を示す情報ＴＳ
を受信する。
【００２１】ＭＰＵ１７は、バストレース装置１全体の
制御を実行する制御装置であり、特にインターフェース
であるＲＳ２３２Ｃコントローラ１８やＳＣＳＩコント
ローラ１９を介したデータ転送を制御する。
制御を実行する制御装置であり、特にインターフェース
であるＲＳ２３２Ｃコントローラ１８やＳＣＳＩコント
ローラ１９を介したデータ転送を制御する。
【００２２】ＳＣＳＩコントローラ１９は、バストレー
ス装置１とＳＶＰ４とを接続するインターフェースであ
り、大容量トレースメモリ１３と高速トレースメモリ１
４に保存されたトレースデータをＭＰＵ１７の制御によ
りＳＶＰ４に転送する。ＲＳ２３２Ｃコントローラ１８
は、ＭＰＵ１７の制御によりトレースデータをＳＶＰ４
に転送し、またＳＶＰ４からのトレース動作の開始と停
止の条件を示す情報ＴＳを転送する。 （トレースメモリの構成）トレースメモリは、前記のよ
うに、小容量の高速トレースメモリ１４と低速の大容量
トレースメモリ１３からなる。大容量トレースメモリ１
３は、例えば１メモリブロックとして４ＭビットＤＲＡ
Ｍを８個使用し、第１のＤＲＡＭ１３ａと第２のＤＲＡ
Ｍ１３ｂの２メモリブロック方式である。
ス装置１とＳＶＰ４とを接続するインターフェースであ
り、大容量トレースメモリ１３と高速トレースメモリ１
４に保存されたトレースデータをＭＰＵ１７の制御によ
りＳＶＰ４に転送する。ＲＳ２３２Ｃコントローラ１８
は、ＭＰＵ１７の制御によりトレースデータをＳＶＰ４
に転送し、またＳＶＰ４からのトレース動作の開始と停
止の条件を示す情報ＴＳを転送する。 （トレースメモリの構成）トレースメモリは、前記のよ
うに、小容量の高速トレースメモリ１４と低速の大容量
トレースメモリ１３からなる。大容量トレースメモリ１
３は、例えば１メモリブロックとして４ＭビットＤＲＡ
Ｍを８個使用し、第１のＤＲＡＭ１３ａと第２のＤＲＡ
Ｍ１３ｂの２メモリブロック方式である。
【００２３】本実施例では、大容量トレースメモリ１３
は、図４に示すように、システムバス１から１２８ビッ
ト単位で書込み、ＭＰＵ１７から１６ビット単位で読出
されるものと想定する。さらに、大容量トレースメモリ
１３は、２メモリブロックで最大８Ｍバイトの容量であ
る。さらに、大容量トレースメモリ１３は、図５に示す
ように、６４Ｋバイト毎のブロックに分割されて、ブロ
ック切換えレジスタ２３によりブロックの切換え処理が
実行される。ブロック切換えレジスタ２３は、ＭＰＵ１
７のＩ／Ｏ（入出力）アクセスにより内容を更新され
る。したがって、大容量トレースメモリ１３は、図４に
示すように、最大１２８ブロックからなり、各ブロック
には４０９６イベントのトレースデータを格納できる。
は、図４に示すように、システムバス１から１２８ビッ
ト単位で書込み、ＭＰＵ１７から１６ビット単位で読出
されるものと想定する。さらに、大容量トレースメモリ
１３は、２メモリブロックで最大８Ｍバイトの容量であ
る。さらに、大容量トレースメモリ１３は、図５に示す
ように、６４Ｋバイト毎のブロックに分割されて、ブロ
ック切換えレジスタ２３によりブロックの切換え処理が
実行される。ブロック切換えレジスタ２３は、ＭＰＵ１
７のＩ／Ｏ（入出力）アクセスにより内容を更新され
る。したがって、大容量トレースメモリ１３は、図４に
示すように、最大１２８ブロックからなり、各ブロック
には４０９６イベントのトレースデータを格納できる。
【００２４】ＭＰＵ１７から見たトレースメモリのイベ
ント・フォーマットは、図３（Ａ），（Ｂ）に示すよう
に、制御信号、ファンクション／パリティ情報、ＳＩＤ
／ＤＩＤ情報、アドレス情報、データからなる。イベン
ト・フォーマットは、図３（Ｂ）に示すように、詳細に
は１６ビットのイベント情報１−８からなる。即ち、制
御信号１／２はアビトレーション情報を意味し、計３２
ビットからなるイベント情報１，２である。ファンクシ
ョン／パリティ情報は、ファンクション情報（Ｆｕｎ
ｃ．）、ファンクション／ＩＤのパリティ情報（Ｆ，Ｉ
ＤＰ）、アドレスパリティ情報（ＡＤＲＳ．Ｐ）、デー
タパリティ情報（ＤＡＴＡ Ｐ）を意味し、計１６ビッ
トからなるイベント情報３である。
ント・フォーマットは、図３（Ａ），（Ｂ）に示すよう
に、制御信号、ファンクション／パリティ情報、ＳＩＤ
／ＤＩＤ情報、アドレス情報、データからなる。イベン
ト・フォーマットは、図３（Ｂ）に示すように、詳細に
は１６ビットのイベント情報１−８からなる。即ち、制
御信号１／２はアビトレーション情報を意味し、計３２
ビットからなるイベント情報１，２である。ファンクシ
ョン／パリティ情報は、ファンクション情報（Ｆｕｎ
ｃ．）、ファンクション／ＩＤのパリティ情報（Ｆ，Ｉ
ＤＰ）、アドレスパリティ情報（ＡＤＲＳ．Ｐ）、デー
タパリティ情報（ＤＡＴＡ Ｐ）を意味し、計１６ビッ
トからなるイベント情報３である。
【００２５】さらに、ＳＩＤ／ＤＩＤ情報は、ソースＩ
Ｄ情報（送信装置番号）とディストネーションＩＤ情報
（受信装置番号）を意味し、計１６ビットからなるイベ
ント情報４である。アドレス情報は上位情報（ＡＤＲ
Ｓ．ＵＰＰＥＲ）と下位情報（ＡＤＲＳ．ＬＯＷＥＲ）
からなる計３２ビットのイベント情報５，６である。デ
ータは上位情報（ＤＡＴＡ．ＵＰＰＥＲ）と下位情報
（ＤＡＴＡ．ＬＯＷＥＲ）からなる計３２ビットのイベ
ント情報７，８である。
Ｄ情報（送信装置番号）とディストネーションＩＤ情報
（受信装置番号）を意味し、計１６ビットからなるイベ
ント情報４である。アドレス情報は上位情報（ＡＤＲ
Ｓ．ＵＰＰＥＲ）と下位情報（ＡＤＲＳ．ＬＯＷＥＲ）
からなる計３２ビットのイベント情報５，６である。デ
ータは上位情報（ＤＡＴＡ．ＵＰＰＥＲ）と下位情報
（ＤＡＴＡ．ＬＯＷＥＲ）からなる計３２ビットのイベ
ント情報７，８である。
【００２６】大容量トレースメモリ１３は、図６に示す
ように、システムバス２からの１２８ビット単位のトレ
ースデータをレジスタ１０ａに一時的にラッチし、この
レジスタ１０ａにラッチされたデータをレジスタ１０ｃ
を介してメモリデータバス１１で受けた後に格納する。
ように、システムバス２からの１２８ビット単位のトレ
ースデータをレジスタ１０ａに一時的にラッチし、この
レジスタ１０ａにラッチされたデータをレジスタ１０ｃ
を介してメモリデータバス１１で受けた後に格納する。
【００２７】次に、高速トレースメモリ１４と大容量ト
レースメモリ１３は、図７に示すタイミングにより動作
する。高速トレースメモリ（ＳＲＡＭ）１４は、通常の
バスクロックＢＣ（１６０ns／ｃ）の例えば４倍の周波
数の高速クロックＢＣn により転送されるトレースデー
タを書込む。
レースメモリ１３は、図７に示すタイミングにより動作
する。高速トレースメモリ（ＳＲＡＭ）１４は、通常の
バスクロックＢＣ（１６０ns／ｃ）の例えば４倍の周波
数の高速クロックＢＣn により転送されるトレースデー
タを書込む。
【００２８】一方、大容量トレースメモリ１３は、第１
と第２の各ＤＲＡＭ１３ａ，１３ｂが交互に動作し、そ
れぞれの非動作時にリフレッシュを行なうように制御さ
れる。これにより、大容量トレースメモリ１３は、リフ
レッシュの期間でも第１と第２のＤＲＡＭ１３ａ，１３
ｂのいずれかにより、トレースデータを書込むことがで
きる。 （バストレース制御回路の構成）本実施例のバストレー
ス制御回路１５は、図８に示すように、ドライバ／レシ
ーバ１５ａ、トレースデータバッファ（ＴＤバッファ）
１５ｂ、制御回路１５ｃ、マスクレジスタ１５ｄ、マッ
チレジスタ１５ｅ、比較回路１５ｆ、および論理ゲート
回路１５ｇを有する。
と第２の各ＤＲＡＭ１３ａ，１３ｂが交互に動作し、そ
れぞれの非動作時にリフレッシュを行なうように制御さ
れる。これにより、大容量トレースメモリ１３は、リフ
レッシュの期間でも第１と第２のＤＲＡＭ１３ａ，１３
ｂのいずれかにより、トレースデータを書込むことがで
きる。 （バストレース制御回路の構成）本実施例のバストレー
ス制御回路１５は、図８に示すように、ドライバ／レシ
ーバ１５ａ、トレースデータバッファ（ＴＤバッファ）
１５ｂ、制御回路１５ｃ、マスクレジスタ１５ｄ、マッ
チレジスタ１５ｅ、比較回路１５ｆ、および論理ゲート
回路１５ｇを有する。
【００２９】ドライバ／レシーバ１５ａは、ＭＤバス１
１とＭＰＵバス１２のデータバス１２ｂとを接続し、デ
ータの交換を行なう。ＴＤバッファ１５ｂは、ＭＤバス
１１を介して転送されるトレースデータの各イベント情
報を格納する１２８ビットのバッファメモリである。
１とＭＰＵバス１２のデータバス１２ｂとを接続し、デ
ータの交換を行なう。ＴＤバッファ１５ｂは、ＭＤバス
１１を介して転送されるトレースデータの各イベント情
報を格納する１２８ビットのバッファメモリである。
【００３０】制御回路１５ｃは、ＭＰＵバス１２のアド
レスバス１２ａを介して転送されるＭＰＵ１７からのア
ドレスをデコードするＩ／Ｏデコーダを含むＰＬＡから
なり、ＴＤバッファ１５ｂ、マスクレジスタ１５ｄ、マ
ッチレジスタ１５ｅの各動作を制御する。
レスバス１２ａを介して転送されるＭＰＵ１７からのア
ドレスをデコードするＩ／Ｏデコーダを含むＰＬＡから
なり、ＴＤバッファ１５ｂ、マスクレジスタ１５ｄ、マ
ッチレジスタ１５ｅの各動作を制御する。
【００３１】マッチレジスタ１５ｅは、データバス１２
ｂを介してＭＰＵ１７から転送されるトレース条件（マ
ッチ条件）をセットするための８個のレジスタ群（計１
２８ビットのレジスタ）からなる。同様に、マスクレジ
スタ１５ｄは、ＭＰＵ１７から転送されるトレース条件
（マスク条件）をセットするための８個のレジスタ群
（計１２８ビットのレジスタ）からなり、チェック不要
のビットをセットする。
ｂを介してＭＰＵ１７から転送されるトレース条件（マ
ッチ条件）をセットするための８個のレジスタ群（計１
２８ビットのレジスタ）からなる。同様に、マスクレジ
スタ１５ｄは、ＭＰＵ１７から転送されるトレース条件
（マスク条件）をセットするための８個のレジスタ群
（計１２８ビットのレジスタ）からなり、チェック不要
のビットをセットする。
【００３２】比較回路１５ｆは、ＴＤバッファ１５ｂと
マッチレジスタ１５ｅの各データを比較し、マッチする
８個のマッチ信号Ｍ１−Ｍ８を生成する。比較回路１５
ｆの第１の入力Ｉ１には、ＴＤバッファ１５ｂのデータ
の中で、アンド回路１５ｉを介してマスクレジスタ１５
ｄのデータによりマスクされたデータが入力される。一
方、第２の入力Ｉ２には、マッチレジスタ１５ｅのデー
タの中で、アンド回路１５ｅを介してマスクレジスタ１
５ｄのデータによりマスクされたデータが入力される。
マッチレジスタ１５ｅの各データを比較し、マッチする
８個のマッチ信号Ｍ１−Ｍ８を生成する。比較回路１５
ｆの第１の入力Ｉ１には、ＴＤバッファ１５ｂのデータ
の中で、アンド回路１５ｉを介してマスクレジスタ１５
ｄのデータによりマスクされたデータが入力される。一
方、第２の入力Ｉ２には、マッチレジスタ１５ｅのデー
タの中で、アンド回路１５ｅを介してマスクレジスタ１
５ｄのデータによりマスクされたデータが入力される。
【００３３】論理ゲート回路１５ｇは、アンド回路やオ
ア回路を含むＰＬＡからなり、比較回路１５ｆから出力
されたマッチ信号Ｍ１−Ｍ８に基づいて、トレースの開
始と停止を制御するためのトリガ信号ＴＲを出力する。
ア回路を含むＰＬＡからなり、比較回路１５ｆから出力
されたマッチ信号Ｍ１−Ｍ８に基づいて、トレースの開
始と停止を制御するためのトリガ信号ＴＲを出力する。
【００３４】要するに、バストレース制御回路１５は、
ＭＰＵ１７を介して外部（本実施例ではＳＶＰ４）から
転送されたトレースの開始と停止の条件をマッチレジス
タ１５ｅとマスクレジスタ１５ｄにセットし、この条件
によりＭＤバス１１を介してＴＤバッファ１５ｂに格納
したトレースデータをチェックすることによりトレース
の開始と停止を制御する。トレースの開始と停止の制御
とは、具体的にはトレースメモリ１３，１４に対するト
レースデータの書込み制御を意味する。 （バストレース装置の動作）次に、本実施例の動作を図
９のフローチャートを参照して説明する。
ＭＰＵ１７を介して外部（本実施例ではＳＶＰ４）から
転送されたトレースの開始と停止の条件をマッチレジス
タ１５ｅとマスクレジスタ１５ｄにセットし、この条件
によりＭＤバス１１を介してＴＤバッファ１５ｂに格納
したトレースデータをチェックすることによりトレース
の開始と停止を制御する。トレースの開始と停止の制御
とは、具体的にはトレースメモリ１３，１４に対するト
レースデータの書込み制御を意味する。 （バストレース装置の動作）次に、本実施例の動作を図
９のフローチャートを参照して説明する。
【００３５】図２に示すようなシステムにおいて、例え
ばＭＬＭ６等のメモリ装置において、データの書込み動
作により特定番地の記憶内容が破壊されたような障害が
発生したと想定し、バストレース装置１をシステムに接
続させるか、または常備されたバストレース装置１をＳ
ＶＰ４により起動させる。バストレース装置１は、シス
テムバス２のバス情報を監視し、トレースメモリ１３，
１４に格納したトレースデータをＳＶＰ４に転送する。
ＳＶＰ４は、バストレース装置１により監視された（保
存した）トレースデータに従って、前記のメモリ装置等
の障害検出処理を実行する。
ばＭＬＭ６等のメモリ装置において、データの書込み動
作により特定番地の記憶内容が破壊されたような障害が
発生したと想定し、バストレース装置１をシステムに接
続させるか、または常備されたバストレース装置１をＳ
ＶＰ４により起動させる。バストレース装置１は、シス
テムバス２のバス情報を監視し、トレースメモリ１３，
１４に格納したトレースデータをＳＶＰ４に転送する。
ＳＶＰ４は、バストレース装置１により監視された（保
存した）トレースデータに従って、前記のメモリ装置等
の障害検出処理を実行する。
【００３６】このような障害検出動作において、ＳＶＰ
４は、最初にバストレース装置１によるトレース動作の
開始と停止の条件を示す情報ＴＳを、ＲＳ２３２Ｃコン
トローラ１８を介してＭＰＵ１７に転送する（ステップ
Ｓ１）。
４は、最初にバストレース装置１によるトレース動作の
開始と停止の条件を示す情報ＴＳを、ＲＳ２３２Ｃコン
トローラ１８を介してＭＰＵ１７に転送する（ステップ
Ｓ１）。
【００３７】ＭＰＵ１７は、転送された情報ＴＳをバス
トレース制御回路１５にセットし、かつメモリ制御回路
１６にも転送する（ステップＳ２）。バストレース制御
回路１５は、図８に示す比較回路１５ｆと論理ゲート回
路１５ｇの動作によりトレース開始の条件に応じたトリ
ガ信号ＴＲをメモリ制御回路１６に出力する（ステップ
Ｓ３）。
トレース制御回路１５にセットし、かつメモリ制御回路
１６にも転送する（ステップＳ２）。バストレース制御
回路１５は、図８に示す比較回路１５ｆと論理ゲート回
路１５ｇの動作によりトレース開始の条件に応じたトリ
ガ信号ＴＲをメモリ制御回路１６に出力する（ステップ
Ｓ３）。
【００３８】メモリ制御回路１６は、バストレース制御
回路１５からのトレース開始の指示により、高速トレー
スメモリ１４と大容量トレースメモリ１３に対して、シ
ステムバス２からのトレースデータ（１２８ビットのバ
ス情報）をトレースして書込むための起動を掛ける（ス
テップＳ４，Ｓ５）。
回路１５からのトレース開始の指示により、高速トレー
スメモリ１４と大容量トレースメモリ１３に対して、シ
ステムバス２からのトレースデータ（１２８ビットのバ
ス情報）をトレースして書込むための起動を掛ける（ス
テップＳ４，Ｓ５）。
【００３９】トレースデータは、システムバス２から１
２８ビット単位で一時的にレジスタ１０ａにラッチされ
て、大容量トレースメモリ１３に書込まれる（ステップ
Ｓ６）。大容量トレースメモリ１３は、図７に示すよう
に、バスクロックＢＣに同期して第１と第２の各ＤＲＡ
Ｍ１３ａ，１３ｂが交互に起動して書込み動作を行な
う。
２８ビット単位で一時的にレジスタ１０ａにラッチされ
て、大容量トレースメモリ１３に書込まれる（ステップ
Ｓ６）。大容量トレースメモリ１３は、図７に示すよう
に、バスクロックＢＣに同期して第１と第２の各ＤＲＡ
Ｍ１３ａ，１３ｂが交互に起動して書込み動作を行な
う。
【００４０】同様に、トレースデータは、システムバス
２から１２８ビット単位で一時的に高速レジスタ１０ｂ
にラッチされて、高速トレースメモリ１４に書込まれ
る。高速トレースメモリ１４は、バストレース制御回路
１５にセットされたトレースの条件に応じて、図７に示
すように、通常のバスクロックＢＣより高い周波数の高
速クロックＢＣn に同期してトレースデータを書込む。
２から１２８ビット単位で一時的に高速レジスタ１０ｂ
にラッチされて、高速トレースメモリ１４に書込まれ
る。高速トレースメモリ１４は、バストレース制御回路
１５にセットされたトレースの条件に応じて、図７に示
すように、通常のバスクロックＢＣより高い周波数の高
速クロックＢＣn に同期してトレースデータを書込む。
【００４１】ここで、バストレース制御回路１５は、ト
レースメモリ１３，１４の書込み動作と同時に、システ
ムバス２から１２８ビットのトレースデータを取込み、
トレース停止の条件にマッチするか否かを判定する（ス
テップＳ７）。即ち、図８に示すように、トレースデー
タをＴＤバッファ１５ｂに格納し、比較回路１５ｆによ
りトレースの停止条件が成立したか否かを判定する。
レースメモリ１３，１４の書込み動作と同時に、システ
ムバス２から１２８ビットのトレースデータを取込み、
トレース停止の条件にマッチするか否かを判定する（ス
テップＳ７）。即ち、図８に示すように、トレースデー
タをＴＤバッファ１５ｂに格納し、比較回路１５ｆによ
りトレースの停止条件が成立したか否かを判定する。
【００４２】バストレース制御回路１５は、トレースの
停止条件が成立するまで、トレースメモリ１３，１４に
対してトレースデータの書込み動作を続行させる（ステ
ップＳ８のＮＯ）。
停止条件が成立するまで、トレースメモリ１３，１４に
対してトレースデータの書込み動作を続行させる（ステ
ップＳ８のＮＯ）。
【００４３】トレースの停止条件が成立すると、バスト
レース制御回路１５は、トレース停止の条件に応じたト
リガ信号ＴＲをメモリ制御回路１６に出力する（ステッ
プＳ８のＹＥＳ，Ｓ９）。この指示に応じて、メモリ制
御回路１６は高速トレースメモリ１４と大容量トレース
メモリ１３に対して、トレースデータの書込み動作を停
止させる。
レース制御回路１５は、トレース停止の条件に応じたト
リガ信号ＴＲをメモリ制御回路１６に出力する（ステッ
プＳ８のＹＥＳ，Ｓ９）。この指示に応じて、メモリ制
御回路１６は高速トレースメモリ１４と大容量トレース
メモリ１３に対して、トレースデータの書込み動作を停
止させる。
【００４４】ＳＶＰ４は、ＲＳ２３２Ｃコントローラ１
８を介してＭＰＵ１７に、トレースメモリに保存された
トレースデータの転送を指示する（ステップＳ１０）。
この指示に応じて、ＭＰＵ１７は、高速トレースメモリ
１４と大容量トレースメモリ１３の両方または一方に保
存されたトレースデータを読出し、ＳＣＳＩコントロー
ラ１９を介してＳＶＰ４に転送する（ステップＳ１
１）。
８を介してＭＰＵ１７に、トレースメモリに保存された
トレースデータの転送を指示する（ステップＳ１０）。
この指示に応じて、ＭＰＵ１７は、高速トレースメモリ
１４と大容量トレースメモリ１３の両方または一方に保
存されたトレースデータを読出し、ＳＣＳＩコントロー
ラ１９を介してＳＶＰ４に転送する（ステップＳ１
１）。
【００４５】ここで、ＭＰＵ１７は、ＲＳ２３２Ｃコン
トローラ１８を介してトレースデータをＳＶＰ４に転送
することも可能である。ＳＶＰ４は、転送されたトレー
スデータを受信して、このトレースデータに基づいて例
えばメモリ装置の障害検出処理を実行する。
トローラ１８を介してトレースデータをＳＶＰ４に転送
することも可能である。ＳＶＰ４は、転送されたトレー
スデータを受信して、このトレースデータに基づいて例
えばメモリ装置の障害検出処理を実行する。
【００４６】以上にように本実施例によれば、高速トレ
ースメモリ１４および２メモリブロック方式の大容量ト
レースメモリ１３を有するため、トレースデータを高速
にトレースして保存する保存動作と共に、大容量のトレ
ースデータを保存することができる。さらに、大容量ト
レースメモリ１３は２メモリブロック方式であるため、
リフレッシュの必要なＤＲＡＭを使用した場合に、メモ
リブロックの非書込み動作時にリフレッシュを行なうこ
とが可能となる。したがって、大容量化の容易なＤＲＡ
Ｍをトレースメモリとして使用した場合でも、リフレッ
シュのために、トレースデータを取り込むときに、デー
タが抜け落ちるような事態を確実に防止することができ
る。換言すれば、ＤＲＡＭを使用した大容量トレースメ
モリ１３により、バスクロックＢＣに同期して、トレー
スデータを確実に保存することができる。
ースメモリ１４および２メモリブロック方式の大容量ト
レースメモリ１３を有するため、トレースデータを高速
にトレースして保存する保存動作と共に、大容量のトレ
ースデータを保存することができる。さらに、大容量ト
レースメモリ１３は２メモリブロック方式であるため、
リフレッシュの必要なＤＲＡＭを使用した場合に、メモ
リブロックの非書込み動作時にリフレッシュを行なうこ
とが可能となる。したがって、大容量化の容易なＤＲＡ
Ｍをトレースメモリとして使用した場合でも、リフレッ
シュのために、トレースデータを取り込むときに、デー
タが抜け落ちるような事態を確実に防止することができ
る。換言すれば、ＤＲＡＭを使用した大容量トレースメ
モリ１３により、バスクロックＢＣに同期して、トレー
スデータを確実に保存することができる。
【００４７】さらに、バストレース制御回路１５が、Ｓ
ＶＰ４からトレースの開始と停止の条件をセットできる
構成であるため、トレース条件の変更が容易な制御動作
を実現することができる。したがって、例えば障害発生
時に、発生前後の信号の変化を詳細に分析するため、１
バスサイクル（１６０ns）内で、所定単位（１０ns）で
信号の変化を検出したい場合のような障害検出モードに
従って、トレースの開始と停止を制御することができ
る。換言すれば、従来のように障害検出モードに従って
バストレース装置の回路構成を変更する必要はないた
め、障害検出動作のためにシステムの動作を一時停止す
る必要もない。
ＶＰ４からトレースの開始と停止の条件をセットできる
構成であるため、トレース条件の変更が容易な制御動作
を実現することができる。したがって、例えば障害発生
時に、発生前後の信号の変化を詳細に分析するため、１
バスサイクル（１６０ns）内で、所定単位（１０ns）で
信号の変化を検出したい場合のような障害検出モードに
従って、トレースの開始と停止を制御することができ
る。換言すれば、従来のように障害検出モードに従って
バストレース装置の回路構成を変更する必要はないた
め、障害検出動作のためにシステムの動作を一時停止す
る必要もない。
【００４８】ここで、トレース開始の条件としては、障
害検出対象として指定した特定の装置がシステムバス２
を使用したとき、または特定のメモリ装置をアクセスし
た場合のアドレスが所定の領域の範囲にあるとき等であ
る。また、トレース停止の条件としては、以下の個々の
条件またはいずれかの組み合わせがある。即ち、特定の
メモリアドレスをアクセスした装置があった場合、特定
のデータをアクセスした装置があった場合、従来のバス
コントローラが有する障害検出機能が働いた場合、外部
から停止指示（外部トリガ信号）があった場合やソフト
ウエアによるトレース停止指令があった場合等の条件で
ある。
害検出対象として指定した特定の装置がシステムバス２
を使用したとき、または特定のメモリ装置をアクセスし
た場合のアドレスが所定の領域の範囲にあるとき等であ
る。また、トレース停止の条件としては、以下の個々の
条件またはいずれかの組み合わせがある。即ち、特定の
メモリアドレスをアクセスした装置があった場合、特定
のデータをアクセスした装置があった場合、従来のバス
コントローラが有する障害検出機能が働いた場合、外部
から停止指示（外部トリガ信号）があった場合やソフト
ウエアによるトレース停止指令があった場合等の条件で
ある。
【００４９】なお、本実施例のバストレース装置１はシ
ステムに常備されてもよいし、製造時にシステムの試験
または評価のためにシステムに接続するように使用して
もよい。
ステムに常備されてもよいし、製造時にシステムの試験
または評価のためにシステムに接続するように使用して
もよい。
【００５０】
【発明の効果】以上詳述したように本発明によれば、高
速または大容量のトレースデータを保存でき、かつトレ
ースの開始と停止の条件を外部から容易に設定すること
ができるバストレース装置を提供できる。したがって、
システムの障害検出時に、障害検出時のシステムの停止
や障害検出モードに応じた回路構成の変更を伴うことな
く、異なる障害検出モードに適応するバストレース機能
を実現することができる。
速または大容量のトレースデータを保存でき、かつトレ
ースの開始と停止の条件を外部から容易に設定すること
ができるバストレース装置を提供できる。したがって、
システムの障害検出時に、障害検出時のシステムの停止
や障害検出モードに応じた回路構成の変更を伴うことな
く、異なる障害検出モードに適応するバストレース機能
を実現することができる。
【図１】本発明の実施例に係わるバストレース装置の要
部を示すブロック図。
部を示すブロック図。
【図２】本実施例に係わるバストレース装置を使用した
システムの要部を示すブロック図。
システムの要部を示すブロック図。
【図３】本実施例のバストレース装置に使用されるトレ
ースメモリの構成を説明するための概念図。
ースメモリの構成を説明するための概念図。
【図４】本実施例のバストレース装置に使用されるトレ
ースメモリの構成を説明するための概念図。
ースメモリの構成を説明するための概念図。
【図５】本実施例のバストレース装置に使用されるトレ
ースメモリの構成を説明するための概念図。
ースメモリの構成を説明するための概念図。
【図６】本実施例のバストレース装置に使用されるトレ
ースメモリの構成を説明するための概念図。
ースメモリの構成を説明するための概念図。
【図７】本実施例のトレースメモリの動作を説明するた
めのタイミングチャート。
めのタイミングチャート。
【図８】本実施例に係わるバストレース制御回路の構成
を説明するためのブロック図。
を説明するためのブロック図。
【図９】本実施例の動作を説明するためのフローチャー
ト。
ト。
１…バストレース装置、２…システムバス、３…中央処
理部、４…サービスプロセッサ、１０ａ…レジスタ、１
０ｂ…高速レジスタ、１１…メモリデータバス、１２…
マイクロプロセッサバス、１３…大容量トレースメモ
リ、１４…高速トレースメモリ、１５…バストレース制
御回路、１６…メモリ制御回路、１７…マイクロプロセ
ッサ、１８，１９…インターフェース。
理部、４…サービスプロセッサ、１０ａ…レジスタ、１
０ｂ…高速レジスタ、１１…メモリデータバス、１２…
マイクロプロセッサバス、１３…大容量トレースメモ
リ、１４…高速トレースメモリ、１５…バストレース制
御回路、１６…メモリ制御回路、１７…マイクロプロセ
ッサ、１８，１９…インターフェース。
Claims (5)
- 【請求項１】 コンピュータシステムのバスに接続し
て、バスを介して転送されるデータをトレースするバス
トレース装置において、 トレースすべきデータを保存する手段であって、所定単
位の前記データを入力するメモリブロックを２個以上有
するメモリ手段と、 トレースの開始と停止を制御し、前記トレースの開始時
に前記メモリ手段を起動して前記データの保存を実行
し、前記トレースの停止時に前記メモリ手段の保存動作
を停止させて前記メモリ手段に保存されたトレースデー
タを外部に転送するトレース制御手段とを具備したこと
を特徴とするバストレース装置。 - 【請求項２】 コンピュータシステムのバスに接続し
て、バスを介して転送されるデータをトレースするバス
トレース装置において、 トレースすべきデータを保存する手段であって、所定単
位の前記データを入力するメモリブロックを２個以上有
し、前記メモリブロックをバスクロックの周期に同期し
て選択的に保存動作を実行するように構成されたメモリ
手段と、 トレースの開始と停止を制御し、前記トレースの開始時
に前記メモリ手段を起動して前記データの保存を実行
し、前記トレースの停止時に前記メモリ手段の保存動作
を停止させて前記メモリ手段に保存されたトレースデー
タを外部に転送するトレース制御手段とを具備したこと
を特徴とするバストレース装置。 - 【請求項３】 コンピュータシステムのバスに接続し
て、バスを介して転送されるデータをトレースするバス
トレース装置において、 トレースすべきデータを保存する手段であって、所定単
位の前記データを入力するメモリブロックを２個以上有
し、前記各メモリブロックの中でバスクロックの所定倍
の周波数で前記所定単位のデータを入力する高速メモリ
ブロックおよび前記バスクロックの周期で前記所定単位
のデータを入力する大容量メモリブロックを含むメモリ
手段と、 トレースの開始と停止を制御し、前記トレースの開始時
に前記メモリ手段を起動して前記データの保存を実行
し、前記トレースの停止時に前記メモリ手段の保存動作
を停止させて前記メモリ手段に保存されたトレースデー
タを外部に転送するトレース制御手段とを具備したこと
を特徴とするバストレース装置。 - 【請求項４】 コンピュータシステムのバスに接続し
て、バスを介して転送されるデータをトレースするバス
トレース装置において、 トレースすべきデータを保存する手段であって、所定単
位の前記データを入力するメモリブロックを２個以上有
するメモリ手段と、 トレースの開始と停止を制御し、前記トレースの開始時
に前記メモリ手段を起動して前記データの保存を実行
し、前記トレースの停止時に前記メモリ手段の保存動作
を停止させて前記メモリ手段に保存されたトレースデー
タを外部に転送し、前記トレースの開始または停止の条
件を外部から入力された情報に従って設定する条件設定
手段を有するトレース制御手段とを具備したことを特徴
とするバストレース装置。 - 【請求項５】 バスに接続して転送されるデータをトレ
ースするバストレース装置および前記バストレース装置
により転送されたトレースデータに基づいて障害検知処
理を実行するサービスプロセッサを備えたコンピュータ
システムにおいて、 前記サービスプロセッサから転送されたトレースの開始
と停止の条件を前記バストレース装置に設定するステッ
プと、 前記トレースの開始時に、所定単位の前記データを入力
して保存するメモリブロックが２個以上からなるメモリ
手段にバスクロックの周期に同期してトレースしたデー
タを保存するステップと、 設定された前記トレースの停止条件を満足したときに、
前記メモリ手段のデータ保存動作を停止するステップ
と、 前記メモリ手段に保存されたトレースデータを前記サー
ビスプロセッサに転送するステップとからなることを特
徴とするバストレース方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7062982A JPH08263328A (ja) | 1995-03-22 | 1995-03-22 | バストレース装置及びバストレース方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7062982A JPH08263328A (ja) | 1995-03-22 | 1995-03-22 | バストレース装置及びバストレース方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08263328A true JPH08263328A (ja) | 1996-10-11 |
Family
ID=13216086
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7062982A Pending JPH08263328A (ja) | 1995-03-22 | 1995-03-22 | バストレース装置及びバストレース方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08263328A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005056386A (ja) * | 2003-08-07 | 2005-03-03 | Arm Ltd | データを処理する装置、トレースデータを発生する方法、及びトレースデータを分析する装置 |
| JP2008193314A (ja) * | 2007-02-02 | 2008-08-21 | Anritsu Corp | 擬似基地局装置 |
| JP2010219843A (ja) * | 2009-03-17 | 2010-09-30 | Anritsu Corp | 擬似基地局装置 |
| WO2012137321A1 (ja) * | 2011-04-06 | 2012-10-11 | 株式会社日立製作所 | 情報処理装置、及びその方法 |
| JP2016177564A (ja) * | 2015-03-20 | 2016-10-06 | Ｎｅｃプラットフォームズ株式会社 | デバッグ制御回路及びデバッグ制御方法 |
-
1995
- 1995-03-22 JP JP7062982A patent/JPH08263328A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005056386A (ja) * | 2003-08-07 | 2005-03-03 | Arm Ltd | データを処理する装置、トレースデータを発生する方法、及びトレースデータを分析する装置 |
| JP2008193314A (ja) * | 2007-02-02 | 2008-08-21 | Anritsu Corp | 擬似基地局装置 |
| JP2010219843A (ja) * | 2009-03-17 | 2010-09-30 | Anritsu Corp | 擬似基地局装置 |
| WO2012137321A1 (ja) * | 2011-04-06 | 2012-10-11 | 株式会社日立製作所 | 情報処理装置、及びその方法 |
| JP2016177564A (ja) * | 2015-03-20 | 2016-10-06 | Ｎｅｃプラットフォームズ株式会社 | デバッグ制御回路及びデバッグ制御方法 |
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