JPH08263373A - キャッシュにおけるスヌーピング装置および方法 - Google Patents

キャッシュにおけるスヌーピング装置および方法

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JPH08263373A
JPH08263373A JP8018801A JP1880196A JPH08263373A JP H08263373 A JPH08263373 A JP H08263373A JP 8018801 A JP8018801 A JP 8018801A JP 1880196 A JP1880196 A JP 1880196A JP H08263373 A JPH08263373 A JP H08263373A
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JP
Japan
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bus
data
cache
snooping
memory
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Application number
JP8018801A
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English (en)
Inventor
Timothy Bucher
ティモシー・ブッチャー
Christopher Hester Douglas
ダグラス・クリストファー・ヘスター
John V Sell
ジョン・ビクター・セル
N Chan Kan
カン・エヌ・チャン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
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Publication date
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    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
    • G06F12/0815—Cache consistency protocols
    • G06F12/0831—Cache consistency protocols using a bus scheme, e.g. with bus monitoring or watching means
    • G06F12/0835—Cache consistency protocols using a bus scheme, e.g. with bus monitoring or watching means for main memory peripheral accesses (e.g. I/O or DMA)
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4004—Coupling between buses
    • G06F13/4027—Coupling between buses using bus bridges

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Abstract

(57)【要約】 （修正有） 【課題】 データ処理システム内でメモリ一貫性を維持
する。 【解決手段】 二重バス・メモリ・コントローラは、第
１バス・マスタを介して第１バスに結合され、第２バス
・マスタに結合された第２バスに結合される。データ処
理ユニット内のアドレス／データ多重化バス上の属性に
ついて、第１バス又は第２バスのいずれかをスヌープす
ることによってメモリ一貫性を維持する。スヌープ動作
が必要な時を判定するために、このシステムは、二重バ
ス・メモリ・コントローラを介して２つのバスのいずれ
かへのアクセスを要求することから開始し、データは、
マスタ・バス・コントローラを使用して転送される。ス
ヌープ活動が開始されるのは、バス上でデータを転送し
ている間に無効データ信号を受け取る時である。スヌー
プは、無効データ信号を受け取った後にのみ挿入され、
最後のスヌープ挿入は、最後の読取りデータを読み取る
前にのみ発生可能である。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、全般的には記憶シ
ステムに関し、具体的には、処理ユニット内または処理
ユニット外にキャッシュ・ユニットを有するデータ記憶
システムに関する。さらに、本発明は、具体的には、改
良されたスヌープ方式によってメモリ一貫性を維持され
るキャッシュ・ユニットを有するデータ記憶システムに
関する。
【０００２】
【従来の技術】現在の多くのコンピュータ・システムに
は、コンピュータ・システムの衝突する必要を満たそう
とする複数のレベルの記憶装置が含まれる。たとえば、
コンピュータ・システムは、超高速で動作するように設
計され、記憶装置は、そのコンピュータ・システム内で
使用される処理ユニットと同一の速度で動作する必要が
ある。困ったことに、高速な記憶要素のコストは、マイ
クロプロセッサ自体のコストに達しており、したがっ
て、入手可能な最高速の記憶装置を使用すると、システ
ム全体のコストが高くなる。妥協策の１つが、特定の応
用分野のために低速だがより安価な記憶装置を使用する
ことである。このような応用分野の１つが、プロセッサ
・ユニットが情報の使用を必要とする前にその情報を一
時的に保持するためのダイナミックＲＡＭメモリの使用
である。もう１つの代替案が、高速だが少量で高価な、
処理ユニットと同一の速度で動作するキャッシュ・ユニ
ットの使用である。このキャッシュ・ユニットは、より
大量の短期間メモリと比較して少量なので、コンピュー
タ・システムの全体コストに関して、これを追加するこ
とは高価ではない。最後に、通常は、他のタイプの記憶
装置と比較して相対的に安価な、ハード・ディスク駆動
装置などの非常に大量の長期間記憶ユニットが供給され
る。
【０００３】残念ながら、異なるタイプの記憶装置と異
なる種類の記憶位置を有すると、処理ユニットまたは、
周辺装置などのコンピュータ・システムに接続された他
の資源に必要もしくはこれらによって処理される最新の
正確なデータをメモリ・コントローラが維持するという
管理問題が生じる。したがって、処理システムは、使用
されるさまざまなタイプの記憶ユニットの間でメモリの
一貫性を維持しなければならない。
【０００４】一貫性のあるメモリ・システムの主目的
は、そのシステムを使用するすべての装置にメモリの同
一のイメージを提供することである。一貫性があると、
共用される資源の同期と共同使用が可能になるが、そう
でないと、一部に古い値が含まれる、記憶位置の複数の
コピーがシステム内に存在し、その古い値が使用される
時にエラーが生じる可能性がある。システム内の潜在的
なバス・マスタのそれぞれが、そのキャッシュの状態を
維持するための規則に従わなければならない。
【０００５】キャッシュ一貫性プロトコルの一種が、共
用状態を省略する標準ＭＥＳＩ４状態プロトコルの一貫
性のあるサブセットである。データを共用できないの
で、プロセッサは、キャッシュ・ブロック・フィルのす
べてを、それが書込みミス（read-with-intent-to-modi
fy、修正目的の読取り）であるかのように信号を送り、
これによって、プロセッサ外部のすべてのキャッシュの
対応するデータのコピーが、プロセッサのキャッシュ・
ブロック・フィル動作の前にフラッシュされる。キャッ
シュ・ブロック・ロードの後に、プロセッサは、そのデ
ータの排他的所有者になり、バス同報通信トランザクシ
ョンなしにそれに書き込むことができる。
【０００６】この一貫性を維持するために、プロセッサ
によってバス上で観察される大域読取りのすべてが、書
込みであるかのようにスヌープされ、プロセッサに、修
正されたキャッシュ・ブロックのメモリへの書戻しとキ
ャッシュ・ブロックの無効化を行わせるか、キャッシュ
・ブロックが無修正の場合には単にキャッシュ・ブロッ
クを無効化させる。
【０００７】複数のバスが存在する時の問題の１つが、
読取りトランザクション中にスヌープ・サイクルを全く
実行できないことである。たとえば、システム・メモリ
・コントローラを有する二重バス・アーキテクチャで
は、システム・メモリ・コントローラが、一方のバスの
マスタの現読取りトランザクションの完了を待たなけれ
ばならない。その後、メモリ・コントローラは、第２の
バスに接続された別のマスタがシステム・メモリにアク
セスすることを許可して、メモリの整合性または一貫性
を保証する。
【０００８】したがって、多重化バスと、データ・フェ
ーズまたは読取りトランザクション中にスヌープ動作を
提供することによって一貫性を制御する複数のバス・マ
スタまたは二重バス・メモリ・コントローラとを有する
処理システム用のバス・プロトコルが必要である。
【０００９】
【発明が解決しようとする課題】本発明の目的は、デー
タ記憶システムを提供することである。
【００１０】本発明のもう１つの目的は、処理ユニット
内または処理ユニット外にキャッシュ・ユニットを有す
るデータ記憶システムを提供することである。
【００１１】本発明のもう１つの目的は、改良されたス
ヌープ方式によってメモリ一貫性を維持されるキャッシ
ュ・ユニットを有するデータ記憶システムを提供するこ
とである。
【００１２】
【課題を解決するための手段】前述の目的は、下記に従
って達成される。本発明による、データ処理システム内
でメモリ一貫性を維持するための方法を開示する。この
データ処理システムには、二重バス・メモリ・コントロ
ーラが含まれ、この二重バス・メモリ・コントローラ
は、第１バス・マスタを介して第１バスに結合され、第
２バス・マスタに結合された第２バスに結合される。こ
の方法では、データ処理ユニット内のアドレス／データ
多重化バス上の属性について第１バスまたは第２バスの
いずれかをスヌープすることによってメモリ一貫性を維
持する。スヌープ動作が必要な時を判定するために、こ
のシステムは、二重バス・メモリ・コントローラを介し
て２つのバスのいずれかへのアクセスを要求することか
ら開始する。要求時にバスの制御が認可されたならば、
データは、マスタ・バス・コントローラを使用して転送
される。スヌープ活動が開始されるのは、バス上でデー
タを転送している間に無効データ信号を受け取る時であ
る。スヌープは、無効データ信号を受け取った後にのみ
挿入され、最後のスヌープ挿入は、最後の読取りデータ
を読み取る前にのみ発生可能である。
【００１３】本発明の上記ならびに追加の目的、特徴お
よび長所は、以下の詳細な説明で明らかになる。
【００１４】
【発明の実施の形態】図１は、本発明を実施することが
できる代表的なマイクロプロセッサ１０のブロック図で
ある。マイクロプロセッサ１０は、たとえばＰｏｗｅｒ
ＰＣ ＲＩＳＣプロセッサの系列から選択することがで
きる。この特定のマイクロプロセッサ１０は、３２ビッ
ト・アーキテクチャを実施し、３２ビット有効アドレス
と、３２ビットおよび６４ビットの浮動小数点データ型
を提供する。重要な事に、このプロセッサは、１クロッ
クごとに３命令までを発行、撤収することができ、これ
らの命令は、性能向上のため非整順に実行することがで
きるが、完了時には一貫性のある規則正しい動作のため
に逐次式に現れる。
【００１５】マイクロプロセッサ１０には、５つの実行
ユニットすなわち、整数ユニット（ＩＵ）１２、浮動小
数点ユニット（ＦＰＲ）１４、分岐処理ユニット（ＢＰ
Ｕ）１６、ロード／ストア・ユニット（ＬＳＵ）１８お
よびシステム・レジスタ・ユニット（ＳＲＵ）２０も含
まれる。マイクロプロセッサ１０には、一方は命令キャ
ッシュ２２、他方はデータ・キャッシュ２４である２つ
の物理的にアドレッシングされるキャッシュも含まれ
る。どちらのキャッシュも、２ウェイ・セット・アソシ
アティブ・キャッシュである。さらに、２つのメモリ管
理ユニット（ＭＭＵ）が含まれ、これらは、命令ＭＭＵ
２６とデータＭＭＵ２８からなる。どちらのＭＭＵに
も、６４項目の２ウェイ・セット・アソシアティブの変
換ルック・アサイド・バッファ（それぞれ、データ変換
ルック・アサイド・バッファ（ＤＴＬＢ）３０および命
令変換ルック・アサイド・バッファ（ＩＴＬＢ）３２と
称する）が含まれ、これらは、デマンド・ページング式
の仮想記憶アドレス変換と可変サイズ・ブロック変換の
サポートを提供する。マイクロプロセッサ１０は、それ
ぞれ４項目の２つの独立のブロック・アドレス変換アレ
イ（命令ブロック・アドレス変換（ＩＢＡＴ）アレイ３
４およびデータ・ブロック・アドレス変換（ＤＢＡＴ）
アレイ３６）の使用を介するブロック・アドレス変換も
サポートする。有効アドレスは、ブロック変換中にＩＢ
ＡＴアレイ３４およびＤＢＡＴアレイ３６の４項目のす
べてと同時に比較される。
【００１６】マイクロプロセッサ１０には、選択可能な
多重化された３２ビット・アドレス／６４ビット・デー
タ・バス（以下、バスと呼称する）３８も含まれる。マ
イクロプロセッサ１０のインターフェース・プロトコル
によって、複数のマスタが、中央外部アービタを介して
システム資源を求めて競合できるようになる。バス３８
は、プロセッサ・バス・インターフェース４２に接続さ
れ、このプロセッサ・バス・インターフェース４２に
は、コピーバック・バッファ４４とタッチ・ロード・バ
ッファ４６が含まれる。プロセッサ・バス・インターフ
ェース４２は、さらに、命令キャッシュ２２、データ・
キャッシュ２４、タグ・ユニット４８およびタグ・ユニ
ット５０に接続され、タグ・ユニット４８はデータ・キ
ャッシュ２４に、タグ・ユニット５０は命令キャッシュ
２２に接続される。命令キャッシュ２２は、さらに、命
令ユニット５２に接続され、データ・キャッシュ２４
は、ＬＳＵ１８に接続される。さらに、命令キャッシュ
２２はそのタグ・ユニット５０を介して命令ＭＭＵ２６
に接続され、データ・キャッシュ２４はそのタグ・ユニ
ット４８を介してデータＭＭＵ２８に接続される。命令
の取出しと発行は、命令ユニット５２内で処理される。
キャッシュ・メモリ・アクセスまたは外部メモリ・アク
セスのアドレス変換は、データＭＭＵ２８および命令Ｍ
ＭＵ２６によって処理される。
【００１７】命令ユニット５２には、順次取出し機構５
４、命令待ち行列５６、ディスパッチ・ユニット５８お
よびＢＰＵ１６も含まれて、実行ユニットへの命令フロ
ーの中央制御をもたらす。命令ユニット５２は、順次取
出し機構５４およびＢＰＵ１６からの情報に基づいて、
次に取り出される命令のアドレスを判定する。
【００１８】命令ユニット５２は、命令キャッシュ２２
から命令待ち行列５６へ命令を取り出す。ＢＰＵ１６
は、順次取出し機構５４から分岐命令を抽出し、未解決
の条件分岐に対して静的分岐予測を使用して、命令ユニ
ットが、条件分岐を評価している間に、予測されたター
ゲット命令ストリームから命令を取り出せるようにす
る。命令待ち行列５６は、複数の命令を保持するように
設計され、単一サイクル中に命令ユニット５２から複数
の命令をロードすることができる。順次取出し機構５４
は、命令待ち行列内の空間に収まる範囲でできる限り多
くの命令を継続的にロードする。ディスパッチ・ユニッ
ト５８は、ソース・レジスタとデスティネーション・レ
ジスタの依存性検査を実行し、ディスパッチ直列化を決
定し、必要に応じて後続命令のディスパッチを禁止す
る。
【００１９】ＢＰＵ１６は、順次取出し機構５４から分
岐命令を受け取り、これらの分岐を早期に解決するため
に条件分岐に対するＣＲルックアヘッド動作を実行し
て、多くの場合に０サイクル分岐の効果を達成する。
【００２０】ＬＳＵ１８は、ロード命令とストア命令の
すべてを実行し、汎用レジスタ（ＧＰＲ）６０、浮動小
数点レジスタ（ＦＰＲ）６２およびキャッシュ／メモリ
・サブシステムの間のデータ転送インターフェースを提
供する。ＬＳＵ１８は、文字列ロード／ストア命令およ
び多重ワード・ロード／ストア命令に関して、有効アド
レスを計算し、データ位置合わせを実行し、順序付けを
提供する。ロード命令とストア命令は、プログラムの順
で発行され、変換される。しかし、実際のメモリ・アク
セスは、非整順で発生する可能性がある。厳密な順序付
けを実施するために、同期化命令が設けられている。
【００２１】データ依存性がない時のキャッシュ可能な
ロードは、１サイクルごとに１回の最大スループットと
２サイクルの総合待ち時間を有する投機的な方法で実行
される。キャッシュから取り除かれたデータは、完了ユ
ニット６８がその値をＧＰＲまたはＦＰＲにコミットす
るまで、リネーム・レジスタ６４および６６に保持され
る。ストアは、投機的に実行することができず、ストア
動作をメモリに対して完了しなければならないことを完
了ユニット６８が知らせるまで、ストア待ち行列に保持
される。実際のロード動作またはストア動作を実行する
のに必要な時間は、その動作にキャッシュ、システム・
メモリまたは入出力装置が含まれるかどうかに応じて変
動する。
【００２２】命令ＭＭＵ２６およびデータＭＭＵ２８
は、命令またはデータに関して物理記憶と仮想記憶の両
方をサポートする。命令ＭＭＵ２６およびデータＭＭＵ
２８は、ブロック上の空間およびページ粒度に関するア
クセス特権も制御する。ＬＳＵ１８は、データのロード
およびストアの有効アドレスを計算し、キャッシュ・メ
モリとの間のデータ位置合わせを実行し、文字列ロード
／ストア命令および多重ワード・ロード／ストア命令の
順序付けを提供する。命令ユニット５２は、命令取出し
の有効アドレスを計算する。
【００２３】アドレスが生成された後に、有効アドレス
の上位ビットが、適当なＭＭＵによって物理アドレス・
ビットに変換される。それと同時に、アドレスの下位ビ
ットがキャッシュに送られ、ここで、下位ビットが２ウ
ェイ・セット・アソシアティブ・タグ・アレイへの索引
を形成する。アドレス変換の後に、ＭＭＵは、物理アド
レスの上位ビットをキャッシュに渡し、キャッシュ・ル
ックアップが完了する。
【００２４】命令キャッシュ２２およびデータ・キャッ
シュ２４のそれぞれは、長さ３２ビットのライン・サイ
ズを有し、それぞれ順次取出し機構５４またはＬＳＵ１
８への６４ビット・インターフェースを提供する。周囲
の論理機構またはタグ・ユニット４８および５０は、事
前に要求された情報を選択し、編成し、要求元のユニッ
トに転送する。キャッシュへの書込み動作は、１バイト
単位で実行でき、キャッシュへの完全なリード・モディ
ファイ・ライト（read-modify-write）動作は、各サイ
クルに発生することができる。ＬＳＵ１８と順次取出し
機構５４の両方が、取り出されるデータまたは命令のア
ドレスをデータ・キャッシュ２４または命令キャッシュ
２２に供給する。キャッシュ・ヒットの場合、キャッシ
ュは、要求元のユニットに２ワードを返す。
【００２５】データ・キャッシュのタグ・ユニット４８
は、単一ポートであり、したがってロードまたはストア
のアクセスとスヌープ・アクセスが同時に発生すると、
資源競合が発生する可能性がある。スヌープ・アクセス
は、最高の優先順位を有し、スヌープ・アクセスがタグ
書込みと同時に発生しない限り、タグ・ユニット４８へ
の最初のアクセス権を与えられる。同時に発生した場合
には、スヌープは再試行され、このスヌープは、キャッ
シュへのアクセス権に関してもう一度アービトレーショ
ンされなければならない。スヌープ・アクセスのために
延期されたロードまたはストアは、スヌープの次のクロ
ック・サイクルに実行される。
【００２６】図２は、第１バス・マスタＡまたは図１の
マイクロプロセッサ１０に結合されたメモリ・システム
１００のブロック図である。メモリ・システム１００に
は、二重バス・メモリ・コントローラ１０２も含まれ、
この二重バス・メモリ・コントローラ１０２は、バス線
Ａを介して第１バス・マスタＡに接続され、第２バス線
Ｂを介して第２バス・マスタＢまたは直接メモリ・アク
セス（ＤＭＡ）ユニット１０４に接続される。このメモ
リ・コントローラは、さらに、短期間メモリまたはＤＲ
ＡＭ１０６に接続される。二重バス・メモリ・コントロ
ーラ１０２が、読取りデータではなくアドレス／データ
バス上の属性に関して、マスタ・バスにまたがるスヌー
プとＤＲＡＭ１０６へのスヌープを行えるようにするプ
ロトコルを提供する。図３は、クロック・サイクル６お
よび１０の間にある、挿入されたスヌープ・ウィンドウ
内の最初の可能なスヌープに関するタイミング図であ
る。
【００２７】図３のタイミング図には、クロック信号
（ＣＬＫ）、バス要求信号（ＢＲ＿）、バス認可信号
（ＢＧ＿）、転送開始信号（ＴＳ＿）、アドレス確認信
号（ＡＡＣＫ＿）、アドレスまたはデータ信号（Ａ／Ｄ
（０：６３））、バス・ビジー信号（ＢＢ＿）、転送確
認信号（ＴＡ＿），アドレス再試行信号（ＡＲＴＲＹ
＿）および転送エラー確認（ＴＥＡ＿）が示されてい
る。追加の信号も示されており、これには、読取りアド
レス信号（ＲＡ）、スヌープ・アドレス信号（ＳＡ）お
よび読取りデータ（Ｄ０…Ｄ３）が含まれる。
【００２８】このタイミング図の初期の信号の連なりの
間に、クロック信号は、クロック・サイクルごとに高低
に切り替わり、バス要求が、第１クロック・サイクル中
に出される。バス要求がアサートされている時間の間の
中間に、バスが認可されたことを示す信号が、第２クロ
ック・サイクルの間にアサートされ、バス要求サイクル
が通常のサイクルに戻った後に、第３クロック・サイク
ルに転送開始信号が出される。この第３クロック・サイ
クルの間に、Ａ／Ｄ信号に示されるように、プロセッサ
によって読取りアドレスが駆動される。次に、第４クロ
ック・サイクルにバス・ビジー信号が始まる際に、バス
認可が終了し、転送開始信号が終了する。このＢＢ＿信
号のアサートの後、第４クロック・サイクルの間に、Ａ
／Ｄ線上にトライステート信号がアサートされる。その
後、第５クロック・サイクルに、アドレス・データ線
（Ａ／Ｄ）上に無効データが発生する際に、転送開始線
がトライステート化される。
【００２９】無効データ・ユニットが検出されたなら
ば、スヌープを、クロック・サイクル６とクロック・サ
イクル１０の間に挿入されたスヌープ・ウィンドウに挿
入する。この時点で、転送開始信号がアサートされ、ス
ヌープ・アドレスは、メモリ・コントローラによってＡ
／Ｄ線上に駆動される。第７クロック・サイクルで転送
開始信号が終了する際に、転送確認がＴＡ＿線で認可さ
れ、メモリ・コントローラは、第１読取りデータ（Ｄ
０）を駆動する。第２読取りデータ（Ｄ１）も、プロセ
ッサによってＡＲＴＲＹ＿線にアドレス再試行信号がア
サートされる際にメモリ・コントローラによって駆動さ
れて、第６クロックのスヌープがヒットであることを示
す。ＡＲＴＲＹ＿信号は、そのスヌープがヒットである
ことを示すためにマイクロプロセッサ１０によって駆動
される。スヌープがミスの場合には、この信号は接続さ
れない。第９クロック・サイクルに、メモリ・コントロ
ーラによって第３読取りデータが駆動され、その後、第
１０クロック・サイクルに無効データが感知され、その
後、転送確認信号が、ＴＡ＿線上で非活動化される。次
のクロック・サイクル（サイクル１１）には、第４読取
りデータが、メモリ・コントローラによって駆動され
る。その後、第１２クロック・サイクルに、Ａ／Ｄ線と
同様にＴＳ＿線がトライステート化される。これは、バ
ス・ビジー信号がＢＢ＿線上でネゲートされ、転送確認
信号がＴＡ＿線上でネゲートされた後に発生する。サイ
クル１３には、ＢＢ＿線とＴＡ＿線がトライステート化
され、最後に、サイクル１４に、ＡＲＴＲＹ＿線がトラ
イステート化される。この時間の全体を通じて、アドレ
ス確認線と転送エラー確認線は、非活動状態である。
【００３０】図４は、挿入されたスヌープ・ウィンドウ
（クロック・サイクル６ないし１０）で実行できる最後
の可能なスヌープのタイミング図である。この図のタイ
ミング図と、挿入されたスヌープ・ウィンドウの最初の
スヌープに関する前の図のタイミング図の間の相違は、
スヌープ・サイクル（クロック１０）にＴＡ＿線をハイ
（ネゲート）に駆動しなければならないことと、第２の
ＴＳ＿パルスが、メモリ・コントローラによって駆動さ
れることである。また、可能な最後のスヌープは、最終
読取りデータ（Ｄ３）が読み取られる前に挿入しなけれ
ばならない。
【００３１】好ましい実施例に関して本発明を具体的に
図示し、説明してきたが、当業者であれば、本発明の趣
旨および範囲から逸脱することなく、形態と詳細にさま
ざまな変更を加えることができることを理解するであろ
う。
【００３２】まとめとして、本発明の構成に関して以下
の事項を開示する。
【００３３】（１）第１バス・マスタに結合された第１
バスと第２バス・マスタに結合された第２バスとを有す
る二重バス・メモリ・コントローラを含むメモリ・シス
テムを有するデータ処理システムにおいて、前記データ
処理ユニット内のアドレス／データ多重化バス上の属性
に関して、前記第１バスまたは前記第２バスのいずれか
をスヌープするステップを含む、メモリ一貫性を維持す
るための方法。 （２）前記スヌープするステップの前に、前記二重バス
・メモリ・コントローラによるアクセスのために前記第
１バスまたは前記第２バスのアクセスを要求するステッ
プと、バス・アクセス要求の後に、前記第１バスまたは
前記第２バスの制御を認可するステップと、前記第１バ
スまたは前記第２バスを介してデータ転送を開始するス
テップと、無効データ信号を受け取るステップとをさら
に含む、上記（１）に記載の方法。
【図面の簡単な説明】
【図１】本発明を実施できる代表的なマイクロプロセッ
サのブロック図である。
【図２】図１の処理ユニットに結合された、メモリ・シ
ステムのブロック図である。
【図３】挿入されたスヌープ・ウィンドウ内の最初のス
ヌープのタイミング図である。
【図４】挿入されたスヌープ・ウィンドウ内の最後に実
行されるスヌープのタイミング図である。
【符号の説明】
１０ マイクロプロセッサ １２ 整数ユニット（ＩＵ） １４ 浮動小数点ユニット（ＦＰＲ） １６ 分岐処理ユニット（ＢＰＵ） １８ ロード／ストア・ユニット（ＬＳＵ） ２０ システム・レジスタ・ユニット（ＳＲＵ） ２２ 命令キャッシュ ２４ データ・キャッシュ ２６ 命令ＭＭＵ ２８ データＭＭＵ ３０ データ変換ルック・アサイド・バッファ（ＤＴＬ
Ｂ） ３２ 命令変換ルック・アサイド・バッファ（ＩＴＬ
Ｂ） ３４ 命令ブロック・アドレス変換（ＩＢＡＴ）アレイ ３６ データ・ブロック・アドレス変換（ＤＢＡＴ）ア
レイ ３８ 多重化された３２ビット・アドレス／６４ビット
・データ・バス（バス） ４２ プロセッサ・バス・インターフェース ４４ コピーバック・バッファ ４６ タッチ・ロード・バッファ ４８ タグ・ユニット ５０ タグ・ユニット ５２ 命令ユニット ５４ 順次取出し機構 ５６ 命令待ち行列 ５８ ディスパッチ・ユニット ６０ ＧＰＲファイル ６２ ＦＰＲファイル ６４ リネーム・レジスタ ６６ リネーム・レジスタ ６８ 完了ユニット １００ メモリ・システム １０２ 二重バス・メモリ・コントローラ １０４ 直接メモリ・アクセス（ＤＭＡ）ユニット １０６ ＤＲＡＭ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ダグラス・クリストファー・ヘスター アメリカ合衆国95035 カリフォルニア州 ミルピタス ニューヴェス・コート 1274 (72)発明者 ジョン・ビクター・セル アメリカ合衆国94024 カリフォルニア州 ロス・アルトス モーラ・ドライブ 11111 (72)発明者 カン・エヌ・チャン アメリカ合衆国78759 テキサス州オース チン グレート・ヒルズ・トレール 909 ナンバー428

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】第１バス・マスタに結合された第１バスと
    第２バス・マスタに結合された第２バスとを有する二重
    バス・メモリ・コントローラを含むメモリ・システムを
    有するデータ処理システムにおいて、 前記データ処理ユニット内のアドレス／データ多重化バ
    ス上の属性に関して、前記第１バスまたは前記第２バス
    のいずれかをスヌープするステップを含む、メモリ一貫
    性を維持するための方法。
  2. 【請求項２】前記スヌープするステップの前に、前記二
    重バス・メモリ・コントローラによるアクセスのために
    前記第１バスまたは前記第２バスのアクセスを要求する
    ステップと、 バス・アクセス要求の後に、前記第１バスまたは前記第
    ２バスの制御を認可するステップと、 前記第１バスまたは前記第２バスを介してデータ転送を
    開始するステップと、 無効データ信号を受け取るステップとをさらに含む、請
    求項１に記載の方法。
JP8018801A 1995-02-10 1996-02-05 キャッシュにおけるスヌーピング装置および方法 Pending JPH08263373A (ja)

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US387148 1995-02-10

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