JPH08264806A - トンネルトランジスタ及びその製造方法 - Google Patents
トンネルトランジスタ及びその製造方法Info
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- JPH08264806A JPH08264806A JP6558195A JP6558195A JPH08264806A JP H08264806 A JPH08264806 A JP H08264806A JP 6558195 A JP6558195 A JP 6558195A JP 6558195 A JP6558195 A JP 6558195A JP H08264806 A JPH08264806 A JP H08264806A
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- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】
【目的】 プレーナ構造で、かつ、寄生容量が少ないト
ンネルトランジスタ及びこのトンネルトランジスタを製
造する製造方法を提供することを目的とする。 【構成】 絶縁層６上にはゲート層１０及びソース領域
１１が形成されている。基板１上にはドレイン領域１２
がチャネル層５、絶縁層６及びゲート層１０の側面にそ
れぞれ隣接して設けられている。ゲート層１０はチャネ
ル層５と同一導電型であるが、チャネル層５よりも不純
物濃度が低く設定されている。ドレイン領域１２はチャ
ネル層５とは反対導電型を有し、縮退した半導体からな
る。ドレイン領域１２がゲート層１０に対してセルアラ
イン的に形成された、高濃度の正孔が存在する縮退した
半導体であり、チャネル層５の端とドレイン領域１２の
間にｎ+−ｐ+トンネル接合が形成されている。
ンネルトランジスタ及びこのトンネルトランジスタを製
造する製造方法を提供することを目的とする。 【構成】 絶縁層６上にはゲート層１０及びソース領域
１１が形成されている。基板１上にはドレイン領域１２
がチャネル層５、絶縁層６及びゲート層１０の側面にそ
れぞれ隣接して設けられている。ゲート層１０はチャネ
ル層５と同一導電型であるが、チャネル層５よりも不純
物濃度が低く設定されている。ドレイン領域１２はチャ
ネル層５とは反対導電型を有し、縮退した半導体からな
る。ドレイン領域１２がゲート層１０に対してセルアラ
イン的に形成された、高濃度の正孔が存在する縮退した
半導体であり、チャネル層５の端とドレイン領域１２の
間にｎ+−ｐ+トンネル接合が形成されている。
Description
【０００１】
【産業上の利用分野】本発明はトンネルトランジスタ及
びその製造方法に係り、特に高集積化、高速動作、多機
能化が可能なトンネル現象を利用したトランジスタ及び
その製造方法に関する。
びその製造方法に係り、特に高集積化、高速動作、多機
能化が可能なトンネル現象を利用したトランジスタ及び
その製造方法に関する。
【０００２】
【従来の技術】トランジスタの主流を占めるものは、現
在シリコン（Ｓｉ）を用いたＭＯＳ型電界効果トランジ
スタ（ＦＥＴ）などのデバイスであるが、より高集積
化、高速な集積回路を実現するためにより高速動作可能
なＧａＡｓなどの化合物半導体を使用し、半導体基板表
面の導電層上に直接ゲート電極を形成した構造のショッ
トキ接合型電界効果トランジスタ（ＭＥＳＦＥＴ：ＭＥ
ｔａｌ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ＦＥＴ）なども
知られている。
在シリコン（Ｓｉ）を用いたＭＯＳ型電界効果トランジ
スタ（ＦＥＴ）などのデバイスであるが、より高集積
化、高速な集積回路を実現するためにより高速動作可能
なＧａＡｓなどの化合物半導体を使用し、半導体基板表
面の導電層上に直接ゲート電極を形成した構造のショッ
トキ接合型電界効果トランジスタ（ＭＥＳＦＥＴ：ＭＥ
ｔａｌ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ＦＥＴ）なども
知られている。
【０００３】しかし、これらのトランジスタを用いた集
積回路の高速化や高集積化は、従来より素子寸法の微細
化により進められてきているが、微細化には限界があ
り、また、配線遅延の影響も無視できない。従って、こ
れらの問題を解決するためには、素子自体のより一層の
高速化と、多機能化を実現することで集積回路のトラン
ジスタ数の低減を図ることが必要とされる。
積回路の高速化や高集積化は、従来より素子寸法の微細
化により進められてきているが、微細化には限界があ
り、また、配線遅延の影響も無視できない。従って、こ
れらの問題を解決するためには、素子自体のより一層の
高速化と、多機能化を実現することで集積回路のトラン
ジスタ数の低減を図ることが必要とされる。
【０００４】そこで、従来より高性能、多機能が実現で
きるものとして種々のトランジスタが提案されている
が、そのうち上記のＭＯＳ型ＦＥＴやＭＥＳＦＥＴとは
動作原理の異なる、半導体表面におけるｐ+−ｎ+ 接合で
のトンネル現象を利用したトンネルトランジスタが本発
明者などにより提案されている（例えば特開昭５８−９
６７６６号公報：発明の名称「半導体装置」、特開平５
−４１５２０号公報：発明の名称「半導体装置」、特願
平６−２０７０７号：発明の名称「トンネルトランジス
タおよびその製造方法」）。この提案になるトンネルト
ランジスタは、ＭＯＳ型ＦＥＴの微細化の極限で問題と
なってくるトンネル効果を積極的に利用したものであ
り、微細化に適する構造と共に負性抵抗特性の利用によ
り多機能動作ができ、集積回路の高密度化を可能としよ
うとするものである。
きるものとして種々のトランジスタが提案されている
が、そのうち上記のＭＯＳ型ＦＥＴやＭＥＳＦＥＴとは
動作原理の異なる、半導体表面におけるｐ+−ｎ+ 接合で
のトンネル現象を利用したトンネルトランジスタが本発
明者などにより提案されている（例えば特開昭５８−９
６７６６号公報：発明の名称「半導体装置」、特開平５
−４１５２０号公報：発明の名称「半導体装置」、特願
平６−２０７０７号：発明の名称「トンネルトランジス
タおよびその製造方法」）。この提案になるトンネルト
ランジスタは、ＭＯＳ型ＦＥＴの微細化の極限で問題と
なってくるトンネル効果を積極的に利用したものであ
り、微細化に適する構造と共に負性抵抗特性の利用によ
り多機能動作ができ、集積回路の高密度化を可能としよ
うとするものである。
【０００５】図３は上記の従来のトンネルトランジスタ
の一例の層構造の模式図を示す。このトンネルトランジ
スタは、基板１上にソース層２、低不純物濃度層３、ド
レイン層４、チャネル層５、絶縁層６が積層され、更に
ソース層２、ドレイン層４のそれぞれにはこれとオーミ
ック接合を形成するソース電極８、ドレイン電極９が形
成されると共に、絶縁層６上にゲート電極７が形成され
た構造である。
の一例の層構造の模式図を示す。このトンネルトランジ
スタは、基板１上にソース層２、低不純物濃度層３、ド
レイン層４、チャネル層５、絶縁層６が積層され、更に
ソース層２、ドレイン層４のそれぞれにはこれとオーミ
ック接合を形成するソース電極８、ドレイン電極９が形
成されると共に、絶縁層６上にゲート電極７が形成され
た構造である。
【０００６】ここで、ソース層２は一導電型を有する半
導体からなり、ドレイン層４はソース層２と異なる導電
型を有し、縮退した半導体からなる。また、チャネル層
５はソース層２と同一の導電型を有する半導体からな
る。絶縁層６は禁止帯幅が広い材料からなる。
導体からなり、ドレイン層４はソース層２と異なる導電
型を有し、縮退した半導体からなる。また、チャネル層
５はソース層２と同一の導電型を有する半導体からな
る。絶縁層６は禁止帯幅が広い材料からなる。
【０００７】この従来のトンネルトランジスタの製造方
法と動作を、基板１にｉ−ＧａＡｓ（ここで、ｉは真性
又は実質的に真性と見做せるノンドープ半導体を意味す
る略号：以下同じ）、ソース層２にｎ+−ＧａＡｓ、低
不純物濃度層３にｉ−ＧａＡｓ、ドレイン層４にｐ+−
ＧａＡｓ、チャネル層５にｎ+−ＧａＡｓ、絶縁層６に
ｉ−Ａｌ 0.3Ｇａ0.7Ａｓ、ゲート電極７にアルミニウム
（Ａｌ）、ソース電極８及びドレイン電極９に金（Ａ
ｕ）を使用した例について説明する。
法と動作を、基板１にｉ−ＧａＡｓ（ここで、ｉは真性
又は実質的に真性と見做せるノンドープ半導体を意味す
る略号：以下同じ）、ソース層２にｎ+−ＧａＡｓ、低
不純物濃度層３にｉ−ＧａＡｓ、ドレイン層４にｐ+−
ＧａＡｓ、チャネル層５にｎ+−ＧａＡｓ、絶縁層６に
ｉ−Ａｌ 0.3Ｇａ0.7Ａｓ、ゲート電極７にアルミニウム
（Ａｌ）、ソース電極８及びドレイン電極９に金（Ａ
ｕ）を使用した例について説明する。
【０００８】まず、分子線結晶成長法（ＭＢＥ：Ｍｏｌ
ｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）によりｎ+
−ＧａＡｓソース層２、ｉ−ＧａＡｓ低不純物濃度層
３、ｐ+−ＧａＡｓドレイン層４を連続して成長する。
次に、ドレイン領域を残すようにメサエッチングを行
い、ｎ+−ＧａＡｓソース層２を露出させる。その後、
ＭＢＥ装置内で表面の清浄化を行い、ｎ+−ＧａＡｓチ
ャネル層５、ｉ−Ａｌ0.3Ｇａ0.7Ａｓ絶縁層６を再成長
させる。そして最後に、Ａｌゲート電極７をマスクに再
成長層をエッチングした後、ソース電極８及びドレイン
電極９を形成して素子を完成させる。
ｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）によりｎ+
−ＧａＡｓソース層２、ｉ−ＧａＡｓ低不純物濃度層
３、ｐ+−ＧａＡｓドレイン層４を連続して成長する。
次に、ドレイン領域を残すようにメサエッチングを行
い、ｎ+−ＧａＡｓソース層２を露出させる。その後、
ＭＢＥ装置内で表面の清浄化を行い、ｎ+−ＧａＡｓチ
ャネル層５、ｉ−Ａｌ0.3Ｇａ0.7Ａｓ絶縁層６を再成長
させる。そして最後に、Ａｌゲート電極７をマスクに再
成長層をエッチングした後、ソース電極８及びドレイン
電極９を形成して素子を完成させる。
【０００９】この従来のトンネルトランジスタによれ
ば、ソース層２とチャネル層５は同一の導電型であるた
め、ソース電極８をアース電位とし、ドレイン電極９に
正の電圧を印加すると、チャネル層５とドレイン層４間
のｎ+−ｐ+トンネル接合により、エサキダイオード（ト
ンネルダイオード）と同様に順方向バイアス時に、ドレ
イン・ソース間にトンネル効果によるトンネル電流が流
れ、電流−電圧特性に負性抵抗特性が現われる。この負
性抵抗特性はチャネル層５のキャリア濃度に依存するた
め、ゲート電圧によるチャネルのキャリア濃度の変調に
より制御される。この結果、負性抵抗特性を有するトラ
ンジスタ特性が得られる。
ば、ソース層２とチャネル層５は同一の導電型であるた
め、ソース電極８をアース電位とし、ドレイン電極９に
正の電圧を印加すると、チャネル層５とドレイン層４間
のｎ+−ｐ+トンネル接合により、エサキダイオード（ト
ンネルダイオード）と同様に順方向バイアス時に、ドレ
イン・ソース間にトンネル効果によるトンネル電流が流
れ、電流−電圧特性に負性抵抗特性が現われる。この負
性抵抗特性はチャネル層５のキャリア濃度に依存するた
め、ゲート電圧によるチャネルのキャリア濃度の変調に
より制御される。この結果、負性抵抗特性を有するトラ
ンジスタ特性が得られる。
【００１０】
【発明が解決しようとする課題】しかるに、上記の従来
のトンネルトランジスタは、既存の結晶成長技術を適用
することにより容易に製造することはできるが、構造が
縦型であり、集積化が容易なプレーナ構造となっていな
い。また、ゲート・ドレイン間やソース・ドレイン間、
ソース・ドレイン間の重なりが多いために寄生容量が大
きく、高速動作が阻害されるという問題がある。
のトンネルトランジスタは、既存の結晶成長技術を適用
することにより容易に製造することはできるが、構造が
縦型であり、集積化が容易なプレーナ構造となっていな
い。また、ゲート・ドレイン間やソース・ドレイン間、
ソース・ドレイン間の重なりが多いために寄生容量が大
きく、高速動作が阻害されるという問題がある。
【００１１】本発明は以上の点に鑑みなされたもので、
プレーナ構造で、かつ、寄生容量が少ないトンネルトラ
ンジスタ及びこのトンネルトランジスタを製造する製造
方法を提供することを目的とする。
プレーナ構造で、かつ、寄生容量が少ないトンネルトラ
ンジスタ及びこのトンネルトランジスタを製造する製造
方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】上記の目的を達成するた
め、請求項１及び２記載の本発明のトンネルトランジス
タは、基板上に設けられた第１の導電型のチャネル層
と、チャネル層上に設けられた絶縁層と、チャネル層よ
りも不純物濃度が低く設定された不純物濃度を有し、絶
縁層上に形成された第１の導電型のゲート層と、絶縁層
上に形成された第１の導電型のソース領域と、チャネル
層、絶縁層及びゲート層のそれぞれの側面に接触し、か
つ、基板上に形成された、第１の導電型とは異なる第２
の導電型を有し縮退した半導体からなるドレイン領域
と、チャネル層、ゲート層及びドレイン領域にそれぞれ
接続されたソース電極、ゲート電極及びドレイン電極と
を有するか、又はドレイン領域と同様にソース領域もチ
ャネル層、絶縁層及びゲート層のそれぞれの他方の側面
に接触し、かつ、基板上に形成された、前記第２の導電
型を有し縮退した半導体からなる構成としたものであ
る。
め、請求項１及び２記載の本発明のトンネルトランジス
タは、基板上に設けられた第１の導電型のチャネル層
と、チャネル層上に設けられた絶縁層と、チャネル層よ
りも不純物濃度が低く設定された不純物濃度を有し、絶
縁層上に形成された第１の導電型のゲート層と、絶縁層
上に形成された第１の導電型のソース領域と、チャネル
層、絶縁層及びゲート層のそれぞれの側面に接触し、か
つ、基板上に形成された、第１の導電型とは異なる第２
の導電型を有し縮退した半導体からなるドレイン領域
と、チャネル層、ゲート層及びドレイン領域にそれぞれ
接続されたソース電極、ゲート電極及びドレイン電極と
を有するか、又はドレイン領域と同様にソース領域もチ
ャネル層、絶縁層及びゲート層のそれぞれの他方の側面
に接触し、かつ、基板上に形成された、前記第２の導電
型を有し縮退した半導体からなる構成としたものであ
る。
【００１３】また、請求項３及び５記載の本発明のトン
ネルトランジスタの製造方法は、基板上にチャネル層、
絶縁層及び第１の導電型のゲート層とを順次に積層する
第１の工程と、第１の工程により作成された積層構造の
ドレイン領域となる部分、又はドレイン領域及びソース
領域となる部分を除去して基板を露出させる第２の工程
と、第２の工程により露出された基板上に第２の導電型
の縮退した半導体によるドレイン領域、又はドレイン領
域及びソース領域を形成する第３の工程と、ソース電
極、ゲート電極及びドレイン電極をそれぞれ形成する第
４の工程とを少なくとも含む構成としたものである。
ネルトランジスタの製造方法は、基板上にチャネル層、
絶縁層及び第１の導電型のゲート層とを順次に積層する
第１の工程と、第１の工程により作成された積層構造の
ドレイン領域となる部分、又はドレイン領域及びソース
領域となる部分を除去して基板を露出させる第２の工程
と、第２の工程により露出された基板上に第２の導電型
の縮退した半導体によるドレイン領域、又はドレイン領
域及びソース領域を形成する第３の工程と、ソース電
極、ゲート電極及びドレイン電極をそれぞれ形成する第
４の工程とを少なくとも含む構成としたものである。
【００１４】
【作用】請求項１記載の本発明のトンネルトランジスタ
では、ドレイン領域がチャネル層及びゲート層の側面に
対してセルフアライン的に形成されるため、ソース電
極、ゲート電極及びドレイン電極がそれぞれほぼ同一平
面内に位置するプレーナ構造とすることができる。
では、ドレイン領域がチャネル層及びゲート層の側面に
対してセルフアライン的に形成されるため、ソース電
極、ゲート電極及びドレイン電極がそれぞれほぼ同一平
面内に位置するプレーナ構造とすることができる。
【００１５】また、請求項２記載の本発明のトンネルト
ランジスタでは、ドレイン領域のみならずソース領域も
チャネル層及びゲート層の側面に対してセルフアライン
的に形成されるため、ドレインのバイアス方向によらず
に負性抵抗特性が現われる、プレーナ構造とすることが
できる。
ランジスタでは、ドレイン領域のみならずソース領域も
チャネル層及びゲート層の側面に対してセルフアライン
的に形成されるため、ドレインのバイアス方向によらず
に負性抵抗特性が現われる、プレーナ構造とすることが
できる。
【００１６】更に、上記の本発明のトンネルトランジス
タは、いずれもゲート層がチャネル層上だけに設けられ
ており、ドレイン領域上には存在しないようにできる。
タは、いずれもゲート層がチャネル層上だけに設けられ
ており、ドレイン領域上には存在しないようにできる。
【００１７】また、請求項３及び５記載の製造方法によ
れば、請求項１及び２記載の本発明のトンネルトランジ
スタを製造することができる。
れば、請求項１及び２記載の本発明のトンネルトランジ
スタを製造することができる。
【００１８】
【実施例】次に、本発明の実施例について図面を参照し
て詳細に説明する。図１は本発明になるトンネルトラン
ジスタの第１実施例の層構造の模式図を示す。同図中、
図３と同一構成部分には同一符号を付し、その説明を省
略する。図１において、基板１上にはチャネル層５と絶
縁層６が順次に積層されている。絶縁層６上にはゲート
層１０及びソース領域１１が形成されている。また、基
板１上にはドレイン領域１２がチャネル層５、絶縁層６
及びゲート層１０の側面にそれぞれ隣接して設けられて
いる。更に、ゲート層１０、ソース領域１１及びドレイ
ン領域１２上にはゲート電極７、ソース電極８及びドレ
イン電極９が形成されている。
て詳細に説明する。図１は本発明になるトンネルトラン
ジスタの第１実施例の層構造の模式図を示す。同図中、
図３と同一構成部分には同一符号を付し、その説明を省
略する。図１において、基板１上にはチャネル層５と絶
縁層６が順次に積層されている。絶縁層６上にはゲート
層１０及びソース領域１１が形成されている。また、基
板１上にはドレイン領域１２がチャネル層５、絶縁層６
及びゲート層１０の側面にそれぞれ隣接して設けられて
いる。更に、ゲート層１０、ソース領域１１及びドレイ
ン領域１２上にはゲート電極７、ソース電極８及びドレ
イン電極９が形成されている。
【００１９】ゲート層１０はチャネル層５と同一導電型
であるが、チャネル層５よりも不純物濃度が低く設定さ
れている。ドレイン領域１２はチャネル層５とは反対導
電型を有し、縮退した半導体からなる。
であるが、チャネル層５よりも不純物濃度が低く設定さ
れている。ドレイン領域１２はチャネル層５とは反対導
電型を有し、縮退した半導体からなる。
【００２０】次に、本実施例のトンネルトランジスタの
動作を、基板１にｉ−ＧａＡｓ、チャネル層５にｎ+−
ＧａＡｓ、絶縁層６にｎ−Ａｌ0.3Ｇａ0.7Ａｓ、ゲート
層１０及びソース領域１１にｎ−ＧａＡｓ、ドレイン領
域１２にｐ+ −ＧａＡｓ、ゲート電極７にＡｕ、ソース
電極８にＡｕＧｅ、ドレイン電極９にＡｕＺｎを例にと
って説明する。
動作を、基板１にｉ−ＧａＡｓ、チャネル層５にｎ+−
ＧａＡｓ、絶縁層６にｎ−Ａｌ0.3Ｇａ0.7Ａｓ、ゲート
層１０及びソース領域１１にｎ−ＧａＡｓ、ドレイン領
域１２にｐ+ −ＧａＡｓ、ゲート電極７にＡｕ、ソース
電極８にＡｕＧｅ、ドレイン電極９にＡｕＺｎを例にと
って説明する。
【００２１】本実施例では、ドレイン領域１２がゲート
層１０に対してセルアライン的に形成された、高濃度の
正孔が存在する縮退した半導体であり、チャネル層５の
端とドレイン領域１２の間にｎ+−ｐ+トンネル接合が形
成されている。また、後述するようにソース電極８はア
ロイ処理により、少なくともソース領域１１及び絶縁層
６をそれぞれ突き抜けてチャネル層５に電気的に接続さ
れている。従って、ソース電極８とチャネル層５とは同
電位となる。
層１０に対してセルアライン的に形成された、高濃度の
正孔が存在する縮退した半導体であり、チャネル層５の
端とドレイン領域１２の間にｎ+−ｐ+トンネル接合が形
成されている。また、後述するようにソース電極８はア
ロイ処理により、少なくともソース領域１１及び絶縁層
６をそれぞれ突き抜けてチャネル層５に電気的に接続さ
れている。従って、ソース電極８とチャネル層５とは同
電位となる。
【００２２】従って、ソース電極８をアース電位とし、
ゲート電極７に正の電圧を印加すると、このチャネル層
５とドレイン領域１２の間で形成されているｎ+−ｐ+ト
ンネル接合により、エサキダイオードと同様に順方向バ
イアス時に負性抵抗特性が現われる。
ゲート電極７に正の電圧を印加すると、このチャネル層
５とドレイン領域１２の間で形成されているｎ+−ｐ+ト
ンネル接合により、エサキダイオードと同様に順方向バ
イアス時に負性抵抗特性が現われる。
【００２３】なお、ゲート層１０とドレイン領域１２の
間にもｎ−ｐ+接合が形成されているが、ゲート層１０
の不純物濃度がチャネル層５の不純物濃度よりも小さく
設定されているため、ここを流れる電流はチャネル層５
・ドレイン領域１２間を流れる電流よりも小さく殆ど無
視できる。従って、チャネル層５のキャリア濃度はゲー
ト電極７に接続されたゲート層１０の電圧により変調さ
れ、従来のトンネルトランジスタと同様に、チャネル層
５・ドレイン領域１２間のバンド間トンネル電流をゲー
ト電極７の印加電圧により制御することができる。
間にもｎ−ｐ+接合が形成されているが、ゲート層１０
の不純物濃度がチャネル層５の不純物濃度よりも小さく
設定されているため、ここを流れる電流はチャネル層５
・ドレイン領域１２間を流れる電流よりも小さく殆ど無
視できる。従って、チャネル層５のキャリア濃度はゲー
ト電極７に接続されたゲート層１０の電圧により変調さ
れ、従来のトンネルトランジスタと同様に、チャネル層
５・ドレイン領域１２間のバンド間トンネル電流をゲー
ト電極７の印加電圧により制御することができる。
【００２４】本実施例の構造は、図１に示すようにソー
ス電極８、ゲート電極７及びドレイン電極９がそれぞれ
ほぼ同一平面内に位置するプレーナ構造となっているた
め、デバイス作成時のパターン描画・加工が容易であ
り、よって高集積化に適している。また、ゲート層１０
がバンド間トンネル接合近傍のチャネル層５上だけに設
けられており、ドレイン領域１２上には存在しないた
め、従来のトンネルトランジスタに比べてゲート容量を
大幅に低減できる。
ス電極８、ゲート電極７及びドレイン電極９がそれぞれ
ほぼ同一平面内に位置するプレーナ構造となっているた
め、デバイス作成時のパターン描画・加工が容易であ
り、よって高集積化に適している。また、ゲート層１０
がバンド間トンネル接合近傍のチャネル層５上だけに設
けられており、ドレイン領域１２上には存在しないた
め、従来のトンネルトランジスタに比べてゲート容量を
大幅に低減できる。
【００２５】次に、本実施例の製造方法について、動作
の説明で用いた材料と同一の材料を用いて説明する。ま
ず、半絶縁性ＧａＡｓ基板１上に厚さ５００ｎｍのｉ−
ＧａＡｓ、厚さ２０ｎｍのｎ+−ＧａＡｓ（Ｔｅ＝２×
１０19ｃｍ-3 ）によるチャネル層５、厚さ３０ｎｍのｎ
−Ａｌ0.3Ｇａ0.7Ａｓによる絶縁層６、厚さ８０ｎｍの
ｎ−ＧａＡｓ（Ｓｉ＝５×１０18ｃｍ-3 ）によるゲート
層をＭＢＥ法を適用して成長しそれらの積層構造を得
る。
の説明で用いた材料と同一の材料を用いて説明する。ま
ず、半絶縁性ＧａＡｓ基板１上に厚さ５００ｎｍのｉ−
ＧａＡｓ、厚さ２０ｎｍのｎ+−ＧａＡｓ（Ｔｅ＝２×
１０19ｃｍ-3 ）によるチャネル層５、厚さ３０ｎｍのｎ
−Ａｌ0.3Ｇａ0.7Ａｓによる絶縁層６、厚さ８０ｎｍの
ｎ−ＧａＡｓ（Ｓｉ＝５×１０18ｃｍ-3 ）によるゲート
層をＭＢＥ法を適用して成長しそれらの積層構造を得
る。
【００２６】続いて、その積層構造のうちドレイン領域
１２を形成するために基板上のドレイン形成領域となる
積層構造部分をエッチング除去し、その除去後の基板上
に炭素（Ｃ）ドープのｐ+−ＧａＡｓ（Ｃ＝２×１０20
ｃｍ-3 ）を有機金属ＭＢＥ法により埋め込みドレイン領
域１２を形成する。更に、上記の厚さ８０ｎｍのｎ−Ｇ
ａＡｓゲート層の一部をエッチングにより除去し、ゲー
ト層１０及びソース領域１１を形成する。
１２を形成するために基板上のドレイン形成領域となる
積層構造部分をエッチング除去し、その除去後の基板上
に炭素（Ｃ）ドープのｐ+−ＧａＡｓ（Ｃ＝２×１０20
ｃｍ-3 ）を有機金属ＭＢＥ法により埋め込みドレイン領
域１２を形成する。更に、上記の厚さ８０ｎｍのｎ−Ｇ
ａＡｓゲート層の一部をエッチングにより除去し、ゲー
ト層１０及びソース領域１１を形成する。
【００２７】次に、ＡｕＧｅ及びＡｕＺｎをソース領域
１１上及び上記のｐ+−ＧａＡｓドレイン領域１２上に
形成し、４１０℃でアロイしてソース電極８及びドレイ
ン電極９をそれぞれ形成する。これにより、ソース電極
８は少なくともソース領域１１及び絶縁層６を突き抜け
てチャネル層５に接続される。最後に、Ａｕをゲート層
１０上にゲート電極７として形成してトンネルトランジ
スタの製造を完了する。
１１上及び上記のｐ+−ＧａＡｓドレイン領域１２上に
形成し、４１０℃でアロイしてソース電極８及びドレイ
ン電極９をそれぞれ形成する。これにより、ソース電極
８は少なくともソース領域１１及び絶縁層６を突き抜け
てチャネル層５に接続される。最後に、Ａｕをゲート層
１０上にゲート電極７として形成してトンネルトランジ
スタの製造を完了する。
【００２８】このようにして作成した本実施例のトンネ
ルトランジスタによれば、従来のトンネルトランジスタ
と同様な明瞭な負性抵抗特性を有するトランジスタ特性
が得られ、しかも負性抵抗特性のピーク電流密度として
従来構造よりも大きな１０4Ａ／ｃｍ2が得られた。ま
た、本実施例のゲート容量も従来構造に比べて１／３以
下になった。
ルトランジスタによれば、従来のトンネルトランジスタ
と同様な明瞭な負性抵抗特性を有するトランジスタ特性
が得られ、しかも負性抵抗特性のピーク電流密度として
従来構造よりも大きな１０4Ａ／ｃｍ2が得られた。ま
た、本実施例のゲート容量も従来構造に比べて１／３以
下になった。
【００２９】次に、本発明の第２実施例について説明す
る。図２は本発明になるトンネルトランジスタの第２実
施例の層構造の模式図を示す。同図において、図１及び
図３と同一構成部分には同一符号を付してある。図２に
おいて、ソース領域１３はドレイン領域１２と同一の導
電型を有する半導体領域である。本実施例は、ドレイン
領域１２とソース領域１３とが対称的に形成されている
ため、第１実施例よりも製造が容易であるという特長が
ある。
る。図２は本発明になるトンネルトランジスタの第２実
施例の層構造の模式図を示す。同図において、図１及び
図３と同一構成部分には同一符号を付してある。図２に
おいて、ソース領域１３はドレイン領域１２と同一の導
電型を有する半導体領域である。本実施例は、ドレイン
領域１２とソース領域１３とが対称的に形成されている
ため、第１実施例よりも製造が容易であるという特長が
ある。
【００３０】この第２実施例の動作原理も第１実施例と
同様であり、例えばソース電極８をアース電位とし、ゲ
ート電極７に正の電圧を印加することにより、チャネル
層５とドレイン領域１２の間で形成されているｎ+−ｐ+
トンネル接合により、エサキダイオードと同様に順方向
バイアス時に負性抵抗特性が現われる。
同様であり、例えばソース電極８をアース電位とし、ゲ
ート電極７に正の電圧を印加することにより、チャネル
層５とドレイン領域１２の間で形成されているｎ+−ｐ+
トンネル接合により、エサキダイオードと同様に順方向
バイアス時に負性抵抗特性が現われる。
【００３１】なお、本実施例では、ドレインのバイアス
方向によらずに負性抵抗特性が現われる。これは、チャ
ネル層５とソース領域１３の間と、チャネル層５とドレ
イン領域１２の間にそれぞれｎ+−ｐ+トンネル接合が形
成され、これら２つのトンネル接合の一方が抵抗値の低
い逆方向バイアスとなり、他方が負性抵抗特性を示す順
方向バイアスになるためである。
方向によらずに負性抵抗特性が現われる。これは、チャ
ネル層５とソース領域１３の間と、チャネル層５とドレ
イン領域１２の間にそれぞれｎ+−ｐ+トンネル接合が形
成され、これら２つのトンネル接合の一方が抵抗値の低
い逆方向バイアスとなり、他方が負性抵抗特性を示す順
方向バイアスになるためである。
【００３２】次に、本実施例の製造方法について説明す
る。本実施例では、例えば基板１にｉ−ＧａＡｓ、チャ
ネル層５にｎ+−ＧａＡｓ、絶縁層６にｎ−Ａｌ0.3Ｇａ
0.7Ａｓ、ゲート層１０にｎ−ＧａＡｓ、ドレイン領域
１２及びソース領域１３にｐ+ −ＧａＡｓ、ゲート電極
７にＡｕ、ソース電極８及びドレイン電極９にＡｕＺｎ
を使用するものとする。
る。本実施例では、例えば基板１にｉ−ＧａＡｓ、チャ
ネル層５にｎ+−ＧａＡｓ、絶縁層６にｎ−Ａｌ0.3Ｇａ
0.7Ａｓ、ゲート層１０にｎ−ＧａＡｓ、ドレイン領域
１２及びソース領域１３にｐ+ −ＧａＡｓ、ゲート電極
７にＡｕ、ソース電極８及びドレイン電極９にＡｕＺｎ
を使用するものとする。
【００３３】まず、半絶縁性ＧａＡｓ基板１上に厚さ５
００ｎｍのｉ−ＧａＡｓ、厚さ２０ｎｍのｎ+−ＧａＡ
ｓ（Ｔｅ＝２×１０19ｃｍ-3 ）によるチャネル層５、厚
さ３０ｎｍのｎ−Ａｌ0.3Ｇａ0.7Ａｓによる絶縁層６、
厚さ８０ｎｍのｎ−ＧａＡｓ（Ｓｉ＝５×１０18ｃ
ｍ-3 ）によるゲート層１０をＭＢＥ法を適用して成長し
それらの積層構造を得る。
００ｎｍのｉ−ＧａＡｓ、厚さ２０ｎｍのｎ+−ＧａＡ
ｓ（Ｔｅ＝２×１０19ｃｍ-3 ）によるチャネル層５、厚
さ３０ｎｍのｎ−Ａｌ0.3Ｇａ0.7Ａｓによる絶縁層６、
厚さ８０ｎｍのｎ−ＧａＡｓ（Ｓｉ＝５×１０18ｃ
ｍ-3 ）によるゲート層１０をＭＢＥ法を適用して成長し
それらの積層構造を得る。
【００３４】続いて、その積層構造のうちドレイン領域
１２とソース領域１３をそれぞれ形成するために基板上
のドレイン形成領域及びソース領域となる積層構造部分
をエッチング除去し、その除去後の基板上に炭素（Ｃ）
ドープのｐ+−ＧａＡｓ（Ｃ＝２×１０20ｃｍ-3 ）を有
機金属ＭＢＥ法により埋め込み、ドレイン領域１２とソ
ース領域１３を図２に示すように形成する。
１２とソース領域１３をそれぞれ形成するために基板上
のドレイン形成領域及びソース領域となる積層構造部分
をエッチング除去し、その除去後の基板上に炭素（Ｃ）
ドープのｐ+−ＧａＡｓ（Ｃ＝２×１０20ｃｍ-3 ）を有
機金属ＭＢＥ法により埋め込み、ドレイン領域１２とソ
ース領域１３を図２に示すように形成する。
【００３５】次に、ＡｕＺｎを上記のｐ+−ＧａＡｓド
レイン領域１２上とｐ+−ＧａＡｓソース領域１３上に
形成し、４１０℃でアロイしてドレイン電極９及びソー
ス電極８をそれぞれ形成する。最後に、Ａｕをゲート層
１０上にゲート電極７として形成して本実施例のトンネ
ルトランジスタの製造を完了する。
レイン領域１２上とｐ+−ＧａＡｓソース領域１３上に
形成し、４１０℃でアロイしてドレイン電極９及びソー
ス電極８をそれぞれ形成する。最後に、Ａｕをゲート層
１０上にゲート電極７として形成して本実施例のトンネ
ルトランジスタの製造を完了する。
【００３６】このようにして作成した本実施例のトンネ
ルトランジスタによれば、ドレインバイアスの両方向に
明瞭な負性抵抗特性を有するトランジスタ特性が得ら
れ、しかも負性抵抗特性のピーク電流密度として従来構
造よりも大きな１０4Ａ／ｃｍ2が得られた。また、本実
施例のゲート容量も第１実施例と同様に従来構造に比べ
て１／３以下になった。
ルトランジスタによれば、ドレインバイアスの両方向に
明瞭な負性抵抗特性を有するトランジスタ特性が得ら
れ、しかも負性抵抗特性のピーク電流密度として従来構
造よりも大きな１０4Ａ／ｃｍ2が得られた。また、本実
施例のゲート容量も第１実施例と同様に従来構造に比べ
て１／３以下になった。
【００３７】なお、本発明は以上の実施例に限定される
ものではなく、例えば、基板などの半導体材料としては
ＧａＡｓ以外に、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＩｎＰ、Ｉｎ
ＧａＡｓ、ＧａＳｂなどの他の半導体でもよく、また、
基板、ソース領域、低濃度層の半導体は同種の半導体か
らなるホモ接合だけではなく、異種の半導体からなるヘ
テロ接合でもよい。また、絶縁層６としては、Ａｌ0.3
Ｇａ0.7Ａｓ以外に、ＧａＡＳ、ＩｎＡｌＡｓ、ＩｎＰ
などの絶縁性を示すその他の半導体や、ＳｉＯ2、Ｓｉ3
Ｎ4、ＡｌＮなどの絶縁体であってもよい。
ものではなく、例えば、基板などの半導体材料としては
ＧａＡｓ以外に、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＩｎＰ、Ｉｎ
ＧａＡｓ、ＧａＳｂなどの他の半導体でもよく、また、
基板、ソース領域、低濃度層の半導体は同種の半導体か
らなるホモ接合だけではなく、異種の半導体からなるヘ
テロ接合でもよい。また、絶縁層６としては、Ａｌ0.3
Ｇａ0.7Ａｓ以外に、ＧａＡＳ、ＩｎＡｌＡｓ、ＩｎＰ
などの絶縁性を示すその他の半導体や、ＳｉＯ2、Ｓｉ3
Ｎ4、ＡｌＮなどの絶縁体であってもよい。
【００３８】更に、ゲート電極７の材料としては、Ａｕ
以外の、ゲート層１０とオーミック接合を形成する他の
金属材料や低抵抗の半導体材料でもよい。また、更に、
以上の実施例ではチャネル層５の導電型はｎ型であるも
のとして説明したが、これをｐ型としてもよい（ただ
し、この場合は他の領域も実施例とは反対の導電型とす
る必要がある。）。
以外の、ゲート層１０とオーミック接合を形成する他の
金属材料や低抵抗の半導体材料でもよい。また、更に、
以上の実施例ではチャネル層５の導電型はｎ型であるも
のとして説明したが、これをｐ型としてもよい（ただ
し、この場合は他の領域も実施例とは反対の導電型とす
る必要がある。）。
【００３９】
【発明の効果】以上説明したように、請求項１及び２記
載の本発明のトンネルトランジスタによれば、ソース電
極、ゲート電極及びドレイン電極がそれぞれほぼ同一平
面内に位置するプレーナ構造としたため、デバイス作成
時のパターン描画・加工が容易であり、よって高集積化
に適している。
載の本発明のトンネルトランジスタによれば、ソース電
極、ゲート電極及びドレイン電極がそれぞれほぼ同一平
面内に位置するプレーナ構造としたため、デバイス作成
時のパターン描画・加工が容易であり、よって高集積化
に適している。
【００４０】また、本発明のトンネルトランジスタは、
ゲート層がチャネル層上だけに設けられており、ドレイ
ン領域上には存在しないようにしたため、従来のトンネ
ルトランジスタに比べてゲート容量を大幅に低減でき
る。
ゲート層がチャネル層上だけに設けられており、ドレイ
ン領域上には存在しないようにしたため、従来のトンネ
ルトランジスタに比べてゲート容量を大幅に低減でき
る。
【００４１】また、請求項２記載の本発明のトンネルト
ランジスタによれば、ドレインのバイアス方向によらず
に負性抵抗特性が現われる、プレーナ構造とすることが
でき、ドレイン領域とソース領域とが対称的に位置する
ために製造が容易である。
ランジスタによれば、ドレインのバイアス方向によらず
に負性抵抗特性が現われる、プレーナ構造とすることが
でき、ドレイン領域とソース領域とが対称的に位置する
ために製造が容易である。
【００４２】また、本発明製造方法によれば、従来のト
ンネルトランジスタと同様の明瞭な負性抵抗特性を有
し、しかも負性抵抗特性のピーク電流密度が従来よりも
大で、かつ、ゲート容量が従来に比べて小さなトンネル
トランジスタを製造することができる。
ンネルトランジスタと同様の明瞭な負性抵抗特性を有
し、しかも負性抵抗特性のピーク電流密度が従来よりも
大で、かつ、ゲート容量が従来に比べて小さなトンネル
トランジスタを製造することができる。
【００４３】以上より、本発明によれば、微細構造の実
現と寄生容量の低減が容易であり、超高集積、超高速な
機能回路の実現ができる。
現と寄生容量の低減が容易であり、超高集積、超高速な
機能回路の実現ができる。
【図１】本発明の第１実施例の層構造を示す模式図であ
る。
る。
【図２】本発明の第２実施例の層構造を示す模式図であ
る。
る。
【図３】従来の一例の層構造を示す模式図である。
１ 基板 ５ チャネル層 ６ 絶縁層 ７ ゲート電極 ８ ソース電極 ９ ドレイン電極 １０ ゲート層 １１、１３ ソース領域 １２ ドレイン領域
Claims (6)
- 【請求項１】 基板上に設けられた第１の導電型のチャ
ネル層と、 該チャネル層上に設けられた絶縁層と、 前記チャネル層よりも不純物濃度が低く設定された不純
物濃度を有し、該絶縁層上に形成された前記第１の導電
型のゲート層と、 前記絶縁層上に形成された前記第１の導電型のソース領
域と、 前記チャネル層、絶縁層及びゲート層のそれぞれの側面
に接触し、かつ、前記基板上に形成された、前記第１の
導電型とは異なる第２の導電型を有し縮退した半導体か
らなるドレイン領域と、 前記チャネル層、ゲート層及びドレイン領域にそれぞれ
接続されたソース電極、ゲート電極及びドレイン電極と
を有することを特徴とするトンネルトランジスタ。 - 【請求項２】 基板上に設けられた第１の導電型のチャ
ネル層と、 該チャネル層上に設けられた絶縁層と、 前記チャネル層よりも不純物濃度が低く設定された不純
物濃度を有し、該絶縁層上に形成された前記第１の導電
型のゲート層と、 前記チャネル層、絶縁層及びゲート層のそれぞれの一方
の側面に接触し、かつ、前記基板上に形成された、前記
第１の導電型とは異なる第２の導電型を有し縮退した半
導体からなるドレイン領域と、 前記チャネル層、絶縁層及びゲート層のそれぞれの他方
の側面に接触し、かつ、前記基板上に形成された、前記
第２の導電型を有し縮退した半導体からなるソース領域
と、 前記ソース領域、ゲート層及びドレイン領域にそれぞれ
接続されたソース電極、ゲート電極及びドレイン電極と
を有することを特徴とするトンネルトランジスタ。 - 【請求項３】 前記基板上に前記チャネル層、絶縁層及
び前記第１の導電型の半導体層とを順次に積層する第１
の工程と、 該第１の工程により作成された積層構造のドレイン領域
となる部分を除去して基板を露出させる第２の工程と、 該第２の工程により露出された前記基板上に前記第２の
導電型の縮退した半導体による前記ドレイン領域を形成
する第３の工程と、 前記第１の導電型の半導体層を分離して前記ゲート層及
び前記ソース領域をそれぞれ形成する第４の工程と、 前記ソース電極、ゲート電極及びドレイン電極をそれぞ
れ形成する第５の工程とを含み、請求項１記載のトンネ
ルトランジスタを製造することを特徴とするトンネルト
ランジスタの製造方法。 - 【請求項４】 前記第３の工程は、有機金属を用いた分
子線結晶成長方法により前記基板上に前記第２の導電型
の縮退した半導体による前記ドレイン領域を埋め込む工
程であることを特徴とする請求項３記載のトンネルトラ
ンジスタの製造方法。 - 【請求項５】 前記基板上に前記チャネル層、絶縁層及
び前記第１の導電型のゲート層とを順次に積層する第１
の工程と、 該第１の工程により作成された積層構造のドレイン領域
となる部分とソース領域となる部分をそれぞれ除去して
基板を露出させる第２の工程と、 該第２の工程により露出された前記基板上の一方と他方
のそれぞれに前記第２の導電型の縮退した半導体による
前記ドレイン領域及び前記ソース領域を形成する第３の
工程と、 前記ソース電極、ゲート電極及びドレイン電極をそれぞ
れ形成する第４の工程とを含み、請求項２記載のトンネ
ルトランジスタを製造することを特徴とするトンネルト
ランジスタの製造方法。 - 【請求項６】 前記第３の工程は、有機金属を用いた分
子線結晶成長方法により前記基板上に前記第２の導電型
の縮退した半導体による前記ドレイン領域及び前記ソー
ス領域をそれぞれ同時に埋め込む工程であることを特徴
とする請求項５記載のトンネルトランジスタの製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6558195A JP2671856B2 (ja) | 1995-03-24 | 1995-03-24 | トンネルトランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6558195A JP2671856B2 (ja) | 1995-03-24 | 1995-03-24 | トンネルトランジスタ及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08264806A true JPH08264806A (ja) | 1996-10-11 |
| JP2671856B2 JP2671856B2 (ja) | 1997-11-05 |
Family
ID=13291125
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6558195A Expired - Fee Related JP2671856B2 (ja) | 1995-03-24 | 1995-03-24 | トンネルトランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2671856B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113972268A (zh) * | 2020-07-23 | 2022-01-25 | 芜湖启迪半导体有限公司 | 隧穿增强型垂直结构的hemt器件 |
-
1995
- 1995-03-24 JP JP6558195A patent/JP2671856B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113972268A (zh) * | 2020-07-23 | 2022-01-25 | 芜湖启迪半导体有限公司 | 隧穿增强型垂直结构的hemt器件 |
| CN113972268B (zh) * | 2020-07-23 | 2024-05-31 | 安徽长飞先进半导体有限公司 | 隧穿增强型垂直结构的hemt器件 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2671856B2 (ja) | 1997-11-05 |
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