JPH08265172A - 誤り訂正符号処理回路及びその構成方法 - Google Patents

Abstract

(57)【要約】 【目的】 経済性に優れた誤り訂正符号処理回路及び処
理回路構成法を提供することを目的としている。 【構成】 ８個のポートを有し、データ入力段に設けら
れるとともに、入力されたデータ列ｉ１〜ｉ８を上記８
個のポートから並列に出力する直並列変換回路ｄと、こ
の直並列変換回路ｄから出力される８個のデータに対し
て生成多項式による除算論理のｋクロック分を１クロッ
クで実現し、チェックビットａ’１〜ａ’１５を出力す
る論理演算回路と、上記チェックビットａ’１〜ａ’１
５を書き込んでデータ列ｉ１〜ｉ８に付加するチェック
ビット書き込み回路ＣＷとからなる。上記論理演算回路
は、１５個のシフトレジスタと１６個の排他的論理和素
子とを適切に結線して構成される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、長距離ＳＤＨ光伝送技
術分野に属し、符号語が大なることを特徴とするＳＤＨ
光伝送路における誤り訂正符号処理回路及びその構成方
法に関する。

【０００２】

【従来の技術】光線形中継器を用いた光伝送システムは
経済的に優れており、このシステムにおいて、今後、さ
らなる長再生中継区間化によるシステムの低コスト化が
期待されている。しかしながら、線形中継器の多段接続
は雑音の累積を招くため、このような長再生中継区間シ
ステムに対して、誤り訂正符号を適用することが検討さ
れている。

【０００３】このような検討の一つとして、特願平６−
１０３１１０号の願書に添付された明細書および図面に
開示された発明（「伝送路誤り訂正符号回路及び訂正符
号回路を用いた伝送方式」）において為された、陸上Ｓ
ＤＨシステムに最適な誤り訂正符号の検討がある。この
検討においては、２種類の符号が提案されている。提案
された符号のうちの一方は、ＡＵ−４そのものを通報単
位とし、符号化・復号化処理を行うための「（１８８８
０，１８８８６５）ハミング符号」（以後、直列型ハミ
ング符号と称す）であり、他方は、ＡＵ−４を８ビット
インターリーブして得られるデータを通報単位とし、符
号化・復号化処理を行うための「（２３７０，２３５
８）ハミング符号」（以後、並列型ハミング符号と称
す）である。

【０００４】直列型および並列型ハミング符号は、パス
速度あるいは伝送路速度に依存しない一般的な符号であ
るため、これらの符号を適用した場合、システムを構成
する回路の設計・制作コストが削減される。ところで、
並列型ハミング符号がチェックビットとして１２バイト
の領域を必要とするのに対し、直列型ハミング符号が必
要とするチェックビット用の領域は２バイト（１５ビッ
ト）のみである。このように、符号効率面においては、
直列ハミング符号の方が優れている。

【０００５】今後、ＳＯＨ（Section Overhead）の未定
義部分は、ユーザ個別の目的で使用されたり、新たに勧
告化されること等が予想されるため、符号効率に優れた
直列型ハミング符号を広範囲に亘って適用することが期
待される。しかしながら、その場合、符号化・復号化回
路を１５６ＭＨｚのクロック周波数で動作させる必要が
あり、現在のところ、ＢｉＣ−ＭＯＳ、またはＢｉＣ−
ＭＯＳより高速な動作が可能なＬＳＩで回路を構成しな
ければならない。

【０００６】このことは消費電力の増大、高熱化、およ
び回路の大規模化などの問題を招き、経済的な符号回路
の適用を困難にしてしまう。こうしたことから、最も簡
便かつ低消費電力のＣ−ＭＯＳの論理プログラマブル回
路（ＦＰＧＡ：Field Programmable Gate Array ）によ
り回路を構成するための回路構成法が望まれている。こ
うした背景から、直列型ハミング符号を複数並列で処理
する回路構成及びその構成法が必要とされているのであ
る。

【０００７】このような回路構成の一例となる巡回符号
の並列処理回路が、中村（日本電気株式会社）による
「並列処理の誤り訂正装置」（特開昭５２−８６０１１
号公報）に開示されている。上記公報には、並列処理回
路に適用される符号の一例として（２５５，２４７）ハ
ミング符号を挙げ、４並列処理を行う方式が記載されて
いる。

【０００８】

【発明が解決しようとする課題】しかしながら、特開昭
５２−８６０１１号公報に開示された方式は、符号語が
大なる場合には適していない。以下、その理由を説明す
る。上記（２５５，２４７）ハミング符号の符号化・復
号化回路を構成するためには、以下に示す（１）式で表
される多項式を（２）式で表される生成規約多項式で除
算した余りを出力する結線が必要となる。 ｒ１（ｘ⁶⁴）³＋ｒ２（ｘ⁶⁴）²＋ｒ３ｘ⁶⁴＋ｒ４ …… （１） ｘ⁸＋ｘ⁴＋ｘ３＋ｘ２＋１ …… （２） ここで６４とは（３）式を満たす数である。 ４×６４＝１（ｍｏｄ２５５） …… （３）

【０００９】したがって、例えば（１８８８０，１８８
６５）ハミング符号を用い、上記方式で８並列処理を実
現するためには、（４）式で表される多項式を（５）式
で表される生成規約多項式で除算した余りを出力する結
線が必要となる。 ｒ１ｘ²⁸⁶⁷²＋ｒ２ｘ²⁴⁵⁷⁰＋ｒ３ｘ²⁰⁴⁸⁰＋ｒ４ｘ¹⁶³⁸⁴ ＋ｒ５ｘ¹²²⁸⁸＋ｒ６ｘ⁸¹⁹²＋ｒ７ｘ⁴⁰⁹⁶＋ｒ８ …… （４） ｘ¹⁵＋ｘ＋１ …… （５）

【００１０】この計算は膨大な計算量を必要とする。例
えば、汎用の数式処理プログラム（例えば、Macintosh
Mathematica 2.0 ）を用いた場合、６時間もかかってや
っと解が得られる程度の計算量である。したがって、符
号語の大なる巡回符号の並列処理では、より簡便な回路
構成及びその導出方法が必要とされている。すなわち、
誤り訂正符号化・復号化回路などの処理回路の簡便化が
求められている。本発明は上述した事情に鑑みて為され
たものであり、経済性に優れた誤り訂正符号処理回路及
びその構成方法を提供することを目的としている。

【００１１】

【課題を解決するための手段】請求項１記載の誤り訂正
符号処理回路は、ＳＤＨ光伝送システムに適用される誤
り訂正ハミング符号を符号化および復号化する誤り訂正
符号処理回路において、ｋ（ｋは、ｋ＞１を満たす整
数）個のポートを有し、データ入力段に設けられるとと
もに、入力されたデータ列を前記ｋ個のポートから並列
に出力する直並列変換回路と、前記直並列変換回路から
出力されるｋ個のデータに対して生成多項式による除算
論理のｋクロック分を１クロックで実現し、チェックビ
ットを出力する論理演算回路と、前記チェックビットを
書き込んで前記データ列に付加するチェックビット書き
込み回路とを具備することを特徴としている。

【００１２】さらに、請求項２記載の誤り訂正符号処理
回路は、上記構成において、前記論理演算回路は複数個
の排他的論理和回路と前記チェックビット書き込み回路
に出力端が接続された複数個のシフトレジスタにより構
成され、前記各シフトレジスタの入力端に、前記ｋ個の
ポートの各出力同士の排他的論理和、または所定のシフ
トレジスタからの出力、または前記排他的論理和と前記
所定のシフトレジスタからの出力との排他的論理和が入
力されるよう前記複数個の排他的論理和回路と前記複数
個のシフトレジスタと前記直並列変換回路の各出力端と
を結線してなることを特徴としている。

【００１３】また、請求項３記載の誤り訂正符号処理回
路の構成方法は、ＳＤＨ光伝送システムに適用される誤
り訂正ハミング符号を符号化および復号化する誤り訂正
符号処理回路の結線を導出する誤り訂正処理回路構成方
法であって、ｋ（ｋは１以上の整数）個の入力データと
複数個のシフトレジスタがそれぞれ有する値を直列に連
結させてなるベクトルに乗じて１クロック経過後の前記
各シフトレジスタが有する値からなる出力ベクトルを得
るための行列を初期行列とし、前記初期行列の各列ベク
トルを（ｋ−１）回だけ左シフトするとともに、この左
シフトにより新たに生成される行列中右側の（ｋ−１）
個の列ベクトルを、前記初期行列の最右列のベクトルを
ｊ（ｊは、１≦ｊ≦ｋ−１を満たす整数）回だけ巡回さ
せた列ベクトルとして終状態行列を生成し、前記終状態
行列を、前記連結させてなるベクトルに乗じてｋクロッ
ク経過後の前記複数個のシフトレジスタの値を出力する
行列とみなし、前記終状態行列と前記連結させてなるベ
クトルとの演算結果に基づいて、誤り訂正符号処理回路
内の結線を決定することを特徴としている。

【００１４】

【作用】請求項１記載の回路によれば、直並列変換回路
のｋ（ｋは、ｋ＞１を満たす整数）個のポートから、入
力されたデータ列が並列に出力されると、そのｋ個のデ
ータに対して、論理演算回路が、生成多項式による除算
論理のｋクロック分を１クロックで行い、チェックビッ
トを出力する。チェックビットは、チェックビット書き
込み回路により、入力されたデータ列に付加される。

【００１５】さらに、請求項２記載の回路によれば、複
数個のシフトレジスタの入力端に、前記ｋ個のポートの
各出力同士の排他的論理和、または所定のシフトレジス
タからの出力、または前記排他的論理和と前記所定のシ
フトレジスタからの出力との排他的論理和が入力される
よう複数個の排他的論理和回路と前記複数個のシフトレ
ジスタと前記直並列変換回路の各出力端とが結線され
る。

【００１６】また、請求項３記載の方法によれば、ｋ
（ｋは１以上の整数）個の入力データと複数個のシフト
レジスタがそれぞれ有する値を直列に連結させてなるベ
クトルに乗じて１クロック経過後の前記各シフトレジス
タが有する値からなる出力ベクトルを得るための行列が
初期行列とされる。さらに、前記初期行列の各列ベクト
ルが（ｋ−１）回だけ左シフトされるとともに、この左
シフトにより新たに生成される行列中右側の（ｋ−１）
個の列ベクトルが、前記初期行列の最右列のベクトルを
ｊ（ｊは、１≦ｊ≦ｋ−１を満たす整数）回だけ巡回さ
せた列ベクトルとされて終状態行列が生成され、前記終
状態行列を用いた演算の結果に基づいて、回路内の結線
が決定される。

【００１７】

【実施例】以下、図面を参照して、本発明の実施例につ
いて説明する。図１および図２は本発明の第１の実施例
によるＳＤＨ光伝送路における誤り訂正符号処理回路の
構成を示す図であり、これらの図に示す誤り訂正符号処
理回路は、（１８８８０，１８８６５）ハミング符号の
直列処理演算回路をなしている。

【００１８】図２に示される直列処理演算回路は、通常
の直列処理を実現するシフトレジスタを用いた論理演算
回路により実現されている。各シフトレジスタｃ１〜ｃ
１５は、１ビットのレジスタであり、最上位のシフトレ
ジスタｃ１に入力されたデータを、最下位のシフトレジ
スタｃ１５へ向けて順次シフトする。ここで、各レジス
タｃ１〜ｃ１５が有するデータをもそれぞれｃ１〜ｃ１
５とし、シフトレジスタｃ１に順次入力されるデータ列
を先頭からｉ１〜ｉ８とする。また、ａ’１〜ａ’１５
はチェックビットであり、ＣＷはチェックビットａ’１
〜ａ’１５を書き込んでデータ列ｉ１〜ｉ８に付加する
チェックビット書き込み回路である。

【００１９】また、シフトレジスタｃ１には上記データ
列ｉ１〜ｉ８とシフトレジスタｃ１５から出力されるデ
ータ（ｃ１５）との排他的論理和が、シフトレジスタｃ
２にはシフトレジスタｃ１から出力されるデータ（ｃ
１）とシフトレジスタｃ１５から出力されるデータ（ｃ
１５）との排他的論理和が入力されるよう結線されてい
る。すなわち、図２に示されるシフトレジスタ群は、入
力されるデータ列ｉ１〜ｉ８を生成多項式ｘ¹⁵＋ｘ＋１
で割った余りを生成する論理を実現している。

【００２０】なお、（１８８８０，１８８６５）ハミン
グ符号は短縮ハミング符号であるため、１３８８７個の
ダミービットが付加された３２７６７個のデータが入力
されることになる。したがって、チェックビットａ’１
〜ａ’１５を得るためには３２７６７クロックが必要で
あり、ここでは、シフトレジスタの動作速度を１５６Ｍ
Ｈｚとしている。なお、図２に示されるシフトレジスタ
では、クロックの進む方向とは逆側（シフトレジスタｃ
１側）にデータ入力がある。

【００２１】ここで、上述した直列処理演算回路におい
て、ある状態から１クロックだけ経過した状態について
考察する。この場合、データ列及び各シフトレジスタの
値の関係は、ｉ’８＝任意、ｉ’７＝ｉ８、ｉ’６＝ｉ
７、ｉ’５＝ｉ６、ｉ’４＝ｉ５、ｉ’３＝ｉ４、ｉ’
２＝ｉ３、ｉ’１＝ｉ２、ｃ’１＝ｉ１＋ｃ１５、ｃ’
２＝ｃ１＋ｃ１５、ｃ’３＝ｃ２、ｃ’４＝ｃ３、ｃ’
５＝ｃ４、ｃ’６＝ｃ５、ｃ’７＝ｃ６、ｃ’８＝ｃ
７、ｃ’９＝ｃ８、ｃ’１０＝ｃ９、ｃ’１１＝ｃ１
０、ｃ’１２＝ｃ１１、ｃ’１３＝ｃ１２、ｃ’１４＝
ｃ１３、ｃ’１５＝ｃ１４となる。ただし、ｉ’１〜
ｉ’８、ｃ’１〜ｃ’１５は１クロック経過後のデータ
であり、それぞれ、ｉ１〜ｉ８，ｃ１〜ｃ１５に対応し
ている。

【００２２】この関係を行列形式で表したものが図３に
示される行列式である。この行列式において、行列の入
力は（ｉ８〜ｉ１，ｃ１〜ｃ１５）の２３次元のベクト
ルであり、出力は（ｃ’１〜ｃ’１５）の１５次元ベク
トルである。この行列式における２３×２３の初期行列
は、３つの部分からなる。第１の部分は７×１５の０行
列Ｍ１、第２の部分は１５×１５の単位行列Ｍ２、そし
て第３の部分はフィードバックを表す負帰還ベクトルＭ
３である。

【００２３】この行列式に基づいて、８クロック経過後
の各シフトレジスタの状態（ｃ″１〜ｃ″１５）と入力
ベクトル（データ列ｉ１〜ｉ８）との関係を容易に求め
ることが可能である。すなわち、巡回符号の性質を用い
て、上記初期行列の各列ベクトルを７回だけ図中左にシ
フトさせればよい。これにより、図４に示す行列式が得
られる。以後、この行列式中の２３×２３の行列を終状
態行列と称す。

【００２４】上述した行列による並列処理導出方法は、
前述の中村のものやＤ．−Ｗ．Ｃｈｏｉのスクランブル
並列処理回路構成の導出方法（AT＆T Technical Journa
l,Vol.65,Issue5,123,1986）と比較して格段に簡単な方
法である。例えば、取り扱うビット数で計算量をオーダ
ーエスティメートすると、中村のものではＯ（８２２０
８３５８４）、Ｄ．−Ｗ．ＣｈｏｉのものはＯ（４２３
２）、本発明のものではＯ（３４５）である。Ｄ．−
Ｗ．Ｃｈｏｉのスクランブル並列回路の導出方法では、
２３×２３の行列の８乗が必要となるため、計算が膨大
になってしまうのである。

【００２５】ここで再び、第１の実施例について説明す
る。図４より、８クロック経過後のシフトレジスタの値
は、ｃ″１＝ｃ８＋ｉ８、ｃ″２＝ｃ８＋ｃ９＋ｉ７、
ｃ″３＝ｃ９＋ｃ１０＋ｉ６、ｃ″４＝ｃ１０＋ｃ１１
＋ｉ５、ｃ″５＝ｃ１１＋ｃ１２＋ｉ４、ｃ″６＝ｃ１
２＋ｃ１３＋ｉ３、ｃ″７＝ｃ１３＋ｃ１４＋ｉ２、
ｃ″８＝ｃ１４＋ｃ１５＋ｉ１、ｃ″９＝ｃ１＋ｃ１
５、ｃ″１０＝ｃ２、ｃ″１１＝ｃ３、ｃ″１２＝ｃ
４、ｃ″１３＝ｃ５、ｃ″１４＝ｃ６、ｃ″１５＝ｃ７
となる。

【００２６】したがって、図４に示される８クロック分
の論理を１クロックで実現する回路を構成すれば８並列
の符号化回路となる。ただし３２７６７は８では割り切
れないので、もう１ビットだけダミービットを付加して
演算を行う。チェックビットａ’１〜ａ’１５を得るた
めに必要なクロック数は３２７６８／８＝４０９６であ
る。なお、ここでは、シフトレジスタが１９．５ＭＨｚ
のクロックで動作する。

【００２７】図１は８並列で処理する８並列処理演算回
路を示す図である。この図に示される回路において、論
理演算回路を構成するシフトレジスタの数は図２のもと
の同様に１５であるが、使用される排他的論理和の数が
１６個となっている。ところで、中村の方法により得ら
れる回路構成では、排他的論理和は少なくとも２９個必
要である。したがって、第１の実施例によるものの方
が、従来のものに較べて簡素な回路構成で８並列処理を
実現できることがわかる。

【００２８】なお、図１において、入力側には直並列変
換回路（１：８ＤＥＭＵＸ）ｄが配備されており、その
出力である８つのポートと１５個のシフトレジスタと１
６個の排他的論理和が、図４に示される行列式で表され
る論理を実現するよう結線されている。この結線は、図
２に示されるものは全く異なる結線になっている。ま
た、シフトレジスタの出力側にはチェックビット書き込
み回路ＣＷが配備されている。

【００２９】次に、図５および図６を参照して、本発明
の第２の実施例について説明する。図５は（１８８８
０，１８８６５）のハミング符号の直列処理演算回路の
構成を示す図であり、この図において、図２と共通する
部分には同一の符号が付されている。この図に示される
回路では、図２に示されるものと異なり、入力データ列
ｉ１〜ｉ８の位置がクロックの進む方向（ｃ１５側）に
配備されている。なお、この回路のチェックビットを得
るための必要クロック数は３２７５２クロックである。

【００３０】図５の直列処理演算回路において、ある状
態から１クロックだけ経過した状態について考察する。
この場合、データ列及びシフトレジスタの値の関係は、
ｉ’８＝任意、ｉ’７＝ｉ８、ｉ’６＝ｉ７、ｉ’５＝
ｉ６、ｉ’４＝ｉ５、ｉ’３＝ｉ４、ｉ’２＝ｉ３、
ｉ’１＝ｉ２、ｃ’１＝ｉ１＋ｃ１５、ｃ’２＝ｃ１＋
ｃ１５＋ｉ１、ｃ’３＝ｃ２、ｃ’４＝ｃ３、ｃ’５＝
ｃ４、ｃ’６＝ｃ５、ｃ’７＝ｃ６、ｃ’８＝ｃ７、
ｃ’９＝ｃ８、ｃ’１０＝ｃ９、ｃ’１１＝ｃ１０、
ｃ’１２＝ｃ１１、ｃ’１３＝ｃ１２、ｃ’１４＝ｃ１
３、ｃ’１５＝ｃ１４となる。

【００３１】また、８クロック経過後の状態では、各シ
フトレジスタの値は、ｃ″１＝ｃ８＋ｉ８、ｃ″２＝ｃ
８＋ｃ９＋ｉ７＋ｉ８、ｃ″３＝ｃ９＋ｃ１０＋ｉ６＋
ｉ７、ｃ″４＝ｃ１０＋ｃ１１＋ｉ５＋ｉ６、ｃ″５＝
ｃ１１＋ｃ１２＋ｉ４＋ｉ５、ｃ″６＝ｃ１２＋ｃ１３
＋ｉ３＋ｉ４、ｃ″７＝ｃ１３＋ｃ１４＋ｉ２＋ｉ３、
ｃ″８＝ｃ１４＋ｃ１５＋ｉ１＋ｉ２、ｃ″９＝ｃ１＋
ｃ１５＋ｉ１、ｃ″１０＝ｃ２、ｃ″１１＝ｃ３、ｃ″
１２＝ｃ４、ｃ″１３＝ｃ５、ｃ″１４＝ｃ６、ｃ″１
５＝ｃ７となる。

【００３２】一方、図６は８並列での処理を行う（１８
８８０，１８８６５）ハミング符号の８並列処理演算回
路の構成を示す図であり、この図において、図１と共通
する部分には同一の符号が付されている。３２７５２は
８で割り切れるため、１ビットダミー付加の必要はな
い。また、チェックビットａ’１〜ａ’１５を得るため
には４０９４クロックが必要である。

【００３３】ここでシフトレジスタの数は、図５に示さ
れるものと同様に１５個だが、排他的論理和の数が２４
個に増えている（ここでは３入力の排他的論理和１つを
２個と数える）。なお、図６において、入力側に直並列
変換回路（１：８ＤＥＭＵＸ）ｄが配備され、その出力
である各８つのポートと１５個のシフトレジスタと２４
個の排他的論理和が、図４に示される論理を実現するよ
う結線されている。上述した第２の実施例でもまた、排
他的論理和の数が中村のものより少ない。回路の制限が
ある場合は第１、第２どちらの実施例を用いてもよい。

【００３４】以上説明してきた符号処理回路は短縮符号
のために３２７６７あるいは３２７５２クロックが必要
であり、約半分近くがダミービット０のためのクロック
である。この無駄なクロックを削減する方法は従来より
知られている（例えば、S.Lin and D.J.Costello,Jr.,
"Error Control Coding: Fundamental and Applicatio
ns", Prinston-Hall 1983）。

【００３５】これを（１８８８０、１８８６５）ハミン
グ符号に適用すると図７のようになる。ここで短縮化の
ための多項式ｘ¹³＋ｘ¹²＋ｘ¹¹＋ｘ⁶ ＋ｘ⁴ ＋ｘ³ ＋１
がデータに乗算され、その結果を生成多項式で割った余
りを出力する。なお短縮化のための多項式は、 ｘ^(n-k+j) ｍｏｄ（ｘ¹⁵＋ｘ＋１） で得られる。ここでｎは符号語長１８８８０、ｋは通報
長１８８６４、ｊはダミービット数１３８８７である。
図７は直列処理の回路構成であり、必要となるクロック
数は１５６Ｍｂｉｔ／ｓで１８８６４である。

【００３６】そこで、８並列処理回路に直したものが図
８である。１クロック（１９．４４ＭＨｚ）における演
算論理は次の通りである。 ｃ’１＝ｉ８＋ｉ６＋ｉ５＋ｉ４＋ｃ８ ｃ’２＝ｉ７＋ｉ６＋ｉ３＋ｃ８＋ｃ９ ｃ’３＝ｉ６＋ｉ５＋ｉ２＋ｃ９＋ｃ１０ ｃ’４＝ｉ８＋ｉ５＋ｉ４＋ｉ１＋ｃ１０＋ｃ１１ Ｃ’５＝ｉ８＋ｉ７＋ｉ４＋ｉ３＋ｃ１１＋ｃ１２ ｃ’６＝ｉ７＋ｉ６＋ｉ３＋ｉ２＋ｃ１２＋ｃ１３ ｃ’７＝ｉ８＋ｉ６＋ｉ５＋ｉ２＋ｉ１＋ｃ１３＋ｃ１
４ ｃ’８＝ｉ７＋ｉ５＋ｉ４＋ｉ１＋ｃ１４＋ｃ１５ ｃ’９＝ｉ６＋ｉ４＋ｉ３＋ｃ１＋ｃ１５ ｃ’１０＝ｉ５＋ｉ３＋ｉ２＋ｃ２ ｃ’１１＝ｉ４＋ｉ２＋ｉ１＋ｃ３ ｃ’１２＝ｉ８＋ｉ３＋ｉ１＋ｃ４ ｃ’１３＝ｉ８＋ｉ７＋ｉ２＋ｃ５ ｃ’１４＝ｉ８＋ｉ７＋ｉ６＋ｉ１＋ｃ６ ｃ’１５＝ｉ７＋ｉ６＋ｉ３＋ｃ７

【００３７】なお、チェックビットの書き込みは１８８
６４／８＝２３５８クロック後に行う。この図８の回路
によれば無駄なクロック数が削減でき、かつ簡易なＣ−
ＭＯＳのＦＰＧＡで構成ができるので、低消費電力、回
路の汎用性だけでなく伝搬遅延をも抑圧できることとな
る。しかしながらその分排他的論理和の数が６１個であ
り、第１の実施例の３．８倍、第２の実施例の２．５倍
が必要となる。

【００３８】次に、図９を参照して第２の実施例による
回路の実験結果について説明する。ここで行われた実験
は、ＳＴＭ−１（１５６Ｍｂｉｔ／ｓ）バックトゥバッ
クの光伝送実験である。図９は、改善されたビット誤り
率（ビットエラーレート：ＢＥＲ）を示す図であり、縦
軸はビット誤り率、横軸は光パワーを表している。この
図から明かなように、ＢＥＲは、並列処理型の誤り訂正
符号処理回路（図６に示される回路）により改善され、
例えば、１０^-9のＢＥＲにおいて約３ｄＢの符号化利得
が得られた。

【００３９】また、図６は誤り訂正回路への入力ＢＥＲ
と同回路からの出力ＢＥＲの関係を示した図であり、図
中の実線は、誤りがランダムであると仮定したときの理
論曲線である。この図に示されるように、実験で得られ
た結果は理論曲線と一致している。したがって、（１８
８８０，１８８６５）ハミング符号の機能が正確に実現
されていることが確認された。

【００４０】以上述べてきたように、第１、第２および
第３の実施例によれば、符号語が大なることを特徴とす
るＳＤＨ誤り訂正符号を、低速クロック、低消費電力、
かつ簡素な回路構成で実現することが可能である。した
がって、ＳＤＨ陸上光伝送システムにおける経済的で高
品質かつ一般的な光伝送システムの構築に好適である。
また、第１および第２の実施例による回路は、排他的論
理和の数が第３の実施例によるものの１／３〜１／４程
度で実現できるため、回路の制約がある場合に用いてよ
り好適である。また、第３の実施例による回路は、クロ
ック数が少なくて済むので、遅延が問題となるクロック
数の制限のある場合に用いて好適である。なお、上述し
た一実施例においては、ｋ＝８とした場合、すなわち処
理単位を８ビットとした例について示したが、これに限
らず、任意のビット数の場合にも適用可能であることは
言うまでもない。

【００４１】

【発明の効果】以上説明したように、本発明によれば、
直並列変換回路のｋ（ｋは、ｋ＞１を満たす整数）個の
ポートから、入力されたデータ列が並列に出力される
と、そのｋ個のデータに対して、論理演算回路が、生成
多項式による除算論理のｋクロック分を１クロックで行
い、チェックビットを出力する。チェックビットは、チ
ェックビット書き込み回路により、入力されたデータ列
に付加される。このように、データ列を並列に処理する
ため、回路動作の低速度化を実現することができる。ま
た、数クロック分の除算を１クロックで行うことができ
る。したがって、符号化・復号化回路の低消費電力化お
よび小規模化を図ることができるという効果がある。さ
らに、この効果により、経済性に優れた誤り訂正符号処
理回路を提供することができるという効果が生じる。

【図面の簡単な説明】

【図１】本発明の第１の実施例による誤り訂正符号処理
回路（８並列処理演算回路）の構成を示す図である。

【図２】同実施例による誤り訂正符号処理回路（直列処
理演算回路）の構成を示す図である。

【図３】本発明の第１および第２の実施例による誤り訂
正符号処理回路の構成方法を説明するための図である。

【図４】本発明の第１および第２の実施例による誤り訂
正符号処理回路の構成方法を説明するための図である。

【図５】本発明の第２の実施例による誤り訂正符号処理
回路（直列処理演算回路）の構成を示す図である。

【図６】同実施例による誤り訂正符号処理回路（８並列
処理演算回路）の構成を示す図である。

【図７】本発明の第３の実施例による誤り訂正符号処理
回路（直列処理演算回路）の構成を示す図である。

【図８】同実施例による誤り訂正符号処理回路（８並列
処理演算回路）の構成を示す図である。

【図９】本発明の第２の実施例による誤り訂正符号処理
回路による実験結果を説明するための図である。

【図１０】同回路による実験結果を説明するための図で
ある。

【符号の説明】

ａ’１〜ａ’１５…チェックビット、ｃ１〜ｃ１５…シ
フトレジスタ、ＣＷ…チェックビット書き込み回路、ｄ
…直並列変換回路、ｉ１〜ｉ８…データ列。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 八木沢 賢一 東京都武蔵野市御殿山一丁目１番３号 エ ヌ・ティ・ティ・アドバンステクノロジ株 式会社内

Claims (3)

【特許請求の範囲】
1. 【請求項１】 ＳＤＨ光伝送システムに適用される誤り
   訂正ハミング符号を符号化および復号化する誤り訂正符
   号処理回路において、 ｋ（ｋは、ｋ＞１を満たす整数）個のポートを有し、デ
   ータ入力段に設けられるとともに、入力されたデータ列
   を前記ｋ個のポートから並列に出力する直並列変換回路
   と、 前記直並列変換回路から出力されるｋ個のデータに対し
   て生成多項式による除算論理のｋクロック分を１クロッ
   クで実現し、チェックビットを出力する論理演算回路
   と、 前記チェックビットを書き込んで前記データ列に付加す
   るチェックビット書き込み回路とを具備することを特徴
   とする誤り訂正符号処理回路。
2. 【請求項２】 前記論理演算回路は複数個の排他的論理
   和回路と前記チェックビット書き込み回路に出力端が接
   続された複数個のシフトレジスタにより構成され、 前記各シフトレジスタの入力端に、前記ｋ個のポートの
   各出力同士の排他的論理和、または所定のシフトレジス
   タからの出力、または前記排他的論理和と前記所定のシ
   フトレジスタからの出力との排他的論理和が入力される
   よう前記複数個の排他的論理和回路と前記複数個のシフ
   トレジスタと前記直並列変換回路の各出力端とを結線し
   てなることを特徴とする請求項１記載の誤り訂正符号処
   理回路。
3. 【請求項３】 ＳＤＨ光伝送システムに適用される誤り
   訂正ハミング符号を符号化および復号化する誤り訂正符
   号処理回路の結線を導出する誤り訂正処理回路構成方法
   であって、 ｋ（ｋは１以上の整数）個の入力データと複数個のシフ
   トレジスタがそれぞれ有する値を直列に連結させてなる
   ベクトルに乗じて１クロック経過後の前記各シフトレジ
   スタが有する値からなる出力ベクトルを得るための行列
   を初期行列とし、 前記初期行列の各列ベクトルを（ｋ−１）回だけ左シフ
   トするとともに、この左シフトにより新たに生成される
   行列中右側の（ｋ−１）個の列ベクトルを、前記初期行
   列の最右列のベクトルをｊ（ｊは、１≦ｊ≦ｋ−１を満
   たす整数）回だけ巡回させた列ベクトルとして終状態行
   列を生成し、 前記終状態行列を、前記連結させてなるベクトルに乗じ
   てｋクロック経過後の前記複数個のシフトレジスタの値
   を出力する行列とみなし、 前記終状態行列と前記連結させてなるベクトルとの演算
   結果に基づいて、誤り訂正符号処理回路内の結線を決定
   することを特徴とする誤り訂正符号処理回路の構成方
   法。