JPH08271593A - 検査回路 - Google Patents
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- JPH08271593A JPH08271593A JP7075110A JP7511095A JPH08271593A JP H08271593 A JPH08271593 A JP H08271593A JP 7075110 A JP7075110 A JP 7075110A JP 7511095 A JP7511095 A JP 7511095A JP H08271593 A JPH08271593 A JP H08271593A
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- 238000007689 inspection Methods 0.000 title claims abstract description 27
- 238000006243 chemical reaction Methods 0.000 claims abstract description 20
- 230000010355 oscillation Effects 0.000 claims abstract description 14
- 230000005540 biological transmission Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 5
- 230000007423 decrease Effects 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 238000011156 evaluation Methods 0.000 description 2
- 238000011990 functional testing Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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Abstract
(57)【要約】
【目的】ＬＳＩ内に低速信号を高速な信号に変換する回
路を埋め込むことにより高速な試験を可能とする検査回
路を提供する。 【構成】低速クロックの信号値“１”または、信号値
“０”どちらかの期間を発振回路内で自走している高速
クロック信号にて計数し、計数の結果一定数に達した
ら、高速クロックの発振を止める発振回路（１２，１
３）を備え１２の出力と発振回路１３の出力の論理和を
高速クロックとして集積回路で使用し、試験器１０１か
ら入力される低速データをパラレルシリアル変換回路を
介して集積回路内に入力し、集積回路から出力されるデ
ータをシリアルパラレル変換回路を介して試験器１０１
に出力する構成である。
路を埋め込むことにより高速な試験を可能とする検査回
路を提供する。 【構成】低速クロックの信号値“１”または、信号値
“０”どちらかの期間を発振回路内で自走している高速
クロック信号にて計数し、計数の結果一定数に達した
ら、高速クロックの発振を止める発振回路（１２，１
３）を備え１２の出力と発振回路１３の出力の論理和を
高速クロックとして集積回路で使用し、試験器１０１か
ら入力される低速データをパラレルシリアル変換回路を
介して集積回路内に入力し、集積回路から出力されるデ
ータをシリアルパラレル変換回路を介して試験器１０１
に出力する構成である。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路における
検査回路に関し、特に高速動作する半導体集積回路の検
査回路に関する。
検査回路に関し、特に高速動作する半導体集積回路の検
査回路に関する。
【０００２】
【従来の技術】被試験回路である半導体集積回路（以下
ＬＳＩと略記する）を集積回路試験器（以下ＬＳＩテス
タと略記す）を用いて検査する場合、ＬＳＩテスタが出
力する周波数のクロック信号およびデータ信号を上述の
ＬＳＩに与え検査をすることは周知である。かかるＬＳ
ＩテスタはＬＳＩの機能検査、ＬＳＩのＤＣ／ＡＣ検査
が可能な設計になっており、所謂汎用ＬＳＩテスタとし
て周知である。この汎用ＬＳＩテスタは、ＬＳＩの評価
手段を備えるものもあり、評価内容に応じ比較的単純な
構成から高級な構成まで各種あり、高級なものほど高価
である。この種の従来のＬＳＩテスタは、例えば特開平
４−３２８４７６号公報に開示されている。
ＬＳＩと略記する）を集積回路試験器（以下ＬＳＩテス
タと略記す）を用いて検査する場合、ＬＳＩテスタが出
力する周波数のクロック信号およびデータ信号を上述の
ＬＳＩに与え検査をすることは周知である。かかるＬＳ
ＩテスタはＬＳＩの機能検査、ＬＳＩのＤＣ／ＡＣ検査
が可能な設計になっており、所謂汎用ＬＳＩテスタとし
て周知である。この汎用ＬＳＩテスタは、ＬＳＩの評価
手段を備えるものもあり、評価内容に応じ比較的単純な
構成から高級な構成まで各種あり、高級なものほど高価
である。この種の従来のＬＳＩテスタは、例えば特開平
４−３２８４７６号公報に開示されている。
【０００３】
【発明が解決しようとする課題】しかしながら、従来の
ＬＳＩテスタが出力できる周波数のクロック信号および
データを被試験ＬＳＩに与え検査を行っていたため、試
験できる周波数がＬＳＩテスタの性能によって限定さ
れ、高速ＬＳＩの検査を行うことができなかった。一
方、前述の文献（特開平４−３２８４７６号公報）にも
開示されるように低速クロックから高速クロックを作り
出すフェーズロックループ回路（以下ＰＬＬと略す）を
用いて、高速クロックを作り出す方法も考えられる。し
かしＰＬＬ回路自体の設計は難しいこと、ＰＬＬの引き
込み時間のためにテスト時間が長くなる、ＬＳＩテスタ
の雑音がＰＬＬ回路を誤動作させる危険性が大きいなど
の問題があり、検査回路としての実現は困難であった。
ＬＳＩテスタが出力できる周波数のクロック信号および
データを被試験ＬＳＩに与え検査を行っていたため、試
験できる周波数がＬＳＩテスタの性能によって限定さ
れ、高速ＬＳＩの検査を行うことができなかった。一
方、前述の文献（特開平４−３２８４７６号公報）にも
開示されるように低速クロックから高速クロックを作り
出すフェーズロックループ回路（以下ＰＬＬと略す）を
用いて、高速クロックを作り出す方法も考えられる。し
かしＰＬＬ回路自体の設計は難しいこと、ＰＬＬの引き
込み時間のためにテスト時間が長くなる、ＬＳＩテスタ
の雑音がＰＬＬ回路を誤動作させる危険性が大きいなど
の問題があり、検査回路としての実現は困難であった。
【０００４】したがって、本発明の目的は、上記の問題
に鑑み、ＬＳＩを高速のクロック信号で検査できる検査
回路を提供することにある。
に鑑み、ＬＳＩを高速のクロック信号で検査できる検査
回路を提供することにある。
【０００５】
【課題を解決するための手段】本発明の検査回路は、集
積回路試験器から入力されるクロックの信号値“１”の
期間を発振器で所定数計数し一定値に達したら発振を止
める信号を出力する第１の発振回路と、前記集積回路試
験器から入力される前記クロックの信号値“０”の期間
を発振器で所定数計数し一定値に達したら発振を止める
信号を出力する第２の発振回路と、前記第１および第２
の発振器の出力のそれぞれの論理和を検査クロックとす
るクロック信号生成手段と、前記集積回路試験器から入
力される低速データをパラレルシリアル変換回路を介し
て被試験回路内に伝送する低速データ伝送手段と、前記
被試験回路から出力されるデータをシリアルパラレル変
換回路を介して前記集積回路試験器に伝送する手段とを
備え、前記検査クロックを前記パラレルシリアル変換回
路と前記パラレルシリアル変換回路に供給して前記集積
回路試験器のクロック信号に対応して前記クロック信号
よりも高速な前記検査クロックを発生し前記検査クロッ
クに基づいて前記被試験回路の検査を行う構成である。
積回路試験器から入力されるクロックの信号値“１”の
期間を発振器で所定数計数し一定値に達したら発振を止
める信号を出力する第１の発振回路と、前記集積回路試
験器から入力される前記クロックの信号値“０”の期間
を発振器で所定数計数し一定値に達したら発振を止める
信号を出力する第２の発振回路と、前記第１および第２
の発振器の出力のそれぞれの論理和を検査クロックとす
るクロック信号生成手段と、前記集積回路試験器から入
力される低速データをパラレルシリアル変換回路を介し
て被試験回路内に伝送する低速データ伝送手段と、前記
被試験回路から出力されるデータをシリアルパラレル変
換回路を介して前記集積回路試験器に伝送する手段とを
備え、前記検査クロックを前記パラレルシリアル変換回
路と前記パラレルシリアル変換回路に供給して前記集積
回路試験器のクロック信号に対応して前記クロック信号
よりも高速な前記検査クロックを発生し前記検査クロッ
クに基づいて前記被試験回路の検査を行う構成である。
【０００６】また、本発明の検査回路の前記第１の発振
器の出力が第１の電圧源の電位と第２の電圧源の電位と
の電位差を受ける定電流源回路により制御される構成と
することもできる。
器の出力が第１の電圧源の電位と第２の電圧源の電位と
の電位差を受ける定電流源回路により制御される構成と
することもできる。
【０００７】さらに、本発明の検査回路の前記第２の発
振器の出力が前記定電流源回路により制御される構成と
することもできる。
振器の出力が前記定電流源回路により制御される構成と
することもできる。
【０００８】またさらに、本発明の検査回路の前記定電
流回路は、ソース電極を前記第１の電圧源に接続しゲー
ト電極を前記第２の電圧源に接続する第１のＭＯＳトラ
ジスタと、前記第１のＭＯＳトランジスタのドレイン電
極に一端を接続し他端を前記第２の電圧源に接続する抵
抗と、ソース電極を前記第１の電圧源に接続しゲート電
極を前記第１のＭＯＳトランジスタのドレイン電極に接
続しドレイン電極を出力端子に接続する第２のＭＯＳト
ランジスタとを備え、前記電位差を前記第１のＭＯＳト
ランジスタがオンする電位になるよう制御する構成とす
ることもできる。
流回路は、ソース電極を前記第１の電圧源に接続しゲー
ト電極を前記第２の電圧源に接続する第１のＭＯＳトラ
ジスタと、前記第１のＭＯＳトランジスタのドレイン電
極に一端を接続し他端を前記第２の電圧源に接続する抵
抗と、ソース電極を前記第１の電圧源に接続しゲート電
極を前記第１のＭＯＳトランジスタのドレイン電極に接
続しドレイン電極を出力端子に接続する第２のＭＯＳト
ランジスタとを備え、前記電位差を前記第１のＭＯＳト
ランジスタがオンする電位になるよう制御する構成とす
ることもできる。
【実施例】本発明の実施例について図面を参照して説明
する。
する。
【０００９】図１は本発明の第１の実施例の検査回路の
構成図である。
構成図である。
【００１０】図１を参照すると、この実施例の検査回路
１００は、ＬＳＩテスタ１０１からの低速クロック信号
１を受ける端子１１とデータ信号を受ける端子９とを備
え、さらにその入力を入力端子１１に接続し低速クロッ
ク１の信号値“１”を計数する発振回路１２と、その入
力を入力端子１１に接続し低速クロック１の信号値
“０”を計数する発振回路１３と、発振回路１２の出力
２と発振回路１３の出力３とを受ける論理和回路１４と
を備える。
１００は、ＬＳＩテスタ１０１からの低速クロック信号
１を受ける端子１１とデータ信号を受ける端子９とを備
え、さらにその入力を入力端子１１に接続し低速クロッ
ク１の信号値“１”を計数する発振回路１２と、その入
力を入力端子１１に接続し低速クロック１の信号値
“０”を計数する発振回路１３と、発振回路１２の出力
２と発振回路１３の出力３とを受ける論理和回路１４と
を備える。
【００１１】さらに、この検査回路１００は、Ｎ本の入
力端子９からのデータ信号８を受けるＮ対１のパラレル
シリアル変換回路１７と、パラレルシリアル変換回路１
７の出力６を受ける高速出力端子１８および、セレクタ
回路１５のそれぞれとを有して、被試験ＬＳＩからの信
号を高速入力端子１９を介してセレクタ回路５のもう一
方の入力端子に入力する構成である。さらに、セレクタ
回路１５の出力７を受ける１対Ｎのシリアルパラレル変
換回路１６と、シリアルパラレル変換回路６の出力８を
低速出力端子１０を介してＬＳＩテスタ１０１に戻す構
成である。
力端子９からのデータ信号８を受けるＮ対１のパラレル
シリアル変換回路１７と、パラレルシリアル変換回路１
７の出力６を受ける高速出力端子１８および、セレクタ
回路１５のそれぞれとを有して、被試験ＬＳＩからの信
号を高速入力端子１９を介してセレクタ回路５のもう一
方の入力端子に入力する構成である。さらに、セレクタ
回路１５の出力７を受ける１対Ｎのシリアルパラレル変
換回路１６と、シリアルパラレル変換回路６の出力８を
低速出力端子１０を介してＬＳＩテスタ１０１に戻す構
成である。
【００１２】図４は入力端子１１の信号が“１”の期間
だけ発振する回路１２の出力波形の論理和をとった出力
４の波形を示す。この出力４は低速クロックを一定数倍
された高速クロック信号となっている。高速出力端子１
８と高速入力端子１９を被試験ＬＳＩである内部高速回
路１０２に接続し、端子１８から高速クロックを内部高
速回路１０２を与えることによりＬＳＩ内部の高速回路
の検査を可能とする。
だけ発振する回路１２の出力波形の論理和をとった出力
４の波形を示す。この出力４は低速クロックを一定数倍
された高速クロック信号となっている。高速出力端子１
８と高速入力端子１９を被試験ＬＳＩである内部高速回
路１０２に接続し、端子１８から高速クロックを内部高
速回路１０２を与えることによりＬＳＩ内部の高速回路
の検査を可能とする。
【００１３】次に、図２を参照すると、本発明の一実施
例の検査回路の発振回路１２は、定電流源回路２１の出
力をソース電極に接続するＰＭＯＳトランジスタ２２
と、ＰＭＯＳトランジスタ２２のドレイン電極にそのド
レイン電極を接続しソース電極を負電源に接続するＮＭ
ＯＳトランジスタ２３と、トランジスタ２２および２３
のそれぞれのドレイン電極の接続点をその入力に接続す
る論理積集積回路２４と、論理積回路２４の出力をカウ
ント値が一定数になると“０”を出力し、リセット端子
Ｒが“０”になると内部のカウント値が０となるような
カウンタ回路２５とを備え、ＰＭＯＳトランジスタ２２
とＮＭＯＳトランジスタ２３のゲート電極と出力端子２
８とを接続し、入力端子２７をバッファ回路２６の入力
端子に接続し、バッファ回路２６の出力端子を論理積回
路２４の入力端子とカウンタ回路２５のリセット端子に
接続して構成されている。
例の検査回路の発振回路１２は、定電流源回路２１の出
力をソース電極に接続するＰＭＯＳトランジスタ２２
と、ＰＭＯＳトランジスタ２２のドレイン電極にそのド
レイン電極を接続しソース電極を負電源に接続するＮＭ
ＯＳトランジスタ２３と、トランジスタ２２および２３
のそれぞれのドレイン電極の接続点をその入力に接続す
る論理積集積回路２４と、論理積回路２４の出力をカウ
ント値が一定数になると“０”を出力し、リセット端子
Ｒが“０”になると内部のカウント値が０となるような
カウンタ回路２５とを備え、ＰＭＯＳトランジスタ２２
とＮＭＯＳトランジスタ２３のゲート電極と出力端子２
８とを接続し、入力端子２７をバッファ回路２６の入力
端子に接続し、バッファ回路２６の出力端子を論理積回
路２４の入力端子とカウンタ回路２５のリセット端子に
接続して構成されている。
【００１４】この回路２００は、入力端子２７が“０”
から“１”になると論理積回路２４の出力が“０”から
“１”に変化し、カウンタ回路２５がカウンタを始め
る。以降ＰＭＯＳトランジスタ２２とＮＭＯＳトランジ
スタ２３と定電流源回路２１と論理積回路２４とからな
る発振器１２が発振を始め、カウンタ回路２５のカウン
ト値が一定値に達するとカウンタ回路２５の出力が
“０”となり発振を止める。
から“１”になると論理積回路２４の出力が“０”から
“１”に変化し、カウンタ回路２５がカウンタを始め
る。以降ＰＭＯＳトランジスタ２２とＮＭＯＳトランジ
スタ２３と定電流源回路２１と論理積回路２４とからな
る発振器１２が発振を始め、カウンタ回路２５のカウン
ト値が一定値に達するとカウンタ回路２５の出力が
“０”となり発振を止める。
【００１５】図４は、入力端子２７の信号１が“１”の
期間で、３回だけ発振する回路１２の出力信号２の波形
を示す。図２に示すバッファ回路２６をインバータに変
更することにより、入力端子の信号１が“０”の期間だ
け発振する発振回路１３とすることができる。その出力
信号３の波形は出力信号２と同様に図４に示す。
期間で、３回だけ発振する回路１２の出力信号２の波形
を示す。図２に示すバッファ回路２６をインバータに変
更することにより、入力端子の信号１が“０”の期間だ
け発振する発振回路１３とすることができる。その出力
信号３の波形は出力信号２と同様に図４に示す。
【００１６】次に、図３を参照すると、本発明の一実施
例の検査回路１００の電流源回路２１は、第１の電圧源
３１をＰＭＯＳトランジスタ３２のソース電極とＰＭＯ
Ｓトランジスタ３５のソース電極に接続し、ＰＭＯＳト
ランジスタ３２のゲート電極を第２の電圧源３３に接続
し、ＰＭＯＳトランジスタ３２のドレイン電極を抵抗素
子３４の一端４とＰＭＯＳトランジスタ３５のゲート電
極に接続し、抵抗素子３４の他方の端子を第２の電圧源
３３に接続し、ＰＭＯＳトランジスタ３５を出力端子３
６に接続する構成である。
例の検査回路１００の電流源回路２１は、第１の電圧源
３１をＰＭＯＳトランジスタ３２のソース電極とＰＭＯ
Ｓトランジスタ３５のソース電極に接続し、ＰＭＯＳト
ランジスタ３２のゲート電極を第２の電圧源３３に接続
し、ＰＭＯＳトランジスタ３２のドレイン電極を抵抗素
子３４の一端４とＰＭＯＳトランジスタ３５のゲート電
極に接続し、抵抗素子３４の他方の端子を第２の電圧源
３３に接続し、ＰＭＯＳトランジスタ３５を出力端子３
６に接続する構成である。
【００１７】この電流源回路２１は、ＰＭＯＳトランジ
スタ３２が製造ばらつき温度変動でその特性がばらつい
た場合、ゲート電圧は一定なので出力インピーダンスが
変動する。一方、ＰＭＯＳトランジスタ３２のドレイン
電極の電圧は第１の電源３１と第２の電源３３の電位差
を抵抗素子３４とＰＭＯＳトランジスタ３２の出力イン
ピーダンスで分圧した値となる。
スタ３２が製造ばらつき温度変動でその特性がばらつい
た場合、ゲート電圧は一定なので出力インピーダンスが
変動する。一方、ＰＭＯＳトランジスタ３２のドレイン
電極の電圧は第１の電源３１と第２の電源３３の電位差
を抵抗素子３４とＰＭＯＳトランジスタ３２の出力イン
ピーダンスで分圧した値となる。
【００１８】したがって、ＰＭＯＳトランジスタ３２の
ドレイン電極の電位は、ＰＭＯＳトランジスタの出力イ
ンピーダンスが小さくなるようにばらついた場合は上昇
しＰＭＯＳトランジスタの出力インピーダンスが大きく
なるようにばらついた場合は下降する。すなわち、ＰＭ
ＯＳトランジスタ３５はＰＭＯＳトランジスタの出力イ
ンピーダンスが小さくなるようにばらついた場合にゲー
ト電圧が上昇し、ＰＭＯＳトランジスタの出力インピー
ダンスが大きくなるようにばらついた場合はゲート電圧
が下降するため、ＰＭＯＳトランジスタの出力インピー
ダンスが小さくなる時、つまり高速に動作する時は電流
を絞り、ＰＭＯＳトランジスタの出力インピーダンスが
大きくなる時、つまり遅く動作する時は電流を多く供給
できるような定電流源を実現できる。
ドレイン電極の電位は、ＰＭＯＳトランジスタの出力イ
ンピーダンスが小さくなるようにばらついた場合は上昇
しＰＭＯＳトランジスタの出力インピーダンスが大きく
なるようにばらついた場合は下降する。すなわち、ＰＭ
ＯＳトランジスタ３５はＰＭＯＳトランジスタの出力イ
ンピーダンスが小さくなるようにばらついた場合にゲー
ト電圧が上昇し、ＰＭＯＳトランジスタの出力インピー
ダンスが大きくなるようにばらついた場合はゲート電圧
が下降するため、ＰＭＯＳトランジスタの出力インピー
ダンスが小さくなる時、つまり高速に動作する時は電流
を絞り、ＰＭＯＳトランジスタの出力インピーダンスが
大きくなる時、つまり遅く動作する時は電流を多く供給
できるような定電流源を実現できる。
【００１９】以上の説明はＰＭＯＳトランジスタで説明
したが、トランジスタの構成をＮＭＯＳトランジスタに
も適用できるのは言うまでもない。
したが、トランジスタの構成をＮＭＯＳトランジスタに
も適用できるのは言うまでもない。
【００２０】
【発明の効果】以上説明したように本発明は、低速クロ
ックから高速クロックを作り出す回路とパラレルシリア
ル変換回路とシリアルパラレル変換回路とを備えること
により、低速な信号しか発生できないＬＳＩ試験器を用
いて高速なＬＳＩを試験できる効果がある。
ックから高速クロックを作り出す回路とパラレルシリア
ル変換回路とシリアルパラレル変換回路とを備えること
により、低速な信号しか発生できないＬＳＩ試験器を用
いて高速なＬＳＩを試験できる効果がある。
【００２１】例えば、４倍のクロックを作り出す回路と
４対１のシリアルパラレル変換と１対４のパラレルシリ
アル変換回路を備えることにより４倍の試験速度でＬＳ
Ｉの試験が可能となる。
４対１のシリアルパラレル変換と１対４のパラレルシリ
アル変換回路を備えることにより４倍の試験速度でＬＳ
Ｉの試験が可能となる。
【図１】本発明の一実施例の検査回路の構成図である。
【図２】図１に示す実施例の発振回路の構成図である。
【図３】図２に示す実施例の定電流回路の構成図であ
る。
る。
【図４】本発明の一実施例の検査回路の波形図である。
１〜８，２０ 信号 ９，１０，１１，１８，１９，２７，２８，３６ 端
子 １２，１３ 発振回路 １４ 論理和回路 １５ セレクタ １６ シリアルパラレル変換回路 １７ パラレルシリアル変換回路 ２１ 定電流源回路 ２２，２３，３２，３５ ＭＯＳトランジスタ ２４ 論理積回路 ２５ カウンタ ２６ バッファ ３１，３２ 電圧源 １００ 検査回路 １０１ ＬＳＩテスタ １０２ ＬＳＩ
子 １２，１３ 発振回路 １４ 論理和回路 １５ セレクタ １６ シリアルパラレル変換回路 １７ パラレルシリアル変換回路 ２１ 定電流源回路 ２２，２３，３２，３５ ＭＯＳトランジスタ ２４ 論理積回路 ２５ カウンタ ２６ バッファ ３１，３２ 電圧源 １００ 検査回路 １０１ ＬＳＩテスタ １０２ ＬＳＩ
Claims (4)
- 【請求項１】 集積回路試験器から入力されるクロック
の信号値“１”の期間を発振器で所定数計数し一定値に
達したら発振を止める信号を出力する第１の発振回路
と、前記集積回路試験器から入力される前記クロックの
信号値“０”の期間を発振器で所定数計数し一定値に達
したら発振を止める信号を出力する第２の発振回路と、
前記第１および第２の発振器の出力のそれぞれの論理和
を検査クロックとするクロック信号生成手段と、前記集
積回路試験器から入力される低速データをパラレルシリ
アル変換回路を介して被試験回路内に伝送する低速デー
タ伝送手段と、前記被試験回路から出力されるデータを
シリアルパラレル変換回路を介して前記集積回路試験器
に伝送する手段とを備え、前記検査クロックを前記パラ
レルシリアル変換回路と前記パラレルシリアル変換回路
に供給して前記集積回路試験器のクロック信号に対応し
て前記クロック信号よりも高速な前記検査クロックを発
生し前記検査クロックに基づいて前記被試験回路の検査
を行うことを特徴とした検査回路。 - 【請求項２】 前記第１の発振器の出力が第１の電圧源
の電位と第２の電圧源の電位との電位差を受ける定電流
源回路により制御されることを特徴とする請求項１記載
の検査回路。 - 【請求項３】 前記第２の発振器の出力が前記定電流源
回路により制御されることを特徴とする請求項２記載の
検査回路。 - 【請求項４】 前記定電流回路は、ソース電極を前記第
１の電圧源に接続しゲート電極を前記第２の電圧源に接
続する第１のＭＯＳトラジスタと、前記第１のＭＯＳト
ランジスタのドレイン電極に一端を接続し他端を前記第
２の電圧源に接続する抵抗と、ソース電極を前記第１の
電圧源に接続しゲート電極を前記第１のＭＯＳトランジ
スタのドレイン電極に接続しドレイン電極を出力端子に
接続する第２のＭＯＳトランジスタとを備え、前記電位
差を前記第１のＭＯＳトランジスタがオンする電位にな
るよう制御することを特徴とする請求項１，２または３
記載の検査回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7075110A JP2917852B2 (ja) | 1995-03-31 | 1995-03-31 | 検査回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7075110A JP2917852B2 (ja) | 1995-03-31 | 1995-03-31 | 検査回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08271593A true JPH08271593A (ja) | 1996-10-18 |
| JP2917852B2 JP2917852B2 (ja) | 1999-07-12 |
Family
ID=13566715
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7075110A Expired - Lifetime JP2917852B2 (ja) | 1995-03-31 | 1995-03-31 | 検査回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2917852B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6489819B1 (en) | 1998-10-27 | 2002-12-03 | Mitsubishi Denki Kabushiki Kaisha | Clock synchronous semiconductor memory device allowing testing by low speed tester |
| US6522126B1 (en) | 2000-03-27 | 2003-02-18 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor tester, and method of testing semiconductor using the same |
-
1995
- 1995-03-31 JP JP7075110A patent/JP2917852B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6489819B1 (en) | 1998-10-27 | 2002-12-03 | Mitsubishi Denki Kabushiki Kaisha | Clock synchronous semiconductor memory device allowing testing by low speed tester |
| US6522126B1 (en) | 2000-03-27 | 2003-02-18 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor tester, and method of testing semiconductor using the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2917852B2 (ja) | 1999-07-12 |
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