JPH08272639A - マイクロコンピュータのテスト回路およびテスト方法 - Google Patents

Abstract

(57)【要約】 【目的】ＬＳＩテスタによる選別テストにおいて、テス
トモード設定用の入力端子として、通常動作時では出力
端子としてのみ用いられる１個の端子およびその出力バ
ファを用いるマイクロコンピュータのテスト回路および
テスト方法を提供する。 【構成】出力バッファ１の出力信号が強制的に電源電位
または接地電位に固定されたときのノイズを除去するノ
イズ除去部２と、出力バッファ１の入力信号をノイズ除
去部２と等しい遅延時間だけ遅らせる遅延素子３および
インバータ４と、この遅延回路出力とノイズ除去部出力
とを比較し等しければ不一致信号を出力する不一致検出
部５と、不一致信号を計数する計数回路部６と、計数の
結果発生するオーバーフロー信号を記憶する記憶回路部
７とを有し、出力端子９をＬＳＩテスタから接地電位ま
たは電源電位へ固定し、テストモードへ移行する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はマイクロコンピュータの
テスト回路およびテスト方法に関し、特にノイズの影響
あるいは製造プロセスのバラツキ等によりテストモード
が誤動作するのを防止したマイクロコンピュータのテス
ト回路およびテスト方法に関する。

【０００２】

【従来の技術】近年、マイクロコンピュータの高集積
化、多機能化に伴って入出力端子の多端子化が進むとと
もに、これらの端子を効率よく使用する必要に迫られて
いる。

【０００３】そのため、例えばマイクロコンピュータを
テストする際にその内部回路をテストモードに移行させ
た状態で内部回路の機能を確認し、かつマイクロコンピ
ュータの外部回路とインタフェースする入出力バッファ
の電気的特性も確認する必要がある。このテストモード
に移行させるためにはその制御信号を外部から供給する
ための入力端子としてのテスト端子と、供給された制御
信号に応答してテストモードに移行させるテストモード
設定部が設けられており、テスト端子は単独に設ける場
合もあるが、前述したように端子を効率よく使用するた
めに、他の入力端子と共用する場合が多い。

【０００４】従来のこの種のテストモード設定部の一例
が、特開昭６２−６２０６０号公報に記載されている。
同公報記載のテストモード設定部の回路図を示した図６
を参照すると、電源電位および接地電位間に挿入され
た、Ｎチャネル型ディプリーションＭＯＳトランジスタ
Ｄ１およびＮチャネル型ディプリーションＭＯＳトラン
ジスタＤ２の第１の直列接続回路と、Ｎチャネル型ディ
プリーションＭＯＳトランジスタＤ３およびＮチャネル
型エンハンスメントＭＯＳトランジスタＮ１の第２の直
列接続回路とを有し、トランジスタＤ１およびＤ２のゲ
ート電極が第１の直列接続回路の直列接続点Ａにそれぞ
れ共通接続され、トランジスタＤ３のゲート電極が第２
の直列接続回路の直列接続点Ｂとテストモード出力端Ｏ
ＵＴにそれぞれ共通接続されるとともに、トランジスタ
Ｄ２のゲート電極はテスト端子ＩＮに接続され、かつ内
部回路へも信号線ｔｅｓｔを介して供給される構成から
なる。

【０００５】この回路は、通常道作時には入力端子ＩＮ
に論理レベルのハイレベル（例えば５Ｖ電圧）からロウ
レベル（例えば０Ｖ電圧）が供給されている。

【０００６】トランジスタＤ１は能動負荷素子として動
作するので、トランジスタＤ２のゲート電極にハイレベ
ルが供給されるとこのトランジスタは導通状態になり、
そのドレインの接続点Ａの電位はロウレベルになる。

【０００７】そのため、この接続点Ａにゲート電極が接
続されたトランジスタＤ３は非導通状態になり、そのド
レインの接続点Ｂはハイレベルとなって内部回路は通常
動作状態となる。

【０００８】一方、テストモードにするには、入力端子
ＩＮに十分に負極性の電圧（例えば−５Ｖ）を供給す
る。この負極性の電圧によってトランジスタＤ２は非導
通状態になり、接続点Ａの電位はハイレベルとなる。そ
のためトランジスタＤ３は導通状態となって接続点Ｂの
電位はロウレベルとなる。このトランジスタＤ３のドレ
インおよびソース接続点間のオン抵抗が著しく小さくな
るように設計されている場合には、その接続点Ｂが＋５
Ｖの状態から０Ｖの状態に切換えられ、テストモード出
力端ＯＵＴから内部回路へテストモード信号を供給する
ので、内部回路はテストモード状態になる。

【０００９】したがって、拡散製造条件のさらにキメ細
かく管理し、出荷前試験によるテストモード設定動作の
確認工程を追加し、さらに同一半導体チップ上にエンハ
ンスメント形とデプレッション形の２タイプのＭＯＳト
ランジスタを構成するために拡散製造工程が通常工程に
比較して複雑になる等の条件が重なるので、製造コスト
アップとなる。

【００１０】従来のテスト回路およびテスト方法は、エ
ンハンスメント形ＭＯＳトランジスタのドレイン電極お
よびソース電極間のオン抵抗を小さくし、通常は供給電
圧（０〜５Ｖ）は逆特性（−５Ｖ）の電圧を印加するこ
とによって、テストモードを設定するようになってい
る。そのため、量産における拡散条件のバラツキによっ
て、エンハンスメント形ＭＯＳトランジスタのドレイン
電極およびソース電極間の導通時の抵抗値が設計時の期
待値とずれを生じ、通常の動作時において、ノイズによ
ってテストモードになったり、逆に−５Ｖを印加しても
テストモードに設定できないという不具合が生じるとい
う欠点がある。

【００１１】上述の欠点の軽減とテスト端子と他の入力
端子との共用化を図った場合の一例が、特開平２−１９
９３１号公報に記載されている。同公報記載のテストモ
ード制御方式をブロック図で示した図７を参照すると、
外部端子３００ａ〜３００ｎがデコード回路３０１の入
力端子に接続され、そお出力端ｏｕｔが処理回路３０２
の入力端ＳとＯＲゲート３０３の一方の入力端に接続さ
れる。このＯＲゲート３０３の他方の入力端には、その
出力端はタイマ３０４のリセット端子Ｒに接続される。
このタイマ３０４のオーバーフロー出力端子ＯＶＦとリ
セット信号線ＲＥＳＥＴが接続されたＯＲゲート３０５
の出力端が、処理回路３０２のリセット入力端Ｓに接続
され、その出力端Ｑからテストモード設定信号３０６が
出力される構成からなる。

【００１２】この構成において、テストモードを設定す
るときは、複数個のＩＯポート等である外部端子３００
ａ〜３００ｎに、テストモードを設定するための複数ビ
ットからなる特定パターンの信号が供給される。

【００１３】デコード回路３０１はこのパターンをデコ
ードし、テストモード設定の信号パターンであれば、出
力端子ＯＵＴから出力を生じ、例えばフリップフロップ
である処理回路３０２はこの出力でセットされてＱ出力
を生じ、ごれがテストモード設定信号になってマイクロ
コンピュータをテストモードに設定する。

【００１４】デコード回路３０１の出力はＯＲゲート３
０３を経由してタイマ３０４に供給され、これをリセッ
トしクロックφの計数が開始される。タイマ３０４はあ
らかじめセットされた時間を計時するとオーバーフロー
出力ＯＶＦを発生し、これは処理回路３０２をリセット
するのでテストモード設定信号３０６は消滅する。

【００１５】しかし、その前に外部端子３００ａ〜３０
０ｎにテスト信号が供給され、マイクロコンピュータの
テストが開始されると、デコード回路３０１はこのテス
ト信号をデコードした出力を生じ、これはタイマ３０４
をリセットし処理回路２２をセット状態にする。

【００１６】テスト信号の所々に特定パターンを含めて
おき、タイマ３０４がオーバーフローする前にこれをリ
セットすると、テスト中に処理回路３０２をセット状態
に維持することができる。

【００１７】テスト終了後はリセット信号ＲＥＳＥＴを
ＯＲゲート３３、３０５に供給し、タイマ３０４および
処理回路３０２をリセットする。

【００１８】

【発明が解決しようとする課題】上述した従来例では、
複数のテスト端子を他の入力端子と共用するとともに、
これら複数の端子から複数ビットからなる特定データを
入力しなければテストモードに入らないので、誤ってテ
ストモードになるようなことはほとんどなくなく、また
万が一間違ってテストモードに入っても、テスト信号を
入力しなければ一定時間後に通常モードに復帰するとし
ている。

【００１９】しかしながら、入力端子およびこの端子に
接続される入力バッファ（図示されてないが当然配置さ
れる）の基本手な機能としては、入力された信号が所望
の信号であるまたは予期しないノイズであるかに関係な
く、すべて内部回路に伝送してしまうことになる。

【００２０】そのため、この入力されたノイズまたは誤
操作による不用な信号を識別するために、複数の入力端
子とデコード回路を必要としている。さらに、間違って
テストモードに入るとそこから通常動作モードに復帰す
るにはタイマがオーバーフローするまでその状態で待機
する必要がある。

【００２１】一方、テストモードに入り、その状態を続
行するには、テストプログラム中にある一定の間隔で特
定パターンを挿入しておく必要があり、テスト時間の短
縮が極めて重要な要素となるマイクロコンピュータの製
造工程にあっては無視出来ないロスタイムである。例え
ば、１つのマイクロコンピュータが出荷されるまでにテ
ストモードが使用される工程は通常の場合、ウェーハ入
庫、組立選別、高温選別の前と後、入庫選別、出庫選別
があり、特定パターン挿入回数×選別回数×時間が余分
なロスタイムとなる。

【００２２】このロスタイムを圧縮するにはタイマ時間
を短縮すればよいが、短縮すると特定パタン挿入回数を
増加させねばならないという相反する関係にあるから、
圧縮は困難である。

【００２３】本発明の目的は、上述した欠点に鑑みなさ
れたものであり、ＬＳＩテスタによる選別テストにおい
て、テストモード設定用の入力端子として、通常動作時
では出力端子としてのみ用いられる１個の端子およびそ
の出力バファを用いるので、不要な信号を識別するため
の複数の入力端子およびテストモードへ入るための複数
の制御データとこれらの識別回路を必要としないマイク
ロコンピュータのテスト回路およびテスト方法を提供す
ることにある。

【００２４】

【課題を解決するための手段】本発明のマイクロコンピ
ュータのテスト回路およびテスト方法の特徴は、外部か
らの供給信号を受ける入力バッファと内部回路の処理結
果を出力する出力バッファとこれら両方の機能をもつ入
出力バッファとからなるバッファ群と、外部から供給さ
れるモード設定信号に応答して前記内部回路の状態を動
作モード、リセットモードまたはテストモードのいずれ
かに設定するテストモード設定部とを含むマイクロコン
ピータにおいて、前記出力バッファの動作中に、その出
力端子を外部から強制的に電源電位または接地電位のい
ずれかにあらかじめ定めた所定期間だけ固定することに
より前記テストモード設定部を前記テストモードに移行
させるテストモード移行手段を有することにある。

【００２５】また、前記テストモード移行手段は、前記
出力バッファの出力がハイレベルのときに、前記出力端
子を強制的に前記ハイレベル期間内の所定の期間だけ接
地電位へ固定し、その固定動作が所定の回数行なわれた
ことを検知して記憶し、所定回数に達すると前記テスト
モードへ移行する機能を備えることができる。

【００２６】さらに、前記テストモード移行手段は、前
記出力バッファの出力がロウレベルのときは、前記出力
端子を強制的に前記ロウレベル期間内の所定の期間だけ
電源電位へ固定することもできる。

【００２７】さらにまた、前記設定結果が記憶手段にの
み記憶され、その記憶内容に応じて前記テストモードへ
移行する機能を備えてもよい。

【００２８】また、前記テストモード移行手段に用いる
前記テストモード設定部は、前記出力バッファの出力信
号が強制的に接地電位に固定されたときのノイズを除去
するノイズ除去部と、前記出力バッファの入力信号を前
記ノイズ除去部の遅延時間に等しい遅延時間だけ遅らせ
極性反転して出力する遅延回路部と、この遅延回路部出
力信号と前記ノイズ除去部出力信号とを比較し等しくな
ければ不一致信号を出力する不一致検出部と、前記不一
致信号を計数する計数回路部と、計数の結果発生するオ
ーバーフロー信号を記憶する記憶回路部とを有し、この
記憶回路部出力信号で前記テストモードに移行し前記記
憶回路部および前記計数回路部をリセットして前記テス
トモードを解除することができる。

【００２９】さらに、前記テストモード移行手段に用い
る前記テストモード設定部は、前記出力バッファの出力
信号が強制的に電源電位に固定されたときの信号と前記
出力バッファの入力信号を所定の遅延時間だけ遅らせる
遅延回路部の出力信号とを比較し等しければ一致信号を
出力する一致検出部と、前記一致信号を記憶する記憶回
路部とを有し、この記憶回路部出力信号で前記テストモ
ードに移行し前記記憶回路部をリセットして前記テスト
モードを解除することもできる。除することもできる。

【００３０】本発明のマイクロコンピュータのテスト方
法の特徴は、外部からの供給信号を入力バッファが受け
て内部回路に供給しこの内部回路の処理結果を出力バッ
ファから外部へ出力しこれら入力および出力の両機能を
入出力バッファが有するバッファ群と、外部から供給さ
れるモード設定信号に応答して前記内部回路の状態を動
作モード、リセットモードまたはテストモードのいずれ
かに設定するテストモード設定手段とを用いて前記内部
回路および前記バッファ群の所定の電気的特性を確認す
るマイクロコンピュータのテスト方法において、前記出
力バッファから前記出力端子にハイレベルが出力されて
いるときには前記ハイレベル期間中の一部期間だけＬＳ
Ｉテスタによって前記出力端子が強制的にロウレベルに
固定され、前記出力バッファから前記出力端子にハイレ
ベルが出力されているときには前記ロウレベル期間中の
一部期間だけ前記ＬＳＩテスタによって前記出力端子が
強制的にハイレベルに固定され、この一部期間だけロウ
レベルまたはハイレベルに固定された出力端子の信号が
ノイズ除去手段で波形整形され、前記出力バッファの入
力信号が前記ノイズ除去手段の遅延時間に等しい遅延時
間だけ遅延手段により遅延され、この遅延された出力信
号の反転信号と前記ノイズ除去手段の出力信号とが不一
致検出手段で比較され等しくなければ不一致信号が出力
され、前記不一致信号が計数手段で計数され、計数の結
果発生するオーバーフロー信号が記憶手段で記憶され、
この記憶手段の出力信号により前記テストモード設定手
段が前記内部回路をテストモードに移行させ、前記内部
回路から供給される所定の信号により前記記憶手段およ
び前記計数手段がリセットされて前記テストモード設定
手段が前記テストモードを解除することにある。

【００３１】

【実施例】前述した従来のマイクロコンピュータのテス
ト回路およびテスト方法に対して、本発明は通常の動作
時においては出力端子としてのみ用いられる１つの端子
が、ＬＳＩテスタを用いた電気的特性試験においてテス
トモードを設定する端子として用いるという相違点を有
するものである。

【００３２】まず、本発明の実施例を図面を参照しなが
ら説明する。図１（ａ）は本発明の第１の実施例を示す
回路図、図１（ｂ）は図１（ａ）で使用されるノイズ除
去部の回路図であり、図２はこれらの動作説明用タイミ
ングチャートである。

【００３３】図１（ａ）参照すると、このテスト回路
は、出力バッファ１の出力信号が強制的に電源電位ＶＤ
Ｄたは接地電位ＧＮＤに固定されたときのノイズを除去
するノイズ除去部２と、出力バッファ１の入力信号をノ
イズ除去部２の遅延時間に等しい遅延時間だけ遅らせる
遅延素子３と、極性反転した信号を出力するインバータ
４と、２つの入力信号を比較し等しくなければ不一致信
号を出力する不一致検出部５と、不一致信号を計数す
る、例えばクリア機能をもつアップカウンタの計数回路
部６と、例えばリセット機能をもつラッチの記憶回路部
７とを有し、入力バッファ１の入力端に端子８が接続さ
れるとともに、遅延素子３とインバータ４とを介して不
一致検出部５の一方の入力端にも接続される。出力バッ
ファ１の出力端は出力端子９およびノイズ除去部２の入
力端Ｉに接続され、その出力端Ｏが不一致検出部５の他
方の入力端に接続される。

【００３４】不一致検出部２の出力端は計数回路部６の
計数信号入力端Ｄに接続され、計数信号出力端ＯＶＦは
記憶回路部７のセット端子Ｓに接続される。この記憶回
路部７の出力端Ｑがテストテストモード設定回路出力と
して端子１０に接続されるとともに、記憶回路部７およ
び計数回路部６のリセット端子Ｃにテストモード解除信
号線が端子１１から接続された構成からなる。

【００３５】ここで使用されるノイズ除去部２は公知の
回路であり、図１（ｂ）を参照すると、その構成は、端
子Ｉが遅延素子２０１とＡＮＤゲート２０２とＮＯＲゲ
ート２０３とに接続され、これらＡＮＤゲート２０２お
よびＮＯＲゲート２０３の他方の入力端には遅延素子２
０１の出力端が接続されている。ＡＮＤゲート２０２の
出力端はＮＯＲゲート２０４，２０５からなるフリップ
フロップのＮＯＲゲート２０４に、ＮＯＲゲート２０３
の出力端はＮＯＲゲート２０５にそれぞれセットおよび
リセット線として接続されるとともに、ＮＯＲゲート２
０４の出力がインバータ２０６を介して端子Ｏに接続さ
れてなる。

【００３６】次に、図１（ａ）および図１（ｂ）に併せ
て図２を参照しながら本実施例の動作を説明する。

【００３７】内部回路から端子８に供給された波形が図
２（イ）に示すように所定期間ロウレベルの場合、外部
端子９で観察される波形は出力バッファ１によって反転
され、さらにドライブされてオーバーシュートおよびア
ンダーシュートを含んだ波形になる（図２（ロ））。

【００３８】この様な波形出力のうちハイレベルを出力
している期間中に、ＬＳＩテスターによって外部端子９
を一時的に接地電位ＧＮＤに短絡すると、出力波形は過
渡現象による鈍りを生じながらロウレベル期間が発生す
る（図２図（ニ））。

【００３９】この波形は、ノイズ除去部２の遅延素子２
０１で時間ｔだけ遅延された後、ＡＮＤゲート２０２に
おいて論理積がとられ両端がハイレベレルのとき（図２
（ホ））と、ＯＲゲート２０３において論理和がとられ
両端ともロウレベルのとき（図２（ヘ））の信号が得ら
れる。これらの信号のうちＡＮＤゲート２０２の出力信
号のロウレベルからハイレベルへの立上りのタイミング
で次段のフリップフロップがセットされ、ＯＲゲート２
０３の出力信号のロウレベルからハイレベルへの立上り
のタイミングでリセットされて波形が整形された出力信
号が得られる（図２（ト））。このノイズ除去部２の出
力信号が不一致検出部５の一方の入力となる。

【００４０】同様に内部回路から供給された信号（図２
（イ））は、出力バッファ１からノイズ除去部２と遅延
時間が等しくなるように、あらかじめ遅延時間が設計さ
れた遅延素子３およびインバータ４において遅延され
（図２（チ））、この出力信号が不一致検出部５の他方
の入力となる。

【００４１】したがって、不一致検出部５インバータ４
およびノイズ検出部２の信号を比較し、不一致期間のハ
イレベル信号を発生し（図２（リ））、計数回路部６の
入力信号として供給される。

【００４２】上述した不一致検出部５の両入力の信号の
遅延を等しくするのは、例えば、図２（ト）および
（チ）における信号の遅延時間が異なり、立ち上りのタ
イミングが互にＸｎｓｅｃの位相差があったと仮定する
と、不一致検出部５においては、図２（ト）および
（チ）の波形の最初の立ち上りと最後の立ち下りの部分
で、それぞれＸｎｓｅｃずつの不一致点が検出される。
したがって不一致点が両端部と中心部の３個所に発生
し、本来ならば１個であるべき不一致信号が３個発生し
たことになり、この３個のパルスが計数回路部６で計数
されてしまうことになり不都合が生じる。すなわち不一
致検出部５の両入力の信号の位相がずれていては、ノイ
ズ除去部２で波形整形したことが無意味になるからであ
る。

【００４３】計数回路部６においては、供給された不一
致期間のハイレベル信号をその都度カウントする。この
計数回路部６は、仮にノイズによる誤動作が発生しても
計数回路６を経由することにより偶発的誤動作の可能性
をより小さくするために挿入されている。

【００４４】ここまでの動作がオーバーフローが発生す
るまで繰り返し実行される。すなわちＬＳＩテスタによ
り出力端子９が繰り返し接地電位ＧＮＤに短絡される。

【００４５】オーバーフロー信号が発生するとラッチ７
はこの信号を取り込みその状態を保持するとともに、出
力端Ｑからテストモード設定信号として端子１０を経由
して内部回路へ通知される。

【００４６】テストモード解除信号は、内部回路から端
子１１を経由して供給され、ラッチ７および計数回路部
６の内容がクリアされる。

【００４７】また、端子１１はマイクロコンピュータの
イニシャライズのリセット入力としても用いられる。

【００４８】上述したように本実施例のテストモード設
定回路を内蔵するマイクロコンピュータのテストはＬＳ
Ｉテスターによって実施される。外部端子９がハイレベ
ルを出力中に接地電位ＧＮＤに強制的に短絡すると出力
バッファ１に直流電流が流れるが、一般にＬＳＩテスタ
ーにおいては外部端子および接地電位ＧＮＤ間に抵抗素
子、あるいは、逆電流防止用のクランプ用ダイオードを
挿入することは、プログラムで簡単に設定可能であり、
出力バッファ１にダメージを与えることはない。

【００４９】次に、第２の実施例のテストモード設定回
路の回路図を示した図３を参照すると、第１の実施例と
の相違点は、第１の実施例におけるノイズ除去部２遅延
回路部のインバータ４と計数回路部６とが省略されてい
ることと、不一致検出部５に替えて一致検出部１２を用
いていることである。それ以外の構成要素は第１の実施
例と同様であるからこ同一構成要素には同一の番号を付
してある。

【００５０】すなわち、この第２の実施例の回路は、入
力バッファ１の入力端に端子８が接続されるとともに、
遅延素子３を介して一致検出部１２の一方の入力端にも
接続される。出力バッファ１の出力端は出力端子９およ
び一致検出部１２の他方の入力端に接続される。

【００５１】一致検出部１２の出力端は、記憶回路部７
のセット端子Ｓに接続され、この記憶回路部７の出力端
Ｑがテストテストモード設定回路出力として端子１０に
接続されるとともに、記憶回路部７のリセット端子Ｃに
テストモード解除信号線が端子１１から接続された構成
からなる。

【００５２】なお、第１の実施例１においてはマイクロ
コンピュータ自身の出力である外部出力信号に生じるノ
イズによって、マイクロコンピュータ自身がその影響を
受けないよに、その防止策としてのノイズ除去部２が必
要であった。また計数回路部６は、仮にノイズによる誤
動作が発生しても計数回路６を経由することにより偶発
的誤動作の可能性をより小さくするためのものであっ
た。

【００５３】上述の構成からなる第２の実施例のテスト
回路は、第１の実施例に比較して出力バッファ１のドラ
イブ能力が小さく、外部端子９の出力波形にオーバーシ
ュートやアンダーシュートがほとんど発生しない場合に
おいて、上述の配慮が省略可能となり回路構成を非常に
簡単にして同様の効果を期待できる。

【００５４】上述した第１または第２の実施例のテスト
回路を内蔵したマイクロコンピュータのテスト方法は、
ＬＳＩテスターの測定系の概要を示す図４およびそのテ
スト方法を説明するためのタイミングチャートを示した
図５（ａ）および（ｂ）を参照すると、図４では説明の
容易にするため、測定用のデバイス（ＤＵＴ）、ここで
はマイクロコンピュータ２４の１ピンのみの測定系を表
わすものとする。

【００５５】通常のファンクション動作測定時には、Ｌ
ＳＩテスターはテストパターンに基づきＤＵＴ２４に信
号を供給する。このテストパターンはドライバ制御回路
１５を経由して、予めプログラムされた入力バッファへ
の入力レベルＶＩＨ／ＶＩＬの電圧を発生するドライバ
（ＤＲＶ）１８によってパルスを発生する。

【００５６】一方、ＤＵＴ２４からＬＳＩテスタへ出力
される信号は、２つのコンパレータ１９，２０に供給さ
れる。これらの信号は、コンパレータにあらかじめプロ
グラムされた出力バッファの出力レベルＶＯＨ／ＶＯＬ
と比較されて、ハイレベルとロウレベルの値が判定され
る。

【００５７】この判定結果の信号がコンパレータ制御回
路１６によってテストパターンの期待値と比較されて、
ＤＵＴ２４が正しく動作しているかどうかが判定され
る。

【００５８】また、直流特性測定時は、ＤＣ測定回路１
７からセンス（ＳＥＮＳＥ）２２とフォース（ＦＯＲＣ
Ｅ）２１がＤＵＴ２４に接続される。ＦＯＲＣＥはＤＵ
Ｔ２４へ所定の測定用電圧を供給する回路であり、ＳＥ
ＮＳＥはＤＵＴ２４の出力を受けてその電圧値を測定す
る回路である。

【００５９】ＤＵＴ２４への接続は、ドライバ１８、コ
ンパレータ１９および２０、又はＤＣ測定回路１７のい
ずれか１つのみがマルチプレクサ２３で選択されてい
る。

【００６０】出力バッファがハイベル出力のときのテス
ト方法説明用のタイミングチャートを示した図５（ａ）
を参照すると、図５（ａ（イ））は通常動作時において
ＤＵＴ２４からコンパレータ１９、２９へ供給されるで
あろうと期待される波形で、図５（ａ（ロ））は、本実
施例において出力バッファの出力端子９に強制的にロウ
レベルを供給してテストモードにするために、あらかじ
めＬＳＩテスタのＤＣ測定回路１７に０Ｖを設定したこ
とを示す波形、図５（ａ（ハ））は、ＤＣ測定回路１７
を接続してあらかじめ設定された０Ｖを出力端子９に供
給するために、マルチプレクサ２５にＤＣ測定回路１７
を選択させるべく供給されるマルチプレクサ制御信号２
５の波形、図５（ａ（ニ））は、選択的に０Ｖが出力端
子９に供給された結果ＤＵＴ２４から実際に出力される
波形、図５（ａ（ホ））は、ＤＵＴ２４から実際に出力
される波形のハイレベルを測定するために、マルチプレ
クサ２５にコンパレータ制御回路１６を選択させるべく
供給されるマルチプレクサ制御信号２５の波形である。
このマルチプレクサ制御信号はおのおのハイレベルの時
にＤＵＴ２４とコンパレータ１９、２０、またはＤＣ測
定回路１７のいずれかとが接続される。

【００６１】したがって図（ハ）と図（ホ）のハイレベ
ル期間は排他的に制御されなければならない。

【００６２】本実施例では、コンパレータ１９，２０の
切り離し期間中に、マルチプレクサ制御信号（ハ）のハ
イレベル信号でＤＣ測定回路１７を接続する。

【００６３】この時、ＤＣ測定回路１７は、あらかじめ
０Ｖすなわち接地電位ＧＮＤレベルが設定されているの
で、ＤＣ測定回路１７が接続されている期間中における
実際のＤＵＴ１７の出力波形は接地電位ＧＮＤに短絡さ
れ、図（ニ）のような波形が発生する。

【００６４】一方、図（ニ）においてＤＵＴ２４が、ハ
イレベルを出力している期間中に、マルチプレクサ制御
信号（ホ）がロウレベルを出力することによってコンパ
レータ１９，２０との接続を切り離す。

【００６５】また、出力バッファがロウベル出力のとき
のテスト方法説明用のタイミングチャートを示した図５
（ｂ）を参照すると、図５（ｂ（イ））は通常動作時に
おいてＤＵＴ２４からコンパレータ１９、２９へ供給さ
れるであろうと期待される波形で、図５（ｂ（ロ））
は、本実施例において出力バッファの出力端子９に強制
的にハイレベルを供給してテストモードにするために、
あらかじめＬＳＩテスタのＤＣ測定回路１７に＋５Ｖを
設定したことを示す波形、図５（ｂ（ハ））は、ＤＣ測
定回路１７を接続してあらかじめ設定された＋５Ｖを出
力端子９に供給するために、マルチプレクサ２５にＤＣ
測定回路１７を選択させるべく供給されるマルチプレク
サ制御信号２５の波形、図５（ｂ（ニ））は、選択的に
＋５Ｖが出力端子９に供給された結果ＤＵＴ２４から実
際に出力される波形、図５（ｂ（ホ））は、ＤＵＴ２４
から実際に出力される波形のロウレベルを測定するため
に、マルチプレクサ２５にコンパレータ制御回路１６を
選択させるべく供給されるマルチプレクサ制御信号２５
の波形である。

【００６６】したがってこの場合も、図（ハ）と図
（ホ）のハイレベル期間は排他的に制御されなければな
らない。

【００６７】この時、ＤＣ測定回路１７は、あらかじめ
＋５Ｖすなわち電源電位ＶＤＤレベルが設定されている
ので、ＤＣ測定回路１７が接続されている期間中におけ
る実際のＤＵＴ１７の出力波形は電源電位ＶＤＤにプル
アップされ、図（ニ）のような波形が発生する。

【００６８】一方、図（ニ）においてＤＵＴ２４が、ロ
ウレベルを出力している期間中に、マルチプレクサ制御
信号（ホ）がロウレベルを出力することによってコンパ
レータ１９，２０との接続を切り離す。

【００６９】上述のような制御をＬＳＩテスタ上で繰返
すことによって、ＤＵＴ２４はテストモードに設定可能
となる。

【００７０】

【発明の効果】以上説明したように本発明は、出力バッ
ファの出力信号が強制的に電源電位または接地電位に固
定されたときのノイズを除去する波形整形回路と、出力
バッファの入力信号を波形整形回路の遅延時間に等しい
遅延時間だけ遅らせ極性反転して出力する遅延回路と、
この遅延回路出力信号と波形整形回路出力信号とを比較
し等しければ一致信号を出力する一致検出回路と、一致
信号を計数する計数回路と、計数の結果発生するオーバ
ーフロー信号を記憶する記憶回路とを有し、テストモー
ド移行方法は、出力バッファの出力がハイレベルのとき
に、出力端子を強制的にハイレベル期間内の所定の期間
だけ接地電位へ固定し、出力バッファの出力がロウレベ
ルのときは、出力端子を強制的にロウレベル期間内の所
定の期間だけ電源電位へ固定することにより、その固定
動作が所定の回数行なわれたことを検知して記憶し、所
定回数に達するとテストモードへ移行するので、テスト
モード設定用の入力端子として、通常動作時では出力端
子としてのみ用いられる１個の端子およびその出力バフ
ァを用いるので、不要な信号を識別するための複数の入
力端子およびテストモードへ入るための複数の制御デー
タとこれらの識別回路を必要としない製造コストを低減
したマイクロコンピュータを提供することが出来る。

【００７１】なお、動作中に出力端子を接地電位ＧＮＤ
等へ短絡することは、半導体素子の取扱いとして基本的
な禁止事項で有り、ユーザー側で実施されることは考え
られない。したがって、本発明はメーカー側で実施する
出荷前試験方法として非常に有効である。

【図面の簡単な説明】

【図１】（ａ）は本発明の第１の実施例を示す回路図で
ある。（ｂ）は図１（ａ）で使用されるノイズ除去部の
回路図である。

【図２】第１の実施例の動作説明用タイミングチャート
である。

【図３】第２の実施例のテストモード設定回路の回路図
である。

【図４】ＬＳＩテスターの測定系の概要を示す図であ
る。

【図５】（ａ）出力バッファがハイベル出力のときのテ
スト方法説明用のタイミングチャートである。 （ｂ）出力バッファがロウベル出力のときのテスト方法
説明用のタイミングチャートである。

【図６】従来のテストモード設定部の一例の回路図であ
る。

【図７】従来のテストモード制御方式の一例のブロック
図である。

【符号の説明】

１ 出力バッファ ２ ノイズ除去部 ３，２０１ 遅延素子 ４，２０６ インバータ ５ 不一致検出回路 ６ 計数回路部（クリア機能付アップカウンタ） ７ 記憶回路部（リセット端子付ラッチ） ８，１０，１１ 端子（内部信号入力） ９，３０６ 出力端子 １０ 端子（テストモード設定信号出力） １１ 端子（テストモード解除信号入力） １２ 一致検出回路 １５ ドライバ制御回路 １６ コンパレータ制御回路 １７ ＤＣ測定回路 １８ ドライバー（ＤＲＶ） １９，２０ コンパレータ（ＣＭＰ） ２１ ＦＯＲＣＥ ２２ ＳＥＮＳＥ ２３ マルチプレクサ ２４ ＤＵＴ ２５ マルチプレクサ制御信号 ２０２ ＡＮＤ ２０３，２０４，２０５ ＮＯＲ Ｄ１，Ｄ２，Ｄ３ デプレッション形ＭＯＳトランジ
スタ Ｎ１ エンハンスメント形ＭＯＳトランジスタ ＩＮ テスト端子 ＯＵＴ テストモード出力端 ３００ａ〜３００ｎ 外部端子 ３０１ デコード回路 ３０２ 処理回路 ３０３，３０５ ＯＲゲート ３０４ タイマ

Claims (7)

【特許請求の範囲】
1. 【請求項１】 外部からの供給信号を受ける入力バッフ
   ァと内部回路の処理結果を出力する出力バッファとこれ
   ら両方の機能をもつ入出力バッファとからなるバッファ
   群と、外部から供給されるモード設定信号に応答して前
   記内部回路の状態を動作モード、リセットモードまたは
   テストモードのいずれかに設定するテストモード設定部
   とを含むマイクロコンピータのテスト回路において；前
   記出力バッファの動作中に、その出力端子を外部から強
   制的に電源電位または接地電位のいずれかにあらかじめ
   定めた所定期間だけ固定することにより前記テストモー
   ド設定部を前記テストモードに移行させるテストモード
   移行手段を有することを特徴とするマイクロコンピュー
   タのテスト回路。
2. 【請求項２】 前記テストモード移行手段は、前記出力
   バッファの出力がハイレベルのときに、前記出力端子を
   強制的に前記ハイレベル期間内の所定の期間だけ接地電
   位へ固定し、その固定動作が所定の回数行なわれたこと
   を検知して記憶し、所定回数に達すると前記テストモー
   ドへ移行する機能を備えることを特徴とする請求項１記
   載のマイクロコンピュータのテスト回路。
3. 【請求項３】 前記テストモード移行手段は、前記出力
   バッファの出力がロウレベルのときは、前記出力端子を
   強制的に前記ロウレベル期間内の所定の期間だけ電源電
   位へ固定する請求項２記載のマイクロコンピュータのテ
   スト回路。
4. 【請求項４】 前記設定結果が記憶手段にのみ記憶さ
   れ、その記憶内容に応じて前記テストモードへ移行する
   機能を備えることを特徴とする請求項２または３記載の
   マイクロコンピュータのテスト回路。
5. 【請求項５】 前記テストモード移行手段に用いる前記
   テストモード設定部は、前記出力バッファの出力信号が
   強制的に接地電位に固定されたときのノイズを除去する
   ノイズ除去部と、前記出力バッファの入力信号を前記ノ
   イズ除去部の遅延時間に等しい遅延時間だけ遅らせ極性
   反転して出力する遅延回路部と、この遅延回路部出力信
   号と前記ノイズ除去部出力信号とを比較し等しくなけれ
   ば不一致信号を出力する不一致検出部と、前記不一致信
   号を計数する計数回路部と、計数の結果発生するオーバ
   ーフロー信号を記憶する記憶回路部とを有し、この記憶
   回路部出力信号で前記テストモードに移行し前記記憶回
   路部および前記計数回路部をリセットして前記テストモ
   ードを解除する請求項１または２記載のマイクロコンピ
   ュータのテスト回路。
6. 【請求項６】 前記テストモード移行手段に用いる前記
   テストモード設定部は、前記出力バッファの出力信号が
   強制的に電源電位に固定されたときの信号と前記出力バ
   ッファの入力信号を所定の遅延時間だけ遅らせる遅延回
   路部の出力信号とを比較し等しければ一致信号を出力す
   る一致検出回路と、前記一致信号を記憶する記憶回路部
   とを有し、この記憶回路部出力信号で前記テストモード
   に移行し前記記憶回路部をリセットして前記テストモー
   ドを解除する請求項１または３記載のマイクロコンピュ
   ータのテスト回路。
7. 【請求項７】 外部からの供給信号を入力バッファが受
   けて内部回路に供給しこの内部回路の処理結果を出力バ
   ッファから外部へ出力しこれら入力および出力の両機能
   を入出力バッファが有するバッファ群と、外部から供給
   されるモード設定信号に応答して前記内部回路の状態を
   動作モード、リセットモードまたはテストモードのいず
   れかに設定するテストモード設定手段とを用いて前記内
   部回路および前記バッファ群の所定の電気的特性を確認
   するマイクロコンピュータのテスト方法において、 前記出力バッファから前記出力端子にハイレベルが出力
   されているときには前記ハイレベル期間中の一部期間だ
   けＬＳＩテスタによって前記出力端子が強制的にロウレ
   ベルに固定され、前記出力バッファから前記出力端子に
   ハイレベルが出力されているときには前記ロウレベル期
   間中の一部期間だけ前記ＬＳＩテスタによって前記出力
   端子が強制的にハイレベルに固定され、この一部期間だ
   けロウレベルまたはハイレベルに固定された出力端子の
   信号がノイズ除去手段で波形整形され、前記出力バッフ
   ァの入力信号が前記ノイズ除去手段の遅延時間に等しい
   遅延時間だけ遅延手段により遅延され、この遅延された
   出力信号の反転信号と前記ノイズ除去手段の出力信号と
   が不一致検出手段で比較され等しくなければ不一致信号
   が出力され、前記不一致信号が計数手段で計数され、計
   数の結果発生するオーバーフロー信号が記憶手段で記憶
   され、この記憶手段の出力信号により前記テストモード
   設定手段が前記内部回路をテストモードに移行させ、前
   記内部回路から供給される所定の信号により前記記憶手
   段および前記計数手段がリセットされて前記テストモー
   ド設定手段が前記テストモードを解除することを特徴と
   するマイクロコンピュータのテスト方法。