JPH08273360A - マルチポートメモリ - Google Patents

Abstract

(57)【要約】 【目的】 デュアルポートメモリのポート間での相互干
渉を低減する。 【構成】 ビット線ＢＡ及びＢＡＮは、隣接するメモリ
セル間で交互にツイストされる。ビット線ＢＡ及びＢＡ
Ｎがツイストされたメモリセルでは、パストランジスタ
ＴＮ１及びＴＮ２の、メモリセルのフリップフロップへ
の接続も変更（交差）される。従って、ビット線ＢＡ及
びＢＡＮの配置位置がツイストで入れ替わったとして
も、Ａポートから書き込んだ論理状態をＢポートで読み
出す際に、論理状態が反転してしまうことがない。ある
いはＢポートで書き込んだデータをＡポートで読み出す
場合も、論理状態が反転してしまうことがない。従っ
て、メモリの入出力で適宜ビットデータを反転する必要
がなく、アクセスタイムの延長がない。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、マトリックス状にメモ
リセルが配列されたメモリセルマトリックスに対して、
行方向にＮ組のワード線、及び列方向にＮ組のビット線
を備え、Ｎ個の各ポートから独立してアドレス指定し、
アクセスできるようにしたマルチポートメモリに係り、
特に、アクセスタイムの延長を抑えながら、ポート間で
の浮遊容量や電磁誘導による相互干渉を低減すること
で、読み出しアクセス中のポートのビット線に対する、
書き込みアクセス中のポートの動作に伴ったノイズの混
入をより低減することができるマルチポートメモリに関
する。

【０００２】

【従来の技術】従来から、複数のＣＰＵ（central proc
essing unit ）を備え、記憶装置や入出力装置、あるい
はデータ等の資源をＣＰＵ間で共用し、更に、これらＣ
ＰＵ間で何等かの手段によりデータの受け渡しや処理実
行の同期を行いながら、与えられた１つ又は複数の処理
を並行実行するマルチＣＰＵコンピュータシステムが実
現されている。このようなマルチＣＰＵコンピュータシ
ステムにおいては、ＣＰＵ間の結合が疎結合のものと、
密結合のものとがある。この密結合のもので、又場合に
よって疎結合のもので、ＣＰＵ間でのデータの受け渡し
や処理実行の同期を行うために、ＣＰＵ間にデュアルポ
ートメモリが用いられているものがある。又、マルチＣ
ＰＵコンピュータシステム以外にも、２つのシステムで
データの受け渡しや処理実行の同期を行うために、この
ようなデュアルポートメモリを用いることがある。

【０００３】このようなデュアルポートメモリ等、複数
のポートを備えたマルチポートメモリは、マトリックス
状にメモリセルが配列されたメモリセルマトリックスに
対して、行方向にＮ組のワード線、及び列方向にＮ組の
ビット線を備え、Ｎ個の各ポートから独立してアドレス
指定し、アクセスできるようにされている。更に、一般
的なマルチポートメモリは、共通のメモリセルマトリッ
クスに対して、各ポート毎に独立して、アドレスデコー
ダや書き込み回路やセンスアンプ、又入出力バッファ等
が設けられている。

【０００４】図６は、従来からのデュアルポートメモリ
の構成を示すブロック図である。

【０００５】この図６では、６行６列のマトリックス状
にメモリセルが配列されたメモリセルマトリックス１に
対して、該図６の横方向の行方向に６本のワード線が備
えられ、又該図６の縦方向の列方向に６組のビット線対
が備えられている。これらワード線及びビット線対を用
い、２つのポート、即ちＡポート及びＢポートから独立
してアドレス指定し、前記メモリセルマトリックス１中
の任意の１つのメモリセルＭＣに対してアクセスできる
ようになっている。

【０００６】このようなデュアルポートメモリは、前記
メモリセルマトリックス１に対してＡポート用のワード
線及びＢポート用のワード線に対して信号を出力するロ
ウデコーダ１６と、Ａポートコントロール回路１４Ａ
と、Ａポートデータ入出力回路１３Ａと、Ａポートカラ
ムデコーダ１２Ａと、Ｂポートコントロール回路１４Ｂ
と、Ｂポートカラムデコーダ１２Ｂと、Ｂポートデータ
入出力回路１３Ｂとにより構成されている。

【０００７】まず、前記Ａポートコントロール回路１４
Ａ及びＢポートコントロール回路１４Ｂは、それぞれ、
外部からアドレス信号ＡＡＤあるいはＢＡＤを入力し、
又、読み出し書き込み制御信号ＡＲＷあるいはＢＲＷを
入力する。このような入力信号に従って、前記Ａポート
コントロール回路１４Ａは、前記ロウデコーダ１６Ａ
と、前記Ａポートカラムデコーダ１２Ａと、前記Ａポー
トデータ入出力回路１３Ａとを制御する。又、前記Ｂポ
ートコントロール回路１４Ｂについては、前記ロウデコ
ーダ１６と、前記Ｂポートカラムデコーダ１２Ｂと、前
記Ｂポートデータ入出力回路１３Ｂとを制御する。

【０００８】前記ロウデコーダ１６は、まず、前記Ａポ
ートコントロール回路１４Ａを経て入力される前記アド
レス信号ＡＡＤのＭＳＢ（most significant bit）側の
ビットをデコードし、Ａポート用の６本のワード線のい
ずれか１本を選択状態とする。又、該ロウデコーダ１６
は、同様に、前記Ｂポートコントロール回路１４Ｂを経
て入力される前記アドレス信号ＢＡＤのＭＳＢ側のビッ
トをデコードし、Ｂポート用の６本のワード線のいずれ
か１つを選択状態とする。

【０００９】前記Ａポートカラムデコーダ１２Ａは、前
記Ａポートコントロール回路１４Ａを経て入力される前
記アドレス信号ＡＡＤのＬＳＢ（least significant bi
t ）側のビットのデコード結果に基づき、前記メモリセ
ルマトリックス１に対して設けられた６対のＡポート用
のビット線対のいずれか１対を選択し、前記Ａポートデ
ータ入出力回路１３Ａへ接続する。前記Ｂポートカラム
デコーダ１２Ｂは、同様に、前記Ｂポートコントロール
回路１４Ｂを経て入力される前記アドレス信号ＢＡＤの
ＬＳＢ側のビットのデコード結果に従って、前記メモリ
セルマトリックス１に設けられた６対のＢポート用のビ
ット線対のいずれか１対を選択し、前記Ｂポートデータ
入出力回路１３Ｂへ接続する。

【００１０】前記Ａポートデータ入出力回路１３Ａは、
前記ロウデコーダ１６で選択されたＡポートのワード線
に接続され、且つ、前記Ａポートカラムデコーダ１２Ａ
で選択されたＡポートのビット線対に接続される１つの
前記メモリセルＭＣに対して行う、読み出しアクセスあ
るいは書き込みアクセスの際のビットデータの入出力を
制御する。又、前記Ｂポートデータ入出力回路１３Ｂ
は、前記ロウデコーダ１６で選択されたＢポートのワー
ド線に接続され、且つ、前記Ｂポートカラムデコーダ１
２Ｂで選択されたＢポートのビット線対に接続される１
つの前記メモリセルＭＣに対してなされる、読み出しア
クセスや書き込みアクセスの際のビットデータ入出力を
制御する。これらＡポートデータ入出力回路１３Ａある
いはＢポートデータ入出力回路１３Ｂは、前記読み出し
書き込み制御信号ＡＲＷあるいはＢＲＷがＨ状態であれ
ば、読み出しアクセスの制御を行う。あるいは、これら
読み出し書き込み制御信号ＡＲＷあるいはＢＲＷがＬ状
態であれば、書き込みアクセスの制御を行う。

【００１１】ここで、前記Ａポートデータ入出力回路１
３Ａ及び前記Ｂポートデータ入出力回路１３Ｂには、そ
れぞれ、読み出しアクセスの際に用いられる、選択され
た１つの前記メモリセルＭＣのビットデータを読み出す
ためのセンスアンプが設けられている。

【００１２】集積回路の単位面積当りの記憶容量を増加
させるため、前記メモリセルマトリックス１の集積度は
より向上させる必要がある。このため、該メモリセルマ
トリックス１中のトランジスタや配線はより微細化さ
れ、配線間隔はより狭められている。従って、前記メモ
リセルマトリックス１を構成する、記憶するビットデー
タを保持するフリップフロップの出力駆動能力は最小限
に抑えられ、又、該フリップフロップに記憶されるビッ
トデータを読み出すためのビット線も細くされている。
従って、読み出されるビットデータを示すビット線対間
の電位差はより小さくなる傾向がある。このため、前記
Ａポートデータ入出力回路１３Ａや前記Ｂポートデータ
入出力回路１３Ｂが内蔵する前述のセンスアンプは、こ
のようにより小さなビット線対間の電位差を増幅し、選
択された前記メモリセルＭＣに記憶されるビットデータ
を読み出す。

【００１３】しかしながら、このように読み出される前
記メモリセルＭＣからの電位差は小さいため、ノイズ等
の影響を受け易い。例えば、マルチポートメモリでは、
前記メモリセルマトリックス１に対して、各ポートのビ
ット線対が並行して設けられている。このため、ビット
線対のポート間の浮遊容量や電磁誘導によって、相互干
渉を生じ易く、ノイズ等の問題がある。特に、微細加工
で配線間隔が狭められると、この様な浮遊容量は増大す
る。

【００１４】例えば、あるポートでポート専用のビット
線対を用いて読み出しアクセスを行っている最中に、他
のポートが書き込みアクセスを行う場合を考える。この
場合、読み出しアクセス中のポートのビット線対に並行
する、書き込みアクセスするポート専用のビット線対
に、書き込むビットデータの電圧が印加され、書き込み
電流が流れる。この時、書き込みアクセス中のポートの
ビット線対の電圧が、浮遊容量によって、比較的電圧が
小さい読み出しアクセス中のポートのビット線対の電圧
に影響を与え、誤ったデータが読み出されてしまうこと
がある。あるいは、書き込みアクセス中のポートのビッ
ト線対に流れる書き込み電流によって、読み出しアクセ
ス中のポートのビット線対に電磁誘導による電圧が生
じ、誤ったデータが読み出されてしまうことがある。

【００１５】特開平４−１４３９９４や特開平５−２３
４３７６では、このようなポート間での浮遊容量や電磁
誘導による相互干渉を低減することで、読み出しアクセ
ス中のポートのビット線に対する、書き込みアクセス中
のポートの動作に伴ったノイズの混入を低減するという
技術が開示されている。これら特開平４−１４３９９４
及び特開平５−２３４３７６では、メモリセルマトリッ
クスに設けられるビット線対をツイストさせることで、
他のビット線対からの浮遊容量や電磁誘導による影響を
低減している。

【００１６】図７は、従来から行われている、ポート間
での相互干渉の低減を図るビット線対のツイストの要旨
を示す回路図である。

【００１７】この図７にあって、メモリセルアレイ１０
は、メモリセルマトリックスにおける、同一ワード線に
接続される１行分のメモリセル群を示す。例えば、前記
図６の前記メモリセルマトリックス１においては、前記
ロウデコーダ１６から出力される１本のワード線に対し
て接続される合計６個の前記メモリセルＭＣが、該メモ
リセルアレイ１０の一つに相当する。このようなメモリ
セルアレイ１０は、この図７で上下方向、即ち、前記メ
モリアルマトリックスの列方向に配列され、前記Ａポー
トカラムデコーダ１２Ａ及び前記Ｂポートカラムデコー
ダ１２Ｂに接続されている。

【００１８】ここで、前記特開平４−１４３９９４及び
前記特開平５−２３４３７６では、この図７に示される
ような前記メモリセルアレイ１０間にあってＡポート用
のビット線対ＢＡ−ＢＡＮをツイストさせ、Ｂポート用
のビット線対ＢＢ−ＢＢＮはツイストさせていない。こ
のようにすることで、Ａポートのビット線対ＢＡ−ＢＡ
ＮとＢポートのビット線対ＢＢ−ＢＢＮとの相互干渉
が、隣接する前記メモリセルアレイ１０間で逆方向とな
るため、相互に打ち消し合うことができる。結果として
ポート間での相互干渉による、例えばノイズの混入、及
びこれによって誤ったデータが読み出されてしまうなど
の誤動作を低減することができる。

【００１９】具体的に説明すると、図８に示す如く、前
記ビット線対ＢＡ−ＢＡＮと、前記ビット線対ＢＢ−Ｂ
ＢＮとの間には、浮遊容量Ｃが存在し、一方の電圧が他
方の電圧に影響を与え、ノイズとして混入してしまう。

【００２０】ここで、例えば前記ビット線対ＢＡ−ＢＡ
Ｎのうち、ビット線ＢＡについて注目する。

【００２１】まず、メモリセルアレイ１０−１では、該
ビット線ＢＡは、配置距離の関係上、ビット線ＢＢＮの
影響に比べ、前記ビット線ＢＢの影響の方が大きい。次
に、隣接するメモリセルアレイ１０−２では、逆に、該
ビット線ＢＡは、前記ビット線ＢＢの影響に比べ、前記
ビット線ＢＢＮの影響の方が大きくなる。又、次に隣接
するメモリセルアレイ１０−３では、更に逆となり、前
記ビット線ＢＡに対する影響は、前記ビット線ＢＢＮに
比べ前記ビット線ＢＢの方が大きくなる。

【００２２】ここで、前記ビット線ＢＡに対して、前記
ビット線ＢＢによる影響と、前記ビット線ＢＢＮによる
影響とは逆方向となるため、このように前記メモリセル
アレイ１０−１〜１０−６…と、順にこれらビット線Ｂ
Ｂ及びＢＢＮの影響の大きさが入れ替わることで、前記
ビット線ＢＡに対する前記ビット線対ＢＢ−ＢＢＮの影
響が低減される。

【００２３】図９は、デュアルポートメモリにおけるポ
ート間での相互干渉を示すタイムチャートである。

【００２４】この図９のタイムチャートでは、前記特開
平４−１４３９９４や前記特開平５−２３４３７６のよ
うなビット線対のツイストを行わない場合の、Ａポート
の読み出し書き込み制御信号ＡＲＷと、Ｂポートの読み
出し書き込み制御信号ＢＲＷと、Ａポートのアドレス信
号ＡＡＤと、Ｂポートのアドレス信号ＢＡＤと、書き込
みアクセス中のＢポートの入力データＢＤＩ及びビット
線ＢＢ又ＢＢＮと、読み出しアクセス中にあるＡポート
のビット線ＢＡ及びＢＡＮ又出力データＡＤＯとのタイ
ミングが示されている。

【００２５】この図９のタイムチャートにおいて、ま
ず、読み出しアクセス中にあるＡポートに入力される前
記アドレス信号ＡＡＤが時刻ｔ３０で変化し、これに伴
って選択されるメモリセルに記憶されているビットデー
タが、時刻ｔ３１にてＡポートのビット線対ＢＡ−ＢＡ
Ｎに出力されている。この後、該ビット線対ＢＡ−ＢＡ
Ｎのビットデータは、時刻ｔ３２にて、Ａポートの出力
データＡＤＯとして出力されている。

【００２６】同様に、読み出しアクセス中にあるＡポー
トに対して入力される前記アドレス信号ＡＡＤが時刻ｔ
３７にも変化している。これに伴って、入力された該ア
ドレス信号ＡＡＤに従って選択されるメモリセルに記憶
されているビットデータが、時刻ｔ３９に前記ビット線
対ＢＡ−ＢＡＮに出力され、時刻ｔ４０でＡポートの前
記出力データＡＤＯとして読み出されている。

【００２７】このようなＡポートからの読み出しアクセ
ス中に対して、このタイムチャートでは、Ｂポートから
は書き込みアクセスが行われている。

【００２８】まず、時刻ｔ３３では、既に入力済みの前
記アドレス信号ＢＡＤ（アドレスＢ０）に対して、書き
込もうとする入力データＢＤＩ（ＢＤＩ１）が入力され
る。これに伴って、時刻ｔ３４ではＢポートの前記ビッ
ト線対ＢＢ−ＢＢＮの電圧が変化し、これに伴って書き
込み電流が流れる。

【００２９】すると、このような書き込み電流が、電磁
誘導によってＡポートの前記ビット線対ＢＡ−ＢＡＮに
対して影響を与えている。例えばこの図９の時刻ｔ３４
から時刻ｔ３５の間では、該ビット線対ＢＡ−ＢＡＮの
電圧が不安定になってしまう。又、該図９の斜線で示さ
れる如く、読み出しデータとして得られる前記出力デー
タＡＤＯが、誤ったデータとなってしまっている。

【００３０】続いて、Ｂポートの前記アドレス信号ＢＡ
Ｄで示される同一アドレス（Ｂ０）に対して、時刻ｔ３
６では書き込みデータとして別の入力データＢＤＩ（Ｂ
ＤＩ０）が入力される。これに伴って、時刻ｔ３８で
は、Ｂポートの前記ビット線対ＢＢ−ＢＢＮの電圧が変
化し、これに伴って該ビット線対ＢＢ−ＢＢＮへ書き込
み電流が流れる。このような書き込み電流が、電磁誘導
によってＡポートのビット線対ＢＡ−ＢＡＮに対して影
響を与えてしまい、前述した前記時刻ｔ３９における、
Ａポートの読み出しデータが確定するまでのアクセスタ
イムが延長されてしまっている。従って、前述した時刻
ｔ４０における、Ａポートの読み出しデータとして得ら
れる前記出力データＡＤＯ（ＡＤＯ０）の出力も遅延さ
れてしまっている。

【００３１】なお、前記特開平４−１４３９９４又前記
特開平５−２３４３７６の如く、前記図７に示すように
前記メモリセルアレイ１０の間で前記ビット線対ＢＡ−
ＢＡＮをツイストさせると、一方のポートから書き込
み、メモリセルに記憶されるビットデータを、別のポー
トから読み出した場合、得られるビットデータの論理が
逆となってしまう。例えば、あるメモリセルにあって
は、Ａポートから“１（Ｈ状態）”を書き込んだもの
の、これをＢポートから読み出すと、反転されてしまっ
た“０（Ｌ状態）”が読み出されてしまう。

【００３２】このため、特開平５−２３４３７６では、
ビット線対をツイストさせるポートでアクセスする場
合、前述のようにデータの論理が逆になる偶数あるいは
奇数アドレスに対してアクセスする際には、メモリの入
出力部分で読み出しデータや書き込みデータを反転させ
ている。例えば、ツイストさせたポートの場合、アドレ
ス信号のＬＳＢの１ビットに応じて、論理が逆となる偶
数アドレス又は奇数アドレスを判定し、読み出しデータ
あるいは書き込みデータを反転させている。

【００３３】

【発明が達成しようとする課題】しかしながら、前記特
開平４−１４３９９４では、マルチポートメモリのポー
ト間での浮遊容量や電磁誘導による相互干渉を低減でき
るものの、前述したように、異なるポート間で読み出し
データあるいは書き込みデータの論理が逆になってしま
う。あるいは、前記特開平５−２３４３７６では、異な
るポート間でこのように読み出しデータや書き込みデー
タの論理が逆になることはないが、しかしながら、メモ
リの入出力部分において、読み出しデータや書き込みデ
ータを適宜反転させる必要がある。従って、当然なが
ら、このような読み出しアクセスや書き込みアクセスの
際のアクセスタイムが延長されてしまう。例えば、ツイ
ストさせるポートの入力されるアドレス信号のＬＳＢが
“０”あるいは“１”であるかによって読み出しデータ
や書き込みデータを反転するか否か判定する時間を要
し、又、このようなデータを反転するためのインバータ
による信号遅延時間も考慮しなければならず、アクセス
タイムが延長されてしまう。

【００３４】本発明は、前記従来の問題点を解決するべ
くなされたもので、アクセスタイムの延長を抑えなが
ら、ポート間での浮遊容量や電磁誘導による相互干渉を
低減することで、読み出しアクセス中のポートのビット
線に対する、書き込みアクセス中のポートの動作に伴っ
たノイズの混入をより低減することができるマルチポー
トメモリを提供することを目的とする。

【００３５】

【課題を達成するための手段】本発明は、マトリックス
状にメモリセルが配列されたメモリセルマトリックスに
対して、行方向にＮ組のワード線、及び列方向にＮ組の
ビット線を備え、Ｎ個の各ポートから独立してアドレス
指定し、アクセスできるようにしたマルチポートメモリ
において、少なくとも書き込みアクセスが可能なポート
と、少なくとも読み出しアクセスが可能な他のポートと
にあって、いずれのポートの前記ビット線も、正論理ビ
ット線及び負論理ビット線でなるビット線対とされ、
又、一方のポートをツイストビット線対ポートとし、他
方のポートを固定ビット線対ポートとし、前記ツイスト
ビット線対ポートのビット線対は、前記メモリセルマト
リックスにあって周期的にツイストされ、これによっ
て、ビット線対の配置位置が入れ替わったビットデータ
反転区間、及び入れ替わらないビットデータ非反転区間
が交互に周期的に存在し、一方、前記固定ビット線対ポ
ートのビット線対は、前記ビットデータ反転区間及びビ
ットデータ非反転区間が交互に存在する区間にはツイス
トされず、前記ツイストビット線対ポートのビット線対
の各ビット線に対して引き出される配線の信号の論理
が、ビット線へ同一方向に引き出される前記固定ビット
線対ポートのビット線対のビット線に対する配線の信号
の論理と同一の、前記メモリセルの１つとして用いられ
る正論理メモリセルと、前記ツイストビット線対ポート
のビット線対の各ビット線に対して引き出される配線の
信号の論理が、ビット線へ同一方向に引き出される前記
固定ビット線対ポートのビット線対のビット線に対する
配線の信号の論理と逆の、前記メモリセルの１つとして
用いられる負論理メモリセルとを備え、前記ビットデー
タ非反転区間には前記正論理メモリセルが配列され、一
方、前記ビットデータ反転区間には前記負論理メモリセ
ルが配列されていることにより、前記課題を達成したも
のである。

【００３６】又、前記マルチポートメモリにおいて、前
記正論理メモリセルと前記負論理メモリセルとが、それ
ぞれ、２つのインバータゲートの入力及び出力が相互に
接続され、一方の接続点が正論理点とされ、他方の接続
点が負論理点とされたフリップフロップを備えると共
に、前記正論理メモリセルは、前記正論理点に対して、
前記ツイストビット線対ポートの前記正論理ビット線と
の間、及び、前記固定ビット線対ポートの前記正論理ビ
ット線との間に、それぞれ、該当ポートの対応するワー
ド線にゲートが接続されたパストランジスタを備え、
又、前記負論理点に対して、前記ツイストビット線対ポ
ートの前記負論理ビット線との間、及び、前記固定ビッ
ト線対ポートの前記負論理ビット線との間に、それぞ
れ、該当ポートの対応するワード線にゲートが接続され
たパストランジスタを備え、前記負論理メモリセルは、
前記正論理点に対して、前記ツイストビット線対ポート
の前記負論理ビット線との間、及び、前記固定ビット線
対ポートの前記正論理ビット線との間に、それぞれ、該
当ポートの対応するワード線にゲートが接続されたパス
トランジスタを備え、又、前記負論理点に対して、前記
ツイストビット線対ポートの前記正論理ビット線との
間、及び、前記固定ビット線対ポートの前記負論理ビッ
ト線との間に、それぞれ、該当ポートの対応するワード
線にゲートが接続されたパストランジスタを備え、前記
正論理メモリセル及び前記負論理メモリセルそれぞれに
あって、前記正論理点及び負論理点に対するそれぞれの
前記パストランジスタの接続が、各パストランジスタの
トランジスタ領域を延長することによって行うことで、
前記課題を達成すると共に、半導体集積回路としてより
少ない配線層にて前記正論理メモリセル及び前記負論理
メモリセルを実現し、本発明のマルチポートメモリを提
供できるようにしたものである。

【００３７】

【作用】前述したように、前記特開平４−１４３９９４
や前記特開平５−２３４３７６の如く、隣接するメモリ
セル間でビット線対をツイストさせると、異なるポート
間にあって、一方のポートで書き込んだビットデータを
他のポートで読み出した場合、反転されたデータが読み
出されてしまうというメモリセルが存在してしまう。

【００３８】このため、本発明にあっては、このように
反転されたデータが読み出されるメモリセルに対して
は、通常用いるメモリセルとは異なる、即ち、本発明で
正論理メモリセルと称するものとは異なる、本発明で負
論理メモリセルと称するものを専用に用いている。従っ
て、本発明では、前記特開平５−２３４３７６の如く、
メモリの入出力部分で、随時、読み出しアクセスデータ
や書き込みアクセスデータを反転させる必要がない。

【００３９】具体的には、まず、少なくとも書き込みア
クセスが可能なポートと、少なくとも読み出しアクセス
が可能な他のポートとにあって、これらにかかるビット
線が特にビット線対とされ、該ビット線対の一方を正論
理ビット線と称し、他方を負論理ビット線と称する。
又、これらポートについて、一方のポートをツイストビ
ット線対ポートと称し、他方のポートを固定ビット線対
ポートと称する。特に、前記ツイストビット線対ポート
のビット線対は、前記メモリセルマトリックスにあって
周期的にツイストされ、これによって、ビット線対の配
置位置が周期的に入れ替わったビットデータ反転区間、
及び入れ替わらないビットデータ非反転区間が交互に周
期的に存在する。一方、前記固定ビット線対ポートのビ
ット線対は、前記ビットデータ反転区間及び前記ビット
データ非反転区間が交互に存在する区間にはツイストさ
れない。

【００４０】このような前提の下で、本発明にあって
は、前記正論理メモリセルを、前記ツイストビット線対
ポートのビット線対の各ビット線に対して引き出される
配線の信号の論理が、ビット線へ同一方向に引き出され
る、前記固定ビット線対ポートのビット線対のビット線
に対する配線の信号の論理と同一としている。一方、前
記負論理メモリセルは、前記ツイストビット線対ポート
のビット線対の各ビット線に対して引き出される配線の
信号の論理が、ビット線へ同一方向に引き出される、前
記固定ビット線対ポートのビット線対のビット線に対す
る配線の信号の論理に対して逆となっている。

【００４１】例えば後述する実施例では、図１に示され
るものが正論理メモリセルであり、図２に示すものが負
論理メモリセルである。ここで、これら図１及び図２に
あって、一方のポートをビット線対ＢＸ−ＢＸＮでアク
セスされるＸポートとする。又、別のポートをビット線
対ＢＹ−ＢＹＮでアクセスされるＹポートとする。する
と、前記図１のもの等、正論理メモリセルについては、
これらＸポート及びＹポートにあって、一方のポートか
ら書き込んだビットデータ（論理状態）がそのまま別の
ポートから読み出される。一方、前記図２のもの等、負
論理メモリセルでは、これらＸポート及びＹポートにあ
って、一方のポートから書き込んだビットデータ（論理
状態）は別のポートから反転して読み出される。

【００４２】以上説明したとおり、本発明にあっては、
前記正論理メモリセルと前記負論理メモリセルとを適宜
用いることで、前記特開平４−１４３９９４や前記特開
平５−２３４３７６の如くメモリセル間でビット線対を
ツイストさせるものの、該特開平５−２３４３７６の如
く、メモリの入出力部分で読み出しデータや書き込みデ
ータを適宜反転させる必要がない。このため、アクセス
タイムの延長を抑えながら、ポート間での浮遊容量や電
磁誘導による相互干渉を低減することで、読み出しアク
セス中のポートのビット線に対する、書き込みアクセス
中のポートの動作に伴ったノイズの混入をより低減する
ことができる。

【００４３】なお、前記正論理メモリセルと共に前記負
論理メモリセルとを備える際、メモリセルの構造が飛躍
的に複雑になってしまったり、メモリセル内の配線の立
体交差が増加してしまって、金属配線層やポリシリコン
層等の配線層の数をより増加しなければならなくなって
しまう印象が一般的である。しかしながら、発明者によ
れば、後述する実施例の如く、従来と同等程度で前記正
論理メモリセルや前記負論理メモリセルを提供すること
ができることが確認されている。本発明は、特にこのよ
うな点に着目したものである。

【００４４】なお、本発明にあって、周期的になされる
前述のようなビット線対のツイストは、必ずしもメモリ
セル１つ毎にツイストさせるものに限定されるものでは
ない。例えば２以上のメモリセル毎にビット線対をツイ
ストさせてもよい。しかしながら、より細かいピッチで
ツイストさせた方が、ポート間での相互干渉をより効果
的に低減することができる。又、２以上のメモリセル毎
にビット線対をツイストさせる場合、ツイストさせるメ
モリセル数の周期は一定である方が、ポート間での相互
干渉の低減という観点では好ましい。

【００４５】

【実施例】以下、図を用いて本発明の実施例を詳細に説
明する。

【００４６】図１は、本発明が適用されたマルチポート
メモリの実施例に用いられる前記正論理メモリセルの回
路図である。又、図２は、本実施例に用いられる前記負
論理メモリセルの回路図である。

【００４７】本実施例は、前述した図６のデュアルポー
トメモリに対して、前記図７や前記図８を用いて前述し
たビット線対のツイストを、１つのメモリセルの配線ピ
ッチの周期で行ったものである。特に、本実施例にあっ
ては、このようにツイストすることで生じる、一方のポ
ートから書き込んだビットデータを他のポートから読み
出した際に、書き込んだビットデータと読み出したもの
とで論理が反転してしまうメモリセルについては、前記
図２の前記負論理メモリセルを用い、これ以外のメモリ
セルについては、前記図１の前記正論理メモリセルを用
いたものである。

【００４８】なお、本実施例において、Ａポートが本発
明の前記ツイストビット線対ポートに相当し、Ｂポート
が前記固定ビット線対ポートに相当する。

【００４９】まず、前記図１の正論理メモリセルについ
て説明する。

【００５０】この図１の如く、該正論理メモリセルは、
ＰチャネルＭＯＳトランジスタＴＰ１１及びＮチャネル
ＭＯＳトランジスタＴＮ１１によって構成されるインバ
ータゲートと、ＰチャネルＭＯＳトランジスタＴＰ１２
とＮチャネルＭＯＳトランジスタＴＮ１２とにより構成
されるインバータゲートと、パストランジスタＴＮ１〜
ＴＮ４とを有する。まず、前記第１インバータゲートの
入力と前記第２インバータゲートの出力とは相互に接続
され（該接続点を、以降、正論理点と称する）、前記第
１インバータゲートの出力と前記第２インバータゲート
の入力とは相互に接続され（該接続点を、以降、負論理
点と称する）、１つのフリップフロップが構成されてい
る。当該正論理メモリセルにあって、ビットデータは該
フリップフロップに記憶される。

【００５１】次に、前記パストランジスタＴＮ１及びＴ
Ｎ２のゲートは、いずれも、Ａポートのワード線ＷＡに
接続される。前記パストランジスタＴＮ１のソース及び
ドレインは、前記正論理点及びＡポートの前記ビット線
ＢＡに接続される。又、前記パストランジスタＴＮ２の
ソース及びドレインは、前記負論理点及びＡポートの前
記ビット線ＢＡＮに接続される。

【００５２】前記パストランジスタＴＮ３及びＴＮ４の
ゲートは、Ｂポートの前記ワード線ＷＢに接続される。
まず、前記パストランジスタＴＮ３のソース及びドレイ
ンは、前記正論理点及びＢポートの前記ビット線ＢＢに
接続される。次に前記パストランジスタＴＮ４のソース
及びドレインは、前記負論理点及びＢポートの前記ビッ
ト線ＢＢＮに接続される。

【００５３】従って、このような正論理メモリセルにあ
って、Ａポートから読み出しアクセスあるいは書き込み
アクセスする際には、Ａポートの前記ワード線ＷＡをＨ
状態とすると、前記パストランジスタＴＮ１及びＴＮ２
がオンとなる。すると、Ａポートの前記ビット線ＢＡは
前記正論理点に接続され、前記ビット線ＢＡＮは前記負
論理点に接続される。従って、これらビット線ＢＡ及び
ＢＡＮによって、当該正論理メモリセルのフリップフロ
ップに対して、読み出しアクセスや書き込みアクセスが
可能となる。

【００５４】同様に、Ｂポートから読み出しアクセスや
書き込みアクセスをする場合、Ｂポートの前記ワード線
ＷＢをＨ状態とすれば、前記パストランジスタＴＮ３及
びＴＮ４がオンとなる。これによって、Ｂポートの前記
ビット線ＢＢは前記正論理点に接続され、Ｂポートの前
記ビット線ＢＢＮは前記負論理点に接続される。従っ
て、これらビット線ＢＢ及びＢＢＮによって、当該正論
理メモリセルのフリップフロップに対して読み出しアク
セスや書き込みアクセスが可能となる。

【００５５】ここで、Ａポートの正論理側の前記ビット
線ＢＡと、Ｂポートの正論理側の前記ビット線ＢＢと
は、いずれも、前記正論理点に接続されている。又、Ａ
ポートの負論理側の前記ビット線ＢＡＮと、Ｂポートの
負論理側の前記ビット線ＢＢＮとは、いずれも、前記負
論理点に接続されている。

【００５６】従って、当該正論理メモリセルにあって
は、Ａポートから書き込んだビットデータと同一のもの
がＢポートから読み出すことができ、又、Ｂポートから
書き込んだビットデータと同一のものをＡポートから読
み出すことが可能となっている。

【００５７】続いて、前記図２の本実施例の前記負論理
メモリセルについて説明する。

【００５８】まず、ここで、前記正論理メモリセルを示
す前記図１は、左から順に、Ｂポートの正論理側の前記
ビット線ＢＢ、Ａポートの正論理側の前記ビット線Ｂ
Ａ、Ａポートの負論理側の前記ビット線ＢＡＮ、Ｂポー
トの負論理側の前記ビット線ＢＢＮの順に示されてい
る。一方、本実施例の負論理メモリセルを示す当該図２
では、左から順に、Ｂポートの正論理側の前記ビット線
ＢＢ、Ａポートの負論理側の前記ビット線ＢＡＮ、Ａポ
ートの正論理側の前記ビット線ＢＡ、Ｂポートの負論理
側の前記ビット線ＢＢＮとなり、このように前記図１の
順番と異なっている。即ち、前記ビット線ＢＡ及びＢＡ
Ｎが、ツイストのため入れ替わっている。

【００５９】しかしながら、本実施例の負論理メモリセ
ルによれば、このようにこれらビット線の配置位置がツ
イストにて入れ替わったとしても、Ａポートから書き込
んだビットデータと同一のものがＢポートから読み出し
可能であり、又、Ｂポートから書き込んだビットデータ
と同一のものをＡポートから読み出し可能となってい
る。これは、これらビット線ＢＡ及びＢＡＮの配置位置
がビット線対のツイストによって入れ替わったとして
も、前記ビット線ＢＡ、ＢＡＮ、ＢＢ及びＢＢＮ、又前
記フリップフロップの正論理点及び負論理点と、前記パ
ストランジスタＴＮ１〜ＴＮ４との、これら接続関係が
前記図１の前記正論理メモリセルと同一であるためであ
る。

【００６０】図３は、本実施例の前記正論理メモリセル
及び前記負論理メモリセルの集積回路レイアウト図であ
る。

【００６１】この図３では、ビット線方向（列方向）で
相互に隣接している、前記図１に示した前記正論理メモ
リセルと、前記図２に示した前記負論理メモリセルとの
レイアウト図が示されている。該図３に示される如く、
中段はツイスト領域であり、該ツイスト領域より下段は
前記正論理メモリセルが配置されており、前記ツイスト
領域より上段には前記負論理メモリセルが配置されてい
る。

【００６２】又、該図３にあっては、破線にて、シリコ
ン基板に直接形成されるトランジスタ領域が示される。
二点鎖線は、シリコン基板上の酸化絶縁膜上に形成され
るポリシリコン層を用いた配線を示す。一点鎖線は、前
記シリコン基板上に酸化絶縁膜を介して形成する、又、
前記ポリシリコン層に対しても酸化絶縁膜で絶縁されこ
れより上方に積層された第２アルミニウム配線層の配線
である。実線は、酸化絶縁膜を介して前記第１アルミニ
ウム配線層よりも上層に形成された第２アルミニウム配
線層の配線である。

【００６３】又、×印は、シリコン基板のトランジスタ
領域と第１アルミニウム配線層に作り込んだ配線とを接
続するコンタクト、あるいは、ポリシリコン層に作り込
んだ配線と第１アルミニウム配線層に作り込んだ配線と
を接続するコンタクトである。×印が付される□印は、
シリコン基板上のトランジスタ領域から第２アルミニウ
ム配線層に作り込んだ配線まで、これら間を接続するコ
ンタクトであり、これら間に例えばポリシリコン層や第
１アルミニウム配線層の配線があれば、これも接続する
コンタクトである。□印は、第１アルミニウム配線層に
作り込んだ配線と、第２アルミニウム配線層に作り込ん
だ配線とを接続するコンタクトである。

【００６４】まず、この図３の横方向に、一点鎖線で示
される如く、前記ワード線ＷＡ及びＷＢが作り込まれて
いる。又、この図３の縦方向には、実線で示される如
く、前記ビット線ＢＡ、ＢＡＮ、ＢＢ、ＢＢＮ、又、グ
ランド線ＧＮＤａ及びＧＮＤｂが作り込まれている。更
に、図示されない電源線ＶＤＤが左右それぞれの外側に
作り込まれ、後述するように電源を供給する。特に、前
述したツイスト領域にて、第１アルミニウム配線層に作
り込んだ配線Ｇ１によって、前記ビット線ＢＡとＢＡＮ
とがツイスト（立体交差）されている。なお、この図３
の下段の前記正論理メモリセルの下方でも、又、該図３
の上方の前記負論理メモリセルの上方でも、第１アルミ
ニウム配線層に作り込んだ配線を用いながら、同様のツ
イストがなされている。

【００６５】なお、電源線ＶＤＤについては、図４の如
く、横方向に作り込んでもよい。前記図３では図示が省
略されていた電源線ＶＤＤ（但し、図３では前述のよう
に縦方向）が、この図４では一点鎖線の第１アルミニウ
ム配線層に作り込んだ横方向の電源線ＶＤＤａ及びＶＤ
Ｄｂとして、実際に図示されている。まず、電源線ＶＤ
Ｄａは、前記正論理メモリセルの前記ＰチャネルＭＯＳ
トランジスタＴＰ１１及びＴＰ１２のそれぞれのソース
へ、×印で示されるコンタクトにて接続されている。
又、電源ＶＤＤｂについては、前記負論理メモリセルの
前記ＰチャネルＭＯＳトランジスタＴＰ１１及びＴＰ１
２のそれぞれのソースへ、×印で示されるコンタクトに
て接続されている。

【００６６】次に、この図３の下段に示される本実施例
の前記正論理メモリセルを、前記図１を参照しながら説
明する。

【００６７】まず、トランジスタ領域Ａ５には、前記図
１に示される前記パストランジスタＴＮ１及びＴＮ３
と、前記ＮチャネルＭＯＳトランジスタＴＮ１２が作り
込まれている。特に、該トランジスタ領域Ａ５と交差す
る配線Ｇ５の交差部分が、前記パストランジスタＴＮ１
のゲートとなっている。該トランジスタ領域Ａ５と交差
する配線Ｇ６との交差部分が、前記パストランジスタＴ
Ｎ３のゲートとなっている。該トランジスタ領域Ａ５に
交差する配線Ｇ８の交差部分が、前記ＮチャネルＭＯＳ
トランジスタＴＮ１２のゲートとなっている。

【００６８】次に、トランジスタ領域Ａ６には、前記パ
ストランジスタＴＮ２及びＴＮ４と、前記ＮチャネルＭ
ＯＳトランジスタＴＮ１１が作り込まれている。特に、
該トランジスタ領域Ａ６に交差する配線Ｇ５の交差部分
が、前記パストランジスタＴＮ２のゲートとなってい
る。該トランジスタ領域Ａ６と交差する配線Ｇ６の交差
部分が、前記パストランジスタＴＮ４のゲートとなって
いる。該トランジスタ領域Ａ６と交差する配線Ｇ７の交
差部分が、前記ＮチャネルＭＯＳトランジスタＴＮ１１
のゲートとなっている。

【００６９】特に、前記トランジスタ領域Ａ５は、前記
パストランジスタＴＮ１及びＴＮ３、又前記Ｎチャネル
ＭＯＳトランジスタＴＮ１２のそれぞれのソース又はド
レインを、これらトランジスタ間で接続する配線ともな
っている。又、前記トランジスタ領域Ａ６は、前記パス
トランジスタＴＮ２及びＴＮ４、又前記ＮチャネルＭＯ
ＳトランジスタＴＮ１１のそれぞれのソース又はドレイ
ンを、これらトランジスタ間で接続する配線ともなって
いる。

【００７０】次に、トランジスタ領域Ａ７には、前記Ｐ
チャネルＭＯＳトランジスタＴＰ１１が作り込まれてい
る。該トランジスタ領域Ａ７と交差する配線Ｇ７の交差
部分は、前記ＰチャネルＭＯＳトランジスタＴＰ１１の
ゲートとなっている。又、トランジスタ領域Ａ８には、
前記ＰチャネルＭＯＳトランジスタＴＰ１２が作り込ま
れている。該トランジスタ領域Ａ８と交差する配線Ｇ８
の交差部分が、前記ＰチャネルＭＯＳトランジスタＴＰ
１２のゲートとなっている。

【００７１】ここで、前記ＮチャネルＭＯＳトランジス
タＴＮ１１のゲート及び前記ＰチャネルＭＯＳトランジ
スタＴＰ１１のゲートは配線Ｇ７で接続されており、該
配線Ｇ７は前記第１インバータゲートの入力となってい
る。又、前記ＰチャネルＭＯＳトランジスタＴＰ１２の
ドレイン及び前記ＮチャネルＭＯＳトランジスタＴＮ１
２のドレインは配線Ｈ４で接続され、従って該配線Ｈ４
は前記第２インバータゲートの出力となっている。更
に、該配線Ｈ４は前記第１インバータゲートの入力の前
記配線Ｇ７と接続され、前記正論理点といえる。該正論
理点は、前記パストランジスタＴＮ１及びＴＮ３のトラ
ンジスタ領域が延長されることで、これらパストランジ
スタＴＮ１及びＴＮ３に接続されている。

【００７２】前記ＰチャネルＭＯＳトランジスタＴＰ１
２のゲート及び前記ＮチャネルＭＯＳトランジスタＴＮ
１２のゲートは配線Ｇ８によって接続され、従って、該
配線Ｇ８は、前記第２インバータゲートの入力となって
いる。又、前記ＰチャネルＭＯＳトランジスタＴＰ１１
のドレイン及び前記ＮチャネルＭＯＳトランジスタＴＮ
１１のドレインは配線Ｈ３で接続され、従って該配線Ｈ
３は前記第１インバータゲートの出力となっている。
又、該配線Ｈ３は、前記第２インバータゲートの入力の
前記配線Ｇ８と接続されており、前記負論理点といえ
る。このような負論理点の該配線Ｈ３は、前記パストラ
ンジスタＴＮ２及びＴＮ４のトランジスタ領域が延長さ
れることで、これらパストランジスタＴＮ２及びＴＮ４
に接続されている。

【００７３】続いて、前記図３の上段の前記負論理メモ
リセルについて、前記図２を参照しながら説明する。

【００７４】まず、トランジスタ領域Ａ１には、前記パ
ストランジスタＴＮ１及びＴＮ３と、前記ＮチャネルＭ
ＯＳトランジスタＴＮ１２とが作り込まれている。該ト
ランジスタ領域Ａ１と交差する配線Ｇ１の交差部分が前
記パストランジスタＴＮ１のゲートとなっている。該ト
ランジスタ領域Ａ１と交差する配線Ｇ２の交差部分が、
前記パストランジスタＴＮ３のゲートとなっている。該
トランジスタ領域Ａ１と交差する配線Ｇ４の交差部分
が、前記ＮチャネルＭＯＳトランジスタＴＮ１２のゲー
トとなっている。

【００７５】次に、トランジスタ領域Ａ２には、前記パ
ストランジスタＴＮ２及びＴＮ４と、前記ＮチャネルＭ
ＯＳトランジスタＴＮ１１とが作り込まれている。該ト
ランジスタ領域Ａ２と交差する配線Ｇ１の交差部分が、
前記パストランジスタＴＮ２のゲートとなっている。該
トランジスタ領域Ａ２と交差する配線Ｇ２の交差部分
が、前記パストランジスタＴＮ４のゲートとなってい
る。該トランジスタ領域Ａ２と交差する配線Ｇ３の交差
部分が、前記ＮチャネルＭＯＳトランジスタＴＮ１１の
ゲートとなっている。

【００７６】次に、トランジスタ領域Ａ３には、前記Ｐ
チャネルＭＯＳトランジスタＴＰ１１が作り込まれてい
る。該トランジスタ領域Ａ３と交差する配線Ｇ３の交差
部分が、前記ＰチャネルＭＯＳトランジスタＴＰ１１の
ゲートとなっている。又、トランジスタ領域Ａ４には、
前記ＰチャネルＭＯＳトランジスタＴＰ１２が作り込ま
れている。該トランジスタ領域Ａ４と交差する配線Ｇ４
の交差部分が、前記ＰチャネルＭＯＳトランジスタＴＰ
１２のゲートとなっている。

【００７７】ここで、前記ＰチャネルＭＯＳトランジス
タＴＰ１１のゲートと前記ＮチャネルＭＯＳトランジス
タＴＮ１１のゲートとは配線Ｇ３で接続され、従って、
該配線Ｇ３は、前記第１インバータゲートの入力となっ
ている。前記ＰチャネルＭＯＳトランジスタＴＰ１２の
ドレインと前記ＮチャネルＭＯＳトランジスタＴＮ１２
のドレインとは配線Ｈ２で接続され、従って、該配線Ｈ
２は、前記第２バッファゲートの出力となっている。
又、該配線Ｈ２は前記第１バッファゲートの入力の前記
配線Ｇ３と接続され、従って前記正論理点となってい
る。該正論理点は、前記パストランジスタＴＮ１及びＴ
Ｎ３のトランジスタ領域が延長されることで、これらパ
ストランジスタＴＮ１及びＴＮ３に接続されている。

【００７８】次に、前記ＰチャネルＭＯＳトランジスタ
ＴＰ１２のゲートと前記ＮチャネルＭＯＳトランジスタ
ＴＮ１２のゲートとは配線Ｇ４で接続され、従って該配
線Ｇ４は、前記第２インバータゲートの入力となってい
る。又、前記ＰチャネルＭＯＳトランジスタＴＰ１１の
ドレインと前記ＮチャネルＭＯＳトランジスタＴＮ１１
のドレインとは配線Ｈ１で接続され、従って該配線Ｈ１
は、前記第１バッファゲートの出力となっている。又、
該配線Ｈ１は前記第２バッファゲートの入力の前記配線
Ｇ４とも接続され、従って該配線Ｈ１は前記負論理点と
もなっている。該負論理点は、前記パストランジスタＴ
Ｎ２及びＴＮ４のトランジスタ領域が延長されること
で、これらパストランジスタＴＮ２及びＴＮ４に接続さ
れている。

【００７９】なお、前記トランジスタ領域Ａ１、Ａ２、
Ａ５、Ａ６それぞれにある、前記負論理メモリセルの前
記ＮチャネルＭＯＳトランジスタＴＮ１２及びＴＮ１１
それぞれのソース、又、前記正論理メモリセルの前記Ｎ
チャネルＭＯＳトランジスタＴＮ１２及びＴＮ１１それ
ぞれのソースは、前記グランド線ＧＮＤａ又はＧＮＤｂ
に接続されている。又、前記トランジスタ領域Ａ３、Ａ
４、Ａ７、Ａ８それぞれにある、前記負論理メモリセル
の前記ＰチャネルＭＯＳトランジスタＴＰ１１及びＴＰ
１２それぞれのソース、又、前記正論理メモリセルの前
記ＰチャネルＭＯＳトランジスタＴＰ１１及びＴＰ１２
それぞれのソースは、前記図３の場合には、図示されな
い配線で前記電源線ＶＤＤに接続されている。なお、前
記図４の場合には、前述のように、これらソースの前記
電源ＶＤＤ（ＶＤＤａ又はＶＤＤｂ）への接続も図示さ
れている。

【００８０】図５は、本実施例の動作を示すタイムチャ
ートである。

【００８１】この図５では、Ａポートから読み出しアク
セスを行いながら、Ｂポートに対して書き込みアクセス
を行う際の、前記図９に示した従来のものと同様の各信
号のタイミングが示されている。

【００８２】まず、Ａポートに関しては、読み出し書き
込み制御信号ＡＲＷがＨ状態であり、読み出しアクセス
の選択が入力されている。ここで、時刻ｔ１０でＡポー
トの前記アドレス信号ＡＡＤが変化すると（Ａ１）、該
アドレスＡ１に対応する選択されたメモリセルからビッ
トデータが読み出され、時刻ｔ１１にてＡポートの前記
ビット線ＢＡ及びＢＡＮの論理状態が変化する。又、こ
の後、時刻ｔ１２にて、Ａポートの出力データＡＤＯか
ら、選択されたメモリセルの出力データ（ＡＤＯ１）が
読み出される。

【００８３】又、時刻ｔ１５で前記アドレス信号ＡＡＤ
が変化すると（Ａ０）、これに対応して時刻ｔ１７で
は、読み出しアクセスで選択されたメモリセルからＡポ
ートの前記ビット線ＢＡ及びＢＡＮに対して読み出しデ
ータが出力される。又、この後時刻ｔ１９にて、該読み
出しアクセスに対応する出力データＡＤＯ（ＡＤＯ２）
が出力される。

【００８４】このような読み出しアクセス中に、Ｂポー
トに対する書き込みも同時に行われる。

【００８５】Ｂポートの前記アドレス信号ＢＡＤが入力
され（Ｂ０）、又、書き込みアクセスに対応してＢポー
トの前記読み出し書き込み制御信号ＢＲＷがＬ状態にあ
って、まず、時刻ｔ１３ではＢポートの書き込みデータ
ＢＤＩが変化する（ＢＤＩ１）。すると、これに伴って
時刻ｔ１４では、Ｂポートの前記ビット線ＢＢ及びＢＢ
Ｎの論理状態が変化し、対応するメモリセルに対して入
力したビットデータが書き込まれる。

【００８６】ここで、この時刻ｔ１４は、前述した従来
の前記図９の時刻ｔ３４に相当する。従来、この時刻ｔ
３４では、Ｂポートの書き込み電流の急変によって、時
刻ｔ３４からｔ３５間で、前記ビット線ＢＡ及びＢＡＮ
の論理状態が不安定になってしまい、誤った前記出力デ
ータＡＤＯが出力されてしまっていた。しかしながら、
この図５に示される如く、本実施例では前記ビット線Ｂ
Ａ及びＢＡＮがツイストされているため、Ｂポートで急
激に読み出し電流が流れたとしても、この影響を受ける
ことはない。

【００８７】続いて、時刻ｔ１６では書き込みアクセス
中にあるＢポートの前記入力データＢＤＩが変化し（Ｂ
ＤＩ０）、この後時刻ｔ１８にてＢポートの前記ビット
線ＢＢ及びＢＢＮの論理状態が変化し、これに伴って書
き込み電流が発生している。

【００８８】ここで、この図５の時刻ｔ１８は、前述し
た従来の前記図９の時刻ｔ３８に相当する。従来、前記
図９の時刻ｔ３９近傍の如く、Ａポートの前記ビット線
ＢＡ及びＢＡＮの読み出データの安定するまでの時間が
延長され、従って、読み出しデータＡＤＯが出力される
までのセットアップ時間が延長されてしまっていた（時
刻ｔ３７〜ｔ３９〜ｔ４０間の時間延長）。これに対し
て、本実施例の図５では、Ａポートに対して時刻ｔ１５
で読み出しアクセスのアドレスが入力された後、比較的
短時間の時刻ｔ１７でＡポートの前記ビット線ＢＡ及び
ＢＡＮに出力される読み出しデータが確定し、対応する
前記出力データＡＤＯが時刻ｔ１９にて出力されてい
る。本実施例ではＢポートの書き込みアクセスがＡポー
トの読み出しアクセスに対して影響を及ぼさないため、
Ｂポートの書き込みアクセスとＡポートの読み出しアク
セスとが接近したとしても、このように本実施例ではＡ
ポートの読み出しアクセスタイムが延長されてしまうこ
とはない。

【００８９】以上説明したとおり、本実施例によれば、
Ａポートの前記ビット線ＢＡ及びＢＡＮをツイストする
ことで、ポート間での浮遊容量や電磁誘導による相互干
渉を低減することができ、読み出しアクセス中のポート
のビット線に対する、書き込みアクセス中のポートの動
作に伴ったノイズの混入をより低減することができる。
又、本実施例にあっては、前記正論理メモリセルと前記
負論理メモリセルとを用いることで、前記特開平５−２
３４３７６の如く、読み出しアクセスの際の出力データ
の反転や書き込みアクセスの際の入力データの反転が不
要であり、このような論理状態の反転等に伴ったアクセ
ス時間の延長がない。

【００９０】又、本実施例にあっては、前記図４を用い
前述したように、前記正論理メモリセル及び前記負論理
メモリセルそれぞれにあって、前記正論理点及び負論理
点に対するそれぞれの前記パストランジスタの接続が、
各パストランジスタのトランジスタ領域を延長すること
によって配線経路が形成されてなされている。このた
め、前記正論理メモリセルと前記負論理メモリセルとを
共に備えるようにしたとしても、集積回路パターンが格
段に複雑になってしまったり、要する配線層の数が増加
してしまう等の問題がない。

【００９１】

【発明の効果】以上説明したとおり、本発明によれば、
アクセスタイムの延長を抑えながら、ポート間での浮遊
容量や電磁誘導による相互干渉を低減することで、読み
出しアクセス中のポートのビット線に対する、書き込み
アクセス中のポートの動作に伴ったノイズの混入を低減
することができるという優れた効果を得ることができ
る。

【図面の簡単な説明】

【図１】本発明が適用されたデュアルポートメモリに用
いられる正論理メモリセルの回路図

【図２】前記実施例に用いられる負論理メモリセルの回
路図

【図３】前記実施例の前記正論理メモリセル及び前記負
論理メモリセルの第１例の集積回路レイアウト図

【図４】前記実施例の前記正論理メモリセル及び前記負
論理メモリセルの第２例の集積回路レイアウト図

【図５】前記実施例の動作を示すタイムチャート

【図６】従来からのデュアルポートメモリの構成を示す
ブロック図

【図７】ポート間の相互干渉を低減するためのビット線
ツイストがなされたメモリセルマトリックスの回路図

【図８】前記ビット線ツイストのポート間干渉低減効果
を示す模式図

【図９】従来のデュアルポートメモリにおけるポート間
の相互干渉を示すタイムチャート

【符号の説明】

１…メモリセルマトリックス １０、１０−１〜１０−６…メモリセルアレイ １２Ａ、１２Ｂ…カラムデコーダ １３Ａ、１３Ｂ…データ入出力回路 １４Ａ、１４Ｂ…コントロール回路 １６…ロウデコーダ ＡＡＤ、ＢＡＤ…アドレス信号 ＡＲＷ、ＢＲＷ…読み出し書き込み制御信号 ＷＡ、ＷＢ…ワード線 ＢＡ、ＢＡＮ、ＢＢ、ＢＢＮ…ビット線 ＴＮ１〜ＴＮ４…ＮチャネルＭＯＳトランジスタ（パス
トランジスタとして用いられるもの） ＴＰ１１、ＴＰ１２…ＰチャネルＭＯＳトランジスタ
（メモリセルのフリップフロップに用いられるもの） ＴＮ１１、ＴＮ１２…ＮチャネルＭＯＳトランジスタ
（メモリセルのフリップフロップに用いられるもの） ＶＤＤ…電源 ＧＮＤ、ＧＮＤａ、ＧＮＤｂ…グランド

Claims (2)

【特許請求の範囲】
1. 【請求項１】マトリックス状にメモリセルが配列された
   メモリセルマトリックスに対して、行方向にＮ組のワー
   ド線、及び列方向にＮ組のビット線を備え、Ｎ個の各ポ
   ートから独立してアドレス指定し、アクセスできるよう
   にしたマルチポートメモリにおいて、 少なくとも書き込みアクセスが可能なポートと、少なく
   とも読み出しアクセスが可能な他のポートとにあって、
   いずれのポートの前記ビット線も、正論理ビット線及び
   負論理ビット線でなるビット線対とされ、又、一方のポ
   ートをツイストビット線対ポートとし、他方のポートを
   固定ビット線対ポートとし、 前記ツイストビット線対ポートのビット線対は、前記メ
   モリセルマトリックスにあって周期的にツイストされ、
   これによって、ビット線対の配置位置が入れ替わったビ
   ットデータ反転区間、及び入れ替わらないビットデータ
   非反転区間が交互に周期的に存在し、 一方、前記固定ビット線対ポートのビット線対は、前記
   ビットデータ反転区間及びビットデータ非反転区間が交
   互に存在する区間にはツイストされず、 前記ツイストビット線対ポートのビット線対の各ビット
   線に対して引き出される配線の信号の論理が、ビット線
   へ同一方向に引き出される前記固定ビット線対ポートの
   ビット線対のビット線に対する配線の信号の論理と同一
   の、前記メモリセルの１つとして用いられる正論理メモ
   リセルと、 前記ツイストビット線対ポートのビット線対の各ビット
   線に対して引き出される配線の信号の論理が、ビット線
   へ同一方向に引き出される前記固定ビット線対ポートの
   ビット線対のビット線に対する配線の信号の論理と逆
   の、前記メモリセルの１つとして用いられる負論理メモ
   リセルとを備え、 前記ビットデータ非反転区間には前記正論理メモリセル
   が配列され、一方、前期ビットデータ反転区間には前記
   負論理メモリセルが配列されていることを特徴とするマ
   ルチポートメモリ。
2. 【請求項２】請求項１において、 前記正論理メモリセルと前記負論理メモリセルとが、そ
   れぞれ、２つのインバータゲートの入力及び出力が相互
   に接続され、一方の接続点が正論理点とされ、他方の接
   続点が負論理点とされたフリップフロップを備えると共
   に、 前記正論理メモリセルは、前記正論理点に対して、前記
   ツイストビット線対ポートの前記正論理ビット線との
   間、及び、前記固定ビット線対ポートの前記正論理ビッ
   ト線との間に、それぞれ、該当ポートの対応するワード
   線にゲートが接続されたパストランジスタを備え、又、
   前記負論理点に対して、前記ツイストビット線対ポート
   の前記負論理ビット線との間、及び、前記固定ビット線
   対ポートの前記負論理ビット線との間に、それぞれ、該
   当ポートの対応するワード線にゲートが接続されたパス
   トランジスタを備え、 前記負論理メモリセルは、前記正論理点に対して、前記
   ツイストビット線対ポートの前記負論理ビット線との
   間、及び、前記固定ビット線対ポートの前記正論理ビッ
   ト線との間に、それぞれ、該当ポートの対応するワード
   線にゲートが接続されたパストランジスタを備え、又、
   前記負論理点に対して、前記ツイストビット線対ポート
   の前記正論理ビット線との間、及び、前記固定ビット線
   対ポートの前記負論理ビット線との間に、それぞれ、該
   当ポートの対応するワード線にゲートが接続されたパス
   トランジスタを備え、 前記正論理メモリセル及び前記負論理メモリセルそれぞ
   れにあって、前記正論理点及び負論理点に対するそれぞ
   れの前記パストランジスタの接続が、各パストランジス
   タのトランジスタ領域を延長することによってなされて
   いることを特徴とするマルチポートメモリ。