JPH08273362A

JPH08273362A - 半導体記憶装置

Info

Publication number: JPH08273362A
Application number: JP7072698A
Authority: JP
Inventors: Saburo Okubo; 三良大久保
Original assignee: NEC IC Microcomputer Systems Co Ltd
Current assignee: NEC IC Microcomputer Systems Co Ltd
Priority date: 1995-03-30
Filing date: 1995-03-30
Publication date: 1996-10-18
Also published as: KR100259673B1; KR960036055A; US5822238A

Abstract

(57)【要約】【目的】メモリセルのデジット線に接続されているセン
スアンプ系回路を、複数セルピッチでマスクレイアウト
することにより、チップサイズを縮小すると共に、セン
スアンプ系回路の動作特性を向上させる。【構成】メモリセルアレイブロックＡ１内の複数のメモ
リセルを、所定数でまとめたメモリセル列群ａ１，ａ
２，ｂ１，ｂ２を、「ａ１，ｂ１，ｂ２，ａ２」の並び
で配置し、メモリセル列群ａ１，ａ２のワード線を選択
するロウデコーダＤ１のメモリセルｂ１，ｂ２のワード
線を選択するロウデコーダＤ２を、メモリセルアレイブ
ロックＡ１の両側に配置し、コンタクト領域Ｃ１，Ｃ３
とＣ２でワード線接続し、メモリセル列群ａ１とｂ１，
ｂ２とａ２のワード線は、メモリセル間領域Ｈ１，Ｈ２
で切断し、メモリセル列群ａ１とｂ１，ｂ２とａ２のデ
ジット線同士を接続し、２セルピッチに１個のセンスア
ンプ系回路を配置する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体記憶装置に関し、
特にそのマスクレイアウトを縮小した半導体記憶装置に
関する。

【０００２】

【従来の技術】半導体記憶装置の高集積化が進むにつ
れ、メモリセルパターンの面積も更なる縮小化が進んで
いる。また、メモリセルの周囲を構成している回路群の
なかで、メモリセルからデジット線に読み出されるデー
タを増幅するセンスアンプ系回路は、デジット線毎に配
置されており、メモリセルと同様に縮小化が要求され
る。

【０００３】図７は、従来例の半導体記憶装置のレイア
ウトを模式的に示したブロック図である。メモリセルア
レイＡ１は、多数のメモリセルＭがマトリクス上に配置
されている。ローデコーダＤ１は、メモリセルアレイＡ
１のカラム方向に直線上に並ぶメモリセルに接続された
ワード線の駆動回路であり、ワード線をそれぞれ独立に
駆動できる回路群で構成されている。

【０００４】ロウデコーダＤ１の出力線であるワード線
は二層の配線層で構成され、比較的、配線抵抗の小さい
一層目のワード線Ａ１Ｗ１〜Ａ１Ｗｎは、コンタクト領
域Ｃ１１，Ｃ１２，Ｃ１３で比較的、配線抵抗の大きい
二層目のゲート電極配線Ｇ１１〜Ｇ１ｎにコンタクト接
続されてメモリセルのワード線となっている。つまり、
ワード線Ａ１Ｗ１〜Ａ１Ｗｎは、ロウデコーダＤ１の出
力からメモリセルのワード電極までの配線抵抗を小さく
するためのアシスト配線となっている。

【０００５】また、センスアンプ系回路Ｓ１１１〜Ｓ１
１ｎ，Ｓ１２１〜Ｓ１２ｎ，Ｓ１３１〜Ｓ１３ｎ，Ｓ１
４１〜Ｓ１４ｎは、ロウ方向に直線状に並ぶメモリセル
に接続された主デジット線Ｔ１１１〜Ｔ１１ｎ，Ｔ１２
１〜Ｔ１２ｎ，Ｔ１３１〜Ｔ１３ｎ，Ｔ１４１〜Ｔ１４
ｎ、及び副デジット線Ｂ１１１〜Ｂ１１ｎ，Ｂ１２１〜
Ｂ１２ｎ，Ｂ１３１〜Ｂ１３ｎ，Ｂ１４１〜Ｂ１４ｎ，
Ｂ１４ｎと接続されていて、一列一対の主副デジット線
毎に配置されている。

【０００６】このメモリセルアレイＡ１と異なる領域に
あるメモリセルアレイＡ２は、メモリセルアレイＡ１と
同じ構成となっており、ロウデコーダＤ２、一層目のワ
ード線Ａ２Ｗ１〜Ａ２Ｗｎ、コンタクト領域Ｃ２１，Ｃ
２２，Ｃ２３、二層目のゲート電極配線Ｇ２２〜Ｇ２
ｎ、及び、センスアンプ系回路Ｓ２１１〜Ｓ２１ｎ，Ｓ
２２１〜Ｓ２２ｎ，Ｓ２３１〜Ｓ２３ｎ，Ｓ２４１〜Ｓ
２４ｎ、主デジット線Ｔ２１１〜Ｔ２１ｎ，Ｔ２２１〜
Ｔ２２ｎ，Ｔ２３１〜Ｔ２３ｎ，Ｔ２４１〜Ｔ２４ｎ，
副デジット線Ｂ２１１〜Ｂ２１ｎ，Ｂ２２１〜Ｂ２２
ｎ，Ｂ２３１〜Ｂ２３ｎ，Ｂ２４１〜Ｂ２４ｎにより構
成されている。

【０００７】図８（ａ），（ｂ）は図７における端部の
メモリセルＭの部分およびセンスアンプ系回路の一例の
回路図である。図８（ａ）のメモリセルでは、４トラン
ジスタ型メモリセルを示す。この回路は、フリップフロ
ップのトランジスタＱ１，２とゲート回路となるトラン
ジスタＱ３，４とからなり、トランジスタＱ１，２のド
レインが各トランジスタＱ３，４のドレインにそれぞれ
接続され、トランジスタＱ３，４のゲートにワード線Ｇ
１１が接続され、トランジスタＱ３，４のソースが主デ
ジット線Ｔ１１１，副デジット線Ｂ１１１にそれぞれ接
続され、これら主デジット線Ｔ１１１，副デジット線Ｂ
１１１がセンスアンプ系回路Ｓ１１に接続されている。

【０００８】また図８（ｂ）のセンスアンプ系回路は、
Ｎチャネルトランジスタ１〜３で構成されており、Ｎチ
ャネルトランジスタ１のゲート電極は、主デジット線Ｔ
１１１に接続され、Ｎチャネルトランジスタ２のゲート
電極は、副デジット線Ｂ１１１に接続され、Ｎチャネル
トランジスタ３のゲート電極には、カラムデコーダから
の選択信号ＩＮが入力されている。その動作は、信号Ｉ
ＮがＨレベルになるとＮチャネルトランジスタ３が活性
化し、Ｎチャネルトランジスタ１，２のドレイン電極
４，５が出力線となって、主副デジット線Ｔ１１１，Ｂ
１１１の信号を増幅したデータが出力される。

【０００９】図９は、図８（ｂ）のセンスアンプ回路の
一例のマスクレイアウト図であり、Ｎ型拡散層６と、ゲ
ートポリシリコン７，８，９と、第一層目のアルミ配線
１０〜１５と、第一層目のアルミ配線とゲートポリシリ
コンとを接続するコンタクト１６〜１８と、同一層目の
アルミ配線とＮ型拡散層とを接続するコンタクト１９〜
２１で構成されている。

【００１０】図８（ｂ）のＮチャネルトランジスタ１〜
３のゲート電極は、図９におけるゲートポリシリコン
７，８，９の部分に対応し、また、図８（ｂ）における
主副デジット線Ｔ１１１，Ｂ１１１と出力線４，５は、
図９におけるアルミ配線１０，１１とアルミ配線１２，
１３の部分にそれぞれ対応している。

【００１１】ここで図８（ｂ）における接点Ｐ１，Ｐ２
のマスクレイアウト状態を図９で見ると、センスアンプ
回路がメモリセルピッチ寸法Ｌでマスクレイアウトされ
ていることから、アルミ配線とコンタクトによる構成が
とれずにＮ型拡散層６のみの高抵抗接続状態となってい
る。特に、高速性や安定性を要求されるセンスアンプ回
路においては、回路内での高抵抗接点は致命的欠点であ
り、回路特性を著しく低下させる要因となってしまう。
また、図９のマスクレイアウトは、前記で述べたように
メモリセルピッチ寸法Ｌの制限から縦方向に長いマスク
レイアウトとなっており、チップサイズ増大の悪影響も
引き起こしている。

【００１２】図１０は、図８（ｂ）のセンスアンプ回路
の接点Ｔ１１１，Ｂ１１１の電圧波形図である。これら
によりセンスアンプ回路の動作について説明する。メモ
リセルが活性化状態となり、主副デジット線Ｔ１１１，
Ｂ１１１に信号電圧が読み出されたとする。この時、Ｎ
チャネルトランジスタ３もセンスアンプ選択信号ＩＮに
より活性化状態となり、センスアンプ出力線Ｔ１１１，
Ｂ１１１から増幅信号波形４，５が出力されることにな
る。センスアンプ出力信号の動作電圧レベルは、次段回
路への電圧特性から、おおよそ１／２ＶＣＣの電圧レベ
ルが適当であり、図１６に示す波形４，５の動作が望ま
しい。

【００１３】ところが、図８（ｂ）の接点Ｐ１，Ｐ２が
高抵抗となると、図１０の波形４′，５′のようにセン
スアンプ回路の動作電圧レベルが１／２ＶＣＣレベルに
より高い電圧レベル（Ｖ１）となり、振幅電圧レベルＶ
３も狭くなってしまう。さらに、波形４′，５′の開き
始める時間についても波形４，５に比べ時間Ｔ１分遅れ
てしまい、全体回路動作の遅れを引き起こしてしまう。
差電位Ｖ１及び（Ｖ２−Ｖ３）のレベルは高抵抗になれ
ばなるほど大きくなり、波形４′，５′の開き始めも遅
れることになるが、差電位及び動作遅れを無くすために
は、図９におけるＮチャネルトランジスタ１，２，３の
トランジスタ駆動能力を大きくする必要があるためチッ
プ面積を大きくすることは免れない。

【００１４】図１１は、特開平３−９７１９０号公報に
示された半導体記憶装置の回路図であり、この半導体記
憶装置は、１個のワード線駆動回路に異なるメモリセル
アレイブロックにある複数本のワード線を接続する構成
となっている。図において、メモリセルアレイＡ１，Ａ
２、及びセンスアンプ系回路Ｓ１１１〜Ｓ１４ｎ，Ｓ２
１１〜Ｓ２４ｎの構成は、図７の回路と同様であるが、
メモリセルアレイＡ１内のワード線Ａ１Ｗ１，Ａ１Ｗ
２，…，Ａ１ＷｎとメモリセルアレイＡ２内のワード線
Ａ２Ｗ１，Ａ２Ｗ２，…，Ａ２Ｗｎが、ワード線接続線
ＷＬ１，ＷＬ２，…，ＷＬｎで各々接続されている点
が、相違している。

【００１５】以上の構成において、以下その動作につい
て説明する。ロウデコーダＤ１において、ワード線出力
回路Ｄ１１が選択されると、ワード線出力回路Ｄ１１に
接続されたワード線Ａ１Ｗ１とワード線Ａ２Ｗ１が活性
化信号となり、これにより選択されたメモリセルが活性
化し、センスアンプ系回路Ｓ１１１〜Ｓ１４ｎ，Ｓ２１
１〜Ｓ２４ｎへとメモリセルのデータを読み出す状態と
なる。このとき、ワード線Ａ１Ｗ１とワード線Ａ２Ｗ１
に接続されるメモリセルが全て選択されることになる
が、センスアンプ系回路Ｓ１１１〜Ｓ１４ｎ，Ｓ２１１
〜Ｓ２４ｎもカラムデコーダを通して注目するセンスア
ンプ系回路を選択することになるので、１個のセンスア
ンプ系回路に対して複数のメモリセルデータを読み出す
ことは無い。

【００１６】同様に、ロウデコーダＤ２において、ワー
ド線出力回路Ｄ２１が選択されると、ワード線出力回路
Ｄ２１に接続されたワード線Ａ１Ｗ２とワード線Ａ２Ｗ
２が活性化信号となり、これにより選択されたメモリセ
ルが活性化し、センスアンプ系回路Ｓ１１１〜Ｓ１４
ｎ，Ｓ２１１〜Ｓ２４ｎへとメモリセルのデータを読み
出す状態となる。このとき、ワード線Ａ１Ｗ２とワード
線Ａ２Ｗ２に接続されるメモリセルが全て選択されるこ
とになるが、センスアンプ系回路Ｓ１１１〜Ｓ１４ｎ，
Ｓ２１１〜Ｓ２４ｎもカラムデコーダを通して注目する
センスアンプ系回路を選択することになるので、１個の
センスアンプ系回路に対して複数のメモリセルデータを
読み出すことは無い。

【００１７】以上の説明から、この構成によれば、１個
のワード線駆動回路に２本のワード線を接続することに
よりワード線２本分の間隔にワード線駆動回路を配置す
ることが可能となり、メモリセルの縮小率に相当するだ
け、集積度を向上させることができる。

【００１８】

【発明が解決しようとする課題】上述のとおり、従来例
の構成（図７）では、そのマスクレイアウトパターンに
おいて、センスアンプ系回路はメモリセルの縮小化、つ
まり、主副デジット線Ｔ１１１〜Ｔ１１ｎ，Ｔ１２１〜
Ｔ１２ｎ，…，Ｂ１１１〜Ｂ１１ｎ，…，のピッチに合
わせたセンスアンプ系回路のマスクレイアウトが非常に
難しい。仮に、デジット線と同じピッチでセンスアンプ
系回路を配置しようとしても、回路特性を著しく低下さ
せるマスクレイアウト構成となったり、また、デジット
線方向に長いマスクレイアウト構成となりチップ面積を
大きくしてしまうという欠点があった。

【００１９】また、従来例の図１１のような構成では、
回路特性の向上に寄与する要素がほとんど無く、仮に、
ロウデコーダＤ１，Ｄ２においてマスクレイアウト上で
トランジスタ特性を向上するパターンが可能となったと
しても、一般的にロウデコーダの動作電圧の振幅が、ほ
ぼ電源、ＧＮＤレベルであることから考えると、回路特
性の向上の効果が小さいことになる。

【００２０】本発明の目的は、これらの問題を解決し、
センスアンプ系回路の配置を工夫することにより、チッ
プサイズを縮小すると共に、センスアンプ系回路の動作
特性を改善した半導体記憶装置を提供することにある。

【００２１】

【課題を解決するための手段】第１の発明の半導体記憶
装置の構成は、１つのセンスアンプ系回路に、異なるメ
モリセルアレイブロックにある複数のデジット線がそれ
ぞれ接続されたことを特徴とし、複数のデジット線が同
一信号線上で接続されたものであり、また複数のデジッ
ト線に接続されているメモリセルが、別々のワード線に
接続されたものとすることができる。

【００２２】第２の発明の半導体記憶装置の構成は、１
つのセンスアンプ系回路に、同一のメモリセルアレイブ
ロック内にある複数のデジット線がそれぞれ接続された
ことを特徴とし、メモリセルアレイブロック内にある複
数のワード線をそれぞれ駆動するロウデコーダとなるワ
ード線駆動回路が、前記メモリセルアレイブロックの両
側に配置され、前記ワード線方向に並ぶメモリセル群
が、所定の複数個のワード線に接続され、またメモリセ
ルアレイブロック内の複数のメモリセルを、所定個数ま
とめたメモリセル列群における、センスアンプ系回路を
持つ第１，第２のメモリセル列群ａ１，ａ２と、センス
アンプ系回路を持たない第１，第２のメモリセル列群ｂ
１，ｂ２とが「ａ１ｂ１ｂ２ａ２」と配置され、または
これらメモリセル列群が交互に入れ換えて配置され、前
記ａ１，ｂ１のデジット線同士およびａ２，ｂ２のデジ
ット線同士がそれぞれ接続されて配置されることもでき
る。

【００２３】

【実施例】図１は本発明の第１の実施例を模式的に示し
たブロック図である。本実施例は、１個のデジット線上
のセンスアンプ系回路に異なるメモリセルアレイブロッ
クにある複数本のデジット線を接続する構成となってい
る。

【００２４】図１において、図７の従来例と異なる点
は、メモリセルアレイＡ１上の主副デジット線Ｔ１１１
〜Ｔ１１ｎ，Ｔ１２１〜Ｔ１２ｎ，Ｔ１３１〜Ｔ１３
ｎ，Ｔ１４１〜Ｔ１４ｎ，及びＢ１１１〜Ｂ１１ｎ，Ｂ
１２１〜Ｂ１２ｎ，Ｂ１３１〜Ｂ１３ｎ，Ｂ１４１〜Ｂ
１４ｎが、メモリセルアレイＡ２上の主副デジット線Ｔ
２１１〜Ｔ２１ｎ，Ｔ２２１〜Ｔ２２ｎ，Ｔ２３１〜Ｔ
２３ｎ，Ｔ２４１〜Ｔ２４ｎ，及び、Ｂ２１１〜Ｂ２１
ｎ，Ｂ２２１〜Ｂ２２ｎ，Ｂ２３１〜Ｂ２３ｎ，Ｂ２４
１〜Ｂ２４ｎ、をデジット接続配線ＬＴ１１〜ＬＴ１
ｎ，ＬＴ２１〜ＬＴ２ｎ，ＬＴ３１〜ＬＴ３ｎ，ＬＴ４
１〜ＬＴ４ｎ，及び、ＬＢ１１〜ＬＢ１ｎ，ＬＢ２１〜
ＬＢ２ｎ，ＬＢ３１〜ＬＢ３ｎ，ＬＢ４１〜ＬＢ４ｎ、
で接続されており、そのデジット接続配線に対して、Ｌ
Ｔ１１とＬＢ１１，ＬＴ２１〜ＬＢ２１，…，ＬＴ４ｎ
とＬＢ４ｎの組み合わせでそれぞれ１個のセンスアンプ
回路Ｓ１１，Ｓ２１，…，Ｓ４ｎが接続されている点で
ある。

【００２５】このような構成から、センスアンプ系回路
Ｓ１１〜Ｓ４ｎは、各々２対の主副デジット線Ｔ１１１
とＢ２１１，Ｂ１１１とＢ２１１，…，Ｔ１４ｎとＴ２
４ｎ，Ｂ１４ｎとＢ２４ｎに対して配置される事で、セ
ンスアンプ系回路の配置ピッチが図７の従来例に比べて
２倍のピッチとなる。よって、本実施例によれば、異な
るメモリセルアレイ領域において、主副デジット線の２
対に対して１個のセンスアンプ系回路を配置することが
可能となり、センスアンプ系回路領域の面積増大を防ぐ
ことができる。

【００２６】図２は、本実施例を用いた場合の図１に示
すセンスアンプ回路のマスクレイアウト図である。この
マスクレイアウトを構成するパターン層は、従来例と同
じであるが、従来例と異なる点は、センスアンプ回路が
メモリセルピッチ寸法Ｌの２倍の寸法でマスクレイアウ
トが可能となったため、ゲートポリシリコン７〜９とア
ルミ配線１０〜１５とコンタクト１６〜２１の配置にゆ
とりができ、回路特性の悪化を引き起こす高抵抗接続部
分が無く、マスクレイアウトの縦方向の長さも短くな
り、チップ面積縮小の効果も実現している点である。

【００２７】以上の説明においては、例として、主副デ
ジット線の２対に対して１個のセンスアンプ系回路を配
置するものとしたが、これに限られることなく、主副デ
ジット線の３対、または４対に対して１個のセンスアン
プ系回路を配置することも可能であり、上述と同様の効
果が得られ、本発明の目的を達成することができる。

【００２８】図３は本発明の第２の実施例を模式的に示
すブロック図である。図において、メモリセルアレイＡ
１は多数のメモリセルがマトリクス上に配列されてい
る。メモリセルアレイＡ１内のメモリセルを駆動するロ
ウデコーダーＤ１，Ｄ２は、メモリセルアレイＡ１の両
側部に配置されている。ロウデコーダーＤ１の出力線
は、第一層目の金属配線層Ａ１Ｗ１〜Ａ１Ｗｎで構成さ
れ、メモリセルアレイＡ１上のカラム方向に配線されて
いる。配線層Ａ１Ｗ１〜Ａ１Ｗｎは、コンタクト領域Ｃ
１，Ｃ３，Ｃ５で二層目のゲート電極配線Ｇ１１１〜Ｇ
１１ｎ，Ｇ１２１〜Ｇ１２ｎ，Ｇ１３１〜Ｇ１３ｎ，Ｇ
１４１〜Ｇ１４ｎ，にコンタクト接続されており、メモ
リセル列群ａ１，ａ２，ａ３，ａ４内のメモリセルのワ
ードを活性化することができる。同様に、ロウデコーダ
Ｄ２の出力線は、第一層目の金属配線層Ａ２Ｗ１〜Ａ２
Ｗｎで構成され、コンタクト領域Ｃ２，Ｃ４で二層目の
ゲート電極配線Ｇ２１１〜Ｇ２１ｎ，Ｇ２２１〜Ｇ２２
ｎ，Ｇ２３１〜Ｇ２３ｎ，Ｇ２４１〜Ｇ２４ｎにコンタ
クト接続されており、メモリセル列群ｂ１，ｂ２，ｂ
３，ｂ４内のメモリセルのワードを活性化することがで
きる。

【００２９】また、ロウデコーダＤ１，Ｄ２の出力線Ａ
１Ｗ１〜Ａ１Ｗｎ、及びＡ２Ｗ１〜Ａ２Ｗｎは各々のロ
ウデコーダが独立した回路動作を行うため、複数本が活
性化することは無い。更に、ゲート電極配線Ｇ１１１〜
Ｇ１１ｎとＧ２１１〜Ｇ２１ｎ，Ｇ１２１〜Ｇ１２ｎと
Ｇ２２１〜Ｇ２２ｎ，Ｇ１３１〜Ｇ１３ｎとＧ２３１〜
Ｇ２３ｎ，Ｇ１４１〜Ｇ１４ｎとＧ２４１〜Ｇ２４ｎ
は、それぞれメモリセル間領域Ｈ１，Ｈ２，Ｈ３，Ｈ４
で切断された状態となっている。ここで、メモリセル間
領域Ｈ１，Ｈ２，Ｈ３，Ｈ４は、ゲート電極配線を切断
するだけであるので、面積は非常に小さくて済み、チッ
プサイズへの影響はほとんどない。

【００３０】次に、メモリセル列群ａ１の主副デジット
線Ｔ１１１〜Ｔ１１ｎ，Ｂ１１１〜Ｂ１１ｎは、メモリ
セル列群ｂ１の主副デジット線Ｔ２１１〜Ｔ２１ｎ，Ｂ
２１１〜Ｂ２１ｎとデジット接続配線ＬＴ１１〜ＬＴ１
ｎ，ＬＢ１１〜ＬＢ１ｎで接続されており、そのデジッ
ト接続配線ＬＴ１１とＬＢ１１，…，ＬＴ１ｎとＬＢ１
ｎの組み合わせでそれぞれ１個のセンスアンプ系回路Ｓ
１１〜Ｓ１ｎが接続されている。同様に、メモリセル列
群ａ２とｂ２，ａ３とｂ３，ａ４とｂ４の各々の主副デ
ジット線も同じ構成となっており、各々のデジット接続
配線に対して１個のセンスアンプ系回路が接続されてい
る。

【００３１】また、本実施例におけるデジット接続配線
は、メモリセルアレイ内を数本〜十数本の主副デジット
毎に分割したメモリセル列群同士を接続するため、マス
クレイアウト上の配線領域の面積は非常に小さくできる
構成となっている。

【００３２】この構成における動作を説明する。例え
ば、ロウデコーダＤ１により配線層Ａ１Ｗ１が選択され
たとすると、ワード線が選択されるメモリセル列群は、
ａ１，ａ２，ａ３，ａ４となる。この時、ロウデコーダ
Ｄ２によりワード線選択されるメモリセル列群ｂ１，ｂ
２，ｂ３，ｂ４も活性化することはない。センスアンプ
系回路Ｓ１１〜Ｓ１ｎ，Ｓ２１〜Ｓ２ｎ，Ｓ３１〜Ｓ３
ｎ，Ｓ４１〜Ｓ４ｎは、それぞれメモリセル列群ａ１と
ｂ１，ａ２，ａ３とｂ３，ａ４とｂ４の組み合わせで接
続された主副デジット線が入力されているため、複数の
メモリセルのデータを入力することはない。よって、本
実施例によれば、同一のメモリセルアレイ領域において
主副デジット線の２対に対して１個のセンスアンプ系回
路を配置することが可能となる。

【００３３】また、センスアンプ系回路のマスクパター
ンについては、本実施例においても第１の実施例と同様
に、メモリセルピッチ寸法Ｌの２倍の寸法でマスクレイ
アウトできるため、図２に示すセンスアンプ系回路のマ
スクレイアウトが可能となる。よって、本実施例は、セ
ンスアンプ系回路の回路特性の向上と、マスクレイアウ
トの縦方向の長さをも短くし、チップ面積縮小の効果を
実現している。

【００３４】以上の説明においては、例として、主副デ
ジット線の２対に対して１個のセンスアンプ系回路を配
置するものとしたが、これに限られることなく、主副デ
ジット線の対、または４対に対して１個のセンスアンプ
系回路を配置することも可能であり、上述と同様の効果
が得られ、本発明の目的を達成することができる。

【００３５】図４（ａ），（ｂ）は本発明の第２の実施
例のレイアウトを一部変更し、さらに回路構成全体を模
式的に表したブロック図である。図４（ａ）において、
ロウデコーダＤ１，Ｄ２は、メモリセルアレイＡ１の両
側部に配置している。ロウデコーダＤ１の出力線は、第
１のワード線Ａ１Ｗ１〜Ａ１Ｗｎで構成され、さらに、
コンタクト領域Ｃ１，Ｃ３で第２のワード線Ｇ１１１〜
Ｇ１１ｎ，Ｇ１２１〜Ｇ１２ｎにそれぞれ接続し、メモ
リセル列群ａ１，ａ２内のメモリセルのワードを活性化
することができる。同様に、ロウデコーダＤ２の出力線
は、第１のワード線Ａ２Ｗ１〜Ａ２Ｗｎで構成され、さ
らに、コンタクト領域Ｃ２で第２のワード線Ｇ２１１〜
Ｇ２１ｎ，Ｇ２２１〜Ｇ２２ｎにそれぞれ接続し、メモ
リセル列群ｂ１，ｂ２内のメモリセルのワードを活性化
することができる。また、第２のワード線Ｇ１１１〜Ｇ
１１ｎとＧ２２１〜Ｇ２２ｎは、メモリセルは領域Ｈ１
で切断され、第２のワード線Ｇ１２１〜Ｇ１２ｎとＧ２
１１〜Ｇ２１ｎは、メモリセル間領域Ｈ２で切断された
状態となっている。

【００３６】ここでは、図３では２本で示した主副デジ
ット線Ｔ１１１〜Ｔ１１ｎ，Ｂ１１１〜Ｂ１１ｎ等を１
本のデジット線ｄ１１１〜ｄ１１ｎで示している。メモ
リセルアレイＡ１は、センスアンプ系回路Ｓ１１〜Ｓ１
ｎを主副デジット線ｄ１１１〜ｄ１１ｎで接続している
メモリセル列群ａ１と、センスアンプ系回路Ｓ２１〜Ｓ
２ｎを主副デジット線ｄ１２１〜ｄ１２ｎで接続してい
るメモリセル列群ａ２と、センスアンプ系回路を持たな
いメモリセル列群ｂ１，ｂ２を「ａ１，ｂ２，ｂ１，ａ
２」の順番に配置している。そして、さらに、メモリセ
ル列群ａ１とｂ１の主副デジット線ｄ１１１〜ｄ１１ｎ
とｄ２１１〜ｄ２１ｎとを、デジット接続線Ｌ１１〜Ｌ
１ｎでそれぞれ接続し、また、メモリセル列群ａ２とｂ
２の主副デジット線ｄ１２１〜ｄ１２ｎとｄ２２１〜ｄ
２２ｎとを、デジット線接続Ｌ２１〜Ｌ２ｎでそれぞれ
接続している。

【００３７】以上の構成から、本実施例は、メモリセル
列群ａ１とｂ１，及びメモリセル列群ａ２とｂ２の組み
合わせで２対の主副デジット線に対して、１個のセンス
アンプ系回路を接続配置することができるため、第２の
実施例と同様に、回路特性を向上し、チップ面積を縮小
できる。

【００３８】図４（ｂ）の場合は、図４（ａ）に対し
て、第２のワード線Ｇ１１１〜Ｇ１１ｎとＧ２２１〜Ｇ
２２ｎは、メモリセル間領域Ｈ２で切断され、第のワー
ド線Ｇ１２１〜Ｇ１２ｎとＧ２１１〜Ｇ２１ｎは、メモ
リセル間領域Ｈ１で切断されている。またメモリセルア
レイＡ１は、センスアンプ系回路Ｓ１１〜Ｓ１ｎ，Ｓ２
１〜Ｓ２ｎを主副デジット線ｄ１１１〜ｄ１１ｎ，ｄ１
２１〜ｄ１２ｎで接続しているメモリセ列群ａ１，ａ２
と、センスアンプ系回路を持たないメモリセル列群ｂ
１，ｂ２とを「ａ２，ｂ１，ｂ２，ａ１」の順番に配置
している。

【００３９】これらセンスアンプ系回路を持つ第１，第
２のメモリセル列群ａ１，ａ２と、センスアンプ系回路
を持たない第１，第２のメモリセル列群ｂ１，ｂ２と
は、次表１に表すように、これら以外の各種の配置も可
能である。

【００４０】

【表１】

【００４１】これらの配置のうち一部レイアウトが変っ
ているものを、図５（ｂ）に図５（ａ）と対比して示し
ている。図５（ａ）では、第２のワード線Ｇ１１１〜Ｇ
１１ｎとＧ２１１〜Ｇ２１ｎは、メモリセル間領域Ｈ１
で切断され、第２のワード線Ｇ２２１〜Ｇ２２ｎとＧ１
２１〜Ｇ１２ｎは、メモリセル間領域Ｈ２で切断され、
メモリセルアレイＡ１は、センスアンプ系回路Ｓ１１〜
Ｓ１ｎ，Ｓ２１〜Ｓ２ｎを主副デジット線ｄ１１１〜ｄ
１１ｎ，ｄ１２１〜１２ｎで接続しているメモリセル列
群ａ１，ａ２と、センスアンプ系回路を持たないメモリ
セル列群ｂ１，ｂ２を「ｂ１，ａ１，ｂ２，ａ２」の順
番に配置しているが、図５（ｂ）では、第２のワード線
Ｇ１１１〜Ｇ１１ｎとＧ２１１〜Ｇ２１ｎは、メモリセ
ル間領域Ｈ１，Ｈ３でそれぞれ切断され、第２のワード
線Ｇ２２１〜Ｇ２２ｎとＧ１２１〜Ｇ１２ｎは、メモリ
セル間領域Ｈ２で切断され、メモリセル列群ａ１，ａ
２，ｂ１，ｂ２を「ｂ１，ａ２，ｂ２，ａ１」の順番に
配置している。

【００４２】図６は本発明の第３の実施例を模式的に示
したブロック図である。本実施例は、第２の実施例と同
様の構成であるが、異なる点について以下説明する。

【００４３】メモリセル列群ａ１の主副デジット線Ｔ１
１１〜Ｔ１１ｎ，Ｂ１１１〜Ｂ１１ｎは、メモリセル列
群ｂ１の主副デジット線Ｔ２１１〜Ｔ２１ｎ，Ｂ２１１
〜Ｂ２１ｎとを、第二のデジット接続配線ＨＴ１１〜Ｈ
Ｔ１ｎ，ＨＢ１１〜ＨＢ１ｎでも接続されている。つま
り、主副デジットデジット線Ｔ１１１〜Ｔ１１ｎと、主
副デジット線Ｂ１１１〜Ｂ１１ｎは、第一のデジット接
続配線ＬＴ１１〜ＬＴ１ｎ，ＬＢ１１〜ＬＢ１ｎと第二
のデジット接続配線ＨＴ１１〜ＨＴ１ｎ，ＨＢ１１〜Ｈ
Ｂ１ｎによって接続されることにより、各々、リング状
の配線経路をもつ配線構成となっている。また、同様
に、メモリセル列群ａ２とｂ２，ａ３とｂ３，ａ４とｂ
４，の各々の主副デジット線も同じ構成となっており、
各々のデジット線が、リング状の配線構成となってい
る。

【００４４】ここで、センスアンプ系回路Ｓ１１〜Ｓ１
ｎに対して最遠端に接続されているメモリセルは、メモ
リセルの入出力部からセンスアンプ系回路Ｓ１１〜Ｓ１
ｎの入力までデジット線長が長いことから、データ読み
出しする際に、寄生的な配線抵抗負荷が大きく付いてし
まう。この寄生抵抗は、時定数の関係から、メモリセル
のデータ読み出し速度に大きく影響するため、極力小さ
いことが望ましい。本実施例は、前記で説明したよう
に、リング状のデジット配線構成をもつことから、この
問題点の改善が可能となる。つまり、センスアンプ系回
路Ｓ１１〜Ｓ１ｎに対して最遠端のメモリセルがデータ
読み出しする際、２本のデジット線の組み合わせＴ１１
１〜Ｔ１１ｎとＴ２１１〜Ｔ２１ｎ，Ｂ１１１〜Ｂ２１
ｎとＢ２１１〜Ｂ２１ｎ、及び、２本のデジット接続配
線の組み合わせＬＴ１１〜ＬＴ１ｎとＨＴ１１〜ＨＴ１
ｎ，ＬＢ１１〜ＬＢ１ｎとＨＢ１１〜ＨＢ１ｎを経由す
る構成となっているため、第一の実施例に比べ寄生抵抗
が約１／２に削減されることになる。また、第一の実施
例の説明で述べたように、デジット接続配線は、メモリ
セルアレイ内で、数本〜十数本の主副デジット線毎に分
割したメモリセル列群同士を接続するため、配線領域は
非常に小さくでき、配線長も短いため、寄生抵抗も非常
に小さい構成となっている。

【００４５】以上説明したように、本実施例において
は、第１，第２の実施例と同様に、センスアンプ系回路
の回路特性を向上させ、チップ面積縮小の効果を実現す
るとともに、さらに、メモリセルの読み出し速度を向上
させる効果も実現している。

【００４６】

【発明の効果】以上説明したように、本発明の構成の１
つのセンスアンプ系回路に、異なるメモリセルアレイブ
ロックにある複数のデジット線を接続したマスクパター
ン構成とすることにより、デジット線に接続されるセン
スアンプ系回路のマスクレイアウト面積が、従来例に比
べて１／２程度とすることが可能となり、さらに、セン
スアンプ系回路の回路特性を悪化させる高抵抗接続とな
るマスクレイアウトを排除することが可能となり、チッ
プ面積を縮小すると共に、回路特性を向上させることが
できるという効果がある。

【図面の簡単な説明】

【図１】本発明の第１の実施例を模式的に示したブロッ
ク図。

【図２】図１のセンスアンプ系回路の一部分のマスクレ
イアウト図。

【図３】本発明の第２の実施例を模式的に示したブロッ
ク図。

【図４】第２の実施例の他の二つの配置を模式的に示し
たブロック図。

【図５】第２の実施例のさらに他の二つの配置を模式的
に示したブロック図。

【図６】本発明の第３の実施例を模式的に示したブロッ
ク図。

【図７】従来例の半導体記憶装置を模式的に示したブロ
ック図。

【図８】図７のうちのメモリセルおよびセンスアンプ系
回路部分の一例の回路図。

【図９】図７のうちのセンスアンプ系回路部分のマスク
レイアウト図。

【図１０】図７のうちのセンスアンプ回路の特性を示す
電圧波形図。

【図１１】従来例の半導体記憶装置を模式的に示したブ
ロック図。

【符号の説明】

Ａ１，Ａ２メモリセルアレイＤ１，Ｄ２ロウデコーダＡ１Ｗ１〜Ａ２Ｗｎ一層目のワード線Ｇ１１〜Ｇ２ｎ，Ｇ１１１〜Ｇ２４ｎ二層目のワー
ド線Ｃ１１〜Ｃ２３，Ｃ１〜Ｃ５ワード線のコンタクト
領域Ｈ１，Ｈ２，Ｈ３メモリセルのワード線切断領域ａ１〜ａ４，ｂ１〜ｂ４メモリセル列群Ｓ１１〜Ｓ４ｎ，Ｓ１１１〜Ｓ２４ｎセンスアンプ
系回路Ｔ１１１〜Ｔ２４ｎ主デジット線Ｂ１１１〜Ｂ２４ｎ副デジット線ｄ１１１〜ｄ２２ｎ主副デジット線ＬＴ１１〜ＬＴ４ｎ，ＨＴ１１〜ＨＴ４ｎ主デジッ
ト線のデジット接続配線ＬＢ１１〜ＬＢ４ｎ，ＬＢ１１〜ＬＢ４ｎ副デジッ
ト線のデジット接続配線Ｌ１１〜Ｌ２ｎ主副デジット線のデジット接続配線１，２，３Ｎチャネルトランジスタ４，５，４′，５′ 波形６Ｎ型拡散層７〜９ポリシリコンゲート１０〜１５第１層アルミ配線１６〜２１コンタクト

Claims

【特許請求の範囲】

【請求項１】１つのセンスアンプ系回路に、異なるメ
モリセルアレイブロックにある複数のデジット線がそれ
ぞれ接続されたことを特徴とする半導体記憶装置。
【請求項２】複数のデジット線が同一信号線上で接続
されたものである請求項１記載の半導体記憶装置。
【請求項３】複数のデジット線に接続されているメモ
リセルが、別々のワード線に接続されたものである請求
項１記載の半導体記憶装置。
【請求項４】１つのセンスアンプ系回路に、同一のメ
モリセルアレイブロック内にある複数のデジット線がそ
れぞれ接続されたことを特徴とする半導体記憶装置。
【請求項５】メモリセルアレイブロック内にある複数
のワード線をそれぞれ駆動するロウデコーダとなるワー
ド線駆動回路が、前記メモリセルアレイブロックの両側
に配置され、前記ワード線方向に並ぶメモリセル群が、
所定の複数個のワード線に接続された請求項４記載の半
導体記憶装置。
【請求項６】複数のデジット線が同一信号線上で接続
されたものである請求項５記載の半導体記憶装置。
【請求項７】メモリセルアレイブロック内の複数のメ
モリセルを、所定個数まとめたメモリセル列群におけ
る、センスアンプ系回路を持つ第１，第２のメモリセル
列群ａ１，ａ２と、センスアンプ系回路を持たない第
１，第２のメモリセル列群ｂ１，ｂ２とが「ａ１ｂ１ｂ
２ａ２」と配置され、またはこれらメモリセル列群が交
互に入れ換えて配置され、前記各メモリセル列群ａ１，
ｂ１のデジット線同士および前記各メモリセル列群ａ
２，ｂ２のデジット線同士がそれぞれ接続されて配置さ
れたものである請求項６記載の半導体記憶装置。
【請求項８】複数のメモリセル列群が、所定数毎に繰
返し配置されることで１つのメモリセルアレイブロック
を構成する請求項５記載の半導体記憶装置。
【請求項９】複数のデジット線が同一信号線上で、リ
ング状に接続されたものである請求項５または６記載の
半導体記憶装置。