JPH08273365A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH08273365A
JPH08273365A JP7511395A JP7511395A JPH08273365A JP H08273365 A JPH08273365 A JP H08273365A JP 7511395 A JP7511395 A JP 7511395A JP 7511395 A JP7511395 A JP 7511395A JP H08273365 A JPH08273365 A JP H08273365A
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JP
Japan
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signal
data
level
circuit
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JP7511395A
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Kazuhiko Abe
和彦 阿部
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NEC Corp
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Abstract

(57)【要約】 【目的】大容量化に伴いビット線間容量が増大しかつば
らつきがあっても、またメモリセル，増幅回路等に動作
時間のばらつきがあっても、正しいデータが出力される
ようにする。 【構成】ワード線ＷＬ１〜ＷＬｍそれぞれの最遠端にダ
ミーメモリセルＤＭＣ１〜ＤＭＣｍを設ける。これらダ
ミーメモリセルと接続し線幅及び線間隔がビット線ＢＬ
１１〜ＢＬ２２の線幅より広くその線間隔より狭いダミ
ービット線ＤＢＬ１，ＤＢＬ２を設ける。センス増幅活
性化信号ＳＥにより活性化しダミービット線のデータを
増幅するダミー増幅回路９を設ける。内部制御信号発生
回路１１を、ダミー増幅回路９の出力端を電源電位にプ
リチャージする手段を含み、ダミー増幅回路９の出力信
号ＦＥによりワード線活性化信号ＷＬＥ，センス増幅活
性化信号ＳＥ，データラッチ信号ＬＥの非活性化レベル
への変化タイミングを決定する回路とする。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特に各種制御信号を内部で発生する手段を備えた半導体
記憶装置に関する。
【０００２】
【従来の技術】アドレス信号のアドレス値の変化を検出
して所定の期間活性化レベル又は非活性化レベルとなる
各種の制御信号を内部で発生し、各部の動作を制御する
構成の半導体記憶装置は、アドレス信号のアドレス値が
変化する間隔が長くなるほど、このアクセスサイクルに
対する実動作時間の割合が小さくなるので、消費電流を
削減することができる。
【０００３】このような構成の従来の半導体記憶装置の
第１の例を図６に示す。
【０００４】この半導体記憶装置は、第１及び第２のデ
ータ入出力端を持ち選択状態のときこれら第１及び第２
のデータ入出力端から互いに相補のレベル関係にあるデ
ータを書込んで記憶し記憶しているデータを読出す複数
のメモリセル（ＭＣ１１〜ＭＣｍ２，…）を行方向，列
方向に配置したメモリセルアレイ１と、複数のメモリセ
ル（ＭＣ１１〜ＭＣｍ２，…）の各行それぞれと対応し
て設けられ選択レベルのとき対応する行のメモリセルを
選択状態とする複数のワード線ＷＬ１〜ＷＬｍと、複数
のメモリセル（ＭＣ１１〜ＭＣｍ２，…）の各列それぞ
れと対応して設けられ対応する列のメモリセルの第１及
び第２のデータ入出力端と対応接続する第１及び第２の
ビット線（ＢＬ１１，ＢＬ１２，ＢＬ２１，ＢＬ２２，
…）から成る複数のビット線対と、ワード線活性化信号
ＷＬＥが活性化レベルのとき行アドレス信号ＡＤＸに従
って複数のワード線ＷＬ１〜ＷＬｍのうちの所定のワー
ド線を選択レベルとする行アドレスデコーダ２と、プリ
チャージ制御信号ＰＥ＊（＊は低レベルが活性化レベル
であることを示す）の活性化レベルに応答して前記複数
のビット線対を所定の電位にプリチャージするプリチャ
ージ回路３ｘと、列アドレス信号ＡＤＹに従って前記複
数のビット線対のうちの所定のビット線対を選択する列
選択回路の列アドレスデコーダ４及び列スイッチ回路５
と、この列選択回路により選択されたビット線対のデー
タをセンス増幅活性化信号ＳＥの活性化レベルに応答し
て増幅し出力する増幅回路６と、この増幅回路６の出力
データをデータラッチ信号ＬＥの活性化レベルに応答し
てラッチし出力する出力データラッチ回路７と、この出
力データラッチ回路７の出力データを外部へ出力する出
力バッファ回路８と、行アドレス信号ＡＤＸ及び列アド
レス信号ＡＤＹを含むアドレス信号ＡＤのアドレス値の
変化を検出してアドレス遷移検出信号ＡＣＤを出力する
アドレス遷移検出回路１０と、アドレス遷移検出信号Ａ
ＣＤに従ってワード線活性化信号ＷＬＥ，センス増幅活
性化信号ＳＥ，データラッチ信号ＬＥ及びプリチャージ
制御信号ＰＥ＊を所定のタイミングで所定の期間活性化
レベルとして出力する内部制御信号発生回路１１ｘとを
有する構成となっている。
【０００５】メモリセル（ＭＣ１１〜ＭＣｍ２，…）そ
れぞれは、図７に示すように、トランジスタＴ２１，Ｔ
２２及び抵抗Ｒ２１，Ｒ２２を含んでフリップフロップ
型に構成され第１及び第２の記憶節点Ｎ１，Ｎ２を持つ
記憶部と、ゲートと接続するワード線（ＷＬｊ），（ｊ
＝１〜ｍ）が選択レベル（高レベル）のときオンとなり
上記記憶部の記憶節点Ｎ１，Ｎ２と第１及び第２のビッ
ト線（ＢＬｋ１，ＢＬｋ２），（ｋ＝１，２，…）とを
対応接続するスイッチング用のトランジスタＴ２３，Ｔ
２４とを備えて構成される。
【０００６】また、内部制御信号発生回路１１ｘは、図
８に示すように、アドレス遷移検知信号ＡＣＤをレベル
反転するインバータＩＶ１と、インバータＩＶ６〜ＩＶ
１０から成りインバータＩＶ１からの信号の低レベルか
ら高レベル、高レベルから低レベルへのレベル変化のタ
イミングを所定時間ずつ遅らせる遅延回路１２ｘと、Ｎ
ＡＮＤゲートＮＡＧ１〜ＮＡＧ３及びインバータＩＶ２
〜ＩＶ５から成り、遅延回路１２ｘの出力信号及びイン
バータＩＶ１の出力信号からワード線活性化信号ＷＬ
Ｅ，センス増幅活性化信号ＳＥ，データラッチ信号ＬＥ
及びプリチャージ制御信号ＰＥ＊を発生する論理回路と
を備えて構成される。
【０００７】次にこの半導体記憶装置の動作について、
図９に示された各部信号のタイミング図を併せて参照し
説明する。
【０００８】アドレス信号ＡＤ（構成ビットＡ０〜Ａ
ｎ）のアドレス値の変化を検出しアドレス遷移検出回路
１０からアドレス遷移検出信号ＡＣＤが出力される。ア
ドレス遷移検出信号ＡＣＤは内部制御信号発生回路１１
ｘで、インバータＩＶ１によるレベル反転信号と、遅延
回路１２ｘによる遅延信号とがＮＡＮＤゲートＮＡＧ１
〜ＮＡＧ３で合成され、その信号が電流駆動能力が異な
るインバータＩＶ２〜ＩＶ５でレベル反転されてワード
線活性化信号ＷＬＥ、センス増幅活性信号ＳＥ．プリチ
ャージ制御信号ＰＥ＊、データラッチ信号ＬＥとして所
定のタイミング（ｔ１１，ｔ１２，ｔ１３）で出力され
る。行アドレスデコーダ回路は行アドレス信号ＡＤＸ
（Ａ０〜Ａｉ）をデコードして所定のワード線を選択
し、この選択されたワード線をワード線活性化信号ＷＬ
Ｅが高レベルの活性化状態になった時にだけ高レベルの
選択レベルとする。また、ビット線（ＢＬ１１，ＢＬ１
２，ＢＬ２１，ＢＬ２２，…）はプリチャージ制御信号
ＰＥ＊の活性化レベル（低レベル）に応答して予め電源
電位Ｖｃｃレベルにプリチャージされる。つまり、全ワ
ード線が低レベルの非選択レベルの間にプリチャージ回
路３ｘのプリチャージ用トランジスタはオン状態とな
り、全ビット線対はプリチャージされる。逆に所定のワ
ード線が選択レベルの時、プリチャージ用トランジスタ
はオフ状態となり、全ビット線対にはプリチャージ用の
電荷が供給されない状態となる。
【０００９】このようにして所定のワード線が選択レベ
ル状態となり、プリチャージ回路３ｘが非活性状態とな
って、選択されたメモリセルのデータがビット線対に出
力される。もし、メモリセルが高レベルのデータを保持
しているメモリセルの記憶節点に接続されたビット線は
高レベルのままであり、逆に低レベルのデータを保持し
ている記憶節点に接続されたビット線は低レベルにな
る。記憶節点Ｎ１に高レベルデータ、記憶節点Ｎ２に低
レベルデータを保持している場合、記憶節点Ｎ１に接続
するビット線、例えばＢＬ１１は高レベルのままであ
り、記憶節点Ｎ２に接続するビット線、例えばＢＬ１２
はトランジスタＴ２２，Ｔ２４を通じて接地電位点に放
電され、低レベルになる。
【００１０】その後、所定のワード線が高レベルから低
レベルに変わったところで低レベルのビット線ＢＬ１２
は再び高レベルにプリチャージされる（ｔ１５）。
【００１１】一方、列アドレスデコーダ４及び列スイッ
チ回路５により、例アドレス信号ＡＤＹの指定するアド
レスと対応するビット線対、例えばＢＬ１１，ＢＬ１２
が選択されてデータ線ＤＬ１，ＤＬ２を介して増幅回路
６に接続される。
【００１２】ここで、センス増幅活性化信号ＳＥが高レ
ベルの活性化レベルになると（ｔ１２）、増幅回路６は
活性化して接続されたビット線対に読出されたデータを
増幅し出力データラッチ回路７に伝達する。増幅回路６
の出力データＳｏｕｔは、選択されたビット線対の第１
及び第２のビット線に読出されたデータのレベルに応じ
て低レベル又は高レベルとなる。出力データラッチ回路
７は、データラッチ信号ＬＥの活性化レベル（高レベ
ル）の期間に増幅回路６の出力データＳｏｕｔをラッチ
し、非活性化レベルでそのデータを保持する。そしてこ
のデータは、出力バッファ回路８を通して外部へ出力
（Ｄｏｕｔ）される。
【００１３】所定のタイミング（ｔ１５）でワード線活
性化信号ＷＬＥ及びセンス増幅活性化信号は非活性化レ
ベルとなり、プリチャージ制御信号ＰＥ＊は活性化レベ
ルとなってメモリセルからのデータの読出しは終了し、
またデータラッチ信号ＬＥも非活性レベルとなる（ｔ１
６）。
【００１４】アドレス信号ＡＤの１つのアドレス値が変
化して次のアドレス値に変化するまでの期間（ｔ１０か
らｔ１７）が１つの読出しサイクルとなるが、ワード線
活性化信号ＷＬＥ，センス増幅活性化信号ＳＥ，データ
ラッチ信号ＬＥの活性化レベル、及びプリチャージ制御
信号ＰＥ＊の非活性化レベルの期間は一定であるので、
この読出しサイクルの期間が長くなる程、平均消費電流
が少なくなる。
【００１５】しかし、メモリセルから読出されたデータ
を増幅回路６へ伝達するビット線対の第１及び第２のビ
ット線は、半導体記憶装置の大容量化に伴う微細化でそ
のビット線間容量の比率が増大してきている。ビット線
は主にアルミニウムで形成されているが、製造のばらつ
きによりビット線の線幅が太くなったり細くなったりす
る。つまりビット線の線幅が太くなるとその分ビット線
間の間隔が狭くなってしまいビット線間容量が増加す
る。
【００１６】ビット線間容量が増加すると、読出し動作
時に高レベルにプリチャージされたビット線の電荷を、
低レベルデータを保持しているメモリセルの記憶節点の
接地電位点に放電してビット線対に電位差を発生させる
ことになる。このとき前述のようにビット線間容量が増
加した場合、低レベルの放電に伴う時定数が大きくな
り、センス増幅活性化信号ＳＥが低レベルから高レベル
になり増幅回路６が活性化された時に、この増幅回路６
に入力されるビット線対，データ線対の電位差が小さく
なる。この場合、増幅回路６が誤動作を起こし易くな
る。この誤動作とは、増幅回路６への入力信号の電位差
が十分にない為に、正しいデータではない逆のデータに
増幅してしまい、増幅回路６への入力信号の電位差が十
分になった時点で正しいデータの増幅を開始する。しか
し、センス増幅活性化信号ＳＥの高レベルから低レベル
になる時刻は、この誤動作に対して関係なく決定してい
る（ｔ１５）。この為、ビット線対，データ線対から増
幅回路６への入力電位差が小さい為に、当初誤動作をし
ていた増幅回路６が、正しいデータの出力を開始するタ
イミングではセンス増幅活性化信号ＳＥが低レベルにな
ってしまい、正しいデータをデータラッチ回路７へラッ
チさせることができなくなってしまう。すなわち、増幅
回路６が正しいデータを出力するタイミングが遅れ、こ
の増幅回路６及びデータラッチ回路７から正しいデータ
が出力されなくなってしまう危険性がある（図９の破線
の部分）。
【００１７】回路構成がこの半導体記憶装置とは異なる
が、ダミーデコーダ及びダミーワード線の信号からセン
ス増幅活性化信号を発生し、増幅回路による動作の遅れ
を回避するようにした半導体記憶装置が、例えば特開平
３−５９８８４号公報に開示されている。
【００１８】このような半導体記憶装置の一例（第２の
例）を図１０に示す。
【００１９】この半導体記憶装置は、メモリセルＭＣ１
１等と同一構成でデータ入出力端を対応するビット線と
接続しない状態の１行分のダミーメモリセル（ＤＭＣ
１，ＤＭＣ２，…）と、これらダミーメモリセルそれぞ
れのスイッチングトランジスタのゲートと接続するダミ
ーワード線ＤＷＬと、このダミーワード線ＤＷＬをプリ
チャージ制御信号ＰＥｙの非活性化レベルのとき選択レ
ベルとするダミーデコーダ１４と、ダミーワード線ＤＷ
Ｌの信号を遅延させる遅延回路１３とを設け、プリチャ
ージ制御信号ＰＥｙが非活性化レベルのとき行アドレス
デコーダ３ｙによって行アドレス信号ＡＤＸの指定する
１本のワード線を選択レベルにすると共に、ダミーデコ
ーダ１４によりダミーワード線ＤＷＬを選択レベルと
し、このダミーワード線ＤＷＬの選択レベルの信号を遅
延回路１３により遅延させて増幅回路６ｙへのセンス増
幅活性化信号ＳＥｙとするようにしたものである。
【００２０】この半導体記憶装置は、複数のワード線Ｗ
Ｌ１〜ＷＬｍのうちの少なくとも１本が選択レベルとな
ったことを検出してセンス増幅活性化信号ＳＥｙを活性
化レベルとするトランジスタが、このセンス増幅活性化
信号ＳＥｙの信号伝達線に接続された従来例では、大容
量化が進むにつれてワード線の数も増大し、この信号伝
達線の寄生容量が大きくなってセンス増幅活性化信号Ｓ
Ｅｙの増幅回路６ｙへの伝達が遅れ、増幅動作が遅れ
る、という課題を解決するためになされたものであり、
このような構成とすることにより、上記信号伝達線にワ
ード線選択レベル検出用のトランジスタを接続しなくて
済むので、この課題を解決することができる。
【００２１】
【発明が解決しようとする課題】上述した従来の半導体
記憶装置は、第１の例では、ワード線活性化信号ＷＬ
Ｅ，センス増幅活性化信号ＳＥ，データラッチ信号ＬＥ
及びプリチャージ制御信号ＰＥ＊の高レベル（ＷＬＥ，
ＳＥ，ＬＥは活性化レベル、ＰＥ＊は非活性化レベル）
の期間が一定時間に固定された構成となっているので、
大容量化が進むにつれてビット線間隔が狭くなり、ビッ
ト線間容量が増加すると共に、製造ばらつきによるビッ
ト線間隔，ビット線幅等のばらつきがビット線間容量の
ばらつき要因となり、増幅回路６による増幅動作が遅れ
ると共にその動作時間にもばらつきが生じ、増幅回路６
から正しいデータが出力されないままセンス増幅活性化
信号ＳＥが非活性化レベルになってしまったり、増幅回
路６から正しいデータが出力される時点ではデータラッ
チ信号ＬＥの活性化レベルの期間が終りに近くなってい
てデータラッチ回路７に正しいデータのラッチができな
くなったりし、正しいデータが出力されなくなってしま
うという危険性が生じ、第２の例では、ワード線の選択
レベルに対するセンス増幅活性化信号ＳＥｙの遅延分は
補償できるが、メモリセル（ＭＣ１１等），ビット線
（ＢＬ１１等）及び増幅回路６ｙ等を含む回路の動作の
遅れ、ばらつきに対する補償はできないので、第１の例
と同様に、正しいデータが出力されなくなってしまうと
いう危険性がある。
【００２２】本発明の目的は、大容量化に伴いビット線
間容量が増加し、かつ製造ばらつきによりビット線間容
量のばらつき、メモリセル，増幅回路を含む各部回路の
動作時間のばらつきがあっても、正しいデータを出力す
ることができる半導体記憶装置を提供することにある。
【００２３】
【課題を解決するための手段】本発明の半導体記憶装置
は、第１及び第２のデータ入出力端を持ち選択状態のと
きこれら第１及び第２のデータ入出力端から互いに相補
のレベル関係にあるデータを書込んで記憶し記憶してい
るデータを読出す複数のメモリセルを行方向，列方向に
配置したメモリセルアレイと、前記複数のメモリセルの
各行それぞれと対応して設けられ選択レベルのとき対応
する行のメモリセルを選択状態とする複数のワード線
と、前記複数のメモリセルの各列それぞれと対応して設
けられ対応する列のメモリセルの第１及び第２のデータ
入出力端と対応接続する第１及び第２のビット線から成
る複数のビット線対と、ワード線活性化信号が活性化レ
ベルのとき行アドレス信号に従って前記複数のワード線
のうちの所定のワード線を選択レベルとする行アドレス
デコーダと、前記複数のワード線それぞれの前記行アド
レスデコーダに対する最遠端に設けられ第１及び第２の
データ出力端を持って互いに相補のレベル関係にある固
定されたレベルのデータを記憶しておき選択状態のとき
このデータを前記第１及び第２のデータ出力端から読出
す複数のダミーメモリセルと、これら複数のダミーメモ
リセルの第１のデータ出力端と接続する第１のダミービ
ット線及び第２のデータ出力端と接続する第２のダミー
ビット線から成るダミービット線対と、プリチャージ制
御信号の活性化レベルに応答して前記複数のビット線対
及びダミービット線対を所定の電位にプリチャージする
プリチャージ回路と、列アドレス信号に従って前記複数
のビット線対のうちの所定のビット線対を選択する列選
択回路と、この列選択回路により選択されたビット線対
のデータをセンス増幅活性化信号の活性化レベルに応答
して増幅し出力する増幅回路と、この増幅回路の出力デ
ータをデータラッチ信号の活性化レベルに応答してラッ
チし出力する出力データラッチ回路と、前記ダミービッ
ト線対のデータを前記センス増幅活性化信号の活性化レ
ベルに応答して増幅し前記ダミービット線対のプリチャ
ージ電位とは異なるレベルのデータとして出力するダミ
ー増幅回路と、このダミー増幅回路の出力端のレベルを
前記センス増幅活性化信号が活性化レベルとなる前に前
記ダミービット線対のプリチャージ電位と対応するレベ
ルにプリチャージするダミー増幅出力プリチャージ手段
と、前記ダミー増幅回路のデータ出力タイミングを前記
増幅回路のデータ出力タイミングより所定時間遅延させ
るダミー増幅出力遅延手段と、前記行アドレス信号及び
列アドレス信号を含むアドレス信号のアドレス値の変化
を検出してアドレス遷移検出信号を出力するアドレス遷
移検出回路と、前記ワード線活性化信号，センス増幅活
性化信号及びデータラッチ信号の活性化レベルへの変化
タイミング並びに前記プリチャージ制御信号の非活性化
レベルへの変化タイミングを前記アドレス遷移検出信号
に応答して決定しこれらワード線活性化信号，センス増
幅活性化信号及びデータラッチ信号の非活性化レベルへ
の変化タイミング並びに前記プリチャージ制御信号の活
性化レベルへの変化タイミングを前記ダミー増幅回路の
出力データのレベル変化タイミングにより決定しこれら
ワード線活性化信号，センス増幅活性化信号，データラ
ッチ信号及びプリチャージ制御信号を出力する内部制御
信号発生回路とを有している。
【００２４】また、内部制御信号発生回路を、アドレス
遷移検出信号を伝達するトランジスタと、センス増幅活
性化信号が活性化レベルのときにダミー増幅回路の出力
データを伝達するトランスファゲートと、前記トランジ
スタ及びトランスファゲートにより伝達された信号の前
縁及び後縁をそれぞれ所定時間遅延させる遅延回路と、
この遅延回路の出力信号及び前記アドレス遷移検出信号
からワード線活性化信号，データラッチ信号及びプリチ
ャージ制御信号並びに前記センス増幅活性化信号を発生
する論理回路とを備えた回路とし、ダミー増幅出力プリ
チャージ手段を、アドレス遷移検出信号によりダミー増
幅回路の出力端をダミービット線対のプリチャージ電位
と対応するレベルにするトランジスタを備えた回路と
し、ダミー増幅出力遅延手段を、ダミービット線対の第
１及び第２のダミービット線の間隔及びこれらダミービ
ット線の線幅をビット線対の第１及び第２のビット線の
間隔より狭く、これらビット線の線幅より広くし、これ
らダミービット線の線間寄生容量をこれらビット線の線
間寄生容量より大きくするようにして構成される。
【００２５】また、ダミービット線対の第１及び第２の
ダミービット線の線幅及び線間隔をビット線対の第１及
び第２のビット線の線幅及び線間幅と等しくし、メモリ
セルを、第１及び第２の記憶節点を持つ記憶部と、ゲー
トと接続するワード線が選択レベルのときオンとなり前
記第１及び第２の記憶節点と第１及び第２のビット線と
を対応接続する第１及び第２のスイッチングトランジス
タとを備えた回路とし、ダミーメモリセル及びダミー増
幅出力遅延手段を、第１及び第２の記憶節点を持ち所定
の固定データを記憶するダミー記憶部と、前記第１及び
第２のスイッチングトランジスタより電流駆動能力が小
さくゲートと接続する前記ワード線が選択レベルのとき
オンとなり前記ダミー記憶部の第１及び第２の記憶節点
と前記第１及び第２のダミービット線とを対応接続する
第３及び第４のスイッチングトランジスタとを備えた回
路として構成される。
【００２６】
【実施例】次に本発明の実施例について図面を参照して
説明する。
【００２７】図１は本発明の第１の実施例を示すブロッ
ク図である。
【００２８】この実施例が図６に示された従来の半導体
記憶装置と相違する点は、複数のワード線ＷＬ１〜ＷＬ
ｍそれぞれの行アドレスデコーダ２に対する最遠端に設
けられ第１及び第２のデータ出力端を持って互いに相補
のレベル関係にある固定されたレベルのデータを記憶し
ておき選択状態のときこのデータを上記第１及び第２の
データ出力端から読出す複数のダミーメモリセルＤＭＣ
１〜ＤＭＣｍと、これら複数のダミーメモリセルの第１
のデータ出力端と接続する第１のダミービット線ＤＢＬ
１及び第２のデータ出力端と接続する第２のダミービッ
ト線ＤＢＬ２から成るダミービット線対と、このダミー
ビット線対のデータをセンス増幅活性化信号ＳＥの活性
化レベルに応答してこのダミービット線対のプリチャー
ジ電位とは異なるレベルのデータとして出力するダミー
増幅回路９とを設け、プリチャージ回路３ｘにビット線
対と共にダミービット線対もプリチャージする機能を付
加してプリチャージ回路３とし、内部制御信号発生回路
１１ｘに代えて、ワード線活性化信号ＷＬＥ，センス増
幅活性化信号ＳＥ及びデータラッチ信号ＬＥの活性化レ
ベルへの変化タイミング並びにプリチャージ制御信号Ｐ
Ｅ＊の非活性化レベルへの変化タイミングをアドレス遷
移検出信号に応答して決定し、これらワード線活性化信
号ＷＬＥ，センス増幅活性化信号ＳＥ及びデータラッチ
信号ＬＥの非活性化レベルへの変化タイミング並びにプ
リチャージ制御信号ＰＥ＊の活性化レベルへの変化タイ
ミングをダミー増幅回路９の出力データのレベル変化タ
イミングにより決定してこれら信号（ＷＬＥ，ＳＥ，Ｌ
Ｅ，ＰＥ＊）を出力し、かつ、ダミー増幅回路９の出力
端（出力データＦＥ）のレベルをセンス増幅活性化信号
ＳＥが活性化レベルとなる前にダミービット線対のプリ
チャージレベルと対応するレベルにプリチャージするダ
ミー増幅出力プリチャージ手段を含む内部制御信号発生
回路１１を設け、ダミービット線対の第１及び第２のダ
ミービット線ＤＢＬ１，ＤＢＬ２の間隔及びこれらダミ
ービット線の線幅をビット線対の第１及び第２のビット
線（ＢＬ１１，ＢＬ１２等）の間隔より狭くかつこれら
ビット線の線幅より広くしてこれらダミービット線の線
間寄生容量をこれらビット線の線間寄生容量より大きく
し、ダミー増幅回路９の出力データＦＥのレベル変化タ
イミングを増幅回路６の出力データのレベル変化タイミ
ングより所定時間遅延させるダミー増幅出力遅延手段を
備えた構成とした点にある。
【００２９】なお、図２はこの実施例の内部制御信号発
生回路１１の回路図、図３はダミーメモリセルＤＭＣｊ
（ｊ＝１〜ｍ）の回路図である。
【００３０】内部制御信号発生回路１１は、ゲートにイ
ンバータＩＶ１０を介してアドレス遷移検出信号ＡＣＤ
を受けソースに電源電位Ｖｃｃを受けてこのアドレス遷
移検出信号ＡＣＤをドレインに伝達するＰチャネル型の
トランジスタＴ１と、センス増幅活性化信号ＳＥが活性
化レベルのときにダミー増幅回路９の出力信号ＦＥを出
力端に伝達するトランスファゲートＴＧ１と、インバー
タＩＶ６〜ＩＶ９を含みトランジスタＴ１のドレイン及
びトランスファゲートＴＧ１の出力端に伝達された信号
の前縁及び後縁をそれぞれ所定時間遅延させる遅延回路
１２と、ＮＡＮＤゲートＮＡＧ１〜ＮＡＧ３及びインバ
ータＩＶ２〜ＩＶ５から成り遅延回路１２の出力信号及
びインバータＩＶ１を介して入力されるアドレス遷移検
出信号からワード線活性化信号ＷＬＥ，センス増幅活性
化信号ＳＥ，データラッチ信号ＬＥ及びプリチャージ制
御信号ＰＥ＊を発生する論理回路と、ゲートにインバー
タＩＶ１０を介してアドレス遷移検出信号ＡＣＤを受け
ソースに電源電位Ｖｃｃを受けドレインをダミー増幅回
路９の出力端、すなわちその出力信号ＦＥの信号伝達線
と接続し、アドレス遷移検出信号ＡＣＤによりこの信号
伝達線をダミービット線対のプリチャージ電位と対応す
るレベル（Ｖｃｃ）にプリチャージするダミー増幅出力
プリチャージ手段のＰチャネル型のトランジスタＴ２と
を備える。
【００３１】また、ダミーメモリセルＤＭＣｊは、メモ
リセルＭＣｊｋの第２のビット線ＢＬｋ２側の抵抗Ｒ２
２が接続されていない回路と同等の回路となっており、
選択状態のとき、常に第１のダミービット線ＤＢＬ１に
高レベル、第２のダミービット線ＤＢＬ２に低レベルの
データを読出す構成となっている。
【００３２】次にこの実施例の動作について図４に示さ
れた各部信号のタイミング波形図を併せて参照し説明す
る。
【００３３】アドレス遷移検出回路１０は、アドレス信
号ＡＤのアドレス変化（ｔ０）を検出してアドレス遷移
検出信号ＡＣＤを発生し、内部制御信号発生回路１１に
供給する。
【００３４】内部制御信号発生回路１１は、このアドレ
ス遷移検出信号ＡＣＤを受けてインバータＩＶ１０及び
トラジスタＴ１によりこれを遅延回路１２の入力端に伝
達すると共に、インバータＩＶ１０及びトランジスタＴ
２により、ダミー増幅回路９の出力端（出力信号ＦＥ）
を電源電位Ｖｃｃレベル（ダミービット線のプリチャー
ジ電位と同じ）にプリチャージする（ｔ１）。遅延回路
１２は伝達された信号を所定時間遅延させてＮＡＮＤゲ
ートＮＡＧ１等から成る論理回路に供給し、一方、この
論理回路には、アドレス遷移検出信号ＡＣＤがインバー
タＩＶ１を介して入力される。この結果、この論理回路
から、時刻ｔ２で活性化レベル（高レベル）となるワー
ド線活性化信号ＷＬＥ、時刻ｔ３で活性化レベル（高レ
ベル）となるセンス増幅活性化信号ＳＥ、時刻ｔ４で活
性化レベル（高レベル）となるデータラッチ信号ＬＥ
と、時刻ｔ１で非活性化レベル（高レベル）となるプリ
チャージ制御信号ＰＥ＊とが出力される。
【００３５】行アドレスデコーダ２は、ワード線活性化
信号ＷＬＥの活性化レベルの期間に、行アドレス信号Ａ
ＤＸ（Ａ０〜Ａｉ）に従って複数のワード線ＷＬ１〜Ｗ
Ｌｍのうちの１本を選択レベルとする。一方、プリチャ
ージ回路３は、プリチャージ制御信号ＰＥ＊の非活性化
レベルに応答してビット線対及びダミービット線対のプ
リチャージ（プリチャージ電位は電源電位Ｖｃｃ）を停
止する。
【００３６】こうして、選択レベルの１本のワード線と
接続するメモリセル及びダミーメモリセルが選択状態と
なり、これらメモリセル及びダミーメモリセルに記憶さ
れているデータが対応するビット線対及びダミービット
線対に読出される。ビット線対に読出されたデータは列
アドレスデコーダ４及び列スイッチ回路５により選択さ
れてデータ線ＤＬ１，ＤＬ２を介して増幅回路６に入力
され、またダミービット線に読出されたデータは直接ダ
ミー増幅回路９に入力される。
【００３７】増幅回路６は入力されたデータを増幅して
出力データラッチ回路７に出力（Ｓｏｕｔ）し、出力デ
ータラッチ回路７はそのデータをデータラッチ信号ＬＥ
の活性化レベルの期間にラッチして出力バッファ回路８
を介して外部へ出力する。一方、ダミー増幅回路９も入
力されたデータを増幅するが、このダミー増幅回路９へ
の入力データは、ダミー増幅出力遅延手段によって増幅
回路６への入力データより遅れるので、ダミー増幅回路
９の出力データＦＥのレベル変化するタイミング（ｔ
６）は、増幅回路６の出力データＳｏｕｔのレベル変化
するタイミング（ｔ５）より遅くなる。ダミー増幅回路
９では、その出力端、すなわち出力データが予めダミー
ビット線対のプリチャージレベルと対応するレベルの電
源電位Ｖｃｃレベルにプリチャージされており、増幅し
た出力ＦＥは、このプリチャージレベルとは異なる接地
電位レベルとなる。従って、時刻ｔ６では、出力データ
ＦＥは高レベルから低レベルと変化する。
【００３８】内部制御信号発生回路１１では、トランス
ファゲートＴＧ１がオン状態となっているので、このダ
ミー増幅回路９の出力データＦＥの低レベルへのレベル
変化を受け、時刻ｔ７のタイミングでワード線活性化信
号ＷＬＥ及びセンス増幅活性化信号ＳＥを非活性化レベ
ルの低レベルに、プリチャージ制御信号ＰＥ＊を活性化
レベルの低レベルに移行させ、時刻ｔ８のタイミングで
データラッチ信号ＬＥを非活性化レベルの低レベルへと
移行させる。
【００３９】ここで、製造ばらつき等によってビット線
及びダミービット線の線間寄生容量がばらついたり大き
くなったりし、またメモリセル（ＭＣ１１等）や増幅回
路６等の動作速度が遅くなって、増幅回路６の出力デー
タＳｏｕｔのレベル変化するタイミングが遅れたとして
も（図４の破線及びｔ５ａ）、この出力データＳｏｕｔ
のレベル変化より遅くレベル変化するダミー増幅回路９
の出力データＦＥも同様にそのレベル変化するタイミン
グが遅れるので（図４の破線及びｔ７ａ）、この出力デ
ータＦＥの低レベルのレベル変化を受けて非活性化レベ
ルとなるデータラッチ信号ＬＥ，センス増幅活性化信号
ＳＥ等の非活性化レベルへのレベル変化のタイミングが
遅くなり（図４の破線及びｔ７ａ，ｔ８ａ）、増幅回路
６は正しいデータを出力することができ、また出力デー
タラッチ回路７も増幅回路６からの正しいデータを確実
にラッチし、外部へ出力することができる。
【００４０】図５（Ａ），（Ｂ）は本発明の第２の実施
例の主要部分のブロック図、及びダミーメモリセルの回
路図である。
【００４１】この第２の実施例が第１の実施例と相違す
る点は、ダミービット線対の第１及び第２のダミービッ
ト線ＤＢＬ１ａ，ＤＢＬ２ａの線幅及び線間隔をビット
線対の第１及び第２のビット線（ＢＬ１１，ＢＬ１２
等）の線幅及び線間隔と等しくし、ダミーメモリセルＤ
ＭＣｊａ（ｊ＝１〜ｍ）及びダミー増幅出力遅延手段
を、ダミーメモリセルＤＭＣｊの記憶部と同様に構成さ
れて第１及び第２の記憶節点Ｎ１１，Ｎ１２を持ち所定
の固定データを記憶するダミー記憶部と、メモリセルＭ
Ｃｊｋの第１及び第２のスイッチング用のトランジスタ
Ｔ２３，Ｔ２４より電流駆動能力が小さくゲートと接続
するワード線が選択レベルのときオンとなり前記ダミー
記憶部の第１及び第２の記憶節点Ｎ１１，Ｎ１２と第１
及び第２のダミービット線ＤＢＬ１ａ，ＤＢＬ２ａとを
対応接続する第３及び第４のスイッチングトランジスタ
Ｔ１３ａ，Ｔ１４ａとを備えた回路とした点にある。
【００４２】すなわちこの実施例においては、ビット線
間寄生容量とダミービット線間寄生容量とを等しくし、
ダミーメモリＤＭＣｊａのスイッチング用のトランジス
タＴ１３ａ，Ｔ１４ａをメモリセル（ＭＣｊｋ）のスイ
ッチング用のトランジスタＴ２３，Ｔ２４より小さくす
ることにより、ダミーメモリセルＤＭＣｊａの記憶デー
タのダミービット線ＤＢＬ１ａ，ＤＢＬ２ａへの読出し
速度を遅くし、この結果として、ダミー増幅回路９への
この読出しデータの入力タイミング、及びダミー増幅回
路９の出力データＦＥの低レベルへのレベル変化タイミ
ングを増幅回路６へのメモリセルの読出しデータの入力
タイミング及び増幅回路６の出力データＳｏｕｔのレベ
ル変化タイミングより遅らせるようにしている。
【００４３】これ以外の基本的な動作及び効果は第１の
実施例と同様であるので、これ以上の説明は省略する。
【００４４】
【発明の効果】以上説明したように本発明は、ワード線
活性化信号，センス増幅活性化信号及びデータラッチ信
号の活性化レベルへの変化タイミング、並びにプリチャ
ージ制御信号の非活性化レベルへの変化タイミングをア
ドレス遷移検出信号によって決定し、上記ワード線活性
化信号，センス増幅活性化信号及びデータラッチ信号の
非活性化レベルへの変化タイミング、並びにプリチャー
ジ制御信号の活性化レベルへの変化タイミングを、通常
のメモリセルの読出しデータの増幅出力のレベル変化の
タイミングより遅れてレベル変化するダミーメモリセル
の読出しデータの増幅出力のレベル変化によって決定す
る構成としたので、大容量化に伴いビット線間容量（寄
生容量）が増加し、製造ばらつきによりこのビット線間
容量にばらつきがあっても、また、メモリセル，増幅回
路等を含む回路の動作時間にばらつきがあっても、増幅
回路から正しいデータを出力することができ、かつこの
正しいデータを出力データラッチ回路に確実にラッチし
て外部に出力することができる効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示すブロック図であ
る。
【図２】図１に示された実施例の内部制御信号発生回路
部分の回路図である。
【図３】図１に示された実施例のダミーメモリの回路図
である。
【図４】図１に示された実施例の動作を説明するための
各部信号のタイミング波形図である。
【図５】本発明の第２の実施例の主要部分のブロック図
及びダミーメモリセルの回路図である。
【図６】従来の半導体記憶装置の第１の例を示すブロッ
ク図である。
【図７】図６に示された半導体記憶装置のメモリセルの
回路図である。
【図８】図６に示された半導体記憶装置の内部制御信号
発生回路部分の回路図である。
【図９】図６に示された半導体記憶装置の動作を説明す
るための各部信号のタイミング波形図である。
【図１０】従来の半導体記憶装置の第２の例を示すブロ
ック図である。
【符号の説明】
１ メモリセルアレイ ２，２ｙ 行アドレスデコーダ ３，３ｘ，３ｙ プリチャージ回路 ４ 列アドレスデコーダ ５ 列スイッチ回路 ６，６ｙ 増幅回路 ７ 出力データラッチ回路 ８ 出力バッファ回路 ９ ダミー増幅回路 １０ アドレス遷移検出回路 １１，１１ｘ 内部制御信号発生回路 １２，１２ｘ，１３ 遅延回路 １４ ダミーデコーダ ＢＬ１１〜ＢＬ２２ ビット線 ＤＢＬ１〜ＤＢＬｍ，ＤＢＬ１ａ〜ＤＢＬｍａ ダミ
ービット線 ＤＭＣ１〜ＤＭＣｍ，ＤＭＣ１ａ〜ＤＭＣｍａ ダミ
ーメモリセル ＤＷＬ ダミーワード線 ＭＣ１１〜ＭＣｍ２ メモリセル Ｔ１，Ｔ２，Ｔ１１〜Ｔ１４，Ｔ２１〜Ｔ２４，Ｔ１３
ａ，Ｔ１４ａ トランジスタ ＷＬ１〜ＷＬｍ ワード線

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 第１及び第２のデータ入出力端を持ち選
    択状態のときこれら第１及び第２のデータ入出力端から
    互いに相補のレベル関係にあるデータを書込んで記憶し
    記憶しているデータを読出す複数のメモリセルを行方
    向，列方向に配置したメモリセルアレイと、前記複数の
    メモリセルの各行それぞれと対応して設けられ選択レベ
    ルのとき対応する行のメモリセルを選択状態とする複数
    のワード線と、前記複数のメモリセルの各列それぞれと
    対応して設けられ対応する列のメモリセルの第１及び第
    ２のデータ入出力端と対応接続する第１及び第２のビッ
    ト線から成る複数のビット線対と、ワード線活性化信号
    が活性化レベルのとき行アドレス信号に従って前記複数
    のワード線のうちの所定のワード線を選択レベルとする
    行アドレスデコーダと、前記複数のワード線それぞれの
    前記行アドレスデコーダに対する最遠端に設けられ第１
    及び第２のデータ出力端を持って互いに相補のレベル関
    係にある固定されたレベルのデータを記憶しておき選択
    状態のときこのデータを前記第１及び第２のデータ出力
    端から読出す複数のダミーメモリセルと、これら複数の
    ダミーメモリセルの第１のデータ出力端と接続する第１
    のダミービット線及び第２のデータ出力端と接続する第
    ２のダミービット線から成るダミービット線対と、プリ
    チャージ制御信号の活性化レベルに応答して前記複数の
    ビット線対及びダミービット線対を所定の電位にプリチ
    ャージするプリチャージ回路と、列アドレス信号に従っ
    て前記複数のビット線対のうちの所定のビット線対を選
    択する列選択回路と、この列選択回路により選択された
    ビット線対のデータをセンス増幅活性化信号の活性化レ
    ベルに応答して増幅し出力する増幅回路と、この増幅回
    路の出力データをデータラッチ信号の活性化レベルに応
    答してラッチし出力する出力データラッチ回路と、前記
    ダミービット線対のデータを前記センス増幅活性化信号
    の活性化レベルに応答して増幅し前記ダミービット線対
    のプリチャージ電位とは異なるレベルのデータとして出
    力するダミー増幅回路と、このダミー増幅回路の出力端
    のレベルを前記センス増幅活性化信号が活性化レベルと
    なる前に前記ダミービット線対のプリチャージ電位と対
    応するレベルにプリチャージするダミー増幅出力プリチ
    ャージ手段と、前記ダミー増幅回路のデータ出力タイミ
    ングを前記増幅回路のデータ出力タイミングより所定時
    間遅延させるダミー増幅出力遅延手段と、前記行アドレ
    ス信号及び列アドレス信号を含むアドレス信号のアドレ
    ス値の変化を検出してアドレス遷移検出信号を出力する
    アドレス遷移検出回路と、前記ワード線活性化信号，セ
    ンス増幅活性化信号及びデータラッチ信号の活性化レベ
    ルへの変化タイミング並びに前記プリチャージ制御信号
    の非活性化レベルへの変化タイミングを前記アドレス遷
    移検出信号に応答して決定しこれらワード線活性化信
    号，センス増幅活性化信号及びデータラッチ信号の非活
    性化レベルへの変化タイミング並びに前記プリチャージ
    制御信号の活性化レベルへの変化タイミングを前記ダミ
    ー増幅回路の出力データのレベル変化タイミングにより
    決定しこれらワード線活性化信号，センス増幅活性化信
    号，データラッチ信号及びプリチャージ制御信号を出力
    する内部制御信号発生回路とを有することを特徴とする
    半導体記憶装置。
  2. 【請求項２】 内部制御信号発生回路を、アドレス遷移
    検出信号を伝達するトランジスタと、センス増幅活性化
    信号が活性化レベルのときにダミー増幅回路の出力デー
    タを伝達するトランスファゲートと、前記トランジスタ
    及びトランスファゲートにより伝達された信号の前縁及
    び後縁をそれぞれ所定時間遅延させる遅延回路と、この
    遅延回路の出力信号及び前記アドレス遷移検出信号から
    ワード線活性化信号，データラッチ信号及びプリチャー
    ジ制御信号並びに前記センス増幅活性化信号を発生する
    論理回路とを備えた回路とする請求項１記載の半導体記
    憶装置。
  3. 【請求項３】 ダミー増幅出力プリチャージ手段を、ア
    ドレス遷移検出信号によりダミー増幅回路の出力端をダ
    ミービット線対のプリチャージ電位と対応するレベルに
    するトランジスタを備えた回路とする請求項１記載の半
    導体記憶装置。
  4. 【請求項４】 ダミー増幅出力遅延手段を、ダミービッ
    ト線対の第１及び第２のダミービット線の間隔及びこれ
    らダミービット線の線幅をビット線対の第１及び第２の
    ビット線の間隔より狭く、これらビット線の線幅より広
    くし、これらダミービット線の線間寄生容量をこれらビ
    ット線の線間寄生容量より大きくする構成とした請求項
    １記載の半導体記憶装置。
  5. 【請求項５】 ダミービット線対の第１及び第２のダミ
    ービット線の線幅及び線間隔をビット線対の第１及び第
    ２のビット線の線幅及び線間幅と等しくし、メモリセル
    を、第１及び第２の記憶節点を持つ記憶部と、ゲートと
    接続するワード線が選択レベルのときオンとなり前記第
    １及び第２の記憶節点と第１及び第２のビット線とを対
    応接続する第１及び第２のスイッチングトランジスタと
    を備えた回路とし、ダミーメモリセル及びダミー増幅出
    力遅延手段を、第１及び第２の記憶節点を持ち所定の固
    定データを記憶するダミー記憶部と、前記第１及び第２
    のスイッチングトランジスタより電流駆動能力が小さく
    ゲートと接続する前記ワード線が選択レベルのときオン
    となり前記ダミー記憶部の第１及び第２の記憶節点と前
    記第１及び第２のダミービット線とを対応接続する第３
    及び第４のスイッチングトランジスタとを備えた回路と
    する請求項１記載の半導体記憶装置。
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