JPH08273371A - 強誘電体メモリとその駆動法 - Google Patents

Abstract

(57)【要約】 【目的】本発明は、高集積度且つ低コストで製造でき、
非破壊読み出し可能な強誘電体メモリとその駆動法及び
製造方法を提供することを目的とする。 【構成】本発明は、所定のパルス信号８乃至１０を送出
するパルス信号送出回路１１乃至１３及び切り替えスイ
ッチ１４とからなるパルス信号送出部３１と、対向し互
いに直交する第１，第２ストライプ電極１９，２０で強
誘電体薄膜４を挟持し単純マトリックス構成に配置され
る記憶セル１と、終端抵抗素子３４を設けた終端抵抗素
子制御回路３５ａ，３５ｂ及び記憶セル選択回路１５
ａ，１５ｂ及び強誘電体セルマトリックス回路３２から
なる強誘電体セルマトリックス回路３２と、差動参照セ
ル３６及び比較増幅回路３８及び信号処理回路３７とか
らなる読み出し部３３とで構成され、選択された記憶セ
ル１に所定のパルスを印加し、２つの記憶状態を構成
し、非破壊読み出しを行う強誘電体メモリである。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電子回路等に使われる
固体型記録装置に係り、特に固体型記録装置として強誘
電体メモリとその駆動法及び製造方法に関する。

【０００２】

【従来の技術】一般に、多用されるようになった電子機
器において、特にコンピュータと画像装置を利用する際
に、高密度で高性能な記録装置が要求されている。この
ような要求に対して、従来、磁気テープ、フロッピーデ
ィスク、光磁気ディスク等の外部記録装置若しくは、半
導体メモリ装置、例えばＤＲＡＭ、ＳＲＡＭ、ＥＰＲＯ
Ｍ、ＥＥＰＲＯＭ、フラッシュメモリ等により対応して
いる。

【０００３】しかし、現在実現しつつあるマルチメディ
アとコンピュータとの融合により、記録装置として、読
み出しにより記憶された情報が消去されない不揮発性を
有し、高速、低電圧で駆動し、機械的な動作をしない駆
動レスの固体メモリで、さらに高性能でコンパクトなメ
モリ装置が必要とされている。しかし、このような要求
を従来のメモリ装置では満たすことができず、種々の問
題を抱えている。

【０００４】これに応えるメモリ装置としては、例え
ば、ＵＳＰ４，８７３，６６４（Ｓ．Ｓｈｅｆｆｉｅｌ
ｄ Ｅａｔｏｎ Ｊｒ．， Ｃｏｌｏｒａｄｏ Ｓｐｒ
ｉｎｇｓ，ＣＯ）に開示されているような強誘電体メモ
リがある。

【０００５】図２８には、この強誘電体メモリの構成例
を示す。

【０００６】前記強誘電体メモリにおいて、メモリセル
７１内の強誘電体薄膜７２の容量がスイッチング素子と
して機能し、強誘電体薄膜７２の一方に接続されるＦＥ
Ｔ７３により、ドライブされるＤＲＡＭ方式の蓄積容量
を強誘電体容量に変えた構成となっている。

【０００７】前記メモリセル７１は、ビットライン７
６、ワードライン７４及びプレートライン７５を介し
て、センス回路７７により読み出しが行なわれる。

【０００８】この構成ではＳｉ基板上に、各素子を形成
しているため、集積度や製造コストが他の半導体メモリ
のＤＲＡＭやＦＬＡＳＨメモリと同程度になる。従っ
て、数１００Ｍbyteのカードを作る場合には、技術的、
コスト的にも不都合である。

【０００９】これに対して、ＵＳＰ５，０６０，１９１
号に開示されているメモリ装置は、図２９に示されるよ
うに、強誘電体材料８３で単純マトリックス構造を作
り、読み出しドライブ回路８４，８５で信号検出する方
式である。このような単純マトリックスで構成されたメ
モリ装置の大きな問題は、選択しなかった他のセルに影
響を与えることである。

【００１０】例えば、あるセルを選択し、そのセルに書
き込み／読み出しを行なう際に、電圧Ｖa を印加する
と、選択セルの入力側／出力側の電極ラインに接続され
ている選択しない非選択セルにも、その電圧のＶa ／２
が印加されてしまう。従って、セル数が大きくなるにつ
れて、影響される非選択セルの数が増加する。

【００１１】そこで、ＵＳＰ５，０６０，１９１号で
は、選択セルに対する印加電圧Ｖa に対して、例えば、
Ｖa ／３を非選択セルに印加されるよう工夫して、書き
込み動作を行なう。また読み出しは、低インピーダンス
の電圧を読み出して、非選択セルからのノイズをカット
している。しかし、書き込み時に選択セルの分極反転に
必要な電圧Ｖa を印加すると、非選択セルの分極状態
は、Ｖa ／３の電圧ですら多数回の印加により破壊され
てしまう。

【００１２】そこで、ＵＳＰ５，１４０，５４８（Ｃ．
Ｊ． Ｂｒｅｎｎａｎ）号では、強誘電体内に空間電荷
層と中性領域の両方が存在して、図３０に示したような
容量−電圧特性を作ると考え、負の電圧で書き込んだ９
０の状態と正の電圧で書き込んだ９１の状態で、ある抗
電圧Ｖth以下の電圧Ｖb を印加し、この上に重畳したＡ
Ｃ信号により容量を測定すると、“１”状態では、９２
の容量、“０”状態では、９３の容量の２値が得られ、
この差で“１”状態では、９２の容量、“０”状態で
は、９３の容量の２値が得られ、この差で“１”“０”
を判別するというものである。

【００１３】従って、書き込みを行なった後、空間電荷
の緩和時間より長い時定数でＶb の読み出し電圧を印加
し、緩和時間より速い周波数成分を有する交流波形を印
加することで分極状態を変化させずに読み出しが行なえ
るとしている。

【００１４】

【発明が解決しようとする課題】しかし、前述した従来
の強誘電体メモリの欠点として、まず、図２８に示した
半導体素子との組み合わせでは、その実現性は比較的容
易であるが、半導体基板上にスイッチング素子やＦＥＴ
を形成するため、集積度や製造コストは、従来のＤＲＡ
Ｍと変わらない。

【００１５】また、図２９に示した単純マトリックス構
成の強誘電体メモリは、書き込み時に、強誘電体セルの
分極破壊に対する保証を具体的に開示していない。図３
０に示した容量変化を使用する方法は、単純マトリック
スに適用した場合、書き込み時には、図２９に示す構成
の問題をそのまま抱える。また読み出し時においても、
Ｓ／Ｎ比を良く読み出しを行なおうとすると、読み出し
電圧Ｖb を、ある程度、高い電圧にしなければならず、
この様な印加を多数回行うと、強誘電体セルに分極の変
化が起こり、非破壊読み出しにはならない。

【００１６】そこで本発明は、高集積度且つ低コストで
製造でき、非破壊読み出し可能な強誘電体メモリとその
駆動法及び製造方法を提供することを目的とする。

【００１７】

【課題を解決するための手段】本発明は上記目的を達成
するために、対向し互いに直交する第１，第２のストラ
イプ電極と、これらのストライプ電極間に挟持される強
誘電体薄膜とからなり、前記強誘電体薄膜を含む前記ス
トライプ電極の交差領域を記憶セルとしてマトリックス
状に配置するマトリックスメモリセルと、前記マトリッ
クスメモリセルの全記憶セルに対して、同時に第１のパ
ルスを印加し、“０”情報を示す第１の分極状態を設定
する“０”情報書き込み手段と、前記第１の分極状態に
ある記憶セル内から選択した記憶セルに、前記第１のパ
ルスとは逆極性の第２のパルスを印加し、“１”情報を
示す第２の分極状態に設定する“１”情報書き込み手段
と、前記“０”，“１”に設定された記憶セル内から選
択した記憶セルに、第３のパルスを印加し、分極状態と
して記憶される情報を読出す読出し手段と、前記マトリ
ックスメモリセルの各ストライプ電極からなるラインの
一方に設けられ、前記第３のパルスの印加の際に、選択
された記憶セルに直接接続する入力ライン及び出力ライ
ンを高抵抗に設定し、非選択の記憶セルに接続するライ
ンを低抵抗に設定する終端抵抗設定手段と、前記第３の
パルスの印加により読出された記憶セルの出力信号の
“１”，“０”を判別する読み出し手段とで構成される
強誘電体メモリを提供する。

【００１８】また前記強誘電体メモリにおいて、前記第
１のストライプ電極の全ての電極と、前記第２ストライ
プ電極の全ての電極とを選択し、全ての記憶セルを選択
し、選択した全ての記憶セルに対して、前記強誘電体薄
膜の抗電圧の２倍以上の大きさの第１のパルスに印加
し、“０”情報を示す第１の分極状態に設定することに
より、全記憶セルに“０”情報を書き込む強誘電体メモ
リの駆動方法を提供する。

【００１９】また、すでに“０”情報が書き込まれた記
憶セルの内で、第１，第２のストライプ電極内の各電極
をそれぞれ指定して、所望の記憶セルを選択し、前記強
誘電体薄膜の抗電圧の０．３〜２倍の電圧を書き込み電
圧Ｖw とし、指定した第１ストライプ電極の電極に前記
第１のパルスとは逆極性のＶw ／３の電圧を印加し、非
指定の第１のストライプ電極の電極には０Ｖを印加し、
指定した第２のストライプ電極の電極には、０Ｖを印加
し、非指定の第２のストライプ電極の電極には２Ｖw ／
３Ｖとなる大きさの電圧を印加し、選択された記憶セル
に“１”情報を示す前記第１の分極状態の分極を有する
ドメインと、該第１の分極状態とは逆方向の分極を有す
るドメインとが混合した部分分極状態に設定することに
より、所望の記憶セルに“１”情報を選択的に書き込む
強誘電体メモリの駆動方法を提供する。

【００２０】

【作用】以上のような構成の強誘電体メモリの記憶セル
への“０”情報の設定は、第１ストライプ電極及び第２
ストライプ電極の全ての電極を選択し、強誘電体薄膜の
抗電圧の２倍以上の大きさの第１のパルスを全記憶セル
に印加して、全記憶セルを一括して同一の第１の分極状
態（“０”情報）に設定する。また記憶セルへの“１”
情報の設定は、マトリックスメモリセルの内の“０”情
報が設定された記憶セルに対して行われ、第１ストライ
プ電極及び第２ストライプ電極の各電極を指定すること
により、所望する記憶セルを選択する。選択された記憶
セルに対して、強誘電体薄膜の抗電圧の０．３倍〜２倍
とする書き込み電圧Ｖw において、選択された第１スト
ライプ電極にＶw ／３、非選択の第１ストライプ電極に
０Ｖ、選択された第２ストライプ電極に０、非選択の第
２ストライプ電極１９を２Ｖw ／３なる大きさの第２の
パルスを印加し、所望の記憶セルにのみ部分分極状態
（“１”情報）に設定する。

【００２１】前記マトリックスメモリセルの内の所望の
記憶セルを選択し、選択した記憶セルの入力ライン及び
出力ラインとなる第１ストライプ電極及び第２ストライ
プ電極の終端に接続する終端抵抗素子を高抵抗とし、非
選択のメモリセルに接続する第１ストライプ電極及び第
２ストライプ電極に接続する終端抵抗素子を低抵抗とす
る。その後、所望の記憶セルに対して強誘電体薄膜の抗
電圧の０．３倍以下の読み出し電圧を有する第３のパル
スを印加し、“０”，“１”情報を読み出し、低入力イ
ンピーダンス回路に入力させ、該低入力インピーダンス
回路からの出力は、差動増幅回路により差動増幅され、
さらに、比較増幅回路により比較増幅され“１”“０”
が判別され、読み出し動作が終了する。

【００２２】

【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。

【００２３】図１乃至図１５を参照して、本発明による
第１実施例としての強誘電体メモリについて説明する。

【００２４】図８には、本実施例における強誘電体メモ
リの記憶セルの構成の一例を示す。この記憶セル１にお
いては、白金等からなる一対の上部，下部電極２、３で
挟持された強誘電体薄膜４は、該電極間に所定の電圧が
印加されると、印加電圧に対して、分極量が非線形に変
化し、図２（ａ）に示すようなヒステリシス特性を有す
る。

【００２５】このヒステリシス特性は、通常１ＫＨｚ程
度の連続ｓｉｎ波、または、三角波を用いて測定され
る。ここで、Ｐr を残留分極量、Ｐs を飽和分極量、Ｖ
c ′を抗電圧とする。

【００２６】図３には、例えば、Ｐb(Ｚr0.4Ｔi0.6）Ｏ
3 （以下、ＰＺＴと称する）強誘電体薄膜４に対して、
単一パルスを印加した場合の分極破壊量ΔＰと印加パル
スの大きさＶａとの関係を示す。ここで、分極破壊量Δ
Ｐとは、Ｖa なる大きさのパルスを印加することで、強
誘電体薄膜４の分極量がどれだけ変化したか、すなわ
ち、どれだけ破壊されたかを表現する。

【００２７】図３中では、抗電圧Ｖc はΔＰが０．５に
なる電圧値で定義されるが、図２（ａ）のように一般に
連続波を印加しながら評価された抗電圧Ｖc ′と、単一
パルスを印加しながら評価された図３とで求められる抗
電圧は異なる。実施例において以下、抗電圧との量的な
関係を示す際、抗電圧とはＶc を示すものとする。図３
中、［Ｉ］の領域は、対応する大きさを有するパルスが
印加されても、第１の方向に分極設定された分極状態か
ら変化しない領域である。以後、各実施例において、第
１の分極状態５とは、図２（ａ）中、原点に対して負の
方向、ア点とする。そして、ディジタルデータの“０”
と定義する。この第１の分極状態５は、一方の記憶状態
である部分分極状態６（後述）との読み出しマージンを
考えると、その両者間で電気的特性にできるだけ差を持
たせておいた方が良く、第１の分極状態５は完全分極さ
せた状態とする方が好ましい。

【００２８】しかし、当然ながら完全分極状態とするこ
とは必須要件ではなく、データ“１”“０”を判別でき
る読み出しマージン量を確保できれば、完全分極状態で
なくとも良い。一方、後に説明する部分分極状態６を
“１”と定義する。これは、今後の説明に混乱をきたさ
ない為に、定義するだけであり、逆に第１の分極状態５
を“１”とし、部分分極状態６を“０”を定義しても、
全く同一に発明を実施できることは言うまでもない。

【００２９】ここで、第１の分極状態５及び部分分極状
態６について説明する。

【００３０】本実施例においては、データ“１”“０”
を共に飽和分極状態とするのではなく、一方を飽和分極
状態（第１の分極状態５）でデータ“０”とし、他方は
部分分極状態６でデータ“１”として対応させている。

【００３１】図２（ｂ）には強誘電体のヒステリシス特
性を示す。この図２（ｂ）において、強誘電体キャパシ
タに分極反転させるに十分な負の電圧−Ｖａを印加し、
印加電圧を取り除くと、分極状態はＸとなる。これをデ
ータ“０”とする。そして分極状態Ｘである記憶セルに
少なくともＶａ＞Ｖｐを満足する適切な大きさを有する
正の部分分極作成電圧Ｖｐを印加すると、分極状態は、
Ｘ→Ｄ→Ｅと遷移し、ＸでもなくＺでもない部分分極状
態となる。そして図中、容量が最大となるＹ領域は、単
一パルスを印加して得られる特性において定義された電
圧Ｖｃと同程度の大きさの正のパルスを印加して作成さ
れた部分分極状態に対応しており、連続波を印加して得
られる特性であるヒステリシス特性曲線上に図示するこ
とは困難であるが、Ｘ，Ｚの中点の近傍が部分分極状態
となる。

【００３２】従って、本実施例において、第１の分極状
態５は図２（ｂ）のＸに位置し、部分分極状態６は図２
（ｂ）のＹに位置するものとする。

【００３３】また図３において、［III]は第１の分極状
態５が、印加パルスによりもう一方の完全分極状態であ
る第２の分極状態７に反転させられた状態を有する領域
である。上記で、第１の分極状態５を図２（ａ）中、ア
点で定義していることから、第２の分極状態７とは原点
に対して正側の、イ点となる。［II］は部分分極状態６
の領域である。つまり、部分分極状態６とは、第１の分
極と第２の分極との混合状態を有する分極状態である。

【００３４】以上の説明でも判るように、この部分分極
は、図４に示す第１のパルス送出回路１１からの負の方
向を有する第１のパルスにより強誘電体薄膜４の分極状
態を第１の分極状態５に設定し、次に第２のパルス送出
回路１２からの正の方向を有する第２のパルスを印加す
ることで形成できる。

【００３５】図３は前述したように、強誘電体薄膜４に
対する実測データであるが、実際に、強誘電体薄膜４の
抗電圧Ｖc の２倍〜２．５倍の大きさを有するパルスを
印加することで、ΔＰ＝１となり、分極は完全に破壊さ
れる。すなわち、分極を完全反転させることができる。

【００３６】従って、強誘電体薄膜４の抗電圧Ｖc の２
倍〜２．５倍の大きさを有する第１のパルス電源からの
負の第１のパルスを印加し、強誘電体薄膜４の分極状態
を第１の分極状態５にセットし、次に、強誘電体薄膜４
の抗電圧Ｖc の０．３倍〜２倍の大きさを有する第２の
パルス送出回路１１からの正の第２のパルスを印加する
ことで部分分極状態６を形成することができる。勿論、
部分分極状態６は極めて安定に存在する事を確認してい
る。

【００３７】図４に基づき、この第１の分極状態５と部
分分極状態６を用いた基本的なメモリ動作を説明する。

【００３８】まず、記憶セル選択回路１５ｂにより選択
された記憶セル１に情報の書き込み（記憶）が行われ、
逆に読み出しの際には、同様にセル選択回路１５ｂによ
り所望の記憶セル１が選択され、記憶している情報を、
適切な読み出し回路１７により読み出す。

【００３９】情報の書き込みは、以下のようにして行わ
れる。前記記憶セル１は、第１のパルス送出回路１１に
より送出された第１のパルスにより第１の分極状態５
（負の方向）に分極設定され、次に、第２のパルス送出
回路１２により送出された第２のパルスにより部分分極
状態６に設定される。

【００４０】第１のパルス送出回路１１及び、第２のパ
ルス送出回路１２の切り替えは、切り替えスイッチ１４
により行われる。この時、第１のパルスは、強誘電体薄
膜４の抗電圧Ｖc の２．５倍以上の大きさＶe を有する
負のパルスであり、第２のパルスは、強誘電体薄膜４の
抗電圧Ｖc の１倍の大きさＶw を有する正のパルスとし
た。

【００４１】読み出しは、書き込みと同様に、セル選択
回路１５ｂにより所望の記憶セル１を選択し、第３のパ
ルス送出回路１３により第３のパルスを印加し、記憶セ
ル１から読み出し回路１７により情報を読み出す。

【００４２】図５には、部分分極状態６を形成する第２
のパルスの大きさＶw と、形成された部分分極状態６を
有する強誘電体薄膜４の容量値Ｃp を示す。電圧０の点
（Ｘ点）での容量値Ｃo が第１の分極状態５を有する強
誘電体薄膜４の容量値であるが、部分分極状態６を形成
する第２のパルスの大きさＶw が増大するのに伴い、容
量値Ｃp は大きくなり、極大を示した後、減少する。

【００４３】従って、第１の分極状態５と部分分極状態
６、とで容量値Ｃp は異なる。この両者の容量値の差Δ
Ｃを読み出し回路１７で検出し、“１”“０”を判別す
る。図３及び、図５から明らかなように、第２のパルス
の大きさＶw （絶対値）、すなわち、部分分極状態６を
形成する電圧の大きさを、強誘電体薄膜４の抗電圧Ｖc
の１〜２倍とし、第１の分極状態５を完全分極状態とす
ることで、Ｃp を最大に、逆にＣo を最小にすることが
できるため読み出しマージンとなる容量値の差ΔＣを最
大とすることができ、Ｓ／Ｎの良い読み出し動作ができ
る強誘電体メモリを実現することができる。

【００４４】次に図６には、メモリセルの配置が単純マ
トリックス構成の強誘電体メモリを示し説明する。

【００４５】この強誘電体メモリは、対向する一対の電
極の一方が、ストライプ状若しくは、該電極と電気的に
接続された電極がストライプ状に複数本、略平行に配列
された第１ストライプ電極１９と、前記一対の電極のも
う一方がストライプ状に、または、該電極と電気的に接
続された電極がストライプ状に複数本、略平行に配列さ
れた第２ストライプ電極２０とからなる電極の間に挟持
された強誘電体薄膜５から構成される。すなわち、前述
した図８に示すように、記憶セル１の上部電極２及び、
下部電極３が互いに直交するようなストライプ状に構成
されている。但し、上部電極１０及び、下部電極１１の
どちらを、第１ストライプ電極１９、あるいは、第２ス
トライプ電極２０としても良い。

【００４６】前記第１ストライプ電極１９と前記第２ス
トライプ電極２０は、前記強誘電体薄膜４を挟んでほぼ
直交し、その第１、第２ストライプ電極１９，２０との
交差領域を記憶セル１とする。

【００４７】また、ＤＲＡＭでは、選択していない他セ
ルとのクロストークを防止するためにセル毎にＭＯＳト
ランジスタを電気的なスイッチとして設けている。しか
し実施例の記憶セル１は、記憶セル毎に前記ＭＯＳトラ
ンジスタを付設していない。次に強誘電体メモリへの書
き込み動作について説明する。

【００４８】まず、第１の分極状態５にセットする。こ
の場合、記憶セル選択回路１５ａ，１５ｂにより所望の
セルＣs ２１を選択し、第１のパルス送出回路１１から
選択されたセルＣs ２１にのみ第１のパルスを印加す
る。次に、切り替えスイッチ１４を切り替え、第２のパ
ルス送出回路１２により、選択されたセルＣs ２１にの
み第２のパルスを印加する。

【００４９】しかし、前述したように単純マトリックス
構成の場合、隣接セルとの相互干渉（クロストーク）が
あり、選択したセルＣs ２１のみに電圧を印加すること
は不可能である。従って、セルＣs ２１に電圧Ｖa を印
加した場合には、隣接する非選択セルＣusにも何らかの
電圧が印加されてしまう。

【００５０】図７（ａ）に示すようにＭＯＳトランジス
タの電気的スイッチを付設しない単純マトリックスに構
成する場合、容量Ｃ（セル）をｎ×ｎマトリックスに構
成する。そして、所望のセルＣs ２１を選択し、Ｖa な
る大きさの電圧を印加した場合、非選択のセルＣusをも
含めた各セルに印加される電圧は図７（ｂ）のようにな
る。

【００５１】従って、選択されない非選択セルＣusにも
無視できない電圧が印加されてしまう。マトリックスサ
イズｎ×ｎが大きくなるほど、入力ライン、および、出
力ラインに接続する非選択セルＣy ２２、Ｃx ２３に印
加される電圧は、選択セルＣs ２１への印加電圧Ｖa の
半分、すなわち、Ｖa ／２に近づく。

【００５２】図３には、ＰＺＴ強誘電体薄膜に対する印
加パルスの大きさに対する分極の破壊量ΔＰを示した
が、第１の分極状態５を完全分極状態とするためには、
少なくともＶc の２倍以上が必要で、好ましくはＶc の
２．５倍の大きさを有する第１のパルスを印加する必要
がある。

【００５３】すると、そのほぼ半分の大きさ、すなわ
ち、Ｖc と同程度の大きさの電圧が前記Ｃy ２２、Ｃx
２３に印加される。そして図３から明らかなように、Ｖ
c 程度の大きさの電圧が印加されると分極は半分、５０
％が変化する。後述するが、Ｖc 程度の大きさで書き込
まれた部分分極状態６を“１”とすることで、Ｓ／Ｎの
良いメモリが実現されるため、“１”はＶc の大きさの
第２のパルスで作製される部分分極状態６とする。従っ
て、Ｃy ２２、Ｃx ２３にＶc 程度の電圧が印加される
ことは、記憶する“０”を“１”に書き換えてしまうこ
とを意味しており、記憶状態の破壊を招く。

【００５４】図１には、第１実施例としての強誘電体メ
モリの構成例を示す。

【００５５】この強誘電体メモリは、大別して、所定の
パルス信号を送出するパルス信号送出部３１と、情報を
記憶する強誘電体薄膜を記憶セルに用いた強誘電体セル
マトリックス回路３２と、読み出し部３３とで構成され
る。

【００５６】前記パルス信号送出部３１は、図４で前述
した第１，第２，第３のパルス信号を送出する３つのパ
ルス送出回路１１，１２，１３と、切り替えスイッチ１
４とで構成される。

【００５７】前記強誘電体セルマトリックス回路３２に
おいて、図８に示したような構造の記憶セル１が単純マ
トリックス構成に配置され、図６に示したような対向す
る一対の第１ストライプ電極１９及び、該第１ストライ
プ電極１９に直交する方向に設けられた第２ストライプ
電極２０が設けられている。但し、第１ストライプ電極
１９及び第２ストライプ電極２０は、いずれが上部電極
２，下部電極３のどちらであっても良い。これらの第１
ストライプ電極１９及び第２ストライプ電極２０が交差
する領域が記憶セル２１となる。

【００５８】また、前記ストライプ電極１９，２０の一
方の各終端には、電気的に高抵抗、あるいは、低抵抗に
切り替えられ、一端を接地した終端抵抗素子３４を具備
した終端抵抗素子制御回路３５ａ，３５ｂが設けられて
いる。この終端抵抗素子３４は、例えば図１０に示すよ
うに、ＭＯＳトランジスタを各ラインに接続し、終端抵
抗素子制御回路３５ａ，３５ｂによりゲートをＨｉｇ
ｈ、あるいは、Ｌｏｗにすることで抵抗値を変えること
ができる。

【００５９】前記読み出し部３３は、読み出し回路１７
と差動参照セル３６で構成され、該読み出し回路１７
は、信号処理回路３７と比較増幅回路３８とで構成され
る。

【００６０】前記信号処理回路３７は、低入力インピー
ダンス回路３９、差動増幅回路４０及び差動参照セル４
１からなる。

【００６１】このように構成された強誘電体メモリは、
前記第１ストライプ電極１９及び第２ストライプ電極２
０から記憶セル２１の図示しない強誘電体薄膜４の抗電
圧Ｖc 以上の大きさＶe を有する第１のパルスを印加し
て、２つの飽和分極状態のうちのどちらか一方に分極状
態を設定し、その分極状態を第１の分極状態５とし、該
第１の分極状態５と、第１の分極状態５にある強誘電体
薄膜４に前記第１のパルスとは逆極性の大きさＶw を有
する第２のパルスを印加して、該第１の分極状態５の分
極を有するドメインと、それとは逆方向の分極を有する
ドメインとが混合した部分分極状態６とで２つの記憶状
態を構成し、該記憶状態を大きさＶr を有する第３のパ
ルスを印加して読み出す。

【００６２】このように構成された強誘電体メモリにお
ける書き込みについて詳細に説明する。

【００６３】まず、第１のパルス送出回路１１からの第
１のパルスの印加により、第１の分極状態５にセットす
る分極設定は、記憶セル選択回路１５ｂにより全ての第
１５ｂによりストライプ電極１９を選択し、同時に、第
２ストライプ電極２０も記憶セル選択回路１５ａにより
全て選択し、切り替えスイッチ１４を第１のパルス送出
回路１１側に切り替え、例えば、強誘電体薄膜４のＶc
の２．５倍の大きさの第１のパルスを全セルに印加す
る。

【００６４】このように全セルを一括して同一の第１の
分極状態５に設定するため、クロストークといった問題
を考慮する必要がない。この動作にて、全セルがデータ
“０”にセットされる。

【００６５】次に、所望の記憶セル２１にデータ“１”
に対応した部分分極状態６にセットする書き込みについ
て説明する。

【００６６】まず、“１”としたい所望のセルを記憶セ
ル選択回路１５ａ，１５ｂにより選択し、切り替えスイ
ッチ１４を第２のパルス送出回路１２側に切り替える。

【００６７】そして選択された第１ストライプ電極１９
にはＶw ／３を、非選択の第１ストライプ電極１９には
０（Ｖ）を、選択された第２ストライプ電極２０には、
０（Ｖ）を、非選択の第２ストライプ電極２０が２Ｖw
／３となる大きさの電圧を印加する。

【００６８】この印加によって、記憶セルＣs ２１には
Ｖw を、非選択セルＣusにはＶw ／３（絶対値）が印加
される。従って、非選択セルＣusには、Ｖw ／３と小さ
な電圧しか印加されない。この駆動方式を以下、１／３
駆動法と呼ぶ。

【００６９】Ｖw の大きさは、強誘電体薄膜４のＶc に
対して、Ｖc の０．３倍〜２倍とすることで部分分極状
態６にセットでき、この範囲中、所望の値を選定すれば
良い。さらに、メモリとして読み出し時のＳ／Ｎをでき
るだけ大きくするためには、前述したように読み出し信
号の源となる“１”“０”の容量値差ΔＣを最大にして
おく必要があり、Ｖw の大きさは、Ｖc の１倍程度が望
ましい（図５参照）。

【００７０】本実施例では、非選択セルＣusへの印加電
圧を０．３Ｖc とするために、Ｖw＝０．９Ｖc として
いる。こうすることで、図９から判るように非選択セル
に印加される０．３Ｖc の大きさでは、少なくとも１０
⁹ 回のパルス印加に対して分極は破壊されない。

【００７１】図９は、第１の分極状態１４及び、Ｖc で
書き込まれた部分分極状態６を有する記憶セル２１に、
正の極性を有する印加電圧と印加回数をパラメータとし
て分極の変化量を示したものである。どちらの分極状態
においても、０．３Ｖc 以下の印加電圧では、少なくと
も評価した１０⁹ 回のパルス印加まで分極はほとんど変
化しない。すなわち、０．３Ｖc 以下の印加電圧であれ
ば、選択したセルＣs２１以外の非選択セルＣusの分極
状態、すなわち、記憶状態を変化させない。この動作を
シーケンシャルに行い、全セル中、所望の記憶セルを部
分分極状態６にセットすることで、データ“１”の書き
込み動作が終了する。

【００７２】次に本実施例の強誘電体メモリにおける読
み出し動作について、詳細に説明する。

【００７３】まず、読み出し際に、前述したように記憶
セル選択回路１５ａ，１５ｂにより所望の記憶セル（選
択セルＣs ）２１を選択する。そして切り替えスイッチ
１４を切り替え、第３のパルス送出回路１３から大きさ
Ｖr の第３のパルスを選択された記憶セル２１に印加
し、その応答を検出する。

【００７４】この時に、選択された記憶セル２１に隣接
する記憶セル（非選択セルＣus）とのクロストークがあ
り、前述した書き込み時と全く同じ問題が発生する。つ
まり、第３のパルスは、選択セルＣs ２１以外の非選択
セルＣusにも、図７（ｂ）に従う値が印加され、その応
答が出力ラインに混入してしまうため、読み出しのＳ／
Ｎを劣化させる。

【００７５】よってマトリックスサイズｎ×ｎが大きく
なるに従い、図７（ｂ）に示されるように、入力ライン
及び出力ラインに接続される各記憶セルに、第３のパル
スの大きさＶr の１／２の大きさが印加されるため、非
選択セルの記憶状態によっては、ノイズ量が大きくな
り、選択セルの記憶状態が“１”であっても、ノイズ量
が原因で“０”と判定され、あるいは、その逆といった
判別の誤りさえ生ずる。また、書き込み時に施した工夫
である１／３駆動法を用いても、Ｖr ／３の大きさの電
圧が各非選択セルＣusに印加され、また、各非選択セル
Ｃusから見て出力ラインが必ずＬｏｗレベルであること
から、非選択セルＣusからの信号（ノイズ）は全て出力
ラインに混入してしまう。

【００７６】これを防ぐために、図１に示す本実施例で
は、 （１）第１ストライプ電極１９、第２ストライプ電極２
０の一方の各終端に電気的に高抵抗、あるいは、低抵抗
に切り替えられる終端抵抗素子３４を接続する。 （２）強誘電体セルマトリックス回路３２の出力ライン
に低入力インピーダンス回路３９、差動増幅回路４０及
び、比較増幅回路３８を設ける。

【００７７】このように構成することによって、選択セ
ルＣs ２１からの信号をＳ／Ｎ良く読み出すことができ
る。以下に動作・効果を詳細に説明する。

【００７８】まず、記憶セル選択回路１５ａ，１５ｂに
より所望の記憶セルを選択する。この時、入力ライン及
び、出力ラインの終端に接続される終端抵抗素子３４
は、終端抵抗素子制御回路３５ａ，３５ｂにより高抵抗
Ｒoff に設定される。それ以外のラインに接続する終端
抵抗素子３４は低抵抗Ｒonとする。

【００７９】前記終端抵抗素子２１は、図１０に示すよ
うにＭＯＳトランジスタ４２を各ラインに接続し、終端
抵抗素子制御回路１５ａ，１５ｂによりゲートをＨｉｇ
ｈ、あるいは、Ｌｏｗにすることで抵抗値を変えること
ができる。低抵抗値としては１ＫΩ、高抵抗値としては
１０¹²Ω程度が実現できる。また、バイポーラトランジ
スタ等を使用してもよい。

【００８０】次にこの時に、前記入力ライン及び出力ラ
インの終端に接続する終端抵抗素子３４を高抵抗Ｒoff
とする理由について説明する。

【００８１】入力ラインに接続する終端抵抗素子３４
は、第３のパルス送出回路１３から見た強誘電体セルマ
トリックス回路３２の入力インピーダンスＺifを支配的
に決定してしまう。後述するが、この低抵抗Ｒonは、非
常に小さな値を要求されており、入力ラインに接続され
た終端抵抗素子３４を抵抗値の小さなＲonにすると、図
１１の等価回路に示すＲy がＲy ＝Ｒonとなるため、Ｚ
ifが非常に小さくなり電流消費が激しく、第３のパルス
送出回路１３への負荷が非常に大きなものとなる。

【００８２】一方、出力ラインの終端抵抗素子３４を抵
抗値の小さな低抵抗Ｒonとすると、図１１に示す等価回
路のＲx がＲx ＝Ｒonとなるため、読み出し回路１７中
の低入力インピーダンス回路３９の入力インピーダンス
Ｚinとの関係によるが、選択セルＣs ２１から発生され
た出力信号がインピーダンスの小さなＲx を経由してＧ
ＮＤに流れ込んでしまい、読み出し回路１７側へと流入
する信号量を減少させる。

【００８３】従って、前記入力ライン及び出力ラインの
終端に接続する終端抵抗素子３４を終端抵抗素子制御回
路３５ａ，３５ｂにより高抵抗Ｒoff とする。但し、以
下に説明するが、必ずしもＲonが上記問題となる値まで
小さくする必要がない場合もあり、入力ライン及び出力
ラインの終端に接続する終端抵抗素子３４を高抵抗Ｒof
f とすることは、必ずしも必要ではない。メモリに要求
される性能から決められるＲonの値に応じて前記操作を
施す必要性があるかを決めれば良い。もし、必要がなけ
れば、終端抵抗素子３４は、電気的に低抵抗Ｒon、高抵
抗Ｒoff を切り替えられる素子である必要はなく、勿
論、切り替えのための終端抵抗素子制御回路１５ａ，１
５ｂも必要はない。固定の低抵抗Ｒonの終端抵抗素子３
４として、各ラインに接続すれば良い。

【００８４】このような強誘電体セルマトリックス回路
３２に、振幅がＶr の周波数成分が単一である連続サイ
ン波を印加する場合を考える。このとき強誘電体セルマ
トリックスを構成する各記憶セルに印加される電圧は入
力ラインに接続するセルＣy２０以外はほぼ“０”とな
る。この様子を図１中の強誘電体セルマトリックス回路
３２の等価回路となる図１１を参照して説明する。

【００８５】ここで、終端抵抗素子３４は、電気的に低
抵抗に設定されたとき、その抵抗値Ｒonが下式を満足す
る素子である。

【００８６】ω＜＜１／ＣＲon …Ｅq.（１） ω：印加電圧の角周波数 Ｃ：記憶セル２１の容量値 最低要件として、ωとＣとの関係が満足されていれば良
いのであるが、一般にメモリとして要求される性能の一
つにアクセススピードがある。これを高めるには、当
然、ωが大きくなるわけであるが、それに伴い低抵抗Ｒ
onは小さくする必要がある。例えば、１Ｍbit のメモリ
を想定しセルサイズを２×２μｍ² とすると、ＰＺＴの
場合、容量値は、１５０ｆＦ程度である。すると１０Ｍ
Ｈｚで駆動する場合、低抵抗Ｒonは、 Ｒon＜＜１００ＫΩ でなければならず、好ましくは、 Ｒon＝数ＫΩ 程度の値とする。

【００８７】図１１に示す非選択セルに着目して、各ノ
ードの電位、電流パスを考慮して等価回路を書き直した
ものを図１２に示す。

【００８８】この図１２に示す回路は、多段のハイパス
フィルタを構成しており、Ｅq.（１）を満足する条件下
では、入力ライン４４に接続するセルＣy ２２には、第
３のパルスの大きさとほぼ同じ大きさのパルスが印加さ
れるが、図１１の等価回路においてＣxy４３、Ｃx ２３
で示した他の非選択セルには、殆ど電圧は印加されな
い。何故なら、ラインを接地しているＲonは十分小さな
値であり、インピーダンスが低いため、電流パスは図中
矢の大きさで示すよう入力ライン４４に接続される非選
択セルに接続する抵抗Ｒを介して、ＧＮＤに流れ込むも
のが支配的である。

【００８９】また前述したように、低抵抗Ｒonは小さな
値であるため、抵抗Ｒでの電圧効果は殆どない。従っ
て、図１１に示すａ点の電位は、殆ど“０”である。さ
らには、Ｃxy４３と低抵抗Ｒonとで同じ構成をとってい
ることから、ｂ点の電位は、さらに、“０”に近ずく。
また本実施例で説明したように、Ｃy ２２、Ｃxy４３に
流れる電流、すなわち非選択セルＣy ２２、Ｃxy４３か
らのノイズは、低抵抗Ｒonを介してＧＮＤに流れ込み、
出力ライン４５に流入しない。また、低入力インピーダ
ンス回路３９にて出力信号を受けていることから、ｃ点
の電位は低く、選択セルＣs ２１には印加した第３のパ
ルスの大きさＶr が効率的に印加され、選択セルＣs ２
１からの信号はインピーダンスの低い低入力インピーダ
ンス回路３９に効率的に流れ込むため、Ｓ／Ｎの良い読
み出しが可能となる。

【００９０】第３のパルスの大きさＶr は、強誘電体薄
膜４のＶc の０．３倍以下とする。こうすることで、前
述した図９から明らかなように、少なくとも１０⁹ 回の
パルスを印加しても、強誘電体薄膜４の分極状態は、勿
論として容量値の変化はない。すなわち、記憶状態が変
わることはない。

【００９１】従って、第１ストライプ電極１９、第２ス
トライプ電極２０の一方の各終端に電気的に高抵抗、あ
るいは、低抵抗に切り替えられる終端抵抗素子３４を接
続し、強誘電体セルマトリックス回路３２の出力ライン
に低入力インピーダンス回路３９を接続することで、ク
ロストークのない高Ｓ／Ｎの読み出しが可能となる。

【００９２】また、強誘電体薄膜４のＶc の０．３倍以
下の大きさの第３のパルスを使用することで選択セルＣ
s ２１は勿論のこと、印加電圧とほぼ同等の電圧が印加
されてしまう非選択セルＣy ２２の記憶状態を変えるこ
となく、非破壊読み出しが可能となる。

【００９３】次に低入力インピーダンス回路３９から後
段の信号処理について説明する。図３に示したＶc ＝
２．５ＶであるＰＺＴ薄膜の場合について、具体的な動
作を定量的に説明する。

【００９４】図３には、このＰＺＴに対する部分分極作
成電圧である第２のパルスの大きさＶw と容量値Ｃp の
関係が示されているが、Ｖw ＝０の場合とＶw ＝２．５
Ｖ（＝Ｖc ）の場合とで、“１”“０”の容量値差ΔＣ
は、１０〜２０％程度である。この変化分だけを増幅す
るために、図１３に示すように差動増幅回路４０を低入
力インピーダンス回路３９の後段に配置し、一方の信号
入力端４０ａには低入力インピーダンス回路３９の出力
Ａo を入力し、比較するもう一方の差動参照信号入力端
４０ｂには差動参照信号Ａref を流入する。この差動参
照信号Ａref の大きさは適宜決めれば良い。また、電流
源などの電源により適切な値の差動参照信号Ａref を入
力しても良い。

【００９５】ここでは、Ａref の大きさを以下のように
定める。強誘電体セルマトリックス回路３２中の記憶セ
ル２１の記憶状態を一義的に決める事は不可能であり、
一般には“１”“０”がランダムに記憶されている状態
であるが、極端なケースとして以下の４ケースで表現で
きる。ランダムな状態とは、これらのケースの中間状態
をとるものであり、これらの４ケースについて読み出し
動作を考えれば十分で ある。 ケース１ ケース２ ケース３ ケース４ 選択セルＣs “１” “１” “０” “０” 全ての非選択セル “１” “０” “１” “０” 出力信号 Ａ１１ Ａ１０ Ａ０１ Ａ００ 少なくとも Ａ１j ＞Ａ０k ……Ｅq.（２） ここで、ｊ，ｋ＝０，１ が満足されれば、上記の４ケースに限定されることな
く、あらゆる記憶状態においても、“１”“０”の判別
することができる。出力信号の最小値Ａmin は、Ａ０
１、もしくはＡ００である。これは、強誘電体セルマト
リックス回路３２と低入力インピーダンス回路３９との
電気的な相対関係により変わる。

【００９６】Ａ１１＞Ａ１０かＡ１１＜Ａ１０か、ま
た、Ａ０１＞Ａ００かＡ０１＜Ａ００かの問題ではな
く、上記関係式 Ｅq.（２）が満足され、ΔＡがΔＡ≠
０であれば、“１”“０”の判別は可能である。Ａ１１
＞Ａ１０かＡ１１＜Ａ１０かは、また、Ａ０１＞Ａ００
かＡ０１＜Ａ００かは、メモリ構成・回路が決定されれ
ば定まる。ここでは、 Ａ１０≧Ａ１１＞Ａ００≧Ａ０１ として以下の説明を行う。従って、 Ａref ＝Ａmin とする。図１４から明らかなように、Ａref ＝Ａmin と
することで、ベース分を取り除き差分だけを電源電圧内
で増幅できるため、信号差を最大に増幅することができ
る。

【００９７】次に比較増幅回路３８について説明する。
ここでは、低入力インピーダンス回路３９の増幅度は
“１”とする。差動増幅回路４０の増幅度をαとする
と、差動増幅回路４０を通過後、電源電圧範囲内で、信
号差がα倍される。この出力信号Ｖs を、さらに、比較
増幅回路３８の読み出し信号入力端３８ａに接続し、も
う一方の比較参照信号入力端３８ｂに接続された比較参
照セル３６の比較参照信号Ｖref と比較して、Ｖs ＞Ｖ
ref であれば、読み出し信号入力端３８ａは、ほぼ電源
電圧Ｖddにラッチされ、もう一方の比較参照信号入力端
３８ｂはＧＮＤレベルとなる。

【００９８】逆に、Ｖs ＜Ｖref の場合には、その逆と
なり、比較増幅回路３８の動作後、読み出し信号入力端
３８ａが、ＶddレベルかＧＮＤレベルかで“１”，
“０”を判別することができる。

【００９９】一般に、この比較増幅回路３８はフリップ
フロップ型センス回路として知られ、ＤＲＡＭ等の半導
体メモリに使用されている。原理的には、Ｖs ≠Ｖref
であれば、その差ΔＶは幾ら小さくとも正常に動作す
る。しかし、構成するトランジスタの性能のバラツキ、
配線の非対称性からもたらされる浮遊容量・抵抗の差、
さらには、要求動作スピード等により、ΔＶは１００〜
２００ｍＶ程度必要とされる。前記ＰＺＴの場合、Ｖc
＝２．５Ｖであることから、第３のパルスの大きさは、
分極の非破壊性を保証するために、Ｖc の３倍以下であ
るから第３のパルスの大きさは高々０．７５Ｖである。

【０１００】例えば、低入力インピーダンス回路３９を
単純な容量ＣＬとする。低入力インピーダンス回路３９
は、他にも単純な抵抗素子、あるいは、ベース接地のバ
イポーラトランジスタ等でも良い。ここでは、単純な容
量素子で説明する。

【０１０１】この低入力インピーダンス回路３９の入力
インピーダンスは、低くしなければならない要件から少
なくとも選択セルＣs ２１の容量値Ｃs よりも大きくす
る必要がある。ここでは、ＣＬの値はｎ×ｎメモリの場
合、ｎに依存して適切に設計されなければならないが、
ここではＣＬ＝１０Ｃs として説明する。すると、出力
ラインの電位Ｖo は前述の工夫によりノイズの混入量が
極めて少なくなるために、ほぼＣs とＣＬとの比で決め
られ、高々Ｖo ＝ＣＬ／（ＣＬ＋Ｃs ）である。実際に
は、出力ラインに接続する非選択のセルの合成インピー
ダンスも無視できずＶo より小さくなるが、ここではＶ
o として話を進める。

【０１０２】さらに、“１”，“０”の容量値差ΔＣ
は、先に示したように１０〜２０％程度であるから、出
力ラインの電圧変化ΔＶは１０ｍＶ程度である。従っ
て、比較増幅回路３８で直接比較増幅することができな
い。そこで、正常動作させるために、差動増幅回路４０
によりΔＶを増幅する必要がある。αを最も大きくでき
る条件が、先に示したＡref ＝Ａmin である。増幅度α
＝１０〜２０とすれば、出力ラインの電圧変化をΔＶ＝
１００〜２００ｍＶとすることができ、十分に比較増幅
回路３８を安定した正常動作とすることができる。

【０１０３】比較増幅回路３８に入力する比較参照信号
Ｖref は、図１５に示すよう、データ“１”，“０”に
対応する読み出し信号Ｖ１、Ｖ０の中間の値Ｖref とす
れば良い。このＶref に対し、比較増幅回路３８の信号
入力端４０ａに入力された信号が、大きいか小さいかで
読み出し信号入力端３８ａ、参照信号入力端４０ａの電
位がＨｉｇｈか、Ｌｏｗに比較増幅される。

【０１０４】以上説明したように、一対の電極、上部電
極２、下部電極３により挟持された強誘電体薄膜４に、
強誘電体薄膜４の抗電圧Ｖc 以上の大きさＶe を有する
第１のパルスを印加して、２つの飽和分極状態のうちの
どちらか一方に分極状態を設定し、その分極状態を第１
の分極状態５とし、該第１の分極状態５と、第１の分極
状態５にある強誘電体薄膜４に前記第１のパルスとは逆
極性の大きさＶw を有する第２のパルスを印加して、該
第１の分極状態５の分極を有するドメインと、それとは
逆方向の分極を有するドメインとが混合した部分分極状
態６とで２つの記憶状態を構成し、該記憶状態を大きさ
Ｖr を有する第３のパルスを印加して読み出す強誘電体
メモリにおいて、前記一対の電極の一方がストライプ状
に、または、該電極と電気的に接続された電極がストラ
イプ状に複数本、略平行に配列された第１ストライプ電
極１９と、前記一対の電極のもう一方がストライプ状
に、または、該電極と電気的に接続された電極がストラ
イプ状に複数本、略平行に配列された第２ストライプ電
極２０とからなる電極に挟持された強誘電体薄膜４から
構成され、前記第１ストライプ電極１９と前記第２スト
ライプ電極２０は前記強誘電体薄膜４を挟んでほぼ直交
し、その第１、第２ストライプ電極１９、２０との交差
領域を記憶セル１とし、前記ストライプ電極１９、２０
の一方の各終端に電気的に高抵抗、あるいは、低抵抗に
切り替えられる終端抵抗素子３４を具備した強誘電体セ
ルマトリックス回路３２と、少なくとも低入力インピー
ダンス回路３９、差動増幅回路４０からなる信号処理回
路３７、および、比較増幅回路３８を組み合わせた読み
出し回路１７を具備することを特徴とする。

【０１０５】強誘電体メモリとすることで、他セルとの
干渉（クロストーク）のない高Ｓ／Ｎで、しかも、記憶
セルの記憶状態を破壊しない大容量強誘電体メモリが実
現できる。

【０１０６】また、前記差動増幅回路４０の一方の信号
入力端４０ａには前記低入力インピーダンス回路３９の
出力端が、直接、あるいは、間接的に入力され、もう一
方の差動参照信号入力端４０ｂには差動参照信号Ａref
が入力されており、さらには、前記比較増幅回路３８の
一方の読み出し信号入力端３８ａには、該差動増幅回路
４０の出力が、直接、あるいは、間接的に入力され、も
う一方の比較参照信号入力端３８ｂには比較参照信号Ｖ
ref が入力されていることを特徴とすることによって、
高Ｓ／Ｎでの読み出しができる強誘電体メモリが実現で
きる。

【０１０７】また、前記差動参照信号Ａref を、前記強
誘電体セルマトリックス回路３２の記憶状態に応じて出
力される信号の最小値Ａmin とすることによって、出力
信号差ΔＡを最大限に差動増幅回路４０により増幅で
き、安定した正確な比較増幅回路３８の動作を実現する
ことができ、正確な読み出し動作のできる強誘電体メモ
リを実現できる。

【０１０８】次に本発明による強誘電体メモリとしての
第２実施例について説明する。

【０１０９】本実施例の強誘電体メモリにおいては、図
１３に示すように差動増幅回路４０を低入力インピーダ
ンス回路３９の後段に配置し、一方の信号入力端４０ａ
には低入力インピーダンス回路３９の出力Ａo を接続
し、比較するもう一方の差動参照信号入力端４０ｂから
差動参照信号Ａref が流入する。この差動参照信号Ａre
f の大きさは、前述した第１実施例では、Ａref ＝Ａmi
n と仮定した。しかし、後述するように第１の分極状態
５及び、部分分極状態６の容量値は温度、経過時間に応
じて変化する。そのための工夫は後述する実施例にて説
明するが、それでも差動参照信号Ａref ＝Ａmin を正確
に行うことは難しい。

【０１１０】ここでは、より現実的な差動参照信号Ａre
f の大きさについて説明する。

【０１１１】図１に示した強誘電体セルマトリックス回
路３２の記憶状態に応じて出力される信号において、選
択セルＣs ２１が“１”の場合の出力値の最小値Ａm1と
選択セルＣs ２１が“０”の場合の出力値の最大値Ａm2
との間の値とする。第１実施例で説明したように、 Ａ１０≧Ａ１１＞Ａ００≧Ａ０１ であるから、Ａm1＝Ａ１１、Ａm2＝Ａ００である。こう
すると、Ａmin が、多少変動しても、確実に図１４で示
したベース分を除去できるため、電源電圧内で差動増幅
回路４０の増幅度αを最大限とすることができ、比較増
幅回路３８を安定して正確な動作させることのできる所
望の信号レベルまで容易に増幅することができる。

【０１１２】以上のように、差動参照信号Ａref を、前
記強誘電体セルマトリックス回路３２の記憶状態に応じ
て出力される信号において、選択セルが“１”の場合の
出力値の最小値Ａm1と選択セルが“０”の場合の出力値
の最大値Ａm2との間の値とすることで、確実に読み出し
信号のベース分を取り除けるため、電源電圧内で増幅度
αを最大限に大きくすることができ、安定した差動増幅
回路４０による差動増幅、正確な比較増幅回路３８によ
る比較増幅が実現される。

【０１１３】本発明による第３実施例としての強誘電体
メモリについて説明する。

【０１１４】本実施例では、図１６に基づき、差動参照
信号Ａref 、比較参照信号Ｖref について説明する。

【０１１５】差動参照信号Ａref 及び、比較参照信号Ｖ
ref は、前述した第１実施例における大きさの参照信号
であれば、読み出し信号とタイミングを合わせ入力すれ
ば良く、例えば、電流源若しくは、電圧源等による基準
電源を設けても良い。

【０１１６】記憶セル１の特性、すなわち、記憶状態に
応じた容量値が、如何なる場合においても不変であれば
良いが、実際には、図１６に示すように変化する。

【０１１７】図１６は温度に対する変化を示す。各分極
状態での容量値は温度の像加に伴い上昇する。変化は、
Ｃp −Ｖp カーブを基本的に維持し、全体的にシフトす
る。従って、ある温度で見れば、“１”“０”の関係、
その差ΔＣは、ほぼ維持されている。しかし、温度に対
するシフト分は、無視できる量ではなく、例えば、室温
（２０℃）でのＣp の最大値Ｃpa（図中Ａ点）と１００
℃でのＣp の最小値Ｃpb（図中Ｂ点）とでは、Ｃpb＞Ｃ
paとなってしまっており、データ“０”に定義されてい
る第１の分極状態５の容量値の方が、データ“１”に定
義される部分分極状態６の容量値よりも大きくなってし
まう。従って、差動参照信号Ａref 及び、比較参照信号
Ｖref も、記憶セル１の状態に応じて変化させる必要が
ある。そこで、記憶セル１と同じ一対の電極で挟持され
た強誘電体薄膜４で構成される差動参照セル４１及び比
較参照セル３６を参照セルとする。これらの参照セルか
らの出力信号は、そのセルの容量値Ｃに比例するため Ｃ＝ε₀ εｒ・Ｓ／ｄ ……Ｅq.（３） ε₀ ：真空の誘電率 εｒ：比誘電率 Ｓ ：面積 ｄ ：厚み より、面積Ｓにより変化させることができる。従って、
差動参照信号Ａref 、あるいは、比較参照信号Ｖref に
見合う面積のセルとすれば良い。このように記憶セル１
と同一構造の同一材料のセルを差動参照セル４１及び、
比較参照セル３６とすることで、温度に対する変化は、
記憶セル１と全く同一となるため差動参照信号Ａref 及
び比較参照信号Ｖref は、自動的に適正な値に変化す
る。従って、温度により、記憶セル２０の状態が変化
し、その出力信号が変化しても、正確な“１”“０”の
判別が行える。

【０１１８】以上のように、前記差動参照信号Ａref
を、少なくとも下部電極３と上部電極２とで挟持された
前記強誘電体薄膜４からなる差動参照セル４１から発生
した信号とすることによって、温度変化に対しても正確
な差動増幅回路４０による差動増幅が得られ、読み出し
Ｓ／Ｎの高い強誘電体メモリが実現できる。

【０１１９】また、前記比較参照信号Ｖref を、少なく
とも下部電極３と上部電極２とで挟持された前記強誘電
体薄膜４からなる比較参照セル３６から発生した信号と
することで、温度変化に対しても正確な比較増幅回路３
８による比較増幅が得られ、読み出しＳ／Ｎの高い強誘
電体メモリが実現できる。

【０１２０】次に図１７、１８に基づき本発明による第
４実施例としての強誘電体メモリについて説明する。

【０１２１】図１７には、図１に示した記憶セル２１の
分極状態を設定後の経過時間に対する容量値の変化を示
す。記憶セル２１の容量値Ｃは、第１のパルス１０若し
くは第２のパルスが印加され、第１の分極状態５若しく
は、部分分極状態６に分極を設定された後、如何なるア
クセスもせず、放置すると、両者の容量値の差ΔＣは維
持されるが、その経過時間に応じ容量値Ｃは減少する。

【０１２２】従って、前述した第２実施例と同様に、差
動参照セル４１からの差動参照信号Ａref 及び比較参照
セル３６からの比較参照信号Ｖref を、それに応じて変
化させる必要がある。

【０１２３】本実施例では、差動参照セル４１は、前述
した実施例に示したように、１対の電極で挟持された強
誘電体薄膜４からなる単一セルとする。そして、強誘電
体セルマトリックス回路３２中の記憶セル２１への書き
込み動作時に同期させて分極設定を行う。こうすること
で、差動参照セル４１は記憶セル２１と常に同期して分
極設定されるため経時変化が記憶セル２１と同一に起こ
り、常に、適切な差動参照信号Ａref を発生することが
できる。

【０１２４】一方、前記比較参照セル３６は図１８に示
すように構成される。

【０１２５】図１８に示すように、強誘電体薄膜４を対
向してほぼ直交する一対のストライプ状の電極（上部電
極２及び下部電極３）で間に挟んで、比較参照セルマト
リックス回路５０を形成する。前記比較参照セルマトリ
ックス回路５０のストライプ状の電極で交差した領域を
比較参照セル３６とする。これらの上部電極２及び下部
電極３は、第３ストライプ電極５１若しくは第４ストラ
イプ電極５２のいずれにしても良い。

【０１２６】前述した強誘電体セルマトリックス回路３
２と同様に、ストライプ電極の少なくとも一方の終端
に、電気的に高抵抗、あるいは、低抵抗に切り替えられ
る終端抵抗素子５３を設ける。この終端抵抗素子におけ
る切り替えは、終端抵抗素子制御回路５４により、前述
した強誘電体セルマトリックス回路３２と全く同様に行
う。さらに、強誘電体セルマトリックス回路３２と同じ
構成の信号処理回路６３を接続し、比較増幅回路３８の
比較参照入力端３８ｂへと接続する。比較参照信号Ｖre
f は以下のようにして生成する。

【０１２７】一般に、容量値Ｃは、Ｅq.（３）で表現さ
れるため、同一強誘電体材料、同一分極状態、同一厚み
の場合には、 Ｃ＝ｋＳ ……Ｅq.（４） ｋ ：比例定数 と表わせる。容量値Ｃは、面積Ｓに比例する。従って、
読み出し信号もＳに比例する。ここで強誘電体セルマト
リックス回路３２中の記憶セル２１は、第１の分極状態
５を“０”とし、部分分極状態６を“１”と定義してお
り、各々の容量値をＣ0 、Ｃ1 とすると、前述したよう
にＣ0 ＜Ｃ1 となる。比較増幅回路３８の信号端に形成
する電位Ｖ0 、Ｖ1 は、その容量値に従って、等しく差
動増幅等の線形の信号処理が行われるため、勿論、Ｖ0
＜Ｖ1 となる。

【０１２８】このように比較参照信号Ｖref の生成は幾
つかの方法があるが、まず、Ｅq.（４）の関係を使っ
て、記憶セル２１の面積Ｓf に対して比較参照セル３６
の面積Ｓr を大きくし、比較参照セル３６の分極状態を
記憶セル２１で定義された第１の分極状態５とする。比
較参照信号Ｖref は、比較増幅回路３８の比較参照信号
の入力端３８ｂでの電位Ｖr が読み出し信号（Ｖ0 、Ｖ
1 ）に対し、次式で表現されるよう決められれば良い。

【０１２９】Ｖr ＝（Ｖ0 ＋Ｖ1 ）／２ 従って、記憶セル２１側と全く同じ信号増幅が行われる
とすると、比較参照セル３６の容量値Ｃr を以下のよう
にすれば良い。

【０１３０】Ｃr ＝（Ｃ0 ＋Ｃ1 ）／２ 上式で定義されたＣr は、Ｃ0 に対して、 Ｃr ＝ｋr Ｃ0 と表現でき、従って、Ｃ0 の源である第１の分極状態５
と全く同じ第１の分極状態５とした比較参照セル３６の
面積Ｓr を以下のようにする。

【０１３１】Ｓr ＝ｋr Ｓ0 抗することで比較参照セル３６の容量値はＣr は Ｃr ＝ｋr Ｃ0 となり、比較増幅回路３８に入力される比較参照信号Ｖ
r は、 Ｖr ＝ｋr Ｖ0 となる。このＶr はｋr の定義により Ｖr ＝（Ｖ0 ＋Ｖ1 ）／２ ……Ｅq.（５） となるよう定められている。従って、比較参照セル３６
の面積をｋr Ｓ0 とし、第１の分極状態５とすること
で、比較参照信号Ｖref が形成できる。

【０１３２】逆に、データ“１”の部分分極状態６を使
用して比較参照セル３６の面積を決めても良い。この場
合には、記憶セル２１の面積に比べて、前記と同様の関
係を導き、その係数分、面積を縮小する。面積の変化
は、容易で第３ストライプ電極５１若しくは、第４スト
ライプ電極５２で交差された領域が比較参照セル３６で
あるから、これらのストライプ電極による交差領域の幅
を増減させれば良い。

【０１３３】次にこのように構成された比較参照セル３
６の動作について説明する。

【０１３４】前述した第１実施例の動作と同様である
が、第１の分極状態５にセットする分極設定は、比較参
照セル選択回路５５ａ，５５ｂにより全ての第３ストラ
イプ電極５１及び第４ストライプ電極５２により全比較
参照セル３６を選択する。そして切り替えスイッチ６４
を切り替えて、第４のパルス送出回路５９に接続させ、
第４のパルスを全比較参照セル３６に印加する。

【０１３５】これは、強誘電体セルマトリックス回路３
２の場合と同じく、全比較参照セル３６を同一の第１の
分極状態５に設定するため、クロストークといった問題
を考慮する必要がない。

【０１３６】次に、このような比較参照セルマトリック
ス回路５９から比較参照セル３６を用いてメモリ全体の
読み出し動作について説明する。

【０１３７】まず読み出しは、所望の記憶セル２１を記
憶セル選択回路１５ａ，１５ｂにより選択し、その後、
切り替えスイッチ１４の切り替えにより、第３のパルス
送出回路１３と接続させ、前記記憶セル２１に第３のパ
ルスを印加し、その応答を低入力インピーダンス回路３
９にて検出する。そして、差動参照信号Ａref を参照し
ながら、差動増幅回路４０により差動増幅し、比較増幅
回路３８へ送出する。一方、比較参照セル３６も、これ
と同様に、所望の比較参照セル３６が比較参照セル選択
回路５５ａ，５５ｂにより選択され、切り替えスイッチ
６４により第６のパルス送出回路６１に接続し、比較参
照セル３６に第６のパルスを印加し、少なくとも低入力
インピーダンス回路６２を経て、比較参照信号Ｖref
は、比較増幅回路３８の比較参照入力端３８ｂに送出さ
れる。ここで比較参照セルマトリックス回路５０から比
較増幅回路３８まで、強誘電体セルマトリックス回路３
２と全く同様な信号処理回路３７としても良い。また、
第４のパルスと第６のパルスは、第１のパルスと第３の
パルスと全く同じものであっても良い。すなわち、選択
した比較参照セル３６からだけの信号が信号ラインに流
れ、その値が比較参照信号Ｖref の大きさを満たせば良
い。

【０１３８】この様にして、読み出し信号と比較参照信
号Ｖref が比較増幅回路３８により、比較増幅され
“１”，“０”が判別される。このとき、比較参照セル
マトリックス回路５０も、強誘電体セルマトリックス回
路３２と同様に、各ストライプ電極の少なくとも一方の
終端には電気的に高抵抗、低抵抗と抵抗値を変化させる
ことのできる終端抵抗素子５３が複数接続されており、
第１実施例と同様に、比較参照信号Ｖref は、選択した
比較参照セル３６から支配的に作成されている。

【０１３９】記憶セル２１と比較参照セル３６とは同一
の数存在する。従って、記憶セル２１と比較参照セル３
６とを１対１で対応させ、読み出しの際、ある記憶セル
２１を選択した場合に、比較参照する信号を得るための
比較参照セル３６は対応する比較参照セル３６を選択す
る。

【０１４０】また書き込みの際にも、強誘電体セルマト
リックス回路３２側と同様な動作を比較参照セルマトリ
ックス回路５０側も行う。すなわち、強誘電体セルマト
リックス回路３２側と同一タイミングで、比較参照セル
選択回路５５ａ，５５ｂにより全ての第３ストライプ電
極５１及び第４ストライプ電極５２全て選択し、切り替
えスイッチ６４を切り替えて、第４のパルス送出回路６
１に接続し、全比較参照セル３６に第４のパルスを印加
する。ここで本実施例では、第４のパルスの大きさは、
第１のパルスと同一であるものとする。従って、同一の
第１のパルス送出回路１１を代用して、第４のパルスの
代わりに第１のパルスを分流して与えても良い。

【０１４１】次に、強誘電体セルマトリックス回路３２
側で部分分極状態６にセットする書き込みの際にも、比
較参照セル選択回路５５ａ，５５ｂにより、選択された
第３ストライプ電極５１に−Ｖw ／３、非選択の第３ス
トライプ電極５１に０Ｖ、比較参照セル選択回路５５
ａ，５５ｂにより選択された第４ストライプ電極５２に
０、非選択の第４ストライプ電極５２を−２Ｖw ／３な
る大きさの第５のパルスを第２のパルスに同期させて印
加する。

【０１４２】この動作により、選択比較参照セル３６に
は“−Ｖw ”、非選択の比較参照セル３６には“±Ｖw
／３”が印加される。第４のパルスと同様に、第５のパ
ルスも第２のパルスを利用しても良い。

【０１４３】そして、比較参照セルマトリックス回路５
０側では、比較参照セル３６の分極状態を第１の分極状
態５として利用する場合には、第４のパルス５６を印加
する操作だけで良いが、記憶セル２１が部分分極状態６
に設定されるタイミングで対応する比較参照セル３６
も、もう一度、第１の分極状態５に設定するための第５
のパルスを印加する。

【０１４４】このような印加により、記憶セル２１と１
対１で対応する比較参照セル３６とは、常に同じ時刻で
同じ回数、分極状態を設定されることになり、本実施例
傍とで掲げた、経時変化は同時に等しく記憶セル２１と
１対１で対応する比較参照セル３６とで起こるため、常
に、適切な比較参照信号Ｖref が得られ、常に正確な
“１”，“０”の判別ができるようになる。

【０１４５】以上のように、本実施例では、前記差動参
照信号Ａref を、少なくとも下部電極３と上部電極２と
で挟持された前記強誘電体薄膜４からなる差動参照セル
４１から発生した信号とすることで、経時変化に対して
も適切な、差動参照信号Ａref が得られ、高Ｓ／Ｎの読
み出しができる強誘電体メモリが実現できる。

【０１４６】また、前記比較参照信号Ｖref を、少なく
とも下部電極３と上部電極２とで挟持された前記強誘電
体薄膜４からなる比較参照セル３６から発生した信号と
することで、経時変化に対しても適切な、差動参照信号
Ａref が得られ、高Ｓ／Ｎの読み出しができる強誘電体
メモリを実現できる。

【０１４７】さらに、前記比較参照セル３６は、前記一
対の電極３、２の一方がストライプ状に、または、該電
極と電気的に接続された電極がストライプ状に複数本、
略平行に配列された第３ストライプ電極５１と、前記一
対の電極のもう一方がストライプ状に、または、該電極
と電気的に接続された電極がストライプ状に複数本、略
平行に配列された第４ストライプ電極５２とからなる電
極に挟持された強誘電体薄膜４から構成され、前記第３
ストライプ電極５１と前記第４ストライプ電極５２は前
記強誘電体薄膜４を挟んでほぼ直交し、その第３、第４
ストライプ電極５１，５２との交差領域であり、さら
に、前記ストライプ電極５１，５２の一方の各終端に電
気的に高抵抗、あるいは、低抵抗に切り替えられる終端
抵抗素子５３を具備した比較参照セルマトリックス回路
５０を構成することで、所望の比較参照セル３６からの
比較参照信号Ｖref がＳ／Ｎ良く取り出すことができ
る。

【０１４８】また、前記比較参照セルマトリックス回路
５０を、少なくとも低入力インピーダンス回路６２を介
して前記比較増幅回路３８に接続することで、高Ｓ／Ｎ
で所望の比較参照セル３６からの比較参照信号Ｖref を
比較増幅回路３８の比較参照信号入力端３８ｂに入力す
ることができ、正確な読み出し動差ができる強誘電体メ
モリを実現できる。

【０１４９】さらには、前記比較参照セルマトリックス
回路５０を、前記強誘電体セルマトリックス回路３２と
記憶セル２１の数と同じ数の比較参照セル３６の数を有
し、記憶セル２１と同じ配列させることで、記憶セル２
１と比較参照セル３６を１対１に対応させることがで
き、同一タイミングで同一回数の分極設定が可能になる
ことによって、経時変化に対しても、常に適切な比較参
照信号Ｖref が得られ高Ｓ／Ｎでの読み出しのできる強
誘電体メモリが実現できる。

【０１５０】次に図１９に基づき、本発明による第５実
施例としての強誘電体メモリについて説明する。

【０１５１】本実施例は、前述した第４実施例の構成に
おいて、強誘電体セルマトリックス回路３２中の記憶セ
ル２１と低入力インピーダンス回路３９及び、比較参照
セルマトリックス回路５０中の比較参照セル３６と低入
力インピーダンス回路６２との関係を考える。ここで
は、各電極、あるいは、ストライプ電極の電気的特性を
説明する。特に、ストライプ状電極を半導体基板上に形
成した場合、電極自体の抵抗値Ｒm 及び、該電極が形成
する浮遊容量Ｃm により、ストライプ状電極の電気的特
性は、図１９で示すように多段のＲm 、Ｃm のローパス
フィルタとして等価的に表現できる。

【０１５２】従って、記憶セル２１若しくは、比較参照
セル３６の低入力インピーダンス回路３９，６２に対す
る相対位置により、ストライプ状電極の長さが変化する
ため、セル２１、３６から発生する信号の大きさ、到達
するスピード、および、波形は異なる。従って、記憶セ
ル２１からの読み出し信号に対して、一様に、比較参照
セル３６の特性を定め、信号処理回路で一様に処理をし
ても、全ての記憶セル２１に対しても、常に、適切な比
較参照信号Ｖref が得られるとは限らない。そこで、前
記比較参照セルマトリックス回路５０を、前記強誘電体
セルマトリックス回路３２と記憶セル２１の数と同じ数
の比較参照セル３６の数で、同等に配列し、記憶セル２
１と比較参照セル３６を存在箇所も含めて１対１に対応
させる。

【０１５３】この様な構成により、低入力インピーダン
ス回路３９，６２に対して同じ相対関係にある記憶セル
２１と比較参照セル３６の信号を比較することができ、
該信号は等しくストライプ状電極の電気特性によって変
化を受けるため、記憶セル２１と比較参照セル３６の信
号は、互いに適切な関係を維持することができる。

【０１５４】以上のように、本実施例によれば、読み出
しの際、比較参照信号Ｖref は、読み出し信号を発生す
る前記強誘電体セルマトリックス回路３２中の記憶セル
２１と等価な位置に所在する前記比較参照セルマトリッ
クス回路５０中の比較参照セル３５から発生された信号
とすることで、該信号は等しくストライプ状電極の電気
特性によって変化を受けるため、記憶セル２１と比較参
照セル３６の信号は、互いに適切な関係を維持すること
ができる。従って、安定した正確な読み出しの行える強
誘電体メモリが実現できる。

【０１５５】次に図２０に基づき本発明による第６実施
例としての強誘電体メモリについて説明する。

【０１５６】本実施例において、前述した第３実施例で
は、比較参照信号Ｖref は、比較参照セル３６の面積を
適切に設定し、全比較参照セル３６を第１の分極状態５
若しくは、部分分極状態６に設定することで、次式を満
足するように作成されている。また、記憶セル２１の記
憶状態“１”，“０”の読み出し信号をＶ1 ，Ｖ0 とす
ると、Ｖr はＶr ＝（Ｖ0 ＋Ｖ1 ）／２となるよう、す
なわちＶ0 とＶ1 の中間の信号となるよう設定される。
この場合には、比較増幅回路３８のＳ／Ｎを決める低入
力インピーダンス回路３９からの読み出し信号と比較参
照セル３６からの比較参照信号Ｖref との入力差ΔＶ
は、 ΔＶ＝（Ｖ1 −Ｖ0 ）／２ である。本実施例では、第３実施例で例示された構成の
強誘電体メモリにて、２倍の入力差ΔＶが得られるメモ
リを提供する。

【０１５７】１対１に対応した記憶セル２０と比較参照
セル３５との記憶状態を相補的にする（図２０）。すな
わち、記憶セル２０を“１”とする場合には、対応する
比較参照セル３５は“０”、逆に、記憶セル２０が
“０”の場合には、対応する比較参照セル３５は“１”
となるように書き込みを行う。書き込みは、前記実施例
で十分説明されており、同様に行えば良い。こうする
と、記憶セル２０が“１”の場合、比較増幅回路２６の
信号入力端２８に入力される信号は、Ｖ1 となり、比較
参照信号３３、入力端３２、２８に入力される比較参照
信号３３は、Ｖ0 となる。逆の場合には、各々、Ｖ0 、
そして、Ｖ1 となる。従って入力差ΔＶは、 ΔＶ＝｜Ｖ1 −Ｖ0 ｜ となり、Ｅq.（１）に比べて２倍となり、より高Ｓ／Ｎ
の良い読み出し動作が行える。

【０１５８】以上のように本実施例は、前記比較参照セ
ルマトリックス回路５０を、前記強誘電体セルマトリッ
クス回路３２と記憶セル２１の数と同じ数の比較参照セ
ル３６の数を有し、記憶セル２１と同等の配列にするこ
とで、記憶セル２１と比較参照セル３６を１対１に対応
させることができ、比較参照セル３６の分極状態を常
に、対応する記憶セル２１に対して相補的にすることが
可能となり、前記入力差ΔＶを２倍とすることができ、
高Ｓ／Ｎでの読み出し動作のできる強誘電体メモリが実
現できる。

【０１５９】次に図２１、２２に基づき、本発明による
第７実施例としての強誘電体メモリについて説明する。

【０１６０】前述した第１実施例では終端抵抗素子３４
で電極を終端し、低入力インピーダンス素子、または、
回路にて読み出し信号を受けることによって、クロスト
ークのない高Ｓ／Ｎでの読み出しが行えることを実現し
た。

【０１６１】本実施例では、より高Ｓ／Ｎで読み出し動
作が行える読み出し回路１７を提案する。本発明で提案
した強誘電体セルマトリックス回路３２の条件は第１実
施例で説明した。すなわち、強誘電体薄膜４からなる記
憶セル２１の容量値をＣとし、終端抵抗素子３４の抵抗
値をＲとし、印加電圧の周波数をωとすると、Ｅq.
（１）満足することが、第１実施例におけるクロストー
ク防止が実現できる必要条件であった。読み出しは、メ
モリへのアクセススピードを考慮すれば単一の矩型パル
スにて行うことが好ましい。しかし、単一のパルスは、
多数の周波数成分を有し、Ｅq.（１）を完全に満たすこ
とは不可能である。

【０１６２】従って、単一の矩型パルスで読み出しを行
った場合、増幅度１の低入力インピーダンス素子の出力
を図２１に定性的に示すと、パルスの立ち上がりではＥ
q.（１）は満足されなくなり、終端抵抗素子３４で終端
しない場合の強誘電体セルの単純マトリックス回路から
の出力Ｉｆｌｏａｔと同じになる。すなわち、非選択セ
ルＣusからの信号（ノイズ）を全て含んだ出力となる。

【０１６３】そして時間の経過とともに、例えば、図２
１において、時刻ｔ2 では、Ｅq.（１）が満足されるよ
うになり、第１実施例で説明したように、終端抵抗素子
３４にて各ノードの電位を定まり、また、非選択セルの
発生する信号（ノイズ）は、この終端抵抗素子３４を介
してＧＮＤに流れる。

【０１６４】従って、時刻ｔ2 では、選択セルＣs から
だけの信号Ｉo となるため、高Ｓ／Ｎの読み出しができ
る。

【０１６５】そこで図２２に示すように、信号処理回路
３７に、ＧＮＤに接続した信号ライン若しくは、非接続
にする制御スイッチ４４を設ける。そして、時刻ｔ2 ま
では、制御スイッチ４４をオンとして信号ラインをＧＮ
Ｄレベルに接地し、出力をＧＮＤに落とす。Ｅq.（１）
が満足される時刻、例えばｔ2 でオフとする。このよう
な構成により、選択セルＣs からの信号だけが、比較増
幅回路３８まで到達する。このオン・オフ制御は、どの
ようにタイミングをとっても良いが、ここでは何らかの
本メモリ上で使用している、あるいは、発生する信号を
トリガーとして遅延回路４５を介して行っている。ま
た、そのトリガーは、読み出しのため印加される第３の
パルスを利用しても、あるいは、意図的に作成した基準
でも良い。ここでは、出力信号を用いる、出力信号の初
期に発生するピークＩｆｌｏａｔをトリガーとして、そ
こからある時間Δｔを遅延回路４５にて遅延させ、制御
スイッチ４４を制御する。こうして、出力信号自体をト
リガーとすることで制御スイッチ４４の駆動を正確にで
きるため、Ｓ／Ｎの良い読み出しが行える。

【０１６６】以上のように本実施例によれば、前記信号
処理回路２５にＧＮＤに接続した信号ライン若しくは、
非接続にする制御スイッチ４４を設けることで、低Ｓ／
Ｎの読み出し信号領域はＧＮＤに落として、高Ｓ／Ｎの
読み出し信号領域で読み出しが行えるため高Ｓ／Ｎの読
み出し動作のできる強誘電体メモリが実現できる。

【０１６７】また、前記制御スイッチ４４を遅延回路４
５にて駆動することにより、ある基準信号をトリガとし
て自動的に制御スイッチ４４の制御が可能となる。

【０１６８】さらには、前記制御スイッチ４４を読み出
し信号をトリガとして駆動することにより、新たなトリ
ガとなる基準信号を設ける必要がなく、しかも読み出し
を行う読み出し信号自体をトリガとすることで、正確な
タイミングで制御スイッチ４４の制御が行えるため、正
確な読み出しが行える。

【０１６９】あるいは他の変形例として、図２７（ａ）
に示すように前記制御スイッチ４４の替わりに、高周波
成分を取り除くローパスフィルタを読み出し回路１７
中、適宜、設けても良い。ここでは、前記制御スイッチ
４４と同様に低入力インピーダンス素子と差動増幅回路
４０との間に設ける。このローパスフィルタ５０の最も
簡便な例としては、図２７（ｂ）に示すように、抵抗素
子Ｒq と容量素子Ｃq とで構成することにより、 ｆq ＝１／（２πＣq Ｒq ） で示されるｆq 以上の周波数成分を有する波形を通過し
にくくなり、ｆq 以下の周波数成分を有する波形は通過
し易い。

【０１７０】従って、高周波成分から構成される第３の
パルスの立ち上がりに応じたピーク状の信号は取り除か
れ、Ｅq.（１）を満足する信号分が支配的に比較増幅回
路３８に到達するため、よりＳ／Ｎの良い読み出しが行
える。

【０１７１】次に図２３乃至図２５に基づき、本発明に
よる第８実施例としての強誘電体メモリについて説明す
る。本実施例では、さらに、読み出しＳ／Ｎの高い、ク
ロストークが無く、さらには非破壊読み出し可能な強誘
電体メモリである。

【０１７２】この強誘電体メモリの読み出し時におい
て、所望のセルを選択し、選択セルにＶr の大きさの第
３のパルスを印加すると、各セルへの印加電圧は以下の
ようになる。

【０１７３】

【表１】

【０１７４】非選択セルＣy ２２に選択セルＣs ２１と
ほぼ同程度の電圧が印加される。第３のパルスの大きさ
は、分極を破壊しないとの要件から０．３Ｖc 以下とさ
れているため、Ｃy ２２に印加される電圧も、高々０．
３Ｖc である。

【０１７５】この電圧値では、少なくとも１０⁹ 回のパ
ルス印加でも分極の変化、すなわち破壊量は１０％以下
であることは、図９において説明した。ここでは、非選
択セルの分極の破壊量をさらに低減する方法を例示す
る。

【０１７６】図２３に示すようにＣy ２２とＣxy４３の
接続するノードｂにバイアスパルス６４を読み出し時に
印加する。このバイアスパルス６４の特性について説明
する。バイアスパルス６４の大きさをＶb とする。ここ
で読み出し動作を行うために前述した実施例と同様に、
所望の記憶セル２１を選択し、大きさＶr の第３のパル
スを印加するものとする。この時、第３のパルスに同期
させて、バイアスパルス６４を印加する。すると、非選
択セルＣy ２２で降下する電圧が減少する。何故なら
ば、強制的にノードｂにバイアスパルス６４を印加する
ため、第１実施例で説明した理由により、非選択セルで
のＶr の電圧降下は非選択セルＣy ２２と非選択セルＣ
xy４７とで次式のように分配される。

【０１７７】Ｖr ＝Ｖy ＋Ｖxy Ｖy ：Ｃy に印加される電圧 Ｖxy ：Ｃxyに印加される電圧 ここで、 Ｖxy＝Ｖb となるため、Ｖy ＜Ｖr となる。例えば、Ｖy ＝Ｖxyと
なるようＶb を定めると、非選択セルＣy ２２への印加
電圧をほぼＶs ／２に減少することができ、逆にＣxy４
３への印加電圧は、ほぼ“０”から、ほぼＶs ／２に増
加させるが、電圧印加に対する分極の変化は、Ｃy ２２
でもＣxy４３でも同じであり、Ｃxy４３に電圧が印加さ
れても全く問題はない。むしろ、非選択セルへの印加電
圧が１／２になることで分極の非破壊性が著しく向上す
る。また、Ｃxy４３に電圧が印加されることによりＣxy
４３から信号（ノイズ）が生ずるが、第１実施例で説明
した同じ理由により、Ｒを介してＧＮＤに流出し、出力
ラインへの混入は殆どない。

【０１７８】また、第１実施例で説明したようにノード
Ｃ点の電位は、ほぼ０となる為に、Ｃx ２３からの信号
発生は殆どない。このバイアスパルス６６を効果的に加
えるには、図２４に示したように、第３のパルスの印加
前に印加し、第３のパルスの立ち下がり後に、ＧＮＤレ
ベルに下げる。全く、同じタイミングで立ち上がり時刻
ｔr 、立ち下がり時刻ｔb を全ての記憶セル２１を対称
として行うことは不可能である。

【０１７９】従って、バイアスパルス６６は、第３のパ
ルスより早く立ち上げ、遅く立ち下げることが好まし
い。このタイミングとすることで、非選択セルへの印加
電圧は、Ｖr ／２を超えることがなく、非選択セルの分
極の破壊に対する性能は向上する。

【０１８０】さらに、本実施例で説明した駆動方法を利
用すると、このΔＳを倍にすることができる。第３のパ
ルスの大きさを０．６Ｖc とし、バイアスパルス６６の
大きさを０．３Ｖc とする。このように設定することに
より、ΔＳは０．３Ｖc で駆動した場合に比べて最低で
も２倍になり、読み出しのＳ／Ｎは、比例して向上す
る。但し、分極の破壊という問題が新たに生ずる。

【０１８１】すなわち、非選択セルには、０．３Ｖc し
か印加されないため、幾度か説明しているように、少な
くとも１０⁹ 回のパルス印加でも、分極は変化しない
が、０．６Ｖc が印加される選択セルは、分極が変化し
てしまうことが、図９より明らかである。

【０１８２】しかし、図２５に示すように、両極性のパ
ルス印加の場合には、Ｖc 程度まで印加パルス除去後の
分極状態は、パルス印加前の状態を維持していることを
実験的に明らかにした。図９との対応で考えれば、分極
が破壊されていないのではなく、正負１サイクルのパル
スを印加することで元の状態に書き戻しているものと考
えられるが、パルス除去後、元の分極状態を維持してい
ることは非常に重要である。

【０１８３】従って、読み出し動作の終了後、逆極性の
第３のパルスを選択セルに印加してやれば、選択セルの
分極状態を元の状態に戻すことができる。この時、書き
込みで説明した１／３駆動によれば非選択セルへの印加
電圧は、−０．２Ｖc であるから非選択セルの分極は全
く変化しない。

【０１８４】従って、以上のように第３のパルスの大き
さを０．６Ｖc とし、バイアスパルス６６の大きさを
０．３Ｖc とすることで２倍の信号差を得ることがで
き、より高Ｓ／Ｎで読み出し可能な強誘電体メモリが実
現できる。さらには、選択セルの分極状態を書き戻すこ
とによって非破壊読み出しも可能となる。

【０１８５】以上のように本実施例によれば、選択した
記憶セル２１に記憶情報の読み出しを第３のパルスを印
加して行う際、前記強誘電体セルマトリックス回路３２
中の選択された記憶セルＣs ２１への印加電圧Ｖs （２
πfst ＋ｔs)、選択された入力側のストライプ電極に接
続された非選択強誘電体セルＣy ２２への印加電圧Ｖy
(２πfyt ＋ｔy)、該Ｃy ２２と選択された出力側のス
トライプ電極に接続された非選択セルＣx ２３以外の非
選択セルＣxy４３への印加電圧Ｖxy（２πfxyt＋ｔxy)
との大きさが、 Ｖs ＝Ｖy ＋Ｖxy となる関係になるようバイアスパルス６６を前記Ｃy ２
２とＣxy４３の接続ノード６５に印加して、読み出しを
行なうことによって、非選択セルへの印加電圧を減少さ
せることができ、非選択セルの分極の破壊を、より低減
できる。

【０１８６】また、前記印加電圧Ｖy 及び、前記印加電
圧Ｖxyとの大きさの関係が、 Ｖs ＝２Ｖy ＝２Ｖxy となるバイアスパルス６６を印加することで、非選択セ
ルへの印加電圧を１／２に減少させることができ、非選
択セルの分極の破壊を、より低減できる。

【０１８７】さらに、前記第３のパルスの周波数ｆr と
前記第４のパルス５６の周波数ｆbとが、 ｆr ≧ｆb であり、前記第３のパルスの立ち上がり時刻ｔr と前記
バイアスパルス６６の立ち上がり時刻ｔb とが、 ｔr ≧ｔb とすることで、第３のパルスが、そのままの大きさで非
選択セルに印加されることが防げるため、非選択セルへ
の印加電圧を確実に、安定して、減少させることがで
き、非選択セルの分極の破壊をより低減できる。

【０１８８】次に図２６に基づき、本発明による第９実
施例としての強誘電体メモリについて説明する。

【０１８９】この強誘電体メモリの記憶セルは、図８に
示した構造と同等の構造であり、対向する一対の下部電
極３と上部電極２と、これらの下部電極３及び上部電極
２で挟持された強誘電体薄膜４とからなる、この記憶セ
ル２１に図１に示した第１のパルスを印加して、第１の
分極状態５とする。そして第２のパルスを印加して部分
分極状態６とし、その状態で容量値Ｃp を評価する。

【０１９０】前記第１のパルスの大きさを−５Ｖ、第２
のパルスの大きさをＶw とパラメータとしてＣp を測定
したものは、すでに図３で説明した。しかし、原因は不
明であるが、記憶セル２１を形成した直後は、セル中の
強誘電体薄膜４の分極状態が不定であり、また、電極と
の界面での電気特性も不安定であるためか、形成直後の
如何なるパルスも印加していない記憶セル２１において
は、図２６に示すように、Ｖw が小さな領域で容量値Ｃ
p は極大を示す。

【０１９１】Ｖw ＝０Ｖでの容量値Ｃpoから、Ｖw の増
大にともないＣp は減少し、Ｖw がさらに増大すると、
逆にＣp は増加する。そして、前述したように強誘電体
薄膜４の抗電圧Ｖc に対して、Ｖc とＶw とがほぼ等し
い時に、Ｖw でＣp は最大値を示し、それ以降Ｖw の増
加に伴いＣp は減少していく。

【０１９２】このＶw ＝０でのＣpoは、前記実施例にお
いて一つの記憶状態として定義されている第１の分極状
態５での容量値であり、本メモリにとって重要な特性で
ある。先にも説明しているように、本メモリの読み出し
Ｓ／Ｎをできるだけ大きくするには、２つの記憶状態の
容量値の差を最大にする必要がある。１つの記憶状態を
第１の記憶状態５、もう一つの記憶状態をＶc とＶw と
がほぼ等しく作製された部分分極状態６とすることで、
上記要件を満たすことができることは先に説明した。

【０１９３】しかし、図２６ではＶw ＝０における第１
の記憶状態５におけるＣpoは最小値ではなく、Ｖw が０
より若干大きな値ＶwmのときＣp は最小値を示す。この
特性が安定していれば、Ｖw ＝Ｖwmにて作製した部分分
極状態６を先に定義した第１の分極状態５の替わりに、
記憶状態の１つとしてデータ“０”として定義すれば良
い。しかし、図３、図２６に示したように、Ｖw ＝０近
傍での挙動が異なっている。すなわち、図２６は安定し
た状態ではないことを示している。

【０１９４】逆に、図３の特性は幾度測定しても同じ特
性を示すことは確認しており、非常に安定している。そ
こで、図２６の特性を示す作製直後の如何なるパルスも
印加していない記憶セル２１に、例えば、Ｖc の２〜
２．５倍のエージングパルスを１サイクル印加し、その
後、−５Ｖの大きさを有する第１のパルス１０にて第１
の分極状態５に設定すると、図５に示されるＣpoを示
し、それ以降のパルス印加に対して、そのＣpoは非常に
安定する。

【０１９５】このエージングパルスの大きさは、ここで
は、本実施例の強誘電体メモリの動作中の最大電圧値を
有する第１のパルス１０の大きさとしているが、それ以
上でも同様の効果が得られることは確認している。逆に
小さな場合には、その大きさに応じて効果が少ない、あ
るいは、Ｖc 程度以下の大きさでは、殆ど効果が見られ
なかった。

【０１９６】以上説明したように本実施例の強誘電体メ
モリによれば、強誘電体メモリ製造後、全ての記憶セル
及び、全ての参照セルにエージングパルスを少なくとも
１サイクル以上印加することで、安定したメモリ動作を
実現できる。

【０１９７】さらには、エージングパルスの大きさが第
１のパルスと同じ若しくは、それ以上とすることによ
り、Ｃpoの不安定性を効果的に消失することができ、安
定したメモリ動作が実現できる。

【０１９８】以上の実施例に基づいて説明したが、本明
細書には、以下のような発明も含まれる。

【０１９９】（１） 対向する一対の上部電極、下部電
極により挟持された強誘電体薄膜に、該強誘電体薄膜の
抗電圧Ｖｃ以上の大きさＶｅを有する第１のパルスを印
加して、２つの飽和分極状態のうちのどちらか一方に分
極状態を設定し、その分極状態を第１の分極状態とし、
該第１の分極状態と、第１の分極状態にある強誘電体薄
膜に前記第１のパルスとは、逆極性の大きさＶw を有す
る第２のパルスを印加して、該第１の分極状態の分極を
有するドメインと、それとは逆方向の分極を有するドメ
インとが混合した部分分極状態とで２つの記憶状態を構
成し、該記憶状態を大きさＶr を有する第３のパルスを
印加して読み出す強誘電体メモリにおいて、前記一対の
電極の一方がストライプ状に、または、該電極と電気的
に接続された電極がストライプ状に複数本、略平行に配
列された第１ストライプ電極と、前記一対の電極のもう
一方がストライプ状に、または、該電極と電気的に接続
された電極がストライプ状に複数本、略平行に配列され
た第２ストライプ電極とからなる電極に挟持された強誘
電体薄膜から構成され、前記第１ストライプ電極と前記
第２ストライプ電極は前記強誘電体薄膜を挟んでほぼ直
交し、その第１、第２ストライプ電極との交差領域を記
憶セルとし、これらのストライプ電極の一方の各終端に
電気的に高抵抗、あるいは、低抵抗に切り替えられる終
端抵抗素子を具備した強誘電体セルマトリックス回路
と、少なくとも低入力インピーダンス回路及び差動増幅
回路からなる信号処理回と、比較増幅回路とを組み合わ
せた読み出し回路を具備することを特徴とする強誘電体
メモリ。

【０２００】このような強誘電体メモリは、第１のパル
スの印加により第１の分極状態にセットする分極設定
は、選択回路により全ての第１ストライプ電極を選択
し、同時に、第２ストライプ電極に選択回路により全て
選択し、切り替えスイッチを第１のパルス送出回路側に
切り替え、例えば、強誘電体薄膜のＶc の２．５倍の大
きさの第１のパルスを全記憶セルに印加する。

【０２０１】全記憶セルを一括して選択し、同一の第１
の分極状態に設定するため、クロストーク等の問題を考
慮する必要がない。この動作にて、全記憶セルがデータ
“０”にセットされる。データ“１”に対応した部分分
極状態にセットする書き込みは、“１”としたい所望の
記憶セルを選択し、切り替えスイッチを第２のパルス送
出回路側に切り替え、以下のように行なわれる。

【０２０２】Ｘ−ラインの選択された第１ストライプ電
極にＶw ／３、非選択の第１ストライプ電極に０Ｖ、Ｙ
−ラインの選択された第２ストライプ電極に０、非選択
の第２ストライプ電極を２Ｖw ／３なる大きさの電圧を
印加する。こうすることによって、選択した記憶セルＣ
s にはＶw 、非選択の記憶セルＣusにはＶw ／３（絶対
値）が印加される。

【０２０３】従って、非選択の記憶セルＣusには、Ｖw
／３と小さな電圧しか印加されない。この駆動方式を以
下、１／３駆動法と呼ぶ。Ｖw の大きさは、強誘電体薄
膜のＶc に対して、Ｖc の０．３倍〜２倍とすることで
部分分極状態を作製することができる。この動作をシー
ケンシャルに行い、全記憶セル中、部分分極状態に設定
したい記憶セルを部分分極状態にセットすることで書き
込み動作が終了する。

【０２０４】読み出しは、大きさＶr の第３のパルスを
印加し、その応答を検出する。この時、入力ライン、お
よび、出力ラインの終端に接続する終端抵抗素子は、高
抵抗Ｒoff とし、それ以外のラインに接続する終端抵抗
素子は低抵抗Ｒonとする。こうすることで、入力ライン
に接続する記憶セルＣy には、第３のパルスの大きさと
ほぼ同じ大きさのパルスが印加されるが、Ｃxy、Ｃx で
示した他の非選択の記憶セルには、殆ど電圧は印加され
ない。非選択の記憶セルＣy 、Ｃxyからのノイズは、Ｒ
onを介してＧＮＤに流れ込み、出力ラインに流入しな
い。また、低入力インピーダンス回路にて出力信号を受
けていることから、選択した記憶セルＣsには印加した
第３のパルスの大きさが効率的に印加され、選択した記
憶セルＣsからの信号はインピーダンスの低い低入力イ
ンピーダンス回路に効率的に流れ込むため、Ｓ／Ｎの良
い読み出しが可能となる。第３のパルスの大きさは、強
誘電体薄膜のＶc の０．３倍以下とする。この印加電圧
により、少なくとも１０⁹ 回のパルスを印加しても強誘
電体薄膜の分極状態は勿論として容量値の変化はない。
すなわち、記憶状態を変えることはない。低入力インピ
ーダンス回路からの出力は、差動増幅回路により差動増
幅され、さらに、比較増幅回路により比較増幅され
“１”“０”が判別され、読み出し動作が終了する。

【０２０５】従って、選択された記憶セルに対して、非
選択の記憶セルとの干渉（クロストーク）がなく、高Ｓ
／Ｎで且つ、記憶セルの記憶状態を破壊しない大容量強
誘電体メモリが実現できる。

【０２０６】（２） 前記（１）記載の強誘電体メモリ
において、前記差動増幅回路の一方の信号入力端には前
記低入力インピーダンス回路の出力が、直接、あるい
は、間接的に入力され、もう一方の差動参照信号入力端
には差動参照信号が入力されており、さらには、前記比
較増幅回路の一方の読み出し信号入力端には、該差動増
幅回路の出力が、直接、あるいは、間接的に入力され、
もう一方の比較参照信号入力端には比較参照信号が入力
されていることを特徴とする強誘電体メモリ。

【０２０７】このような強誘電体メモリは、差動増幅回
路を低入力インピーダンス回路の後段に配置し、一方の
信号入力端には低入力インピーダンス回路の出力Ａo を
接続し、比較するもう一方の差動参照信号入力端にはＡ
ref を流入し、差動増幅する。この出力信号Ｖs を、さ
らに、比較増幅回路の読み出し信号入力端に接続し、も
う一方の比較参照信号入力端に接続された比較参照信号
Ｖref と比較して、Ｖs ＞Ｖref であれば、読み出し信
号入力端は、ほぼ電源電圧Ｖddにラッチされ、もう一方
の比較参照信号入力端はＧＮＤレベルとなる。逆のＶs
＜Ｖref の場合には、その逆となり、比較増幅回路の動
作後、読み出し信号入力端が、ＶddレベルかＧＮＤレベ
ルかで“１”“０”を判別することができる。

【０２０８】従って、高Ｓ／Ｎでの読み出しができる強
誘電体メモリが実現できる。

【０２０９】（３） 前記（１），（２）記載の強誘電
体メモリにおいて、前記差動参照信号は、前記強誘電体
セルマトリックス回路の記憶状態に応じて出力される信
号の最小値Ａmin であることを特徴とする強誘電体メモ
リ。

【０２１０】このような強誘電体メモリは、強誘電体セ
ルマトリックス回路の出力信号の最小値Ａmin を差動参
照信号の大きさとして、読み出し信号を差動増幅する。

【０２１１】従って、出力信号を最大限に差動増幅回路
により増幅でき、安定した正確な比較増幅回路の動作を
実現することができ、正確な読み出し動作のできる強誘
電体メモリが具現できる。

【０２１２】（４） 前記（１），（２）記載の強誘電
体メモリにおいて、前記差動参照信号は、前記強誘電体
セルマトリックス回路の記憶状態に応じて出力される信
号において、選択セルが“１”の場合の出力値の最小値
Ａm1と選択セルが“０”の場合の出力値の最大値Ａm2と
の間の値とすることを特徴とする強誘電体メモリ。

【０２１３】このような強誘電体メモリは、強誘電体セ
ルマトリックス回路の記憶状態に応じて出力される信号
において、選択セルＣs が“１”の場合の出力値の最小
値Ａm1を選択セルＣs が“０”の場合の出力値の最大値
Ａm2との間の値として、差動増幅する。

【０２１４】従って、確実に読み出し信号のベース分を
取り除けるため、電源電圧内で増幅度αを最大限に大き
くすることができ、安定した差動増幅回路による差動増
幅、正確な比較増幅回路による比較増幅が実現される。

【０２１５】（５） 前記（１）〜（４）記載の強誘電
体メモリにおいて、前記差動参照信号は、少なくとも下
部電極と上部電極とで挟持された前記強誘電体薄膜から
なる差動参照セルから発生した信号であることを特徴と
する強誘電体メモリ。

【０２１６】このような強誘電体メモリは、対向する一
対の上下電極で挟持された強誘電体薄膜を差動参照セル
として、電圧印加により差動参照信号を発生させる。

【０２１７】従って、温度変化に対しても正確な差動増
幅回路による差動増幅が得られ、読み出しＳ／Ｎの高い
強誘電体メモリが実現できる。また、経時変化に対して
も適切な差動参照信号が得られ、高Ｓ／Ｎの読み出しの
できる強誘電体メモリが実現できる。

【０２１８】（６） 前記（１）〜（５）記載の強誘電
体メモリにおいて、前記比較参照信号は、少なくとも下
部電極と上部電極とで挟持された前記強誘電体薄膜から
なる比較参照セルから発生した信号であることを特徴と
する強誘電体メモリ。

【０２１９】このような強誘電体メモリは、対向する一
対の上下電極で挟持された強誘電体薄膜を比較参照セル
として、電圧印加により比較参照信号を発生させる。

【０２２０】従って、温度変化に対しても正確な比較増
幅回路による比較増幅が得られ、読み出しＳ／Ｎの高い
強誘電体メモリが実現できる。また、経時変化に対して
も適切な差動参照信号が得られ、高Ｓ／Ｎの読み出しの
できる強誘電体メモリが実現できる。

【０２２１】（７） 前記（６）記載の強誘電体メモリ
において、前記比較参照セルは、前記一対の上下電極の
一方がストライプ状に、または、該電極と電気的に接続
された電極がストライプ状に複数本、略平行に配列され
た第３ストライプ電極と、前記一対の電極のもう一方が
ストライプ状に、または、該電極と電気的に接続された
電極がストライプ状に複数本、略平行に配列された第４
ストライプ電極とからなる電極に挟持された強誘電体薄
膜から構成され、前記第３ストライプ電極と前記第４ス
トライプ電極は前記強誘電体薄膜を挟んでほぼ直交し、
その第３、第４ストライプ電極との交差領域であり、さ
らに、前記ストライプ電極の一方の各終端に電気的に高
抵抗、あるいは、低抵抗に切り替えられる終端抵抗素子
を具備した比較参照セルマトリックス回路を構成するこ
とを特徴とする強誘電体メモリ。

【０２２２】このような強誘電体メモリは、前記（１）
記載の強誘電体メモリと同じ作用を持ち、所望の比較参
照セルからの比較参照信号がＳ／Ｎ良く取り出すことが
できる。

【０２２３】（８） 前記（６），（７）記載の強誘電
体メモリにおいて、前記比較参照セルマトリックス回路
は、少なくとも低入力インピーダンス回路を介して前記
比較増幅回路に接続されていることを特徴とする強誘電
体メモリ。このような強誘電体メモリは、前記（１）記
載の強誘電体メモリと同じ作用を持ち、高Ｓ／Ｎで所望
の比較参照セルからの比較参照信号を比較増幅回路の比
較参照信号入力端に入力することができ、正確な読み出
し動差のできる強誘電体メモリが実現できる。

【０２２４】（９） 前記（６），（７）記載の強誘電
体メモリにおいて、前記比較参照セルマトリックス回路
は、前記強誘電体セルマトリックス回路と記憶セルの数
と同じ数の比較参照セル数を有し、記憶セルと同じ配列
であることを特徴とする強誘電体メモリ。

【０２２５】このような強誘電体メモリにおける読み出
しは、所望の記憶セルを選択して第３のパルスを印加
し、その応答を低入力インピーダンス回路にて検出し、
差動参照信号を参照しながら差動増幅し、比較増幅回路
へと入力される。一方、比較参照セルも、全く同様で、
所望の比較参照セルを選択し同一の第３のパルスを印加
し、少なくとも低入力インピーダンス回路を経て比較参
照信号は、比較増幅回路の比較参照入力端へと接続され
る。次ぎに、強誘電体セルマトリックス回路側で部分分
極状態にセットする書き込みの際にも、選択された第３
ストライプ電極に−Ｖw ／３、非選択の第３ストライプ
電極に０Ｖ、選択された第４ストライプ電極に０、非選
択の第４ストライプ電極を−２Ｖw ／３なる大きさの第
５のパルスを第２のパルスに同期させて印加することに
より、選択比較参照セルには−Ｖw 、非選択の比較参照
セルには±Ｖw ／３が印加される。こうして、記憶セル
と１対１で対応する比較参照セル３５とは常に同じ時刻
で同じ回数、分極状態を設定する。

【０２２６】このよう強誘電体メモリにおいて、記憶セ
ルと比較参照セルを１対１に対応させることができ、同
一タイミングで同一回数の分極設定が可能になることに
よって、経時変化に対しても、常に適切な比較参照信号
が得られ、高Ｓ／Ｎでの読み出しのできる強誘電体メモ
リが実現できる。また、比較参照セルの分極状態を常
に、対応する記憶セルに対して相補的にすることが可能
となり、前期入力差ΔＶを２倍とすることができ、高Ｓ
／Ｎでの読み出し動差のできる強誘電体メモリが実現で
きる。

【０２２７】（１０） 前記（９）記載の強誘電体メモ
リにおいて、読み出しの際、比較参照信号は、読み出し
信号を発生する前記強誘電体セルマトリックス回路中の
記憶セルと等価な位置に所在する前記比較参照セルマト
リックス回路中の比較参照セルから発生された信号であ
ることを特徴とする強誘電体メモリの駆動方法。

【０２２８】このような強誘電体メモリの駆動方法は、
比較参照セルマトリックス回路を、強誘電体セルマトリ
ックス回路と記憶セルの数と同じ数の比較参照セル数、
同じ配列し、記憶セルと比較参照セルを存在箇所も含め
て１対１に対応させ、低入力インピーダンス回路に対し
て同じ相対関係にある記憶セルと比較参照セルの信号を
比較する。

【０２２９】従って、記憶セルと比較参照セルの信号は
等しくストライプ状電極の電気特性によって変化を受け
るため、記憶セルと比較参照セルの信号は、互いに適切
な関係を維持することができる。従って、安定した正確
な読み出しの行える強誘電体メモリが実現できる。ま
た、比較参照セルの分極状態を常に、対応する記憶セル
に対して相補的にすることが可能となり、前期入力差Δ
Ｖを２倍とすることができ、高Ｓ／Ｎでの読み出し動作
のできる強誘電体メモリが実現できる。

【０２３０】（１１） 前記（１）記載の強誘電体メモ
リにおいて、前記信号処理回路に信号ラインをＧＮＤに
接続、あるいは、非接続にする制御スイッチを具備する
ことを特徴とする強誘電体メモリ。

【０２３１】このような強誘電体メモリは、信号処理回
路に信号ラインをＧＮＤに接続、あるいは、非接続にす
る制御スイッチを設ける。そして、出力信号が高Ｓ／Ｎ
となる時刻ｔ2 までは、制御スイッチをオンとして信号
ラインをＧＮＤレベルに接地し、出力をＧＮＤに落とし
て、出力信号が高Ｓ／Ｎとなる時刻ｔ2 でオフとする。

【０２３２】従って、Ｓ／Ｎの読み出し信号領域は、Ｇ
ＮＤに落とし、高Ｓ／Ｎの読み出し信号領域で読み出し
が行えるため高Ｓ／Ｎの読み出し動作のできる強誘電体
メモリが実現できる。

【０２３３】（１２） 前記（１１）記載の強誘電体メ
モリにおいて、前記制御スイッチは、遅延回路にて駆動
されることを特徴とする強誘電体メモリ。

【０２３４】このような強誘電体メモリは、オン・オフ
制御が、何らかの本メモリ上で使用している、あるい
は、発生する信号をトリガとして遅延回路を介して行わ
れる。従って、ある基準信号をトリガとして自動的に制
御スイッチの制御が可能となる。

【０２３５】（１３） 前記（１１），（１２）記載の
強誘電体メモリにおいて、前記制御スイッチは、読み出
し信号をトリガとして駆動されることを特徴とする強誘
電体メモリの駆動方法。

【０２３６】このような強誘電体メモリの駆動方法は、
出力信号の初期に発生するピークをトリガとして、そこ
からある時間Δｔを遅延回路て遅延させ、制御スイッチ
を制御する。

【０２３７】従って、読み出し信号をトリガとして駆動
することにより、新たなトリガとなる基準信号を設ける
必要がなく、しかも、読み出しを行う読み出し信号自体
をトリガとすることで、正確なタイミングで制御スイッ
チの制御が行えるため、正確な読み出しが行える。

【０２３８】（１４） 前記（１）記載の強誘電体メモ
リにおいて、前記信号処理回路にローパスフィルタ回路
を具備することを特徴とする強誘電体メモリ。

【０２３９】このような強誘電体メモリは、高周波成分
から構成される第３のパルスの立ち上がりに応じた低Ｓ
／Ｎのピーク状の信号は取り除かれ、高Ｓ／Ｎの信号分
が支配的に比較増幅回路に流入させ、Ｓ／Ｎの良い読み
出しを行うことができる。 （１５） 前記（１）〜（１４）記載の強誘電体メモリ
において、記憶情報の読み出しを、第３のパルスを印加
して行う際、前記強誘電体セルマトリックス回路中の選
択された強誘電体セルＣs への印加電圧Ｖs(２πfst ＋
ts）、選択された入力側のストライプ電極に接続された
非選択強誘電体セルＣy への印加電圧Ｖy(２πfyt ＋t
y）、該Ｃy と選択された出力側のストライプ電極に接
続された非選択セルＣx 以外の非選択セルＣxyへの印加
電圧Ｖxy（２πfxyt＋txy)との大きさが、 Ｖs ＝Ｖy ＋Ｖxy となる関係になるようバイアスパルスを前記Ｃy とＣxy
の接続ノードに印加して読み出しを行なうことを特徴と
する強誘電体メモリの駆動方法。

【０２４０】このような強誘電体メモリは、高周波成分
から構成される第３のパルスの立ち上がりに応じた低Ｓ
／Ｎのピーク状の信号は取り除かれ、高Ｓ／Ｎの信号分
が支配的に比較増幅回路に到達するためＳ／Ｎの良い読
み出しが行える。第３のパルスに同期させてバイアスパ
ルスをＣy とＣxyの接合ノードに印加する。

【０２４１】従って、非選択セルへの印加電圧を減少さ
せることができ、非選択セルの分極の破壊を、より低減
できる。

【０２４２】（１６） 前記（１５）記載の強誘電体メ
モリにおいて、前記印加電圧Ｖy 、および、前記印加電
圧Ｖxyとの大きさの関係が、 Ｖs ＝２Ｖy ＋２Ｖxy となるバイアスパルスを印加することを特徴とする強誘
電体メモリの駆動方法。このような強誘電体メモリの駆
動方法は、第３のパルスに同期させて、Ｖy＝Ｖxyとな
るように、大きさＶb を有するバイアスパルスをＣy と
Ｃxyの接合ノードに印加する。

【０２４３】従って、非選択セルへの印加電圧を１／２
に減少させることができ、非選択セルの分極の破壊を、
より低減できる。

【０２４４】（１７） 前記（１５），（１６）記載の
強誘電体メモリにおいて、前記第３のパルスの周波数ｆ
r と前記第４のパルスの周波数ｆb とが、 ｆr ≧ｆb であり、前記第３のパルスの立ち上がり時刻ｔr と前記
バイアスパルスの立ち上がり時刻ｔb とが、 ｔr ≧ｔb であることを特徴とする強誘電体メモリの駆動方法。

【０２４５】このような強誘電体メモリの駆動方法は、
第３のパルスの周波数ｆr とバイアスのパルス４８の周
波数ｆb とが、 ｆr ≧ｆb であり、前記第３のパルスの立ち上がり時刻ｔｒと前記
バイアスパルスの立ち上がり時刻ｔb とが、 ｔr ≧ｔb とし、第３のパルスに同期させてバイアスパルスをＣy
とＣxyの接合ノードに印加する。

【０２４６】従って、第３のパルスが、一瞬たりとも、
そのままの大きさで非選択セルに印加されることが防げ
るため、非選択セルへの印加電圧を確実に、安定して、
減少させることができ、非選択セルの分極の破壊を、よ
り低減できる。

【０２４７】（１８） 前記（１）〜（１７）記載の前
記強誘電体メモリにおいて、前記強誘電体メモリ製造
後、前記全ての記憶セル及び、全ての差動参照セル、比
較参照セルに大きさＶg を有するエージングパルスを少
なくとも１サイクル以上印加することを特徴とする強誘
電体メモリの製造方法。

【０２４８】このような強誘電体メモリの製造方法は、
作製直後の如何なるパルスも印加していない記憶セル
に、エージングパルスを１サイクル印加する。

【０２４９】従って、強誘電体メモリが安定したメモリ
動作を行う。

【０２５０】（１９） 前記（１８）記載の強誘電体メ
モリの製造方法において、前記エージングパルスの大き
さが前記第１のパルスと同じ、あるいは、それ以上であ
ることを特徴とする強誘電体メモリの製造方法。

【０２５１】このような強誘電体メモリの製造方法は、
作製直後の如何なるパルスも印加していない記憶セル
に、第１のパルスと同じか、それ以上の大きさを有する
エージングパルスを１サイクル印加する。

【０２５２】従って、Ｃpoの不安定性を効果的に消失す
ることができ、安定したメモリ動作の行える強誘電体メ
モリを提供することができる。

【０２５３】

【発明の効果】以上詳述したように本発明によれば、高
集積度且つ低コストで製造でき、非破壊読み出し可能な
強誘電体メモリとその駆動法及び製造方法を提供するこ
とができる。

【図面の簡単な説明】

【図１】本発明による第１実施例としての強誘電体メモ
リの構成を示す図である。

【図２】強誘電体メモリの記憶セル（強誘電体薄膜）の
ヒステリシス特性を示す図である。

【図３】強誘電体薄膜に単一パルスを印加した場合の分
極破壊量ΔＰと印加パルスの大きさＶａとの関係を示す
図である。

【図４】基本的なメモリ装置の構成を示す図である。

【図５】強誘電体薄膜ＰＺＴの容量値Ｃp と部分分極作
製電圧Ｖw との関係を示す図である。

【図６】メモリセルの配置が単純マトリックス構成され
た強誘電体メモリの構成例を示す図である。

【図７】図７（ａ）は単純マトリックスの構成例を示す
図、図７（ｂ）は選択及び非選択の記憶セルに印加され
る電圧を示す図である。

【図８】強誘電体メモリの記憶セルの構成の一例を示す
図である。

【図９】図９（ａ），（ｂ）は、分極の非破壊特性を示
す図である。

【図１０】終端抵抗素子の一例を示す図である。

【図１１】図１１（ａ）は強誘電体セルマトリックス回
路の構成を示す図、図１１（ｂ）は、その等価回路を示
す図である。

【図１２】非選択セルに着目した等価回路を示す図であ
る。

【図１３】本発明による第２実施例の強誘電体メモリに
おける読み出し回路の構成例を示す図である。

【図１４】第２実施例における差動参照信号の大きさを
示す図である。

【図１５】第２実施例における比較参照信号の大きさを
示す図である。

【図１６】本発明による第３実施例としての強誘電体メ
モリのＣp −Ｖw 特性の温度変化の関係を示す図であ
る。

【図１７】本発明による第４実施例としての強誘電体メ
モリのＣp の経時変化を示す図である。

【図１８】第４実施例の強誘電体メモリにおける比較参
照セルの構成を示す図である。

【図１９】本発明による第５実施例としての強誘電体メ
モリにおけるストライプ状電極の電気的等価回路を示す
図である。

【図２０】本発明による第６実施例としての強誘電体メ
モリにおける相補的データを示す図である。

【図２１】本発明による第７実施例としての強誘電体メ
モリにおける低入力インピーダンス回路の出力特性を示
す図である。

【図２２】第７実施例の強誘電体メモリにおける制御ス
イッチの接続構成を示す図である。

【図２３】本発明による第８実施例としての強誘電体メ
モリにおけるバイアスパルスを印加する等化回路を示す
図である。

【図２４】本発明による第８実施例において、製造直後
の記憶セルのＣp −Ｖw 特性を示す図である。

【図２５】本発明による第８実施例において、両極性パ
ルス印加時の分極の非破壊特性を示す図である。

【図２６】本発明による第９実施例としての強誘電体メ
モリにおけるバイアスパルスと第３のパルスとの関係を
示す図である。

【図２７】第８実施例の変形例を示す図である。

【図２８】従来の強誘電体メモリの回路構成の一例を示
す図である。

【図２９】従来の強誘電体メモリの構造の一例を示す図
である。

【図３０】従来の強誘電体メモリの書き込み電圧と容量
との関係を示す図である。

【符号の説明】

１…記憶セル、２…上部電極、３…下部電極、４…強誘
電体薄膜、５…第１の分極状態、６…部分分極状態、１
１，１２，１３…パルス送出回路、１４…切り替えスイ
ッチ、１７…読み出し回路、１９…第１ストライプ電
極、２０…第２ストライプ電極、２１…記憶セル、３１
…パルス信号送出部、３２…強誘電体セルマトリックス
回路、３３…読み出し部、３４…終端抵抗素子、３５
ａ，３５ｂ…終端抵抗素子制御回路、３６…差動参照セ
ル、３７…信号処理回路、３８…比較増幅回路、３９…
低入力インピーダンス回路、４０…差動増幅回路、４１
…差動参照セル。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 由森 博之 東京都渋谷区幡ヶ谷２丁目43番２号 オリ ンパス光学工業株式会社内 (72)発明者 平出 修三 東京都渋谷区幡ヶ谷２丁目43番２号 オリ ンパス光学工業株式会社内 (72)発明者 三原 孝士 東京都渋谷区幡ヶ谷２丁目43番２号 オリ ンパス光学工業株式会社内

Claims (3)

【特許請求の範囲】
1. 【請求項１】 対向し互いに直交する第１，第２のスト
   ライプ電極と、これらのストライプ電極間に挟持される
   強誘電体薄膜とからなり、前記強誘電体薄膜を含む前記
   ストライプ電極の交差領域を記憶セルとしてマトリック
   ス状に配置するマトリックスメモリセルと、 前記マトリックスメモリセルの全記憶セルに対して、同
   時に第１のパルスを印加し、“０”情報を示す第１の分
   極状態を設定する“０”情報書き込み手段と、 前記第１の分極状態にある記憶セル内から選択した記憶
   セルに、前記第１のパルスとは逆極性の第２のパルスを
   印加し、“１”情報を示す第２の分極状態に設定する
   “１”情報書き込み手段と、 前記“０”，“１”に設定された記憶セル内から選択し
   た記憶セルに、第３のパルスを印加し、分極状態として
   記憶される情報を読出す読出し手段と、 前記マトリックスメモリセルの各ストライプ電極からな
   るラインの一方に設けられ、前記第３のパルスの印加の
   際に、選択された記憶セルに直接接続する入力ライン及
   び出力ラインを高抵抗に設定し、非選択の記憶セルに接
   続するラインを低抵抗に設定する終端抵抗設定手段と、 前記第３のパルスの印加により読出された記憶セルの出
   力信号の“１”，“０”を判別する読み出し手段と、を
   具備することを特徴とする強誘電体メモリ。
2. 【請求項２】 対向し互いに直交する第１，第２のスト
   ライプ電極と、これらのストライプ電極間に挟持される
   強誘電体薄膜とからなり、前記強誘電体薄膜を含む前記
   ストライプ電極の交差領域を記憶セルとしてマトリック
   ス状に配置するマトリックスメモリセルにおいて、 前記第１のストライプ電極の全ての電極と、前記第２ス
   トライプ電極の全ての電極とを選択し、全ての記憶セル
   を選択する工程と、 全ての記憶セルに対して、前記強誘電体薄膜の抗電圧の
   ２倍以上の大きさの第１のパルスに印加し、“０”情報
   を示す第１の分極状態に設定する工程とにより、 全記憶セルに“０”情報を書き込むことを特徴とする強
   誘電体メモリの駆動方法。
3. 【請求項３】対向し互いに直交する第１，第２のストラ
   イプ電極と、これらのストライプ電極間に挟持される強
   誘電体薄膜とからなり、前記強誘電体薄膜を含む前記ス
   トライプ電極の交差領域を記憶セルとしてマトリックス
   状に配置するマトリックスメモリセルにおいて、 すでに“０”情報が書き込まれた記憶セルの内で、第
   １，第２のストライプ電極内の各電極をそれぞれ指定し
   て、所望の記憶セルを選択する工程と、 前記強誘電体薄膜の抗電圧の０．３〜２倍の電圧を書き
   込み電圧Ｖw とし、指定した第１ストライプ電極の電極
   に前記第１のパルスとは逆極性のＶw ／３Ｖの電圧を印
   加し、非指定の第１のストライプ電極の電極には０Ｖを
   印加し、指定した第２のストライプ電極の電極には、０
   Ｖを印加し、非指定の第２のストライプ電極の電極には
   ２Ｖw ／３Ｖとなる大きさの電圧を印加し、選択された
   記憶セルに“１”情報を示す前記第１の分極状態の分極
   を有するドメインと、該第１の分極状態とは逆方向の分
   極を有するドメインとが混合した部分分極状態に設定す
   る工程とにより、 所望の記憶セルに“１”情報を選択的に書き込むことを
   特徴とする強誘電体メモリの駆動方法。