JPH08274266A

JPH08274266A - ヒューズトリミング回路及びそれを備えた半導体集積回路

Info

Publication number: JPH08274266A
Application number: JP9632095A
Authority: JP
Inventors: Takao Okazaki; 孝男岡崎
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1995-03-29
Filing date: 1995-03-29
Publication date: 1996-10-18

Abstract

(57)【要約】【目的】溶断されたヒューズの抵抗値を正確に測定
し、また、溶断されたヒューズが再結合され抵抗値が低
下されるのを抑制する技術を提供する。【構成】ヒューズ１１３を溶断するための電位を供給
するパッド端子ＰＡＤ１とＰＡＤ２と、上記ヒューズ１
１３と電源電位Ｖｄｄとを接続制御するＰチャンネル型
ＭＯＳＦＥＴ１０１と、上記ヒューズ１１３と接地電位
Ｖｓｓとを接続制御するＮチャンネル型ＭＯＳＦＥＴ１
０４とを備えたトリミング回路１００は、上記ＭＯＳＦ
ＥＴ１０１及び１０４をオフ状態とすることで、抵抗測
定時の電流経路をパット端子ＰＡＤ１からＰＡＤ２への
１方向とすることができるから、ヒューズ１１３の抵抗
値を正確に測定することができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路に関
し、詳しくはヒューズを溶断してトリミングを行う半導
体集積回路に関する。

【０００２】

【従来の技術】本発明者が検討したヒューズトリミング
回路は、例えば図５に示されるように、ヒューズＦの一
端が抵抗Ｒ２を介して接地電位Ｖｓｓに結合され、当該
ヒューズＦの他端が、抵抗Ｒ１とＰチャンネル型ＭＯＳ
ＦＥＴＱｐを介して高電位側電源Ｖｄｄに結合される。
上記ＭＯＳＦＥＴＱｐと抵抗Ｒ１との直列接続箇所をノ
ードＮとするとき、このノードＮには、論理状態を反転
するインバータＩＮＶ１の入力が結合され、さらにこの
インバータＩＮＶ１の出力端子には、その出力論理レベ
ルを反転するためのインバータＩＮＶ２が結合される。
また、Ｐチャンネル型ＭＯＳＦＥＴＱｐのゲートにはヒ
ューズトリミング回路を含む半導体集積回路の低消費電
力状態を指示するパワーダウン信号ＰＤがインバータＩ
ＮＶ３、４を介して供給される。さらに、ノードＮとＩ
ＮＶ１の間には、ゲートにインバータＩＮＶ３の出力と
結合されたＮチャンネル型ＭＯＳＦＥＴＱｎが結合され
ている。このヒューズトリミング回路は、イネーブル状
態のＰＤが供給されることによって、ヒューズＦの溶断
／非溶断に応じたトリミング信号をノードＮから出力す
る。具体的には、パワーダウン信号ＰＤがローレベルの
とき、すなわち、ヒューズトリミング回路が動作状態の
とき、ＰチャンネルＭＯＳＦＥＴＱｐはオン状態とさ
れ、ＮチャンネルＭＯＳＦＥＴＱｎはオフ状態とされ
る。よって、Ｑｐのオン抵抗をＲｏｎとすると、ヒュー
ズ回路のノードＮの出力電位Ｖは、Ｖ＝（Ｒ１＋ＲＦ＋Ｒ２）Ｖｄｄ／（Ｒｏｎ＋Ｒ１＋ＲＦ＋Ｒ２）（式中、Ｒ１、Ｒ２、Ｒｏｎは夫々の抵抗の抵抗値を示
し、ＲＦはヒューズＦの抵抗値を示す。）となる。例えば、Ｒ１＝Ｒ２＝１ｋオーム、Ｒｏｎ＝５
００ｋオーム、溶断前のＲＦ＝１ｋオーム、溶断後のＲ
Ｆが５Ｍオーム以上、Ｖｄｄ＝３Ｖ、とする。溶断前の
出力電位Ｖは、上記式から約０．０１８Ｖとなり、溶断
後のＶは３．０Ｖ程度となる。よって、０．０１８Ｖと
３．０Ｖとの間の電圧を論理しきい値電圧とするインバ
ータＩＮＶ１によって、出力信号を所定のハイレベル又
はローレベルにすることができる。他のヒューズトリミ
ング回路の例としては、特開昭５９−１４４１００号公
報に記載されている。

【０００３】

【発明が解決しようとする課題】しかし、図５に示した
ようなヒューズを溶断させたヒューズトリミング回路を
用いる場合には、次のような不都合が存在する。先ず、
ヒューズの溶断状態の把握が難しい。例えば、ヒューズ
Ｆが溶断されたか否かの判断は、ヒューズＦを溶断する
際に用いた針当てパッドＴＲＤにＶｄｄ（３Ｖ）を供給
し、針当てパッドＣＯＭに０Ｖを供給し、ヒューズを流
れる電流を測定して行われる。図５に示すヒューズトリ
ミング回路の場合には、ヒューズトリミング回路を動作
状態としてヒューズＦの抵抗を測定するしか方法はな
い。ＭＯＳＦＥＴＱｐをオフ状態としなければならない
からである。よって、ヒューズトリミング回路の動作電
源Ｖｄｄとの間に電位差が生じないように、Ｖｄｄと同
電位をＴＲＤに供給していた。しかし、抵抗測定用の電
位は針当てパッドＴＲＤから供給するために、針の接触
抵抗によりＴＲＤと上記動作電源との間に電位差が生じ
リーク電流が流れてしまう。これでは、抵抗Ｆに流れる
正確な電流値を測定できず、不要な溶断確認処理を課
し、溶断処理の労力及び時間を増大させる。次に、溶断
されたヒューズＦに長時間電流を供給すると溶断箇所が
再結合する場合がある。ヒューズ回路が溶断されている
ということは、溶断箇所があくまでも高抵抗で接続され
ていることを意味している。よって、溶断箇所に電流を
供給することによって溶断形状が変化し再結合を起こ
し、溶断箇所の抵抗値を低下させる虞が生じる。こうし
て、再結合により出力電位ＶがＩＮＶ１のしきい値より
低くなると、ヒューズトリミング回路の出力Ｄはハイレ
ベルからローレベルとなり所望とする出力を供給できな
くなる。そこで、本発明者は、溶断されたヒューズの抵
抗値を正確に確認する手段と、溶断されたヒューズ回路
の再結合を抑制し、正常なトリミング出力を維持する手
段の必要性を見出した。

【０００４】本発明の目的は、溶断されたヒューズの抵
抗を正確に測定可能とすることである。また、本発明の
他の目的は、トリミング回路の溶断されたヒューズが、
再結合によって抵抗値が低下するのを抑制することであ
る。

【０００５】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【０００６】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【０００７】すなわち、（１）図１に例示されるよう
に、第１の制御信号（ＰＤ）にて相補的にスイッチ動作
される、直列接続された第１及（１０２）び第２のスイ
ッチ素子（１０３）と、上記第１のスイッチ素子と第２
のスイッチ素子との結合点（Ｎ１）と接地端子との間に
配置されたヒューズ素子（１１３）と、第２の制御信号
にて同相的にスイッチ動作される、上記第１のスイッチ
素子と電源端子（Ｖｄｄ）との間に配置される第３のス
イッチ素子（１０１）と、上記第２のスイッチ素子と接
地端子との間に配置される第４のスイッチ素子（１０
４）と、上記ヒューズ素子の両端にそれぞれ接続される
外部端子（ＰＡＤ１、ＰＡＤ２）と、を備えてヒューズ
トリミング回路を構成する。

【０００８】（２）図２に例示されるように、電源端子
（Ｖｄｄ）と接地端子（Ｖｓｓ）との間に直列接続され
た第１のスイッチ素子（２０１）及び第２のスイッチ素
子（２０６）と、第１の制御信号（ＰＡＤ３から供給さ
れる信号）及び第２の制御信号（ＰＤ）を受け、第１の
制御信号の第１の状態において、第２の制御信号のレベ
ルに応じて第１及び第２のスイッチ素子を相補的にスイ
ッチ制御し、第１の制御信号の第２の状態において第２
の制御信号のレベルと無関係に第１及び第２のスイッチ
素子をオフ状態に制御するスイッチ制御論理と、第１の
スイッチ素子と第２のスイッチ素子との結合点（Ｎ２）
と接地端子との間に配置されたヒューズ素子（２０３）
と、上記ヒューズ素子の両端にそれぞれ接続される外部
端子（ＰＡＤ１、ＰＡＤ２）と、を備えてヒューズトリ
ミング回路を構成する。

【０００９】（３）図３に例示されるように、電源端子
（Ｖｄｄ）に接続される第１のスイッチ素子（３０１）
と、接地端子（Ｖｓｓ）に接続されると共に第１のスイ
ッチ素子と直列配置される第２のスイッチ素子（３０
２）と、第１のスイッチ素子と第２のスイッチ素子との
結合点（Ｎ３）と接地端子との間に配置されるヒューズ
素子（３１２）と、上記ヒューズ素子の両端に夫々接続
される外部端子（ＰＡＤ１、ＰＡＤ２）と、上記第１の
スイッチ素子と第２のスイッチ素子との結合点に入力端
が結合されたラッチ回路（３２０）と、第３の制御信号
（ＰＤ）及び第４の制御信号（ＳＥＴ）を受け、第３の
制御信号の第１の状態において、第４の制御信号とは無
関係に第１のスイッチ素子をオフ状態とし、第２のスイ
ッチ素子をオン状態に制御し、第３の制御信号の第２の
状態において、第４の制御信号の第１の状態では第１の
スイッチ素子をオン状態、第２のスイッチ素子をオフ状
態、ラッチ回路を入力動作可能に制御し、第３の制御信
号の第２の状態における第４の制御信号の第２の状態で
は、第１のスイッチ素子をオフ状態、第２のスイッチ素
子をオン状態、ラッチ回路を入力ラッチ状態に制御する
スイッチ制御回路と、を備えてヒューズトリミング回路
を構成する。

【００１０】（４）図４に例示されるように、上記ラッ
チ回路を備えたヒューズトリミング回路には、第１のス
イッチ素子（４０２）と電源端子（Ｖｄｄ）との間に挿
入された第３のスイッチ素子（４０１）と、第２のスイ
ッチ素子（４０６）と接地端子（Ｖｓｓ）との間に挿入
され、第５の制御信号（ＳＥＴ）にて第３のスイッチ素
子と共に同相的にスイッチ制御可能にされる第４のスイ
ッチ素子（４０７）と、を設けてることができる。

【００１１】（５）上記複数のヒューズトリミング回路
と、上記夫々のヒューズトリミング回路における第１の
スイッチ素子と第２のスイッチ素子との結合点から供給
されるトリミング信号を入力とするデコーダと、上記デ
コーダから出力されるデコード信号に基づいて、帰還抵
抗回路を介する帰還電圧を選択して正相増幅を行う演算
増幅器と、を備えて半導体集積回路を構成できる。

【００１２】

【作用】上記した手段（１）によれば、第１の制御信号
（ＰＤ）によって、例えば１のスイッチ素子（１０２）
がオン状態とされ、第２のスイッチ素子（１０３）がオ
フ状態とされ、第１のスイッチ素子からヒューズ（１１
３）に電流が供給されているときでも、第２の制御信号
によって、第３及び第４のスイッチ素子をオフ状態にす
れば、電流経路をカットできる。逆に、第１の制御信号
によって、例えば１のスイッチ素子がオフ状態とされ、
第２のスイッチ素子がオン状態とされ、第２のスイッチ
素子からヒューズに電流が供給されているときでも、第
２の制御信号によって、第３及び第４のスイッチ素子を
オフ状態にすれば、電流経路をカットできる。すなわ
ち、第２の制御信号は、ヒューズの結合点側の電流経路
をカットする。このように、ヒューズの一端を第２の制
御信号によってカット状態にし、ヒューズの両端に接続
する外部端子に所定の電位を印加すれば（例えば、ＰＡ
Ｄ１＝Ｖｄｄ、ＰＡＤ２＝Ｖｓｓ）、ヒューズにはＰＡ
Ｄ１からの電流が流れようとするだけであるから、ヒュ
ーズの抵抗値を正確に測定できる。

【００１３】上記した手段（２）によれば、第１の制御
信号（２０１）が第１の状態のとき、第２の制御信号に
より、第１のスイッチ素子がオン状態、かつ第２のスイ
ッチ素子（２０６）がオフ状態とされ、又は第１のスイ
ッチ素子がオフ状態、かつ第２のスイッチ素子がオン状
態とされる。このとき、第１のスイッチ素子がオン状態
のときは、ヒューズトリミング回路が動作状態であり、
第１のスイッチ素子がオフ状態のときは、ヒューズトリ
ミング回路が非動作状態である。第１の制御信号が第２
の状態のときは、第１及び第２のスイッチ素子をオフ状
態することができる。すなわち、上記手段（１）と同様
にヒューズの両端に接続する外部端子に所定の電位を印
加すれば（例えば、ＰＡＤ１＝Ｖｄｄ、ＰＡＤ２＝Ｖｓ
ｓ）、ヒューズにはＰＡＤ１からの電流が流れようとす
るだけであるから、ヒューズの抵抗値を正確に測定でき
る。

【００１４】上記した手段（３）によれば、第３の制御
信号の第１の状態において、第４の制御信号とは無関係
に第１のスイッチ素子（３０１）がオフ状態とされ、第
２のスイッチ素子（３０２）がオン状態にされる。この
とき、ヒューズトリミング回路（３２０）は非動作状態
とされる。ヒューズトリミング回路が動作状態とされる
のは、第３の制御信号の第２の状態のときである。この
とき、第４の制御信号が第１の状態とされると、第１の
スイッチ素子がオン状態、第２のスイッチ素子がオフ状
態、ラッチ回路が入力動作可能にされ、ラッチ回路には
結合点（Ｎ３）からトリミング信号が供給される。ま
た、第４の制御信号が第２の状態とされると、第１のス
イッチ素子がオフ状態、第２のスイッチ素子がオン状
態、ラッチ回路が入力ラッチ状態にされ、ラッチ回路に
は結合点から供給されていたトリミング信号が保持され
る。このように、ラッチ回路を備えることによって、第
１のスイッチ素子がオン状態にされる期間を短縮するこ
とができる。

【００１５】上記した手段（４）によれば、第５の制御
信号だけで第３のスイッチ素子（４０１）と第４のスイ
ッチ素子（４０７）とをオフ状態にすることができる。
こうすれば、上記手段（１）、（２）と同様にヒューズ
の両端に接続する外部端子に所定の電位を印加すれば
（例えば、ＰＡＤ１＝Ｖｄｄ、ＰＡＤ２＝Ｖｓｓ）、ヒ
ューズにはＰＡＤ１からの電流が流れようとするだけで
あるから、ヒューズの抵抗値も正確に測定できる。

【００１６】上記した手段（４）によれば、正確なトリ
ミング信号を供給し、且つ長寿命のヒューズトリミング
回路を用いた増幅回路を備えた半導体集積回路を形成す
ることができる。これは、得られる半導体集積回路の精
度と寿命の向上にも貢献する。

【００１７】

【実施例】図１には、本発明のヒューズトリミング回路
１００の一例が示される。同図に示されるヒューズトリ
ミング回路１００は、特に制限されないが、単結晶シリ
コンなどの一つの半導体基板に形成される。上記ヒュー
ズトリミング回路１００は、一つのヒューズトリミング
信号を得るための回路構成が例示されているが、実際は
所望数のヒューズトリミング回路１００から所定のトリ
ミング信号が形成される。上記ヒューズトリミング回路
１００のヒューズ１１３は、一端が抵抗１１４を介して
接地電位Ｖｓｓに結合され、当該ヒューズ１１３の他端
が抵抗１１２を介して、二つのＰチャンネル型ＭＯＳＦ
ＥＴ１０１，１０２と直列接続して高電位Ｖｄｄに結合
される。上記ヒューズ１１３は、特に限定されないがポ
リシリコンヒューズとされる。上記ヒューズ１１３の両
端には、所望に応じてヒューズ１１３を溶断するための
パッド端子ＰＡＤ１及びＰＡＤ２が結合している。上記
ＭＯＳＦＥＴ１０２とヒューズ１１３との直列接続箇所
をノードＮ１とするとき、このノードＮ１の論理状態を
反転するインバータ１１０が結合され、さらにこのイン
バータ１１０の出力端子には、その出力論理レベルを反
転するためのインバータ１１１が結合される。また、ノ
ードＮ１は直列接続された二つのＮチャンネル型ＭＯＳ
ＦＥＴ１０３，１０４を介して接地電位Ｖｓｓと結合さ
れている。さらに、上記ヒューズトリミング回路１００
には、上記パッド端子ＰＡＤ１及びＰＡＤ２を用いて溶
断されたヒューズ１１３の抵抗値を測定するときにハイ
レベルを供給させるパッド端子ＰＡＤ３が設けられる。
このパッド端子ＰＡＤ３は、ゲートに電源電位Ｖｄｄが
固定的に供給された高抵抗のＮチャンネル型ＭＯＳＦＥ
Ｔ１０５によってプルダウンされ、ハイレベルが供給さ
れる以外の状態においてはローレベル（Ｖｓｓ）に強制
される。パッド端子ＰＡＤ３から供給される信号は、イ
ンバータ１０６及び１０７を介して上記ＭＯＳＦＥＴ１
０１のゲートに供給される。また、パッド端子ＰＡＤ３
から供給される信号は、上記インバータ１０６を介して
上記ＭＯＳＦＥＴ１０４のゲートに供給される。ヒュー
ズトリミング回路１００は、ローレベルのパワーダウン
信号ＰＤがインバータ１０９及び１０８を介して上記Ｍ
ＯＳＦＥＴ１０２のゲート及び上記ＭＯＳＦＥＴ１０３
のゲートに供給されることによって活性化される。上記
パワーダウン信号ＰＤは、ヒューズトリミング回路１０
０を含む半導体集積回路に低消費電力を指示する信号で
あり、ローレベルによってヒューズトリミング信号を出
力可能にする。

【００１８】次に上記ヒューズトリミング回路１００の
作用を具体的に説明する。ヒューズトリミング回路１０
０は、必要に応じてヒューズ１１３が溶断されて用いら
れる。この溶断は、例えば上記パッド端子ＰＡＤ３にハ
イレベルを供給し、ＭＯＳＦＥＴ１０１及びＭＯＳＦＥ
Ｔ１０４をオフ状態としてから、ヒューズ１１３に電流
を供給することによって行えばよい。ヒューズ１１３に
許容範囲以上の電流が供給されると、ヒューズ１１３は
溶け電流経路が狭められる。よって、ヒューズ１１３は
高抵抗値を有するようにされる。こうして、ヒューズ１
１３に電流が供給されても接地電位Ｖｓｓへの電流経路
を閉塞状態にすることができる。

【００１９】ヒューズ１１３の溶断状態を確認するとき
は、パッド端子ＰＡＤ１にＶｄｄとパッド端子ＰＡＤ２
に電位Ｖｓｓを印加してパッド端子間を流れる電流を測
定して算出する。このとき、パッド端子ＰＡＤ３からハ
イレベル信号を供給することによって、上記１０１及び
１０４はオフ状態とされ、パワーダウン信号ＰＤに依ら
ずパッド端子ＰＡＤ１から供給される電流の導通方向は
ヒューズ１１３のパッド端子ＰＡＤ２側のみとされるか
ら、ヒューズ１１３の抵抗値を正確に測定することがで
きる。

【００２０】図２には、本発明のヒューズトリミング回
路の他の一例が示される。同図に示されるヒューズトリ
ミング回路２００は、特に制限されないが、単結晶シリ
コンなどの一つの半導体基板に形成される。上記ヒュー
ズトリミング回路２００は、一つのヒューズトリミング
信号を得るための回路構成が例示されているが、実際は
所望数のヒューズトリミング回路１００から所定のトリ
ミング信号が形成される。上記ヒューズトリミング回路
１００のヒューズ２０３は、一端が抵抗２０４を介して
接地電位Ｖｓｓに結合され、当該ヒューズ２０３の他端
が抵抗２０２を介して、Ｐチャンネル型ＭＯＳＦＥＴ２
０１の直列接続されて高電位Ｖｄｄに結合される。上記
ヒューズ２０３の両端には、所望に応じてヒューズ２０
３を溶断するためのパッド端子ＰＡＤ１及びＰＡＤ２が
結合している。上記２０１とヒューズ２０３との直列接
続箇所をノードＮ２とするとき、このノードＮ２の論理
状態を反転するインバータ２０８が結合され、さらにこ
のインバータ２０８の出力端子には、その出力論理レベ
ルを反転するためのインバータ２０９が結合される。ま
た、ノードＮ２は直列接続されたＮチャンネル型ＭＯＳ
ＦＥＴ２０６を介して接地電位Ｖｓｓと結合されてい
る。さらに、上記ヒューズトリミング回路２００には、
上記パッド端子ＰＡＤ１及びＰＡＤ２を用いて溶断され
たヒューズ２０３の抵抗値を測定するときにハイレベル
を供給させるパッド端子ＰＡＤ３が設けられる。パッド
端子ＰＡＤ３から供給された信号は、ゲートに電源電位
Ｖｄｄが固定的に供給された高抵抗のＮチャンネル型Ｍ
ＯＳＦＥＴ２１１でプルダウンされて、ＯＲ回路２０５
の１入力とされ、また、インバータ２１０を介してＡＮ
Ｄ回路２０７の１入力とされる。上記ＯＲ回路２０５に
はパワーダウン信号ＰＤも供給され、ＯＲ回路２０５の
出力はＭＯＳＦＥＴ２０１のゲートに供給される。ま
た、上記ＡＮＤ回路２０７にもパワーダウン信号ＰＤが
供給され、ＡＮＤ回路２０７の出力はＭＯＳＦＥＴ２０
６のゲートに供給される。

【００２１】次に上記ヒューズトリミング回路２００の
作用を具体的に説明する。ヒューズトリミング回路２０
０は、必要に応じてヒューズ２０３が溶断されて用いら
れる。この溶断は、例えばパッド端子ＰＡＤ３にハイレ
ベルを供給し、ＭＯＳＦＥＴ２０１と２０６をオフ状態
にし、パッド端子ＰＡＤ１とＰＡＤ２間に所望の電位を
印加しヒューズ１１３に電流を供給することによって行
われる。ヒューズ１１３に許容範囲以上の電流が供給さ
れると、ヒューズ１１３は溶け電流経路が狭められる。
よって、ヒューズ１１３は高抵抗値を有するようにされ
る。こうして、ヒューズ１１３に電流が供給されても接
地電位Ｖｓｓへの電流経路を閉塞状態にすることができ
る。

【００２２】ヒューズ２０３の溶断状態を確認するとき
は、パッド端子ＰＡＤ１にＶｄｄとパッド端子ＰＡＤ２
にＶｓｓの電位を印加してパッド端子間を流れる電流を
測定して算出すればよい。このとき、パッド端子ＰＡＤ
３からハイレベル信号を供給することによって、上記Ｍ
ＯＳＦＥＴ２０１及び２０６はオフ状態とされ、パワー
ダウン信号ＰＤに依らずパッド端子ＰＡＤ１から供給さ
れる電流の導通方向はヒューズ２０３を介してパッド端
子ＰＡＤ２側のみとされるから、ヒューズ２０３の抵抗
値を正確に測定することができる。

【００２３】図３の（Ａ）には、本発明の他のヒューズ
トリミング回路の一例が示される。同図の（Ａ）に示さ
れるヒューズトリミング回路３００は、特に制限されな
いが、単結晶シリコンなどの一つの半導体基板に形成さ
れる。上記ヒューズトリミング回路３００は、一つのヒ
ューズトリミング信号を得るための回路構成が例示され
ているが、実際は所望数のヒューズトリミング回路３０
０から所定のトリミング信号が形成される。上記ヒュー
ズトリミング回路３００のヒューズ３１２は、一端が抵
抗３１３を介して接地電位Ｖｓｓに結合され、当該ヒュ
ーズ３１２の他端が抵抗３１１を介して、Ｐチャンネル
型ＭＯＳＦＥＴ３０１に結合され高電位Ｖｄｄに結合さ
れる。上記３０１のゲートには、インバータ３０６を介
したパワーダウン信号ＰＤとインバータ３０８及び３０
７を介したセット信号ＳＥＴとを入力とするＮＡＮＤ回
路３０５の出力がさらにインバータ３０４と３０３を介
して供給される。上記ヒューズ３１２の両端には、必要
に応じてヒューズ３１２を溶断するためのパッド端子Ｐ
ＡＤ１及びＰＡＤ２が結合している。上記ＭＯＳＦＥＴ
３０１とヒューズ３１２との直列接続箇所をノードＮ３
とするとき、ノードＮ３にはこのノードＮ３の論理状態
を反転するインバータ３０９が結合され、さらにこのイ
ンバータ３０９の出力端子には、その出力論理レベルを
反転するためのインバータ３１０が結合され、さらにイ
ンバータ３１０の出力はラッチ回路３２０に供給されて
いる。また、ノードＮ３はＮチャンネル型ＭＯＳＦＥＴ
３０２を介して接地電位Ｖｓｓと結合されている。上記
ラッチ回路３２０は、クロックドインバータ３２１、及
びインバータ３２２〜３２５から構成される。入力初段
目のクロックインバータ３２１の制御端子にはインバー
タ３０７の出力電位が供給され、例えばその電位がロー
レベルとされたときクロックインバータ３２１はハイイ
ンピーダンスとされ、上記ラッチ回路３２０はラッチ状
態とされる。また、ラッチ段では、逆並列接続されたイ
ンバータ３２２と３２３を用いてスタティックラッチが
構成される。出力段のインバータ３２４及び３２５は、
ラッチデータを所定の電位で出力するために設けられて
いる。上記ＭＯＳＦＥＴ３０２のゲートには、上記ＭＯ
ＳＦＥＴ３０１のゲートに供給される信号が供給され、
上記ＭＯＳＦＥＴ３０１と３０２とは、ＮＡＮＤ回路３
０５の出力によって同時に制御されている。

【００２４】次に上記ヒューズトリミング回路３００の
作用を具体的に説明する。ヒューズトリミング回路３０
０も、前記ヒューズトリミング回路１００、２００と同
様に必要に応じてヒューズ３１２が溶断される。この溶
断は、パワーダウン信号ＰＤがローレベルかつセット信
号ＳＥＴがハイレベル状態、すなわちＭＯＳＦＥＴ３０
１がオン状態、ＭＯＳＦＥＴ３０２がオフ状態のとき、
パッド端子ＰＡＤ１とＰＡＤ２間に所望の電位を印加し
ヒューズ３１２に電流を供給することによって行えばよ
い。ヒューズ３１２に許容範囲を越える電流が供給され
ると、ヒューズ３１２は溶け電流経路が狭められる。よ
って、ヒューズ３１２は高抵抗値を有するようにされ
る。こうして、ヒューズ３１２から接地電位Ｖｓｓへの
電流経路を閉塞状態にすることができる。

【００２５】ヒューズ３１２の溶断状態を確認するとき
は、パッド端子ＰＡＤ１にＶｄｄとパッド端子ＰＡＤ２
にＶｓｓの電位を印加してパッド端子間を流れる電流を
測定して算出する。このとき、パワーダウン信号ＰＤを
ローレベル、セット信号ＳＥＴをハイレベルとすれば、
上記ＭＯＳＦＥＴ３０１はオン状態、ＭＯＳＦＥＴ３０
２はオフ状態とされ、ヒューズ３１２の抵抗値測定を容
易にする。

【００２６】また、図３の（Ｂ）に示す様にノードＮ３
のトリミング信号は、パワーダウン信号ＰＤがローレベ
ルとされ、かつセット信号ＳＥＴがハイレベルとされる
ときラッチ回路３２０に供給される。このとき、ラッチ
回路の入力段を構成するクロックドインバータ３２１の
制御端子にはセット信号ＳＥＴが供給され、セット信号
ＳＥＴがハイレベルのときにクロックドインバータ３２
１はトリミング信号を出力可能にされる。セット信号Ｓ
ＥＴがローレベルのときクロックドインバータ３２１の
出力はハイインピーダンスとされるからトリミング信号
は、逆並列接続されたインバータ３２２と３２３にラッ
チされる。所望のトリミイング信号がラッチされること
によって、ノードＮ３の出力は不要とされるから、セッ
ト信号ＳＥＴはラッチ動作に必要な間（ｔｗ）のみハイ
レベルとされればよい。よって、トリミング信号が必要
とされる間、常にＭＯＳＦＥＴ３０１をオン状態として
おく必要はない。上記ＭＯＳＦＥＴ３０１は、所望のト
リミング信号がラッチ回路３２０でラッチされるまでの
間だけオン状態とされればよい。よって、溶断されたヒ
ューズ３１２への電流供給時間を減少させることができ
る。溶断されたヒューズ３１２は、電流供給時間が長く
なる程、再結合状態が生じる傾向が高くなる。本実施例
では、ラッチ回路３２０を設けることにより溶断された
ヒューズ３１２への電流供給時間が削減されるから、溶
断されたヒューズ３１２の再結合状態の形成を抑制する
ことができる。

【００２７】図４には、上記図１及び図２で示した２実
施例の機能を合わせ持つヒューズトリミング回路４００
が示される。同図に示されるヒューズトリミング回路４
００は、特に制限されないが、単結晶シリコンなどの一
つの半導体基板に形成される。上記ヒューズトリミング
回路４００は、一つのヒューズトリミング信号を得るた
めの回路構成が例示されているが、実際は所望数のヒュ
ーズトリミング回路４００から所定のトリミング信号が
形成される。上記ヒューズトリミング回路４００のヒュ
ーズ４１８は、一端が抵抗４０４を介して接地電位Ｖｓ
ｓに結合され、当該ヒューズ４１８の他端が、抵抗４０
３と直列接続された二つのＰチャンネル型ＭＯＳＦＥＴ
４０２，４０１を介して高電位Ｖｄｄに結合される。上
記４０２のゲートには、インバータ４１３を介したパワ
ーダウン信号ＰＤとインバータ４１５及び４１４を介し
たセット信号ＳＥＴとを入力とするＮＡＮＤ回路４１２
の出力がさらにインバータ４１１と４１０を介して供給
される。上記ヒューズ４１８の両端には、所望に応じて
ヒューズ４１８を溶断するためのパッド端子ＰＡＤ１及
びＰＡＤ２が結合している。上記ＭＯＳＦＥＴ４０２と
ヒューズ４１８との直列接続箇所をノードＮ４とすると
き、このノードＮ４の論理状態を反転するインバータ４
１６が結合され、さらにこの４１６の出力端子には、そ
の出力論理レベルを反転するためのインバータ４１７が
結合される。さらに４１７の出力はラッチ回路４３０に
供給されている。また、ノードＮ４は直列接続されたＮ
チャンネル型ＭＯＳＦＥＴ４０６と４０７を介して接地
電位Ｖｓｓと結合されている。上記ラッチ回路４３０
は、クロックドインバータ４３１及びインバータ４３２
〜４３５から構成される。入力段のクロックドインバー
タ４３１の制御端子には、インバータ４１４の出力が供
給される。また、第２段目では、逆並列接続されたイン
バータ４３２と４３３とからスタティックラッチが構成
されている。インバータ４３４及び４３５は、ラッチデ
ータを所定の電位で出力するために設けられている。上
記４０６のゲートには、上記ＭＯＳＦＥＴ４０２のゲー
トに供給される信号が供給され、４０２と４０６とは、
ＮＡＮＤ回路４１２の出力によって同時に制御されてい
る。パッド端子ＰＡＤ３の信号には、ゲートに電源電位
Ｖｓｓが固定的に供給された高抵抗のＮチャンネル型Ｍ
ＯＳＦＥＴ４０５が設けられ、プルダウンされている。
パッド端子ＰＡＤ３から供給される信号は、論理状態を
反転するインバータ４０８及び４０９を介して上記ＭＯ
ＳＦＥＴ４０１のゲートに供給される。また、パッド端
子ＰＡＤ３から供給された信号は、上記４０８を介して
上記４０７のゲートに供給される。よって、ＭＯＳＦＥ
Ｔ４０１と４０７とは、ＰＡＤ３の信号によって同時に
制御されている。

【００２８】次に上記ヒューズトリミング回路４００の
作用を具体的に説明する。ヒューズトリミング回路４０
０は、必要に応じてヒューズ４１８が溶断される。この
溶断は、例えばＰＡＤ３端子よりハイレベルを供給し、
ＭＯＳＦＥＴ４０１及び４０７をオフ状態にして、ＰＡ
Ｄ１とＰＡＤ２間に所望の電位（例えば電位差が１４Ｖ
となるようにする）を印加しヒューズ４１８に電流を供
給することによって行われる。ヒューズ４１８に許容範
囲を越える電流が供給されると、ヒューズ４１８は溶け
電流経路が狭められる。よって、ヒューズ４１８は高抵
抗値を有するようにされる。こうして、ヒューズ４１８
から接地電位Ｖｓｓへの電流経路を閉塞状態にさせるこ
とができる。

【００２９】ヒューズ４１８の溶断状態を確認するとき
は、前記ヒューズトリミング回路１００の場合と同様
に、パッド端子ＰＡＤ１にＶｄｄとパッド端子ＰＡＤ２
にＶｓｓＶの電位を印加してパッド端子間を流れる電流
を測定して算出する。このとき、パッド端子ＰＡＤ３か
らハイレベル信号を供給することによって、上記４０１
及び４０７はオフ状態とされ、パワーダウン信号ＰＤに
依らずパッド端子ＰＡＤ１から供給される電流の導通方
向はヒューズ４１８のパッド端子ＰＡＤ２側のみとされ
るから、ヒューズ４１８の抵抗値を正確に測定すること
ができる。

【００３０】また、トリミング信号はラッチ回路４３０
にラッチされるから、トリミング信号が必要とされる
間、常にＭＯＳＦＥＴ４０２をオン状態としておく必要
はない。ＭＯＳＦＥＴ４０２は、所望のトリミング信号
がラッチ回路２０１でラッチされるまでの間だけセット
信号ＳＥＴをハイレベルとしてオン状態にしておけばよ
い。よって、ラッチ時のみＭＯＳＦＥＴ４０２はオン状
態とされるから、ラッチ回路４３０が無い場合に比べ、
溶断されたヒューズ４１８に電流が供給される時間が削
減される。溶断されたヒューズ４１８は、所定の電流が
供給される時間が長くなる程、抵抗値が低下する再結合
状態が生じる傾向が高くなる。本実施例では、溶断され
たヒューズ４１８への電流供給時間を削減することで、
溶断されたヒューズ４１８の再結合状態の形成を抑制す
ることができる。

【００３１】図６には、上記ヒューズトリミング回路４
００が搭載可能な基準電位形成回路６００が示される。
上記基準電位形成回路６００は、特に制限されないが、
単結晶シリコンなどの一つの半導体基板に形成される。
同図によれば、基準電位形成回路６００は、ヒューズト
リミング回路４００の搭載部であるヒューズ回路６０１
〜６０６と、各ヒューズ回路から供給されるトリミング
信号を解読するデコーダ６０７と、デコーダ６０７から
供給されるデコード信号によって帰還抵抗の抵抗分圧比
を調整する抵抗調整回路６０８とから構成される。ま
た、基準電位形成回路６００には、基準電圧発生回路６
１０から所定の電位が供給されており、この電位を抵抗
調整回路６０８に入力して所望の基準電位を形成する。
上記各ヒューズ回路６０１〜６０６には、パッド端子Ｐ
ＡＤ１〜ＰＡＤ３から導出される信号線が供給され、ま
た、パワーダウン信号ＰＤとセット信号ＳＥＴが供給さ
れている。抵抗調整器６０８は、基準電圧発生回路６１
０の出力を非反転入力端子（＋）に受ける演算増幅器Ａ
ＭＰとデコード信号がゲートに供給されるＮチャンネル
ＭＯＳＦＥＴＳＷ１〜ＳＷ６４から構成される。上記Ｍ
ＯＳＦＥＴＳＷ１〜ＳＷ６４は並列に接続され１端が共
通に演算増幅回路ＡＭＰの反転入力端子（−）に結合さ
れる。また、演算増幅器ＡＭＰの出力部と接地電圧Ｖｓ
ｓとの間には抵抗ｒ１〜ｒ６５の直列回路が設けられ、
ＭＯＳＦＥＴＳＷ１〜ＳＷ６４の他端は順次各抵抗の結
合ノードに接続されている。これにより、ＭＯＳＦＥＴ
ＳＷ１〜ＳＷ６４を何れか１つオン状態にするのに応じ
て抵抗分圧値を変えられる。こうして、ＭＯＳＦＥＴＳ
Ｗ１〜ＳＷ６４の内の一つがデコード信号にてオン状態
にされることによって、帰還経路の抵抗値が決定され、
演算増幅器ＡＭＰはその帰還抵抗に従った増幅度を以て
基準電位を形成する。このようにして形成された基準電
位は、半導体集積回路の内部における所定の参照電位若
しくは内部電源として利用される。

【００３２】上記実施例から得られる作用効果は以下の
通りである。（１）ヒューズトリミング回路１００では、Ｐチャンネ
ル型ＭＯＳＦＥＴ１０１とＮチャネンルＭＯＳＦＥＴ１
０４を設け、ヒューズ１１３の抵抗値を測定する際に、
上記ＭＯＳＦＥＴ１０１及び１０４をオフ状態としてヒ
ューズ１１３と電源電圧Ｖｄｄ、ヒューズ１１３と接地
電圧Ｖｓｓとの経路をカットさせれば、パッド端子ＰＡ
Ｄ１とＰＡＤ２に印加された電位によって生じる電流は
溶断されたヒューズ１１３を通る電流経路だけ流れる。
よって、溶断されたヒューズ１１３の抵抗値を正確に測
定可能とし、溶断状態の確認精度を向上させる。ヒュー
ズトリミング回路２００でも、同様の作用が得られる。（２）ヒューズトリミング回路３００では、ヒューズ３
１１の非溶断／溶断に応じて形成されるトリミング信号
はラッチ回路３２０にラッチさせ、ラッチ回路３２０の
出力をトリミング信号とすることができる。よって、ノ
ードＮ３から供給されるトリミング信号は、上記ラッチ
に必要な時間だけ出力されていればよい。よって、トリ
ミング信号供給時にヒューズ３１１へ電流が供給される
時間は、ラッチ回路３２０が無い場合に比べて削減され
る。特にトリミング信号の形成に用いられるヒューズ３
１１が溶断されている場合には、ヒューズ３１１への電
流供給時間の削減は溶断箇所の再結合の抑制に効果的に
作用する。（３）ヒューズトリミング回路４００では、パッド端子
ＰＡＤ３から供給する信号を用いＭＯＳＦＥＴ４０７を
オフ状態として、抵抗４１８の抵抗値を正確に測定する
ことができる。また、セット信号ＳＥＴを用いて、ラッ
チ回路４３０と４０２を制御することによって、ラッチ
に必要な時間だけ４０２をオン状態にしてノードＮ４か
らトリミング信号を出力させることができる。すなわ
ち、ヒューズトリミング回路４００は、ヒューズトリミ
ング回路１００及び３００の機能を備え持つ。（４）上記ヒューズトリミング回路４００を構成要素と
する半導体集積回路は、正確なトリミング信号が補償さ
れると共に、ヒューズトリミング回路４００における溶
断箇所の再結合を抑制することから素子不良の要因が削
減された長寿命の素子とされる。

【００３３】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。

【００３４】例えば、上記実施例では基準電位を調整す
るための増幅器のゲイン調整の回路に適用した場合につ
いて説明したが、本発明はそれに限定されることはな
く、例えば半導体集積回路の冗長のプログラム回路等に
適用することができる。本発明は、少なくとも溶断され
るヒューズを備えた半導体集積回路の適用することがで
きる。

【００３５】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００３６】すなわち、ヒューズを溶断してトリミング
を行う回路において、ヒューズの溶断を行った場合、電
流経路を特定することによって溶断されたヒューズの抵
抗値を正確に測定することができるから、形成されるト
リミング信号の信頼度を高めることができる。また、ラ
ッチ回路にトリミング信号の電位を保持させ、溶断され
たヒューズに対する電流の供給時間を削減することがで
きるから、溶断されたヒューズの再結合による抵抗値の
低下を抑制することができる。このように、本発明によ
れば溶断されたヒューズを備えた回路の精度を高め、そ
の寿命をのばすことができる。

【図面の簡単な説明】

【図１】本発明のヒューズトリミング回路の一例回路図
である。

【図２】本発明の他のヒューズトリミング回路の一例回
路図である。

【図３】本発明のその他のヒューズトリミング回路の一
例回路図である。

【図４】本発明のその他のヒューズトリミング回路の一
例回路図である。

【図５】従来のヒューズトリミング回路の一例回路図で
ある。

【図６】本発明のヒューズトリミング回路を備えた半導
体集積回路の一例ブロック図である。

【符号の説明】

１００ヒューズトリミング回路１０１Ｐチャンネル型ＭＯＳＦＥＴ１０２Ｐチャンネル型ＭＯＳＦＥＴ１０３Ｎチャンネル型ＭＯＳＦＥＴ１０４Ｎチャンネル型ＭＯＳＦＥＴ１１３ヒューズＰＡＤ１パッド端子Ｎ１ノード（トリミング信号出力点）

Claims

【特許請求の範囲】

【請求項１】第１の制御信号にて相補的にスイッチ動
作される、直列接続された第１及び第２のスイッチ素子
と、上記第１のスイッチ素子と第２のスイッチ素子との結合
点と接地端子との間に配置されたヒューズ素子と、第２の制御信号にて同相的にスイッチ動作される、上記
第１のスイッチ素子と電源端子との間に配置される第３
のスイッチ素子と、上記第２のスイッチ素子と接地端子
との間に配置される第４のスイッチ素子と、上記ヒューズ素子の両端にそれぞれ接続される外部端子
と、を備えることを特徴とするヒューズトリミング回路。
【請求項２】電源端子と接地端子との間に直列接続さ
れた第１及び第２のスイッチ素子と、第１及び第２の制御信号を受け、第１の制御信号の第１
の状態において、第２の制御信号のレベルに応じて第１
及び第２のスイッチ素子を相補的にスイッチ制御し、第
１の制御信号の第２の状態において第２の制御信号のレ
ベルと無関係に第１及び第２のスイッチ素子をオフ状態
に制御するスイッチ制御論理と、第１のスイッチ素子と第２のスイッチ素子との結合点と
接地端子との間に配置されたヒューズ素子と、上記ヒューズ素子の両端にそれぞれ接続される外部端子
と、を備えることを特徴とするヒューズトリミング回路。
【請求項３】電源端子に接続される第１のスイッチ素
子と、接地端子に接続されると共に第１のスイッチ素子と直列
配置される第２のスイッチ素子と、第１のスイッチ素子と第２のスイッチ素子との結合点と
接地端子との間に配置されるヒューズ素子と、上記ヒューズ素子の両端に夫々接続される外部端子と、上記第１のスイッチ素子と第２のスイッチ素子との結合
点に入力端が結合されたラッチ回路と、第３及び第４の制御信号を受け、第３の制御信号の第１
の状態において、第４の制御信号とは無関係に第１のス
イッチ素子をオフ状態とし、第２のスイッチ素子をオン
状態に制御し、第３の制御信号の第２の状態において、
第４の制御信号の第１の状態では第１のスイッチ素子を
オン状態、第２のスイッチ素子をオフ状態、ラッチ回路
を入力動作可能に制御し、第３の制御信号の第２の状態
における第４の制御信号の第２の状態では、第１のスイ
ッチ素子をオフ状態、第２のスイッチ素子をオン状態、
ラッチ回路を入力ラッチ状態に制御するスイッチ制御回
路と、を備えることを特徴とするヒューズトリミング回路。
【請求項４】第１のスイッチ素子と電源端子との間に
挿入された第３のスイッチ素子と、第２のスイッチ素子と接地端子との間に挿入され、第５
の制御信号にて第３のスイッチ素子と共に同相的にスイ
ッチ制御可能にされる第４のスイッチ素子と、を更に設
けて成るものであることを特徴とする請求項３記載のヒ
ューズトリミング回路。
【請求項５】請求項１乃至４の何れか１項に記載の複
数のヒューズトリミング回路と、上記夫々のヒューズトリミング回路における第１のスイ
ッチ素子と第２のスイッチ素子との結合点から供給され
るトリミング信号を入力とするデコーダと、上記デコーダから出力されるデコード信号に基づいて、
帰還抵抗回路を介する帰還電圧を選択して正相増幅を行
う演算増幅器と、を備えた半導体集積回路。