JPH08274720A - メモリインターフェースシステム - Google Patents

Abstract

(57)【要約】 【課題】 メモリ入出力インターフェースの簡略化、ハ
ードウエア条件の最小限化、チャンネルビットレートの
変更、高性能のフレーム格納を可能にする。 【解決手段】 光ファイバーチャンネル３２に接続され
るポート３３から前記光ファイバースイッチ３０を介し
て経路指定すべき出所データ１１を受け取るためのポー
トインテリジェンス手段７３と、前記出所データ１１の
第１および第２の集合ビット８１をスライスするための
スライシング手段８０と、前記スライシング手段８０か
らの前記第１および第２の集合ビット８１をそれぞれ受
信するための第１および第２の受信メモリ要素１３１
と、前記第１および第２の受信メモリ要素１３１からの
それぞれの前記第１および第２の集合ビット８１を受け
取り、前記第１および第２の集合ビット８１を再結合し
て前記出所データ１１を再構築するためのメモリ出力手
段１００とを有する。

Description

【発明の詳細な説明】

【０００１】

【発明が属する技術分野】本発明は、広義にはデータ通
信と光ファイバーに関し、より詳細には、メモリ入出力
インターフェースを簡略化すると共に、ハードウエア条
件を最小限にし、チャンネルビットレートの変更を可能
にしながら、光ファイバーチャンネルの相互接続のため
の光ファイバースイッチ内での一時的なフレームの格納
を行なうためのメモリを提供するシステムと方法に関す
る。

【０００２】

【従来の技術】データ通信ネットワークは一般に、例え
ばコンピュータ、周辺機器その他の要素あるいは装置間
での相互通信を可能にする相互接続された通信チャンネ
ル群を含んでいる。従来、ネットワークは同軸ケーブル
構成やツイストペアケーブル構成を用いて形成され、適
当なインターフェースあるいはネットワークスイッチを
介して相互接続された通信チャンネルを用いて構成され
ていた。

【０００３】ネットワーク業界において、光ファイバー
ケーブルは、その帯域幅の広さ、良好な伝擂特性および
その他の伝送特性の最適性から、同軸ケーブルやツイス
トペアに代わってますます広く用いられるようになって
いる。近年、ファイバーチャンネルプロトコルが開発さ
れ、情報システムに関する米国標準規格（ＡＮＳＩ）と
して採用された。ファイバーチャンネルの工業規格はた
とえば情報システムに関する米国標準規格（ＡＮＳＩ）
（１９９３年）のＦｉｂｒｅ ＣｈａｎｎｅｌＰｙｓｉ
ｃａｌ Ａｎｄ Ｓｉｇｎａｌｌｉｎｇ Ｉｎｔｅｒｆ
ａｃｅ，ｒｅｖ．４．２に詳細に規定されている。ファ
イバーチャンネルの工業規格によれば、この規格に適合
した光ファイバーネットワークを介して可変長のデータ
フレームの通信を可能にすることによって、従来の工業
規格に比べて遥かに高い性能とフレキシビリティを得る
ことができる。

【０００４】図１０は、可変長のフレーム１１を示す。
この可変長フレーム１１は、可変長フレーム１１の始ま
りを示す２進シーケンスである４バイトのフレーム始点
（ＳＯＦ）標識１２を有する。ＳＯＦ標識１２の後に
は、２４バイトのヘッダ１４が設けられる。このヘッダ
１４は、可変長フレーム１１の出所アドレス及び宛先ア
ドレスと、可変長フレーム１１が制御情報であるか実デ
ータであるか等を指定するものである。ヘッダ１４の後
には、可変長データ１６のフィールドがある。データ１
６の長さは、０から２，１１２バイトまである。データ
１６の後には、誤り検出のための４バイトのＣＲＣ（周
期冗長検査）符号１７があり、さらに４バイトのフレー
ム終点（ＥＯＦ）標識１８がある。図９の可変長フレー
ム１１は、固定フレームよりはるかにフレキシブルであ
り、アプリケーションに応じたニーズに応えることがで
きる点ではるかに高い性能をもたらすものである。

【０００５】ファイバーチャンネルの工業規格はまた、
いくつかの異なる種類のデータ転送を可能とするもので
ある。クラス１転送には回路切り換え、すなわち、ネッ
トワークスイッチを介した指定のデータ転送路を必要と
し、またネットワーク要素間での２つ以上、しばしば多
数のデータフレームの転送が行なわれる。これに対し
て、クラス２転送では１つのネットワーク要素から他の
ネットワーク要素に１つのフレームが転送されるたび
に、ネットワークスイッチを介した１つの転送路の割り
当てを必要とする。

【０００６】

【発明が解決しようとする課題】ファイバーチャンネル
工業規格に従ったネットワークを実施するための光ファ
イバースイッチは、まだ初期段階にある。当業界で知ら
れるこの光ファイバースイッチの１つに、米国ＩＢＭ社
の製造販売するＡＮＣＨＯＲがある。しかし、ＡＮＣＨ
ＯＲインターフェースの性能は、多くのアプリケーショ
ンにおいて最適とはいえず、大幅な改善の余地がある。
さらに、この不完全なＡＮＣＨＯＲインターフェース
は、主としてクラス１転送の回路切り換えを可能とし
て、クラス２転送のためのフレーム切り換えについて
は、非常に制約の大きいものであるという点でフレキシ
ビリティに欠けるものである。

【０００７】クラス１転送のための回路切り換えに比
べ、クラス２転送のためのフレーム切り換えは、残念な
がらはるかに実施が困難である。フレーム切り換えに
は、着信フレームを経路指定する前に、それを一時的に
格納するためのメモリ機構が必要である。かかるメモリ
機構を用いると、インターフェースが複雑になり、ま
た、そのハードウエアが増大し、さらに付随する支援回
路を有する多数の入出力（ＩＯ）接続が必要になる。こ
れは、ビットレートの異なるデータを搬送するチャンネ
ルをインターフェースしようとするとき特に顕著であ
る。

【０００８】したがって、当業界において、光ファイバ
ーネットワークのためのファイバーチャンネル規格を、
既存のシステよりはるかに高い性能とフレキシビリティ
を実現しながら実施するための新たな改良されたシステ
ムが必要とされている。特に、メモリ入出力インターフ
ェースを簡略化し、ハードウエア条件を最小限にし、か
つチャンネルビットレートの変更を可能にしながら、高
性能のフレーム格納を可能にするメモリアーキテクチャ
が必要とされている。

【０００９】本発明の目的は、上述した当該分野におい
て周知の従来技術の問題点を解決することである。

【００１０】本発明の他の目的は、光ファイバーネット
ワーク用の光ファイバースイッチにおいてフレーム切り
換えを実施するためのメモリを提供するシステムと方法
を提供することである。

【００１１】本発明の他の目的は、メモリ入出力インタ
ーフェースを簡略化しつつ光ファイバースイッチにおけ
るフレーム切り換えのためのメモリを提供することであ
る。

【００１２】本発明の他の目的は、最小限のハードウエ
ア条件で光ファイバースイッチにおけるフレーム切り換
えのためのメモリを提供することである。

【００１３】本発明の他の目的は、光ファイバースイッ
チを介した相互接続のための各光ファイバーチャンネル
に対応して異なるビットレートを使用することを可能に
するシステムと方法を提供することである。

【００１４】本発明の他の目的は、ファイバーチャンネ
ル規格に適合するデータフレームの一時的格納のための
システムと方法を提供することである。

【００１５】

【課題を解決するための手段】すなわち、本発明は回路
切り換え（専用の転送路の確立、クラス１転送）および
フレーム切り換え（クラス２データ転送）を行なうため
の光ファイバースイッチのためのシステムと方法に関す
る。フレーム切り換えを行なうためには、スイッチ内で
一時的なフレーム格納のためのスイッチが用いられる。

【００１６】このシステムは、それぞれが光ファイバー
チャンネルへの接続のための１つ、あるいはそれ以上の
ポートを有する１つ、あるいはそれ以上のチャンネルモ
ジュールを有する。各チャンネルモジュールは、フロン
トエンドとバックエンドを有する。フロントエンドは、
いくつかの可能な互換性のあるポートインテリジェンス
システムのうちの１つからなる。これらのポートインテ
リジェンスシステムは、それぞれ１つあるいはそれ以上
のポートインテリジェンス機構を有し、かかるポートイ
ンテリジェンス機構は、それぞれ１つのチャンネルポー
トに対応する。それぞれのポートインテリジェンス機構
は、それが接続された光ファイバーチャンネルに関係付
けられたプロトコル（好適にはファイバーチャンネル）
にしたがって、データ通信を行なうための送信器と受信
器を有する。それぞれの互換性のあるフロントエンド
は、各チャンネルと対応させることのできる異なるビッ
トレートで動作する。さらに、受信器の受信したデータ
は、ここでは「出所データ」と呼ばれ、送信器の送信す
べきデータは「宛先データ」と呼ばれる。

【００１７】バックエンドは、クラス２データ転送時に
データフレームを一時的に格納するためのメモリを有
し、またクラス１データ転送時にメモリをバイパスする
ためのバイパス転送路を有するメモリインターフェース
システムである。データを格納すべきクラス２の出所デ
ータの転送時には、出所データがアキュムレータを通さ
れる。このアキュムレータは、着信した出所データをそ
のポートに対応する速度で受信し、出所データを所定の
ビットレートで格納する。このビットレートは各互換ポ
ートインテリジェンスシステムの間で同一である。

【００１８】メモリ入出力インターフェースを簡略化
し、ハードウエアを最小限にし、異なるチャンネルビッ
トレートを使用できる共通の格納フォーマットを可能に
するためには、各チャンネルモジュール内にビットスラ
イスアーキテクチャが用いられる。このため、各チャン
ネルモジュールのバックエンドのメモリインターフェー
スシステムは、複数のメモリインターフェース機構を有
する。各メモリインターフェース機構は、フロントエン
ドのポートインテリジェンスシステム内の各ポートイン
テリジェンス機構からの出所データのビットの排他的集
合を受け取る。さらに、各メモリインターフェース機構
はクラス２データ転送時に対応する排他的ビット集合を
格納するための受信メモリ要素を有する。最後に、クラ
ス１データ転送中に出所データが転送されるとき、ある
いはクラス２データ転送中にメモリから出所データフレ
ームが検索されるとき、各メモリインターフェース機構
からさまざまなビット集合が同時に出力され、再結合さ
れて出所データが再構築される。基本的には、このビッ
トスライスアーキテクチャでは、メモリインターフェー
スシステム内のさまざまなメモリインターフェース機構
に分散されたメモリが用いられる。

【００１９】チャンネルモジュールから転送されるデー
タは、複数のデータバス（メインバスおよび混合バス）
を介して他のチャンネルモジュールに送られ、最終的に
は宛先ポートに送られる。データがデータバス上を送ら
れる速度は、特定の数のデータバスを用いてデータ転送
を行なうことによって宛先ポートのビットレートに一致
するように操作される。

【００２０】データバスからチャンネルモジュールに送
られる宛先データもまた、ビットスライスされ（それに
よって再度分解され）、そのメモリインターフェースシ
ステムに対応する各メモリインターフェース機構に分散
して転送される。それぞれのメモリインターフェース機
構はデータバスからそれに対応する宛先ビット集合を受
け取り、他のメモリインターフェース機構から直接他の
ビット集合を受け取るためのアーキテクチャ他先データ
再構築機構を有する。この宛先データ再構築機構は、宛
先ビット集合を再結合して宛先データを再構築する。

【００２１】さらに、メモリインターフェース機構は、
それぞれクラス１データ転送を行なうための送信パイパ
ス路を有する。クラス２データ転送については、それぞ
れのメモリインターフェース機構は、宛先データ最高地
区機構からの（ビットスライスされていない）宛先デー
タを受け取り格納するための送信メモリを有する。宛先
データは、適当なポートインテリジェンス機構によって
送信メモリから読み出され、適当な宛先ポートに送られ
る。

【００２２】上記の目的のすべてを達成することに加え
て、本発明には多くの利点があり、その利点の例を次に
いくつか説明する。

【００２３】本発明の利点は、ポートインテリジェンス
システムおよびメモリインターフェースシステムを適正
な数の入出力接続を有するディスクリートな集積回路部
品として製造できることである。その結果、大量生産が
容易である。

【００２４】本発明の他の利点は、チャンネルモジュー
ルがモジュラー構造を有しており、メモリインターフェ
ースシステムを有する同じ共通のバックエンドを維持し
ながら、適当なポートインテリジェンスシステムを有す
るフロントエンドを簡単に交換することによってさまざ
まなチャンネル速度を達成することができる。

【００２５】本発明の他の利点は、メモリアーキテクチ
ャの設計が単純であり、効率的であると同時に動作時の
信頼性が高いことである。

【００２６】当業者には、本発明の他の目的、特徴およ
び利点は以下の図面と詳細な説明から明らかになるであ
ろう。上記以外のかかる目的、特徴および利点のすべて
は本発明の範囲に含まれるものである。

【００２７】

【発明の実施の形態】次に、本発明に係るメモリインタ
ーフェースシステムについて、図面を参照して説明す
る。なお、添付図面において、同一符号は同一部品を指
す。図１は、光ファイバースイッチ３０の概略図を示
す。この光ファイバースイッチ３０は、複数の光ファイ
バーチャンネル３２の選択的相互接続を可能にすること
によって、光ファイバーネットワークの実施を可能にす
るものである。光ファイバースイッチ３０は非常にフレ
キシブルなシステムであり、ファイバーチャンネル規格
に基づいたクラス１データ転送のための回路切り換え
と、クラス２データ転送のためのフレーム切り換えの両
方を可能にし、また他の従来の光ファイバースイッチに
比べはるかに高性能なものである。

【００２８】アーキテクチャについていえば、光ファイ
バースイッチ３０は複数のチャンネルモジュール３４を
有し、このチャンネルモジュール３４に対応するポート
（Ｐ１〜Ｐｉ）３３を介して、光ファイバーチャンネル
３２が接続されている。それぞれのチャンネルモジュー
ル３４は、１つあるいはそれ以上の光ファイバーチャン
ネル３２に接続されている。それぞれのチャンネルモジ
ュール３４は、後に詳しく述べるが、各チャンネルを用
いたデータ通信のためのポートインテリジェンス、クラ
ス１データ転送のためのバイパスおよびクラス２データ
転送のためのデータフレームの一時的格納のための受信
メモリを提供する。チャンネルモジュール３４はスイッ
チモジュール３６に接続されており、スイッチモジュー
ル３６は電源３７から電気エネルギーを受け取ってこれ
を分配する。本実施形態では、スイッチモジュール３６
は、バックプレーンの一部として設けられ、多数の機能
インターフェース要素を有する。

【００２９】スイッチモジュール３６は、状態マルチプ
レクサ４１（ＭＵＸ）を有する。この状態マルチプレク
サ４１は、チャンネルモジュール３４からポート３３と
このポート３３に関係する回路に関する状態信号を受信
するように構成されている。状態信号には少なくとも、
そのチャンネルモジュール３４に対応する受信メモリ８
４（図２）が新しいフレームを受信したことを示す「新
フレーム着信」信号と、ポート３３から受け取ったデー
タを受信メモリ８４から光ファイバースイッチ３０を介
して送れるか否かを示す「受信器ｒｅａｄｙ」または
「ｒｘｒｅａｄｙ」信号と、混合分配ネットワーク（Ｉ
ＤＮ）４４がデータ転送可能（使用されていない）かデ
ータ転送不能（現在使用中）であるかを示す「混合バス
ｒｅａｄｙ」信号と、ポート３３に対応するポートイン
テリジェンス機構７３（図２）が活動状態であるか不活
動状態であるかを示す「ポート活動状態」信号と、ポー
ト３３に対応する送信メモリ８６（図２）が光ファイバ
ースイッチ３０から（ポート３３に宛てられた）データ
を受信可能であるか否かを示す「送信器ｒｅａｄｙ」信
号と、混合分配ネットワーク４４が混合転送を実行可能
であるか否かを示す「混合ｒｅａｄｙ」信号と、転送路
割当システム５０にチャンネルモジュール３４の対応す
る状態／制御論理回路８５（図２）から状態情報が転送
可能であるか否かを示す「状態転送ｒｅａｄｙ」信号す
なわち「ｘｆｅｒ ｒｅａｄｙ」信号とが含まれる。

【００３０】図１に示すように、主分配ネットワーク
（ＭＤＮ）４２が、光ファイバーチャンネル３２のデー
タ転送路を選択的に相互接続する。制御分配ネットワー
ク（ＣＤＮ）４３が主分配ネットワーク（ＭＤＮ）４２
を制御し、さまざまなチャンネルモジュール３４に制御
信号を送る。混合分配ネットワーク（ＩＤＮ）４４が、
チャンネルモジュール３４の間の混合転送路を選択的に
相互接続する。混合転送路は主分配ネットワーク４２に
関係付けられたデータ転送路とは別の、主分配ネットワ
ーク４２のデータ転送路が使用されているときに選択さ
れた光ファイバーチャンネル３２間のデータの流れを可
能にするデータ転送路の集合である。最後に、オプショ
ンとしてプロセッサセレクタ４５を、光ファイバースイ
ッチ３０に分散されたプロセッサやコントローラを相互
接続するための補助システムの一部として設けることが
できる。

【００３１】転送路割り当てシステム５０は、スイッチ
モジュール３６、より詳細には状態マルチプレクサ４
１、主分配ネットワーク４２、制御分配ネットワーク４
３及び混合分配ネットワーク４４に接続されている。転
送路割当システム５０は、スイッチモジュール３６中お
よび光ファイバーポート３３の間のデータ相互接続路を
割り当て、接続の優先順位を決定する。

【００３２】また、スイッチモジュール３６には、要素
コントローラ（ＥＣ）５８を接続することもできる。要
素コントローラ５８は、基本的にはネームサーバ、時間
サーバその他のインターフェースシステム３０のための
サーバを提供する。要素コントローラ５８は、転送路割
り当てシステム５０との間でサーバ情報の通信を行うた
めのデータリンク６１と、転送路割当システム５０との
間で状態／制御信号をやりとりするための状態／制御結
線６２とを有する。また、要素コントローラ５８は、結
線６４を介してチャンネルモジュール３４およびマイク
ロプロセッサセレクタ４５と、初期化情報や構成情報を
やりとりする。

【００３３】好ましくは、各チャンネルモジュール３４
は、図２の概略回路図に示すように構成される。同図に
示すように、各チャンネルモジュール３４は、メモリイ
ンターフェースシステム７２と接続されたポートインテ
リジェンスシステム７１を有する。本実施形態では、ポ
ートインテリジェンスシステム７１は、１つ或いはそれ
以上のポートインテリジェンス機構７３を有する。それ
ぞれの光ファイバーチャンネル３２に、１つのポートイ
ンテリジェンス機構７３が割り当てられる。それぞれの
ポートインテリジェンス機構７３は、受信器（ＲＸ）７
４、送信器（TＸ）７６、オプティカルリンクカード
（ＯＬＣ）７５、および状態／制御（ＳＴＡＴＣＮＴ
Ｌ）論理回路８５を有する。受信器７４と送信器７６
は、対応する入力光ファイバー７９および出力光ファイ
バー８３（図１には、集合的に光ファイバーチャンネル
３２として示す）を介して、ファイバーチャンネル規格
プロトコルにしたがってチャンネルの固有のビットレー
トでデータの送受信を行なうようになっている。

【００３４】オプティカルリンクカード７５は、ポート
インテリジェンス機構７３を光ファイバーチャンネル３
２に直接インターフェースするのに用いられる。オプテ
ィカルリンクカード７５は、光ファイバーチャンネル３
２の入力光ファイバー７９と受信器７４の間の光・電気
変換と、シリアル・パラレル変換を可能にする。さら
に、オプティカルリンクカード７５は、光ファイバーチ
ャンネル３２の出力光ファイバー８３と送信器７６の間
の電気・光変換と、パラレル・シリアル変換を可能にす
る。オプティカルリンクカード７５は、例えば米国ＩＢ
Ｍ社の製造販売するモデルオプティカルリンクカード２
６６や、米国ＥＬＤＥＣ社の製造販売するモデルＭＩＭ
２６６等の任意の適当なオプティカルリンクカードとす
ることができる。

【００３５】状態／制御論理回路８５は、対応する双方
向の制御結線８７、９１によって受信器７４と送信器７
６の両方を監視・制御する。さらに、状態／制御論理回
路８５は、制御結線９５上で制御分配ネットワーク４３
（図１）と制御信号をやりとりし、結線９６上で状態マ
ルチプレクサ４１（図１）に、例えば対応するポート３
３が利用可能であるか使用中であるかを示す状態信号を
提供し、結線９７を介してメモリインターフェースシス
テム７２に制御信号を送る。さらに、状態／制御論理回
路８５は、受信器７４が新たなフレームを受信するとき
これを認識し、その転送クラス１又は転送クラス２、お
よび新しいフレームそれぞれの長さを判定する。たとえ
ば光ファイバースイッチ３０（図１）をクラス１データ
転送のための双方向の転送路を確保するようにセットア
ップするために、最初に光ファイバースイッチ３０中を
送られるＳＯＦｃ１の場合のように、フレームがデータ
を持っていないことがある。

【００３６】メモリインターフェースシステム７２は、
ポートインテリジェンスシステム７１、特にそこに含ま
れるそれぞれのポートインテリジェンス機構７３に、シ
リーズ接続あるいはカスケード接続される。メモリイン
ターフェースシステム７２は、クラス１バイパスデータ
結線９８、９９によってクラス１データ転送及びクラス
２データ転送のため、一時的格納を可能にする。クラス
２データ転送のためのデータの格納を行なうために、メ
モリインターフェースシステム７２は、出所データ用の
受信メモリ８４、宛先データ用の送信メモリ８６、およ
び受信メモリ８４と送信メモリ８６を制御するためのメ
モリ制御論理回路８８を有する。受信メモリ８４と送信
メモリ８６は、必要であれば多数のバッファあるいはメ
モリブロックに分けることができる。

【００３７】メモリインターフェースシステム７２がポ
ートインテリジェンスシステム７１からクラス１出所デ
ータを受け取ると、この出所データは受信メモリ８４を
迂回して、バイパスデータ結線９８、マルチプレクサ６
６及びデータ結線８９に送られる。データ結線８９は、
出所データをスイッチモジュール３６の主分配ネットワ
ーク４２または混合分配ネットワーク４４のデータバス
に送る。メモリ制御論理回路８８は、受信器７４からク
ラス１データ転送であるかクラス２データ転送であるか
を示すタグ８１′を受け取り、それにしたがってクラス
制御結線６５上でマルチプレクサ６６を制御する。受信
器７４は着信データのヘッダ１４（図１０）に基づいて
タグ８１’を生成する。本実施形態では、２ビットのタ
グが用いられる。タグ「００」は未使用を表わす。タグ
「０１」はデータを表わす。タグ「１０」はクラス１デ
ータ転送のＳＯＦあるいはＥＯＦを表わす。タグ「１
１」はクラス２データ転送のＳＯＦあるいはＥＯＦを表
わす。

【００３８】メモリ制御論理回路８８がタグ８１’から
判定するように、メモリインターフェースシステム７２
が着信クラス２出所データ（およびＳＯＦｃｌフレー
ム）を受け取ると、受信メモリ８４はメモリ制御倫理回
路８８の制御のもとにデータ結線８１を介して、受信器
７４から出所データを読み出し格納する。さらに、タイ
ミングが適当であれば、受信メモリ８４は制御論理回路
８８の制御のもとに、データ結線６７、マルチプレクサ
６６、およびデータ結線８９を介して、データをスイッ
チモジュール３６（図１）の主分配ネットワーク４２あ
るいは混合分配ネットワーク４４のデータバスに書き込
む。受信メモリ８４からデータバスにデータを転送する
ために、制御分配ネットワーク４３は状態／制御論理回
路８５に制御信号９５を送り、状態／制御論理回路８５
は制御結線９７を介して、メモリ制御論理回路８８に送
出信号を送る。この送出信号は、メモリ制御論理回路８
８が制御結線９２を介して受信メモリ８４に送ると共
に、メモリ制御回路８８がクラス制御結線６５を用いて
マルチプレクサ６６を制御し、このマルチプレクサ６６
が受信メモリ８４から送出信号をデータ結線８９に送る
ようにする。必要であれば、制御分配ネットワーク４３
は、状態／制御論理回路８５に削除信号を送ることによ
って、受信メモリ８４内のフレームを削除することがで
きる。状態／制御論理回路８５は、制御結線９７を介し
てメモリ制御論理回路８８に削除コマンドを送る。

【００３９】主分配ネットワーク４２あるいは混合分配
ネットワーク４４のデータバスから宛先ポート３３への
宛先データは、データ結線９４によって送信メモリ８６
に送られ、またバイパスデータ結線９９によってマルチ
プレクサ６９に送られる。タグ８１’上の２ビットタグ
と同様のタグ９４’上の２ビットタグが、この宛先デー
タがクラス１データ転送あるいはクラス２データ転送に
対応するとき、これをメモリ制御論理回路８８に通知す
る。クラス１宛先データが受信されると、メモリ制御論
理回路８８は制御結線６８を介して、マルチプレクサ６
９はデータ結線８２を介して、適当なポートインテリジ
ェンス機構７３の送信器７６にデータを直接送ることに
よって、送信メモリ８６をバイパスするようにマルチプ
レクサ６９を制御する。これに対して、メモリインター
フェースシステム７２がクラス２宛先データを受け取る
と、メモリ制御論理回路８８は、この着信宛先データを
データ結線９４を介して格納するように、送信メモリ８
６を制御する。タイミングが適当であれば、この宛先デ
ータは最終的にはメモリ制御論理回路８８の制御のもと
にデータ結線１０２、マルチプレクサ６９、およびデー
タ結線８２を介して適当なポートインテリジェンス機構
７３の送信器７６に送られる。

【００４０】図３は、図２のチャンネルモジュール３４
の一実施形態を示す。図３のチャンネルモジュール３４
は、本発明の実施態様の一例に過ぎない。このチャンネ
ルモジュール３４には、後述するようにビットスライシ
ングアーキテクチャが用いられる。ビットスライシング
アーキテクチャは、最終的にはメモリへの入出力インタ
ーフェースを大幅に簡略化し、ハードウエアを最小限に
し、異なるビットレートを有する光ファイバーチャンネ
ル３２を可能にするレートマッチング能力を提供し、ま
た図３に示すようなモジュラー構造の採用を可能にする
ものである。

【００４１】モジュラー構造について説明すると、それ
ぞれのチャンネルモジュール３４は、フロントエンドが
３つの可能な互換性のあるポートインテリジェンスシス
テム７１ａ、７１ｂ、７１ｃのうちの１つからなり、こ
のポートインテリジェンスシステム７１ａ〜７１ｃは、
バックエンドのメモリインターフェースシステム７２と
接続あるいは縦続されている。ポートインテリジェンス
システム７１ａは、たとえば１，０６２メガビット／秒
（Ｍｂｉｔ／ｓあるいはＭｂａｕＤ）の第１のビットレ
ートでデータを搬送する光ファイバーチャンネル３２を
サービスするため、１つのポートインテリジェンス機構
７３を有する。ポートインテリジェンスシステム７１ｂ
は、たとえば５３１Ｍｂｉｔ／ｓといった第２のレート
でデータを搬送する２つの光ファイバーチャンネル３２
をサービスするため、２つのポートインテリジェンス機
構７３ｂを有する。さらに、ポートインテリジェンスシ
ステム７１ｃは、たとえば２６６Ｍｂｉｔ／ｓといった
第３のレートでデータを搬送する４つの光ファイバーチ
ャンネル３２をサービスするため、４つのポートインテ
リジェンス機構７３ｃを有する。

【００４２】図３のメモリインターフェース機構１０１
は、本実施形態ではそれぞれ本発明のビットスライシン
グアーキテクチャを示す図４および図５の概略回路図の
ように構成される。図４は、出所ポート３３からの出所
データを受信するための受信路部１０１ａの概略回路図
であり、図５は宛先ポート３３への宛先データを送信す
るための送信路部１０１ｂの概略回路図である。さら
に、それぞれのメモリインターフェース機構１０１は、
図６に示すタイミングにしたがってメモリ読み出しおよ
び書き込み動作を実行する。しかし、図４、図５および
図６に示すように構成された本実施形態は、本発明のビ
ットスライシングアーキテクチャを実施するための構成
の一例に過ぎないことに注意しなければならない。

【００４３】図４に示すビットスライシングアーキテク
チャにしたがい、出所データビットスライシングインタ
ーフェース８０によって、それぞれのメモリインターフ
ェース機構１０１は、チャンネルモジュール３４（図
１）に対応するそれぞれのポート３３からの着信出所デ
ータの排他的部分、すなわちある特定のビットを受け取
る。本実施形態では、それぞれのメモリインターフェー
ス機構１０１は、各チャンネルモジュール３３から２つ
の出所データビットの排他的集合、たとえばビット集合
「７，６」、ビット集合「５，４」、ビット集合「３，
２」、ビット集合「１，０」のいずれかを受け取り、残
る３つの出所データビット集合は並列の他のメモリイン
ターフェース機構１０１の対応するものにそれぞれ送ら
れる。図４において、メモリインターフェース１０１
は、たとえばビット集合８１ａから８１ｂを受け取るも
のとして示されている。本実施形態では、それぞれのメ
モリインターフェース１０１は、用いられるポートイン
テリジェンスシステム７１に応じて１つ、２つ、あるい
は４つのビット集合を受け取る。

【００４４】図３に示すように、（スイッチモジュール
３６内に専用の転送路が確立された後）メモリインター
フェースシステム７２を介してクラス１の出所データが
転送されたとき、それぞれのメモリインターフェース機
構１０１は、それに対応する出所データビット集合を格
納することなく、この出所データをメモリーインターフ
ェースシステム７２を介して転送する。図４に示すよう
に、それぞれのポートインテリジェンス機構７３（７３
ａ、７３ｂまたは７３ｃ）からの出所データビット集合
（「７、６」または「５、４」または「３、２」または
「１、０」）は、バイパス結線９９上を主分配ネットワ
ーク４２のデータバス（ｍａｉｎ３、ｍａｉｎ２、ｍａ
ｉｎ１、ｍａｉｎ０）に送られる。これに対して、メモ
リインターフェースシステム７２を介したクラス２の出
所データの転送の場合、それぞれのメモリインターフェ
ース機構１０１は、スイッチモジュール３６を介した系
統に転送路が割り当てられるまで、対応する出所データ
ビット集合を一時的に記憶する。

【００４５】図６に示すように、４つの連続するサイク
ルｃ０〜ｃ３（「ｗｒ」で示す）の間に、対応するポー
ト（ｐ０〜ｐ３）３３（図１）からの出所データビット
が、受信メモリ８４（図２）に書き込まれる。さらに、
次の４つの連続するサイクルｃ４〜ｃ７の間に、対応す
るポート（ｐ０〜ｐ３）３３からの出所データビットが
受信メモリ８４から読み出され、スイッチモジュール３
６の主分配ネットワーク４２あるいは混合分配ネットワ
ーク４４のいずれかのデータバスに送られる。したがっ
て、図６からわかるように、出所データを受信メモリ８
４に完全に書き込むためには各ポートインテリジェンス
機構７３からメモリインターフェースシステム７２への
８つのデータ転送が完了していなければならない。さら
に、各ポート３３に対するデータ転送をスキューするこ
とによって、メモリインターフェース機構１０１に余分
なバッファ段を設ける必要がなくなる。

【００４６】次に、図４を参照して受信メモリインター
フェース機構１０１の具体的な構成（アーキテクチャ）
を詳細に説明する。シーケンサ１０６は、受信路部１０
１ａのさまざまな構成要素を制御するものであり、任意
の論理、状態機構あるいはプロセッサを用いて構成する
ことができる。このシーケンサ１０６は、たとえば２
６．６ＭＨｚのシステムクロックのようなシステム同期
信号１０８を受け取り、内部カウンタ（図示せず）でイ
ネーブル信号１１２を生成する。図６のタイミングに示
すように、本実施形態では、イネーブル信号１１２はシ
ステムクロック１６個につき１回発生する。さらに、メ
モリインターフェース機構１０１は、すべて同じシステ
ム同期信号１０８を受け取り、システム同期クロックは
一般にシステムのすべての要素を刻時するのに用いられ
ることに注意しなければならない。

【００４７】それぞれのポートインテリジェンス機構
（７３ａ、７３ｂまたは７３ｃ）からの出所データビッ
ト集合（「７、６」または「５、４」または「３、２」
または「１、０」）は、データ結線８１、６７上を介し
て１組の同期バッファ１０３（好ましくは４個）に送ら
れ、またデータ結線８１とバイパスデータ結線９８を介
してマルチプレクサ６６に送られる。受信タグ制御回路
１０５は、対応するポートインテリジェンス機構７３か
らの２ビットタグ８１’を受け取り、これを監視して出
所データの転送時期とその転送クラスを判定する。受信
タグ制御回路１０５がクラス１出所データ転送が発生す
るものと判定すると、受信タグ制御回路１０５はバイパ
ス制御結線１０７を介してマルチプレクサ６６を制御
し、マルチプレクサ６６によって主分配ネットワーク４
２あるいは混合分配ネットワーク４４に接続されたデー
タ結線８９に、着信出所データを送らせる。したがっ
て、着信クラス１出所データはメモリストアを迂回す
る。受信タグ制御回路１０５が、クラス２出所データ転
送が発生するものと判定すると、クラス２出所データは
受信メモリ要素１３１に入れられる。送出信号９７によ
って、受信タグ制御回路１０５はシーケンサ１０６にメ
モリ書き込み信号１１３を送り、これによって受信メモ
リ要素１３１は、制御結線１３５を介して出所データを
受信し格納する。また、送出信号９７は、受信タグ制御
回路１０５をトリガしてバイパス制御結線１０７を起動
し、その結果、マルチプレクサ６６がデータ結線１４３
をデータ結線８９に接続し、着信出所データは次に詳細
に説明するように同期バッファ１０３内で処理される。

【００４８】本実施形態では、各同期バッファ１０３は
当該技術分野において周知の市販の円環状バッファが用
いられる。基本的には、着信出所データビットは２６６
Ｍｂｉｔ／ｓ、５３１Ｍｂｉｔ／ｓ（２６６Ｍｂｉｔ／
ｓの２つのパラレルな転送路）、および１，０６２Ｍｂ
ｉｔ／ｓ（２６６Ｍｂｉｔ／ｓの４つのパラレルな転送
路）の３つのレートのうちの１つのレートで同期バッフ
ァ１０３に受信され、ビットが同期バッファ１０３から
読み出された後、その読み出されたスペースには新しい
ビットを入れることができる。

【００４９】より詳細には、１，０６２Ｍｂｉｔ／ｓの
場合、４つの同期バッファ１０３が１組にまとめられ、
４つの同期バッファ１０３のそれぞれが、１つのクロッ
クサイクル（好ましくは２６．６ＭＨｚ）の間に、１つ
のポートインテリジェンス機構７３ａ（図３）から１つ
のビット集合（「７、６」または「５、４」または
「３、２」または「１、０」）を受け取る。したがっ
て、４つの連続するメモリ読み出しサイクルで、一度に
８つの出所データビットが受け取られる（図６）。

【００５０】５３１Ｍｂｉｔ／ｓの場合、同期バッファ
１０３は２組にまとめられ、この２組のそれぞれが１つ
のクロックサイクル（好ましくは２６．６ＭＨｚ）の間
に、２つのポートインテリジェンス機構７３ｂ（図３）
のそれぞれから２つの出所ビット集合（「７、６」また
は「５、４」または「３、２」または「１、０」）を受
け取る。したがって、４つの連続するメモリ読み出しサ
イクルで一度に４つの出所データビットが受け取られる
（図６）。

【００５１】より詳細には、２６６Ｍｂｉｔ／ｓの場
合、４つの同期バッファ１０３のうちの１つが、各クロ
ックサイクル（好ましくは２６．６ＭＨｚ）の間に、４
つのポートインテリジェンス機構７３ｃ（図３）の１つ
から、１つのビット集合（「７、６」または「５、４」
または「３、２」または「１、０」）を受け取る。した
がって、４つの連続するメモリ読み出しサイクルで、一
度に２つの出所データビットが受け取られる（図６）。

【００５２】シーケンサ１０６からのイネーブル信号１
１２にしたがって、書き込みフォーマッタ１１８が対応
する同期バッファ１０３からデータを読み出し、そのデ
ータを対応するアキュムレータ１２１に送る。書き込み
フォーマッタ１１８は、外部から書き込みフォーマット
信号１２２を受け取る。書き込みフォーマット信号１２
２は、ポートインテリジェンスシステム７１ａ、７１
ｂ、７１ｃのどれがメモリインターフェースシステム７
２に接続されているかを、書き込みフォーマッタ１１８
に知らせる。ポートインテリジェンスシステム７１ａ、
７１ｂ、７１ｃは、ポートレート、すなわち１，０６２
Ｍｂｉｔ／ｓ、５３１Ｍｂｉｔ／ｓ、２６６Ｍｂｉｔ／
ｓを区別することによって区別できる。一般に、書き込
みフォーマット信号１２２によって、メモリインターフ
ェースシステム１０１内にいくつの並列パイプラインが
構成されるかが決まる。書き込みフォーマット信号１２
２は、任意の適当な技術および装置によって生成するこ
とができる。本実施形態では、ポートインテリジェンス
システム７１ａ、７１ｂ、７１ｃは、このポートインテ
リジェンスシステム７１ａ、７１ｂ、７１ｃを表わす２
ビットコードを用いた、ポートインテリジェンスシステ
ム７１ａ、７１ｂ、７１ｃに関係付けられたストラップ
を用いて判定される。

【００５３】書き込みフォーマット信号１２２とシーケ
ンサイネーブル信号１１２に基づいて、書き込みフォー
マッタ１１８は各クロックサイクル（２６．６ＭＨｚ）
の間に、アキュムレータ１２１に一度に２個、４個ある
いは８個のビットを与える。ポートインテリジェンスシ
ステム７１ａ（１つの１，０６２Ｍｂｉｔ／ｓのポート
３３）が用いられる場合、書き込みフォーマッタ１１８
はクロックサイクル当たり８ビット、すなわち各同期バ
ッファ１０３から２ビットを送る。ポートインテリジェ
ンスシステム７１ｂ（２つの５３１Ｍｂｉｔ／ｓのポー
ト３３）が用いられる場合、書き込みフォーマッタ１１
８は、クロックサイクル当たり４ビット、すなわち２つ
の同期バッファ１０３から２ビットを送る。最後に、ポ
ートインテリジェンスシステム７１ｃ（４つの２６６Ｍ
ｂｉｔ／ｓのポート３３）が用いられる場合、書き込み
フォーマッタ１１８はクロックサイクル当たり２ビッ
ト、すなわち１つの同期バッファ１０３から２ビットを
送る。

【００５４】４つのアキュムレータ１２１が用いられ、
これが書き込みフォーマッタ１１８に接続されている。
アキュムレータ１２１は通常、それぞれが好ましくは１
６ビット幅の対応する書き込みフォーマッタ１１８から
データビットを受け取り、このデータビットを蓄積する
レジスタ機構である。アキュムレータ１２１は、シーケ
ンサ１０６からのイネーブル信号１１２によって制御さ
れ、書き込みフォーマット信号１２２を受け取る。

【００５５】マルチプレクサ１２６は、好ましくは１６
ビットの幅であり、シーケンサ１０６からのイネーブル
信号１１２によって制御される。アキュムレータ１２１
の１つが、各クロックサイクル（２６.６ＭＨｚ）の間
にその１６ビットをマルチプレクサ１２６に送る。マル
チプレクサ１２６は、基本的には各クロックサイクルの
間に読み出すべきアキュムレータ１２１を選択し、その
１６ビットをトライステート出力ドライバ１２８に送
る。

【００５６】このトライステート出力ドライバ１２８
も、シーケンサ１０６からのイネーブル信号１１２によ
って制御されるが、このトライステート出力ドライバ１
２８はマルチプレクサ１２６から受け取ったデータを、
データ結線１３２、１３３によって１６Ｋ×１６の記憶
容量を有する受信メモリ要素１３１に送る。受信メモリ
要素１３１は、１６Ｋ×１６の同期スタティックランダ
ムアクセスメモリ（ＳＲＡＭ）で実施され、この同期ス
タティックランダムアクセスメモリはイネーブル信号１
１２を用いてシーケンサ１０６によって制御される。ま
た、シーケンサ１０６は受信メモリ要素１３１に対し
て、制御結線１３５によってアドレス信号、ストローブ
信号、読み出し信号および書き込み信号等の他の制御信
号を与える。上述したように、シーケンサ１０６は受信
タグ制御回路１０５からメモリ書き込み信号１１３を受
け取って、受信メモリ要素１３１へのデータ入力を制御
する。

【００５７】入力バッファ１３６は、受信メモリ要素１
３１から結線１３３、１３４を介して、好ましくは４つ
の一時記憶キャッシュ１３８に、１メモリ読み出しサイ
クル（２６．６ＭＨｚ、図６）当たり１６ビットでデー
タを送らせる。図６に示すような書き込みサイクルと読
み出しサイクルのグループ分けは、出力ドライバ１２８
と入力バッファ１３６（図４）の組み合わせからなる双
方向データ構成の切り換えを最小限にし、それによって
ノイズが最小限になるように構成される。

【００５８】一時記憶キャッシュ１３８は、各キャッシ
ュ更新の間に読み出しフォーマッタ１４２内のデータの
流れを一定に保つはたらきをする。基本的には、一時記
憶キャッシュ１３８は、メモリ読み出し路に対して、同
期バッファ１０３がメモリ書き込み路に対して果たす機
能に相当する機能を実行する。

【００５９】好ましくは、４つ設けられる読み出しフォ
ーマッタ１４２は、シーケンサ１０６からのイネーブル
信号１１２によって制御され、制御分配ネットワーク４
３から制御結線９５を介して、転送路割り当てシステム
５０から出た読み出しフォーマット信号を受け取る。読
み出しフォーマッタ１４２は、それぞれ一時記憶キャッ
シュ１３８に関係付けられる。読み出しフォーマッタ１
４２は、一時記憶キャッシュ１３８からデータを読み出
し、そのデータをスイッチモジュール３６のデータバス
（ｍａｉｎ３、ｍａｉｎ２、ｍａｉｎ１、ｍａｉｎ０、
混合）に転送する。それぞれの読み出しフォーマッタ１
４２は、対応するメインバスに接続されている。さら
に、１つ、２つ、あるいは４つの読み出しフォーマッタ
１４２が、転送路割り当てシステム５０からの読み出し
フォーマット信号に応じて、各クロックサイクル（２
６．６ＭＨｚ）の間に、対応するデータバスに８ビット
ワードを同時に与える。基本的には、データバスによっ
て送られるデータの速度および帯域幅は、用いられるデ
ータバスの数によって操作することができる。速度は、
データバスからデータを受け取る宛先ポートのビットレ
ートに一致するように調整される。

【００６０】読み出しフォーマッタ１４２によってデー
タ結線８９上をデータバスに送られる８ビットワードの
それぞれには、タグ結線８９’を介して、タグ結線８
１’上の２ビットタグと同様に２ビットタグが付けられ
る。すなわち、タグ「００」は特定のデータバスが現在
使用されていないことを示す。タグ「０１」は特定のデ
ータバスが現在使用されており、データがあることを示
す。タグ「１０」はクラス１転送のＳＯＦあるいはＥＯ
Ｆを示す。タグ「１１」はクラス２転送のＳＯＦあるい
はＥＯＦを示す。

【００６１】タグ結線８９’上の２ビットタグは、タグ
発生器１４８によって生成される。タグ発生器１４８
は、対応するポートインテリジェンス機構７３の状態／
制御論理回路８５（図２）から制御結線９７上で送出信
号を受け取る。この送出信号は、特に上記のタグビット
を生成しうるように、そのデータフレームの長さを示
す。

【００６２】図７は、メモリインターフェースシステム
７２（図３）とスイッチモジュール３６（図１）の間に
設けられたビットスライシングインターフェース１００
の概略回路図である。同図に示すように、４つの１０ビ
ットメインバス（ｍａｉｎ３、ｍａｉｎ２、ｍａｉｎ
１、ｍａｉｎ０）は、本実施形態では主分配ネットワー
ク４２によって実施され、メモリインターフェースシス
テム７２から出所データを受け取り、メモリインターフ
ェースシステム７２に宛先データを送信する。インター
フェース１００はさらに、混合分配ネットワーク４４に
対応した１０ビット混合バス（図示せず）を有するが、
各メインバスと同様にビットスライスされたデータの送
受信を行なうように構成されている。

【００６３】メモリインタフェースシステム７２からス
イッチモジュール３６に出所データが転送されるとき、
出所データビット集合が再結合されて出所データが形成
され、その後出所データは主分配ネットワーク４２ある
いは混合分配ネットワーク４４のデータバス上を転送さ
れる。

【００６４】ポート３３の速度の差にもかかわらず、そ
れぞれのデータバス（メインデータバスおよび混合デー
タバス）上のデータフローは、２６．６ＭＨｚクロック
に対して２６６Ｍｂｉｔ／ｓである。さらに、ポート３
３の間の速度のマッチングは、任意の時間に用いられる
データバスの数によって容易に行うことができる。たと
えば、２６６Ｍｂｉｔ／ｓの出所ポート３３から１，０
６２Ｍｂｉｔ／ｓの宛先ポートへの通信について考え
る。この場合、読み出しフォーマッタ１４２（図４）の
うちの４個は、４つのデータバスに同時にデータを送
り、４つのデータバスは１，０６２Ｍｂｉｔ／ｓの速度
を達成するために、１，０６２Ｍｂｉｔ／ｓの宛先ポー
ト３３に２６６Ｍｂｉｔ／ｓで同時にデータを送る。さ
らに、別の例として、１，０６２Ｍｂｉｔ／ｓの出所ポ
ート３３から５１２Ｍｂｉｔ／ｓの宛先ポート３３にデ
ータを送る場合ついて考える。この場合、２つの読み出
しフォーマッタ１４２が２つのデータバスに同時にデー
タを送り、この２つのデータバスは５１２Ｍｂｉｔ／ｓ
の速度を達成するために、５１２Ｍｂｉｔ／ｓの宛先ポ
ート３３に２６６Ｍｂｉｔ／ｓで同時にデータを送る。

【００６５】宛先データがスイッチモジュール３６から
メモリインターフェースシステム７２に転送されると
き、この宛先データはビットスライスされ、図７のビッ
トスライシングインターフェース１００によって分解さ
れる。メモリインターフェースシステム７２内のそれぞ
れのメモリインターフェース機構１０１は、対応するビ
ット集合を受け取る。宛先データの受信については、ス
イッチモジュール３６への出所データの転送と異なり、
それぞれのメモリインターフェース機構１０１はすべて
のデータバス（メインバスおよび混合バス）からのすべ
ての２ビットタグを受け取り、これを監視する。これら
の２ビットタグは、メモリインターフェース機構１０１
によって送出されるタグと同じである。それぞれのメモ
リインターフェース機構１０１は、それらがすべてデー
タバスからのデータの読み出しを同時に行なうようにす
べてのタグを受け取らなければならない。

【００６６】図１及び図５に示すように、スイッチモジ
ュール３６からデータ結線９４を介してメモリインター
フェースシステム７２に出力されるビットスライスされ
た宛先データビットは、バッファ１６１、１６３（ある
いはドライバ）を通され、宛先再構築ブロック１６５に
よって、他のメモリインターフェース機構１０１からの
ビットスライスされた宛先データビットと再結合され
る。したがって、宛先データは、さまざまなビットスラ
イスされたビット集合から再構築されることになる。つ
まり、宛先データは結線１６７ａおよび１６７ｂの宛先
データビット集合から結線１６７で完全に再構築され
る。

【００６７】結線１６７上の宛先データは、結線１６９
を介して、好ましくは１６Ｋ×９の先入れ先出し（ＦＩ
ＦＯ）バッファとして実施される送信メモリ要素１４４
に送られ、またバイパス結線９９を介して、バイパスマ
ルチプレクス６９に送られる。送信制御論理回路１４５
が制御結線１５５を介して送信メモリ要素１４４を制御
し、またバイパス制御結線６８を介してバイパスマルチ
プレクス６９を制御する。さらに、送信メモリ要素１４
４は、空制御結線１５７を介してこの送信メモリ要素１
４４が空であるとき、送信制御論理回路１４５にそれを
知らせることができる。

【００６８】送信制御論理回路１４５は、データバス
（ｍａｉｎ３、ｍａｉｎ２、ｍａｉｎ１、ｍａｉｎ０、
混合）からの２ビットタグ９４’を受け取り、ビットス
ライスされた宛先データビットの受信時期とそのクラス
の判定を行なう。２ビットタグ９４’のコーディング
は、前述した２ビットタグ８１’、８９’と同じであ
る。本実施形態では、すべてのデータバス（メインバス
および混合バス）からの２ビットタグ９４’は、まずメ
モリインターフェースシステム１０１内のバッファ（あ
るいはドライバ）１７１によって受信され、結線９４’
を介して送信制御論理回路１４５に与えられる。

【００６９】混合バスを用いるクラス１データ転送を除
いて、送信制御論理回路１４５がクラス１データ転送が
発生することを判定すると、送信制御論理回路１４５は
バイパス制御結線６８を介してバイパスマルチプレクス
６９を起動し、このクラス１宛先データをバイパス結線
９９を介して、（主分配ネットワーク４２または混合分
配ネットワーク４４からの）結線９４から結線８２に直
接転送させる。最終的に、このクラス１データは適当な
ポートインテリジェンス機構７３（図２）の送信器７６
に送られる。

【００７０】バイパス結線９９上でクラス１データ転送
がすでに行なわれているときに、混合フレームをメモリ
インターフェース機構１０１を介して送る場合、混合分
配ネットワーク４４の混合バスは、バイパス結線９９を
介してクラス１データ転送が発生するときに、この混合
フレームを結線９４、１５３上で同時に送信メモリ要素
１４４に送る。この混合フレームが送信メモリ要素１４
４に完全に書き込まれた後、送信制御論理回路１４５が
このクラス１データ転送に中断があることを示すタグ
「００」を検出すると、送信制御論理回路１４５は制御
結線６８を介してバイパスマルチプレクス６９を切り換
え、送信メモリ要素１４４に制御結線１５５を介してデ
ータ結線１０２上への混合フレームの書き込みを開始さ
せる。これによって、混合フレームはデータ結線８２を
介して適当なポートインテリジェンス機構７３に送られ
る。

【００７１】混合フレームが送信メモリ要素１４４に書
き込まれると、クラス１データ転送が再開される場合、
クラス１データ転送は、メモリインターフェースシステ
ム７２からポートインテリジェンスシステム７１への連
続したデータフローが維持されるように、その混合フレ
ームの後に送信メモリ要素１４４を介して送られる。混
合フレームの出力中にクラス１データ転送が再開されな
い場合、送信メモリ要素１４４は混合フレームが完全に
出力された後、送信制御論理回路１４５に空信号１５７
を送る。すると、送信制御論理回路１４５は、クラス１
データ転送が再開されないとき、バイパスマルチプレク
ス６９がバイパス結線９９に接続されるように切り換え
る。

【００７２】送信制御論理回路１４５が、タグ９４’か
らクラス２データ転送が発生するものと判定すると、送
信制御論理回路１４５は送信メモリ要素１４４を制御し
て、結線１５３上でデータの読み出しを行なわせ、結線
１０２上でデータの書き込みを行なわせ、データ結線１
０２が結線８２に繋がるようにバイパス制御結線６８を
介してバイパスマルチプレクス６９を起動する。つま
り、クラス２データは、適当なポートインテリジェンス
機構７３（図２）の送信器７６によって、送信メモリ要
素１４４から読み出され、対応するポート３３に送られ
る。

【００７３】メモリインターフェースシステム７２に関
する以上の説明から、受信メモリ８４（図２）は、それ
ぞれがメモリインターフェースシステム７２の各メモリ
インターフェース機構１０１内に配置された４つの１６
Ｋ×１６ＳＲＡＭ集積回路で構成される。２６６Ｍｂｉ
ｔ／ｓ、５３１Ｍｂｉｔ／ｓ、１，０６２Ｍｂｉｔ／ｓ
のいずれの速度で動作する場合でも、受信メモリ８４へ
のアクセスは、読み出しおよび書き込みがメモリインタ
ーフェース機構１０１間でロックステップによって発生
するように調整される。受信メモリ８４は、４つの２６
６Ｍｂｉｔ／ｓのポート３３で共用される６４ビットデ
ータ転送路を有する１つのＳＲＡＭとみなすことができ
る。

【００７４】本実施形態では、受信メモリ８４は図８に
示すように区分される。受信メモリ８４は、４つのメモ
リ領域１４９ａ〜１４９ｄに区分される。ポートインテ
リジェンスシステム７１ａ（１つの１，０６２Ｍｂｉｔ
ポート、図３）が用いられる場合、メモリ領域１４９ａ
だけが格納に用いられる。ポートインテリジェンスシス
テム７１ｂ（２つの５３１Ｍｂｉｔポート）が用いられ
る場合、２つのメモリ領域１４９ａ、１４９ｂが格納に
用いられる。最後に、ポートインテリジェンスシステム
７１ｃ（４つの２６６Ｍｂｉｔポート）が用いられる場
合、メモリ領域１４９ａ〜１４９ｄのすべてが格納に用
いられる。

【００７５】さらに、図８に示すようにメモリ領域１４
９ａ〜１４９ｄのそれぞれは、１６個のメモリブロック
１５１を有し、これらのメモリブロック１５１はそれぞ
れが２Ｋバイトの記憶容量を有する。１６個のメモリブ
ロック１５１のうちの１４個は、クラス２のネーム転送
に用いられ、これらのメモリブロック（バッファ）のう
ちの１個は、要素コントローラ５８（図１）の埋め込ま
れたＮポートに宛てられたフレームのために確保され、
１個はバッファのオーバーフローのために確保される。
ファイバーチャンネル規格にしたがった最大サイズのフ
レームは、２Ｋバッファを使い切った上、１０８バイト
オーバーフローする。さらに、これらのバッファに用い
られる２進アドレス指定法は、最初の１７個のメモリブ
ロック１５１についてはＰＰｂｂｂｂｘｘｘｘｘｘｘ
ｘ、オーバーフローメモリブロック１５１についてはＰ
Ｐ１１１１ｂｂｂｂｘｘｘｘである。ここで、ＰＰはポ
ート３３を指し、ｂｂｂｂはバッファを指す。

【００７６】図９には、それぞれのチャンネルモジュー
ル３４の複数のメモリインターフェース機構１０１を介
したデータビット（出所データおよび宛先データ）の双
方向の流れを示す。例として２つのポートｐ１、ｐｊを
示す。出所データが受信される場合、対応するポート
（ｐ１あるいはｐｊ）からの出所データは、４つのメモ
リインターフェース機構１０１に転送され、その間で矢
印１５２，１５４，１５６，１５８（ｐ１）と、矢印１
５２’，１５４’，１５６’，１５８’（ｐｊ）で示す
ように分配される。それぞれのシリアル出所データスト
リームにおける第１の２つのビット「１、０」は、これ
らのビット「１、０」を格納するように指定された第１
のメモリインターフェース機構１０１に送られる。それ
ぞれのシリアル出所データストリームにおける次の２つ
のビット「３、２」は、これらのビット「３、２」のみ
を格納する第２のメモリインターフェース機構１０１に
送られる。それぞれのシリアル出所データストリームに
おける次の２つのビット「５、４」は、これらのビット
「５、４」のみを格納する第３のメモリインターフェー
ス機構１０１に送られる。最後に、それぞれのシリアル
出所データストリームにおける次の２つのビット「７、
６」は、これらのビット「７、６」のみを格納する第４
のメモリインターフェース機構１０１に送られる。出所
データがメモリインターフェース機構１０１から読み出
されるとき、メモリインターフェース機構１０１のそれ
ぞれが矢印１６２〜１６８（ｐ１）と矢印１６２’〜１
６８’（ｐｊ）で示すように、対応するビットを与えて
スイッチモジュール３６に送るべき出所データが再構築
されるるように、メモリインターフェース機構１０１か
ら集合的に読み出される。

【００７７】逆に、チャンネルモジュール３４が宛先デ
ータを受け取る場合、対応する宛先ポート（ｐ１あるい
はｐｊ）への宛先データは、矢印１６２〜１６８（ｐ
１）と矢印１６２’〜１６８’（ｐｊ）で示すように、
４つのメモリインターフェース機構１０１に転送され、
それらの間で分配される。さらに、宛先データがメモリ
インターフェース機構１０１から読み出されるとき、メ
モリインターフェース機構１０１のそれぞれが矢印１５
２〜１５８（ｐ１）と、矢印１５２’〜１５８’（ｐ
ｊ）で示すように、対応するビットを与えて適当な光フ
ァイバーチャンネル３２に送るべき宛先データが再構築
されるるようにメモリインターフェース機構１０１から
集合的に読み出される。

【００７８】結論として、メモリインターフェースシス
テム７２内の受信メモリ８４のビットスライシングアー
キテクチャは、転送速度のマッチングにおける問題点を
解決するものである。これは、ポートの速度にかかわり
なくフレームを全く同じ分散されたフォーマットで受信
メモリ８４に格納することによって達成される。これに
よって、スイッチモジュール３６を介したフレームの転
送速度は全く別の無関係な問題になる。

【００７９】さらに、４つの２６６Ｍｂｉｔ／ｓのポー
ト３３があるのか、２つの５３１Ｍｂｉｔ／ｓのポート
３３があるのか、あるいは１０６２Ｍｂｉｔ／ｓのポー
ト３３が１つあるのかにかかわりなく、メモリインター
フェースシステム７２への受信データのバイト幅のフロ
ーは同じである。メモリインターフェースシステム７２
内のプログラム可能な長さのパイプラインは、各フレー
ムの到着時にこれに適応し、この均一なフォーマットが
維持される。

【００８０】当業者には、本発明の原理から離れること
なく上述の実施形態にさまざまな変更や修正を加えうる
ことは明らかであろう。かかる変更や修正はすべて特許
請求の範囲に示す本発明の範囲に該当するものである。

【００８１】上述した内容をまとめると次のようにな
る。 １．簡略化されたメモリ入出力インターフェースと最小
限のハードウエアで光ファイバースイッチ（３０）内に
於けるフレーム切り換えを可能にするためのメモリ（８
４）を提供するメモリインターフェースシステムであっ
て、光ファイバーチャンネル（３２）に接続されるポー
ト（３３）から前記光ファイバースイッチ（３０）を介
して経路指定すべき出所データ（１１）を受け取るため
のポートインテリジェンス手段（７３）と、前記出所デ
ータ（１１）の第１および第２の集合ビット（８１）を
スライスするためのスライシング手段（８０）と、前記
スライシング手段（８０）からの前記第１および第２の
集合ビット（８１）をそれぞれ受信するための第１およ
び第２の受信メモリ要素（１３１）と、前記第１および
第２の受信メモリ要素（１３１）からのそれぞれの前記
第１および第２の集合ビット（８１）を受け取り、前記
第１および第２の集合ビット（８１）を再結合して前記
出所データ（１１）を再構築するためのメモリ出力手段
（１００）と、からなることを特徴とするメモリインタ
ーフェースシステム（７２）。

【００８２】２．前記出所データ（１１）は、フレーム
始点標識（１２）とフレーム終点標識（１８）とを有す
るフレーム（１１）であり、さらに、前記ポートインテ
リジェンス手段（７３）に対応する制御手段（８５）を
有し、前記制御手段（８５）は前記各標識（１２、１
８）に基づいて前記フレーム（１１）の長さを判定し、
前記メモリ出力手段（１００）が前記メモリ要素からの
読み出しを行なうとき前記長さを前記メモリ出力手段
（１００）に送ることを特徴とする上記１に記載のメモ
リインターフェースシステム（７２）。

【００８３】３．前記ポートインテリジェンス手段（７
３）に対応する、前記出所データ（１１）に関係付けら
れたヘッダ（１４）を受信し、前記出所データ（１１）
をフレーム切り換えおよび回路切り換えを経て、前記メ
モリインターフェースシステム（７２）を介して転送す
るとき、これを示すタグ（８１’）を生成するための受
信器（７４）と、前記第１および第２のビット集合（８
１ａ）を受け取るように構成された第１および第２の受
信バイパス路（９８）と、前記第１および第２のメモリ
要素（１３１）と前記第１および第２の受信バイパス路
（９８）から前記第１および第２のビット集合（８１）
を受け取るように構成され、また前記第１および第２の
集合（８１）を前記メモリ出力手段（１００）に与える
ように構成された第１および第２のマルチプレクサ（６
６）と、前記第１および第１のマルチプレクサ（６６）
に対応し、前記タグ（８１’）を受け取り、前記第１お
よび第２のマルチプレクサ（６６）に対する第１および
第２のバイパス制御信号（１０７）を生成する第１およ
び第１の受信タグ制御手段（１０５）を有し、前記出所
データ（１１）が前記回路切り換えに対応するとき、前
記マルチプレクサ（６６）は前記受信タグ制御手段（１
０５）によって、前記集合（８１）がメモリに格納され
ることなく前記のメモリ出力手段（１００）に送られる
ように前記の受信メモリ要素（１３１）をバイパスする
よう制御され、前記出所データ（１１）がフレーム切り
換えに対応するとき、前記集合（８１）は前記メモリ要
素（１３１）から前記メモリ出力手段（１００）に送ら
れる上記１に記載のメモリインターフェースシステム
（７２）。

【００８４】４．前記ポート（３３）を宛先とし、前記
宛先データ（９４）がフレーム切り換えおよび回路切り
換えを経て前記メモリインターフェースシステム（７
２）を介して転送するとき、これを示すタグ（９４’）
を有する宛先データ（９４）を受け取るように構成され
た送信メモリ（８６）と、前記宛先データ（９４）を受
け取るように構成された送信バイパス路（９９）と、前
記送信メモリ（８６）と前記送信バイパス路（９９）か
ら前記宛先データ（９４）を受け取るように構成された
マルチプレクサ（６９）と、前記宛先データ（９４）を
前記マルチプレク（６９）から前記ポート（３３）に送
る送信器（７６）と、前記マルチプレクサ（６９）に関
係付けられた前記タグ（９４’）を受け取り、前記マル
チプレクサ（６９）に対するバイパス制御信号（６８）
を生成する制御手段（８８）を有し、前記宛先データ
（９４）が前記回路切り換えに対応するとき、前記マル
チプレクサ（６９）は前記制御手段（８８）によって、
前記宛先データ（９４）がメモリに格納されることなく
前記メモリインターフェースシステム（７２）を介して
送られるように前記送信メモリ（８６）をバイパスする
よう制御され、前記宛先データ（９４）がフレーム切り
換えに対応するとき、前記宛先データ（９４）は前記送
信メモリ（８６）を通過する上記１に記載のメモリイン
ターフェースシステム（７２）。

【００８５】５．前記第１および第２の受信メモリ要素
（１３１）に対応する第１および第２の蓄積手段（１２
１）を有し、前記第１および第２の蓄積手段（１２１）
は複数の前記第１および第２のビット集合を前記ポート
（３３）によって定まる速度で蓄積し、前記第１および
第２の集合（８１）を前記第１および第１の受信メモリ
要素（１３１）に所定の速度で送る上記１に記載のメモ
リインターフェースシステム（７２）。

【００８６】６．前記ポートインテリジェンス手段（７
３）からの前記第１および第２のビット集合（８１）を
受け取るための第１および第２の同期バッファ手段（１
０３）と、複数のデータバスを介して前記第１および第
２の蓄積手段（１２１）に接続され、前記出所データ
（１１）に対応する出所ビットレートを表わすフォーマ
ット信号を受け取り、前記第１および第２の同期バッフ
ァ手段（１０３）からの前記第１および第２のビット集
合（８１）を、前記出所ビットレートに対応した特定の
数の前記データバスを用いて前記出所ビットレートで前
記第１および第２の蓄積手段（１２１）に送る第１およ
び第２の書き込みフォーマッタ手段（１１８）を有し、
前記第１および第２の蓄積手段（１２１）は前記フォー
マット信号を受け取り、前記第１および第２のビット集
合（８１ａ、８１ｂ）を前記出所ビットレートで蓄積
し、前記第１および第２のビット集合（８１ａ、８１
ｂ）を前記所定のビットレートで出力する上記５に記載
のメモリインターフェースシステム（７２）。

【００８７】７．他のポート（３３）と連通した複数の
データバス（４６、４７）と、前記第１および第２の受
信メモリ要素（１３１）から前記第１および第２のビッ
ト集合（８１）を受け取る第１および第２のキャッシュ
手段（１３８）と、前記ビット集合の出力時のビットレ
ートを示すフォーマット信号を受け取り、前記ビット集
合を前記第１および第２の受信メモリ要素（１３１）か
ら前記データバス（４６、４７）に、前記ビットレート
に対応した特定の数の前記データバス（４６、４７）を
用いて送る第１および第２の読み出しフォーマッタ手段
（１４２）を有する上記５に記載のメモリインターフェ
ースシステム（７２）。

【００８８】８．光ファイバーチャンネル（３２）に対
応させることのできるさまざまなビットレートの使用を
可能にする光ファイバースイッチ（３０）用のチャンネ
ルモジュールであって、前記光ファイバーチャンネル
（３２）に接続されるポート（３３）を有し、前記ポー
ト（３３）から出所ビットレートで出所データ（１１）
を受け取る受信器（７４）を有する互換性のあるポート
インテリジェンス手段（７１ａ、７１ｂ、７１ｃ）と、
前記ポートインテリジェンス手段（７１ａ、７１ｂ、７
１ｃ）に接続され、前記出所データ（１１）を前記出所
ビットレートで受け取って蓄積し、前記出所データ（１
１）を所定のビットレートで提供するように構成された
蓄積手段（１２１）と前記蓄積手段（１２１）から前記
出所データ（１１）を前記所定のビットレートで受け取
り、前記出所データ（１１）を格納するメモリ（１３
１）を有するメモリインターフェース手段（７２）から
なり、前記メモリインターフェース手段（７２）は前記
互換性のあるポートインテリジェンス手段（７１ａ、７
１ｂ、７１ｃ）を他のポートインテリジェンス手段（７
１ａ、７１ｂ、７１ｃ）と交換することができるように
構成され、また他の受信器（７４）を有する前記他のポ
ートインテリジェンス手段（７１ａ、７１ｂ、７１ｃ）
が前記ポート（３３）から前記出所データ（１１）を前
記出所ビットレートと異なる他の出所ビットレートで受
け取ることを可能にするように構成されていることを特
徴とするチャンネルモジュール（３４）。

【００８９】９．簡略化されたメモリ入出力インターフ
ェースと最小限のハードウエアで光ファイバースイッチ
（３０）内におけるフレーム切り換えを行なうためのメ
モリ（８４）を提供するメモリインターフェース法であ
って、光ファイバーチャンネル（３２）から前記光ファ
イバースイッチ（３０）を介して経路指定すべきデータ
（１１）を受け取るステップと、前記データ（１１）か
らの第１および第１のビット集合（８１）をスライシン
グし、前記第１および第２のビット集合（８１）をそれ
ぞれ第１および第２のメモリ（１３１）に送るステップ
と、前記データ（１１）をメモリ記憶域から読み出すと
き前記第１および第２の集合（８１）を結合するステッ
プからなるメモリインターフェース方法（１０１）。

【００９０】１０．光ファイバーチャンネル（３２）に
対応させることのできるさまざまなビットレートの使用
を可能にする光ファイバースイッチ（３０）用のチャン
ネルモジュール法であって、バックエンド（７２）に接
続されたフロントエンド（７１ａ、７１ｂ、７１ｃ）を
有するチャンネルモジュール（３２）をチャンネル（３
２）に関係付けるステップと、前記フロントエンド（７
１ａ、７１ｂ、７１ｃ）内でポートインテリジェンス機
能を実行して、データ（１１）を所定のビットレートで
通信する前記チャンネル（３２）の使用を可能にするス
テップと、前記バックエンド（７２）においてメモリイ
ンターフェース（７２）を設けるステップと、前記所定
のビットレートと異なる他の所定のビットレートの使用
を可能にするために前記フロントエンド（７１ａ、７１
ｂ、７１ｃ）を他のフロントエンド（７１ａ、７１ｂ、
７１ｃ）と交換可能に構成するステップからなるチャン
ネルモジュール方法（３２）。

【００９１】

【発明の効果】以上説明したように、本発明は簡略化さ
れたメモリ入出力インターフェースと最小限のハードウ
エアで光ファイバースイッチ（３０）内に於けるフレー
ム切り換えを可能にするためのメモリ（８４）を提供す
るメモリインターフェースシステムであって、光ファイ
バーチャンネル（３２）に接続されるポート（３３）か
ら前記光ファイバースイッチ（３０）を介して経路指定
すべき出所データ（１１）を受け取るためのポートイン
テリジェンス手段（７３）と、前記出所データ（１１）
の第１および第２の集合ビット（８１）をスライスする
ためのスライシング手段（８０）と、前記スライシング
手段（８０）からの前記第１および第２の集合ビット
（８１）をそれぞれ受信するための第１および第２の受
信メモリ要素（１３１）と、前記第１および第２の受信
メモリ要素（１３１）からのそれぞれの前記第１および
第２の集合ビット（８１）を受け取り、前記第１および
第２の集合ビット（８１）を再結合して前記出所データ
（１１）を再構築するためのメモリ出力手段（１００）
と、からなるものである。

【００９２】したがって、本発明によれば、光ファイバ
ーネットワークのためのファイバーチャンネル規格を、
既存のシステよりはるかに高い性能とフレキシビリティ
を実現しながら実施するための新たな改良されたシステ
ムを提供することができる。特に、メモリ入出力インタ
ーフェースを簡略化し、ハードウエア条件を最小限に
し、かつチャンネルビットレートの変更を可能にしなが
ら、高性能のフレーム格納を可能にするメモリアーキテ
クチャを提供することができる。

【図面の簡単な説明】

【図１】本発明に係るメモリインターフェースシステム
を適用した高性能光ファイバースイッチの概略回路図で
ある。

【図２】図１のチャンネルモジュール（ＣＭ）の概略回
路図である。

【図３】図１および図２のチャンネルモジュールの概略
回路図であり、互換性のあるフロントエンドと共通のバ
ックエンドを有するモジュラーを示す図である。

【図４】出所ポートからの出所データを受信するための
受信（ｒｘ）路部分の概略回路図である。

【図５】宛先ポートに宛先データを送信するための送信
（ｔｘ）路部分の概略回路図である。

【図６】図３のメモリインターフェースシステムを介し
た読み出しおよび書き込み動作のタイミングを示す図で
ある。

【図７】図３のメモリインターフェースシステムと図１
のスイッチモジュールの間のビットスライシングインタ
ーフェースの概略回路図である。

【図８】図３のメモリインターフェースシステムのバッ
ファアーキテクチャの概略図である。

【図９】本発明に係るビットスライシングアーキテクチ
ャによる図１および図２のチャンネルモジュールを介し
たデータビットのフローを示す概略図である。

【図１０】ファイバーチャンネル規格にしたがって光フ
ァイバーネットワーク内で通信される可変長フレームの
概略図である。

【符号の説明】

１１：可変長のフレーム １２：フレーム始点（ＳＯＦ）標識 １４：ヘッダ １６：可変長データ １７：ＣＲＣ（周期冗長検査）符号 １８：フレーム終点（ＥＯＦ）標識 ３０：光ファイバースイッチ ３２：光ファイバーチャンネル ３３：ポート（ｐ１−ｐｉ） ３４：チャンネルモジュール ３６：スイッチモジュール ３７：電源 ４１：状態マルチプレクサ（ＭＵＸ） ４２：主分配ネットワーク（ＭＤＮ） ４３：制御分配ネットワーク（ＣＤＮ） ４４：混合分配ネットワーク（ＩＤＮ） ４５：プロセッサセレクタ ５０：転送路割り当てシステム ５８：要素コントローラ（ＥＣ） ６１：データリンク ６２：状態／制御結線 ６４、９６、９７、１５３、１６７、１６７ａ、１６７
ｂ、１６９：結線 ６５：クラス制御結線 ６６：マルチプレクサ ６７、８１、８２、８９、９４、１０２、１４３、１３
２、１３３、１３４：データ結線 ６８、８７、９１、９２、９５、１３５、１５５：制御
結線 ６９：マルチプレクサ ７１：ポートインテリジェンスシステム ７１ａ、７１ｂ、７１ｃ：ポートインテリジェンスシス
テム ７２：メモリインターフェースシステム ７３：ポートインテリジェンス機構 ７３ａ、７３ｂ、７３ｃ：ポートインテリジェンス機構 ７４：受信器（ＲＸ） ７５：オプティカルリンクカード（ＯＬＣ） ７６：送信器（ＴＸ） ７９：入力光ファイバー ８０：出所データビットスライシングインターフェース ８１’：タグ ８１ａ、８１ｂ：ビット集合 ８４：受信メモリ ８６：送信メモリ ８５：状態／制御（ＳＴＡＴ／ＣＮＴＬ）論理 ８３：出力光ファイバー ８８：メモリ制御論理 ８９’：タグ結線 ９４’：タグ ９８、９９：クラス１バイパスデータ結線 １００：ビットスライシングインターフェース １０１：メモリインターフェース機構 １０１ａ：受信（ｒｘ）路部 １０１ｂ：送信（ｔｘ）路部 １０３：同期バッファ １０５：受信タグ制御 １０６：シーケンサ １０７：バイパス制御結線 １０８：システム同期信号 １１２：イネーブル信号 １１３：メモリ書き込み信号 １１８：書き込みフォーマッタ １２１：アキュムレータ １２２：書き込みフォーマット信号 １２６：マルチプレクサ １２８：トライステート出力ドライバ １３１：受信メモリ要素 １３６：入力バッファ １３８：一時記憶キャッシュ １４２：読み出しフォーマッタ １４４：送信メモリ要素 １４５：送信制御論理 １４８：タグ発生器 １４９ａ〜１４９ｄ：メモリ領域 １５１：メモリブロック １５２〜１５８：矢印 １５２’〜１５８’：矢印 １５７：空制御結線 １６１、１６３：バッファ １６２〜１６８：矢印 １６２’〜１６８’：矢印 １６５：宛先再構築ブロック １７１：バッファ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 簡略化されたメモリ入出力インターフェ
   ースと最小限のハードウエアで光ファイバースイッチ
   （３０）内に於けるフレーム切り換えを可能にするため
   のメモリ（８４）を提供するメモリインターフェースシ
   ステムであって、 光ファイバーチャンネル（３２）に接続されるポート
   （３３）から前記光ファイバースイッチ（３０）を介し
   て経路指定すべき出所データ（１１）を受け取るための
   ポートインテリジェンス手段（７３）と、 前記出所データ（１１）の第１および第２の集合ビット
   （８１）をスライスするためのスライシング手段（８
   ０）と、 前記スライシング手段（８０）からの前記第１および第
   ２の集合ビット（８１）をそれぞれ受信するための第１
   および第２の受信メモリ要素（１３１）と、 前記第１および第２の受信メモリ要素（１３１）からの
   それぞれの前記第１および第２の集合ビット（８１）を
   受け取り、前記第１および第２の集合ビット（８１）を
   再結合して前記出所データ（１１）を再構築するための
   メモリ出力手段（１００）と、からなることを特徴とす
   るメモリインターフェースシステム。