JPH08274796A - バスインタフェース - Google Patents
バスインタフェースInfo
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- JPH08274796A JPH08274796A JP7071411A JP7141195A JPH08274796A JP H08274796 A JPH08274796 A JP H08274796A JP 7071411 A JP7071411 A JP 7071411A JP 7141195 A JP7141195 A JP 7141195A JP H08274796 A JPH08274796 A JP H08274796A
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- voltage
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Abstract
(57)【要約】
【目的】 簡単な回路構成により、バスに接続されてい
る信号処理回路への動作電源の供給が停止されても、バ
スの情報伝達機能に悪影響を及ぼすことを防止でき、且
つバス側の電圧から前記信号処回路を保護すること。 【構成】 バス１上の信号は受信用のインタフェース５
の分圧抵抗Ｒ２、Ｒ３を介して信号処理回路３の受信端
子３３に入力される。信号処理回路３の送信端子３４か
ら出力された信号はトランジスタ６１を通してバス１上
に送出される。信号処理回路３への電源電圧ＶＤ２の供
給が停止された時、抵抗Ｒ１に対して高い抵抗値のＲ２
とトランジスタ６１のオフによりバス１側はローレベル
に固定されないし、電圧ＶＤ１がＶＤ２より高い場合、
分圧抵抗Ｒ２、Ｒ３により受信端子３３には電圧ＶＤ２
以下の電圧が掛り、トランジス１により送信端子３４に
は電圧ＶＤ１が直接掛らないため、高い電圧ＶＤ１から
信号処回路３が保護される。
る信号処理回路への動作電源の供給が停止されても、バ
スの情報伝達機能に悪影響を及ぼすことを防止でき、且
つバス側の電圧から前記信号処回路を保護すること。 【構成】 バス１上の信号は受信用のインタフェース５
の分圧抵抗Ｒ２、Ｒ３を介して信号処理回路３の受信端
子３３に入力される。信号処理回路３の送信端子３４か
ら出力された信号はトランジスタ６１を通してバス１上
に送出される。信号処理回路３への電源電圧ＶＤ２の供
給が停止された時、抵抗Ｒ１に対して高い抵抗値のＲ２
とトランジスタ６１のオフによりバス１側はローレベル
に固定されないし、電圧ＶＤ１がＶＤ２より高い場合、
分圧抵抗Ｒ２、Ｒ３により受信端子３３には電圧ＶＤ２
以下の電圧が掛り、トランジス１により送信端子３４に
は電圧ＶＤ１が直接掛らないため、高い電圧ＶＤ１から
信号処回路３が保護される。
Description
【０００１】
【産業上の利用分野】本発明は、バス上の制御信号を受
信し、又は同バス上に情報信号を送出する信号送受信回
路を前記バスに接続するバスインタフェースに関する。
信し、又は同バス上に情報信号を送出する信号送受信回
路を前記バスに接続するバスインタフェースに関する。
【０００２】
【従来の技術】近年のビデオテープレコーダ等において
は、図４に示すように、装置全体の制御を司るマイクロ
コンピュータ２から出るバス１上に映像信号などを処理
する信号処理回路３（実際は複数あるが図では代表して
１個のみ示してある）が接続されて成るシステムがあ
る。
は、図４に示すように、装置全体の制御を司るマイクロ
コンピュータ２から出るバス１上に映像信号などを処理
する信号処理回路３（実際は複数あるが図では代表して
１個のみ示してある）が接続されて成るシステムがあ
る。
【０００３】バス１にはプルアップ抵抗Ｒ１を介して電
圧ＶＤ１が印加され、ハイレベルに維持されている。マ
イクロコンピュータ２に設けられているバス１を接続し
た送信部がハイインピーダンスになったり、ローインピ
ーダンスになることにより、バス１上にハイレベル、ロ
ーレベルの制御信号を乗せて、信号処理回路３に送信す
る。
圧ＶＤ１が印加され、ハイレベルに維持されている。マ
イクロコンピュータ２に設けられているバス１を接続し
た送信部がハイインピーダンスになったり、ローインピ
ーダンスになることにより、バス１上にハイレベル、ロ
ーレベルの制御信号を乗せて、信号処理回路３に送信す
る。
【０００４】受信回路３２はバス１上の前記制御信号を
保護抵抗Ｒ２（インタフェース）を介して受信し、受信
した制御信号に基づいて信号線４から入力される映像信
号等の処理を行う。この時、信号処理回路３の送信回路
３１はハイインピーダンスになったり、ローインピーダ
ンスになることにより、保護抵抗Ｒ２を介して入力映像
信号の状態等を示した情報信号をバス１上に乗せて、マ
イクロコンピュータ２に送信する。
保護抵抗Ｒ２（インタフェース）を介して受信し、受信
した制御信号に基づいて信号線４から入力される映像信
号等の処理を行う。この時、信号処理回路３の送信回路
３１はハイインピーダンスになったり、ローインピーダ
ンスになることにより、保護抵抗Ｒ２を介して入力映像
信号の状態等を示した情報信号をバス１上に乗せて、マ
イクロコンピュータ２に送信する。
【０００５】ところで、信号処理回路３は電圧ＶＤ２で
動作するが、この電圧ＶＤ２の供給が停止された場合、
信号処理回路３の送信回路３１、受信回路３２のいずれ
か一方又は両方がローインピーダンスに固定されてしま
い、バス１がローレベルに固定されて、以降このバス１
で情報を伝達することができなくなってしまう。
動作するが、この電圧ＶＤ２の供給が停止された場合、
信号処理回路３の送信回路３１、受信回路３２のいずれ
か一方又は両方がローインピーダンスに固定されてしま
い、バス１がローレベルに固定されて、以降このバス１
で情報を伝達することができなくなってしまう。
【０００６】従って、バス１に接続される複数の装置の
内、当該信号処理回路３に対する電源供給をオフしなけ
ればならない時には、信号処理回路３をバス１から電気
的に切り離す回路が必要になり、その分、バスライン構
成が複雑になったり、回路規模が大きくなってしまうと
いう欠点があった。
内、当該信号処理回路３に対する電源供給をオフしなけ
ればならない時には、信号処理回路３をバス１から電気
的に切り離す回路が必要になり、その分、バスライン構
成が複雑になったり、回路規模が大きくなってしまうと
いう欠点があった。
【０００７】又、バス１をプルアッフしている電源電圧
ＶＤ１が、信号処理回路３を動作させている電源電圧Ｖ
Ｄ２よりも高い場合、信号処理回路３の送信、受信回路
３１、３２に掛かる電圧をＶＤ２の電圧値よりも低くし
て、信号処理回路３を保護しなければならない。しか
し、保護抵抗Ｒ２の値はプルアップ抵抗Ｒ１の値よりは
るかに小さい値が選択されているので、抵抗分割などの
簡単な回路で、上記した信号処理回路３を保護するため
の保護回路を構成することが不可能であり、保護回路の
回路規模が大きくなると共に、装置のコストが上昇する
という欠点があった。
ＶＤ１が、信号処理回路３を動作させている電源電圧Ｖ
Ｄ２よりも高い場合、信号処理回路３の送信、受信回路
３１、３２に掛かる電圧をＶＤ２の電圧値よりも低くし
て、信号処理回路３を保護しなければならない。しか
し、保護抵抗Ｒ２の値はプルアップ抵抗Ｒ１の値よりは
るかに小さい値が選択されているので、抵抗分割などの
簡単な回路で、上記した信号処理回路３を保護するため
の保護回路を構成することが不可能であり、保護回路の
回路規模が大きくなると共に、装置のコストが上昇する
という欠点があった。
【０００８】尚、保護抵抗Ｒ２はバス１から信号処理回
路３に流入する静電気又はノイズを抑制して信号処理回
路３を保護するために挿入されているが、その値は、送
信回路３１によってバス１をローインピーダンスできる
ように抵抗Ｒ１に対して十分小さな値でなければならな
い。
路３に流入する静電気又はノイズを抑制して信号処理回
路３を保護するために挿入されているが、その値は、送
信回路３１によってバス１をローインピーダンスできる
ように抵抗Ｒ１に対して十分小さな値でなければならな
い。
【０００９】
【発明が解決しようとする課題】上記のようにバスと信
号処理回路を接続する従来のバスインタフェースでは、
信号処理回路への電源の供給を停止した時、バスから当
該信号処理回路への電流の逆流でバスがローレベルに固
定されてしまい、このバスを用いた他の信号処理回路と
の情報伝達ができなくなってしまうため、信号処理回路
３をバス１から電気的に切り離す回路が必要になり、そ
の分、バスライン構成が複雑になったり、回路規模が大
きくなってしまうという欠点があった。
号処理回路を接続する従来のバスインタフェースでは、
信号処理回路への電源の供給を停止した時、バスから当
該信号処理回路への電流の逆流でバスがローレベルに固
定されてしまい、このバスを用いた他の信号処理回路と
の情報伝達ができなくなってしまうため、信号処理回路
３をバス１から電気的に切り離す回路が必要になり、そ
の分、バスライン構成が複雑になったり、回路規模が大
きくなってしまうという欠点があった。
【００１０】又、バス１をプルアッフしている電圧ＶＤ
１が、信号処理回路３を動作させている電源電圧ＶＤ２
よりも高い場合、バスから信号処理回路３に掛かる電圧
を電源電圧ＶＤ２よりも低くして、信号処理回路３を保
護しなければならないが、従来のバスインタフェースで
は、抵抗分割などの簡単な回路を付加するだけで、上記
した信号処理回路を保護するための保護回路を構成する
ことが不可能であり、保護回路の回路規模が大きくなる
と共に装置のコストが上昇するという欠点があった。
１が、信号処理回路３を動作させている電源電圧ＶＤ２
よりも高い場合、バスから信号処理回路３に掛かる電圧
を電源電圧ＶＤ２よりも低くして、信号処理回路３を保
護しなければならないが、従来のバスインタフェースで
は、抵抗分割などの簡単な回路を付加するだけで、上記
した信号処理回路を保護するための保護回路を構成する
ことが不可能であり、保護回路の回路規模が大きくなる
と共に装置のコストが上昇するという欠点があった。
【００１１】そこで本発明は上記の事情に鑑み、バスに
接続されている回路の動作電源の供給が停止されても、
バスの情報伝達機能に悪影響を及ぼすことなく、且つバ
ス側の電圧が高い場合はバス側の電圧から前記回路を保
護することができる簡単な構成のバスインタフェースを
提供することを目的としている。
接続されている回路の動作電源の供給が停止されても、
バスの情報伝達機能に悪影響を及ぼすことなく、且つバ
ス側の電圧が高い場合はバス側の電圧から前記回路を保
護することができる簡単な構成のバスインタフェースを
提供することを目的としている。
【００１２】
【課題を解決するための手段】請求項１の発明は、電圧
レベルがハイレベル、ローレベルになることにより信号
を伝達するバスに複数の信号送受信回路が接続されて成
るシステムにおける前記信号送受信回路を前記バスに接
続するバスインタフェースにおいて、前記バス上の信号
を前記信号送受信回路へ入力するハイインピーダンス回
路から成る受信用インタフェースと、前記信号送受信回
路から出力される送信信号に応じてスイッチするスイッ
チ回路を有し、このスイッチ回路を通して前記送信信号
を前記バス上に送出する送信インタフェースとから成る
構成を有している。
レベルがハイレベル、ローレベルになることにより信号
を伝達するバスに複数の信号送受信回路が接続されて成
るシステムにおける前記信号送受信回路を前記バスに接
続するバスインタフェースにおいて、前記バス上の信号
を前記信号送受信回路へ入力するハイインピーダンス回
路から成る受信用インタフェースと、前記信号送受信回
路から出力される送信信号に応じてスイッチするスイッ
チ回路を有し、このスイッチ回路を通して前記送信信号
を前記バス上に送出する送信インタフェースとから成る
構成を有している。
【００１３】請求項２の発明は、前記ハイインピーダン
ス回路は前記バスをプルアップする電圧が印加される抵
抗に対して十分高い抵抗値を有する抵抗を構成要素とす
る抵抗分圧回路から成る構成を有している。
ス回路は前記バスをプルアップする電圧が印加される抵
抗に対して十分高い抵抗値を有する抵抗を構成要素とす
る抵抗分圧回路から成る構成を有している。
【００１４】請求項３の発明は、前記スイッチ回路は前
記送信信号がベースに入力され、コレクタが前記バスに
接続されるトランジスタである構成を有している。
記送信信号がベースに入力され、コレクタが前記バスに
接続されるトランジスタである構成を有している。
【００１５】
【作用】請求項１の発明のバスインタフェースにおいて
は、受信用インタフェースは前記バス上の信号をハイイ
ンピーダンス回路を通して前記信号送受信回路へ入力す
る。送信インタフェースのスイッチ回路は前記信号送受
信回路から出力される送信信号に応じてスイッチするこ
とにより、前記送信信号を前記バス上に送出する。
は、受信用インタフェースは前記バス上の信号をハイイ
ンピーダンス回路を通して前記信号送受信回路へ入力す
る。送信インタフェースのスイッチ回路は前記信号送受
信回路から出力される送信信号に応じてスイッチするこ
とにより、前記送信信号を前記バス上に送出する。
【００１６】請求項２の発明のバスインタフェースにお
いては、ハイインピーダンスの抵抗分圧回路はバス上の
信号を分圧して信号送受信回路に入力する。
いては、ハイインピーダンスの抵抗分圧回路はバス上の
信号を分圧して信号送受信回路に入力する。
【００１７】請求項３の発明のバスインタフェースにお
いては、トランジスタは前記送信信号がベースに入力さ
れると、この送信信号をコレクタから前記バス上に送出
する。
いては、トランジスタは前記送信信号がベースに入力さ
れると、この送信信号をコレクタから前記バス上に送出
する。
【００１８】
【実施例】以下、本発明の一実施例を図面を参照して説
明する。図１は本発明のバスインタフェースの一実施例
を示した回路図である。１は制御信号や情報信号を伝達
するバス、２はバス１上に接続されている各種回路の動
作などを全体的に制御するマイクロコンピュータ、３は
バス１を介して情報信号や制御信号の送・受信を行う信
号処理回路、４は信号処理回路３が処理する信号、或い
は信号処理回路３が処理した信号が伝送される信号線、
５はバス１と信号処理回路３の受信端子３３を接続する
受信用インタフェース、６はバス１と信号処理回路３の
送信端子３４を接続する送信用インタフェース、３１は
信号処理回路３がバス１上に信号を送出するための送信
回路、３２は信号処理回路３がバス１上の信号を受信す
るための受信回路である。但し、受信用インタフェース
５と送信用インタフェース６がバスインタフェースを構
成して、信号処理回路３をバス１に接続している。
明する。図１は本発明のバスインタフェースの一実施例
を示した回路図である。１は制御信号や情報信号を伝達
するバス、２はバス１上に接続されている各種回路の動
作などを全体的に制御するマイクロコンピュータ、３は
バス１を介して情報信号や制御信号の送・受信を行う信
号処理回路、４は信号処理回路３が処理する信号、或い
は信号処理回路３が処理した信号が伝送される信号線、
５はバス１と信号処理回路３の受信端子３３を接続する
受信用インタフェース、６はバス１と信号処理回路３の
送信端子３４を接続する送信用インタフェース、３１は
信号処理回路３がバス１上に信号を送出するための送信
回路、３２は信号処理回路３がバス１上の信号を受信す
るための受信回路である。但し、受信用インタフェース
５と送信用インタフェース６がバスインタフェースを構
成して、信号処理回路３をバス１に接続している。
【００１９】次に本実施例の動作について説明する。バ
ス１にはプルアップ抵抗Ｒ１を介して電圧ＶＤ１が印加
され、ハイレベルに維持されている。マイクロコンピュ
ータ２に設けられているバス１を接続した送受信部（図
示せず）がハイインピーダンスになったり、ローインピ
ーダンスになることにより、バス１上にハイレベル、ロ
ーレベルの制御信号を乗せて、信号処理回路３に例えば
制御信号を送信する。
ス１にはプルアップ抵抗Ｒ１を介して電圧ＶＤ１が印加
され、ハイレベルに維持されている。マイクロコンピュ
ータ２に設けられているバス１を接続した送受信部（図
示せず）がハイインピーダンスになったり、ローインピ
ーダンスになることにより、バス１上にハイレベル、ロ
ーレベルの制御信号を乗せて、信号処理回路３に例えば
制御信号を送信する。
【００２０】信号処理回路３の受信回路３２はバス１上
の前記制御信号を受信用インタフェース５を介して受信
し、受信した制御信号に基づいて信号線４から入力され
る映像信号等の処理を行う。この時、信号処理回路３の
送信回路３１はハイインピーダンスになったり、ローイ
ンピーダンスになることにより、送信用インタフェース
６を介して入力映像信号の状態等を示した情報信号をバ
ス１上に乗せて、マイクロコンピュータ２に送信する。
マイクロコンピュータ２の送受信部はバス１上の前記情
報信号を受信する。
の前記制御信号を受信用インタフェース５を介して受信
し、受信した制御信号に基づいて信号線４から入力され
る映像信号等の処理を行う。この時、信号処理回路３の
送信回路３１はハイインピーダンスになったり、ローイ
ンピーダンスになることにより、送信用インタフェース
６を介して入力映像信号の状態等を示した情報信号をバ
ス１上に乗せて、マイクロコンピュータ２に送信する。
マイクロコンピュータ２の送受信部はバス１上の前記情
報信号を受信する。
【００２１】ここで、本例のバスインタフェースは受信
用インタフェース５と送信用インタフェース６に分割さ
れているため、受信用インタフェース５は受信回路３２
の特性に合わせて、又、送信用インタフェース６は送信
回路３１の特性に合わせて、設計することができる。
用インタフェース５と送信用インタフェース６に分割さ
れているため、受信用インタフェース５は受信回路３２
の特性に合わせて、又、送信用インタフェース６は送信
回路３１の特性に合わせて、設計することができる。
【００２２】従って、受信用インタフェース５はバス１
をローインピーダンスに引き込む必要がないため、ハイ
インピーダンスでもその機能を果たすことができる。一
方、送信用インタフェース６はバス１上の信号即ち、電
圧変化を取り込む必要がないため、バス１上の電圧が送
信端子３４に直接印加されないようにする構成としても
支障がないことになる。
をローインピーダンスに引き込む必要がないため、ハイ
インピーダンスでもその機能を果たすことができる。一
方、送信用インタフェース６はバス１上の信号即ち、電
圧変化を取り込む必要がないため、バス１上の電圧が送
信端子３４に直接印加されないようにする構成としても
支障がないことになる。
【００２３】そこで、本例の受信用インタフェース５は
図２に示すように抵抗Ｒ２と抵抗Ｒ３により形成される
抵抗分割回路で構成し、しかも、抵抗Ｒ２をプルアップ
抵抗Ｒ１に対してその抵抗値を高めに設定することがで
きる。これにより、バス１上の信号は抵抗Ｒ２、Ｒ３で
分圧されて受信端子３３に入力される。
図２に示すように抵抗Ｒ２と抵抗Ｒ３により形成される
抵抗分割回路で構成し、しかも、抵抗Ｒ２をプルアップ
抵抗Ｒ１に対してその抵抗値を高めに設定することがで
きる。これにより、バス１上の信号は抵抗Ｒ２、Ｒ３で
分圧されて受信端子３３に入力される。
【００２４】ここで、信号処理回路３への電源電圧ＶＤ
２の供給が停止された時、受信用インタフェース５のイ
ンピーダンスが前記抵抗Ｒ２により比較的高く保持され
るため、バス１から信号処理回路３への電流の逆流が生
じることがなく、バス１がローレベルに固定されてしま
うことはない。
２の供給が停止された時、受信用インタフェース５のイ
ンピーダンスが前記抵抗Ｒ２により比較的高く保持され
るため、バス１から信号処理回路３への電流の逆流が生
じることがなく、バス１がローレベルに固定されてしま
うことはない。
【００２５】又、バス１をプルアッフしている電圧ＶＤ
１が、信号処理回路３を動作させている電源電圧ＶＤ２
よりも高い場合には、受信用インタフェース５の抵抗Ｒ
２と抵抗Ｒ３の値を抵抗Ｒ２の値を高く保持したまま、
適切に選択しておけば、電圧ＶＤ１は抵抗Ｒ２とＲ３の
分圧回路により分圧されてＶＤ２以下になって受信端子
３３に入力されるため、受信回路３２に掛かる電圧を電
圧ＶＤ２以下として、受信回路３２を保護することがで
きる。
１が、信号処理回路３を動作させている電源電圧ＶＤ２
よりも高い場合には、受信用インタフェース５の抵抗Ｒ
２と抵抗Ｒ３の値を抵抗Ｒ２の値を高く保持したまま、
適切に選択しておけば、電圧ＶＤ１は抵抗Ｒ２とＲ３の
分圧回路により分圧されてＶＤ２以下になって受信端子
３３に入力されるため、受信回路３２に掛かる電圧を電
圧ＶＤ２以下として、受信回路３２を保護することがで
きる。
【００２６】尚、電圧ＶＤ１が電圧ＶＤ２よりも高くな
い場合は、受信用インタフェース５を分圧回路によって
構成する必要はなく、高抵抗値の抵抗Ｒ２だけでも良
い。
い場合は、受信用インタフェース５を分圧回路によって
構成する必要はなく、高抵抗値の抵抗Ｒ２だけでも良
い。
【００２７】次に、本例の送信用インタフェース６はＮ
ＰＮ型のトランジスタ６１で構成されている。送信時、
信号処理回路３の送信端子３４から出力される信号は抵
抗Ｒ４を介してトランジスタ６１のベースに入力され、
トランジスタ６１のコレクタ側からバス１上に出力され
る。この時、トランジスタ６１により送信信号の極性が
反転するため、送信端子３４から出力される信号は極性
反転されているものとする。
ＰＮ型のトランジスタ６１で構成されている。送信時、
信号処理回路３の送信端子３４から出力される信号は抵
抗Ｒ４を介してトランジスタ６１のベースに入力され、
トランジスタ６１のコレクタ側からバス１上に出力され
る。この時、トランジスタ６１により送信信号の極性が
反転するため、送信端子３４から出力される信号は極性
反転されているものとする。
【００２８】ここで、信号処理回路３への電源電圧ＶＤ
２の供給が停止された時、トランジスタ６１のベースは
ローレベルに固定され、このトランジスタ６１をオフ状
態にする。これにより、トランジスタ６１のコレクタ、
エミッタ間がハイインピーダンスに保持され、バス１が
ローレベルに固定されてしまうことはない。
２の供給が停止された時、トランジスタ６１のベースは
ローレベルに固定され、このトランジスタ６１をオフ状
態にする。これにより、トランジスタ６１のコレクタ、
エミッタ間がハイインピーダンスに保持され、バス１が
ローレベルに固定されてしまうことはない。
【００２９】又、バス１上の電圧ＶＤ１はトランジスタ
６１のコレクタに掛り、送信端子３４には直接掛からな
いため、バス１をプルアッフしている電圧ＶＤ１が、信
号処理回路３を動作させている電源電圧ＶＤ２よりも高
い場合でも、送信端子３４に電圧ＶＤ１が掛かることな
く、何の支障もない。
６１のコレクタに掛り、送信端子３４には直接掛からな
いため、バス１をプルアッフしている電圧ＶＤ１が、信
号処理回路３を動作させている電源電圧ＶＤ２よりも高
い場合でも、送信端子３４に電圧ＶＤ１が掛かることな
く、何の支障もない。
【００３０】本実施例によれば、バスインタフェースを
送信用と受信用に分けたことにより、受信用インタフェ
ース５を簡単なハイインピーダンスの回路によって構成
でき、信号処理回路３への電源電圧ＶＤ２の供給が停止
された時、バス１をローレベルに固定してしまうことを
避けて、バス１の情報伝達機能に悪影響を及ぼすことを
防止することができる。又、バス１をプルアッフしてい
る電圧ＶＤ１が、信号処理回路３を動作させている電源
電圧ＶＤ２よりも高い場合には、受信用インタフェース
５をハイインピーダンスを保持したままの簡単な分圧回
路により構成し、この分圧回路により受信回路３２に掛
かる電圧を電圧ＶＤ２以下にすることができ、信号処理
回路３を保護することができる。
送信用と受信用に分けたことにより、受信用インタフェ
ース５を簡単なハイインピーダンスの回路によって構成
でき、信号処理回路３への電源電圧ＶＤ２の供給が停止
された時、バス１をローレベルに固定してしまうことを
避けて、バス１の情報伝達機能に悪影響を及ぼすことを
防止することができる。又、バス１をプルアッフしてい
る電圧ＶＤ１が、信号処理回路３を動作させている電源
電圧ＶＤ２よりも高い場合には、受信用インタフェース
５をハイインピーダンスを保持したままの簡単な分圧回
路により構成し、この分圧回路により受信回路３２に掛
かる電圧を電圧ＶＤ２以下にすることができ、信号処理
回路３を保護することができる。
【００３１】更に、送信用インタフェース６は簡単な能
動スイッチ回路（トランジスタ６１）によって構成で
き、信号処理回路３への電源電圧ＶＤ２の供給が停止さ
れた時、バス１と送信端子３４を前記スイッチ回路で遮
断することにより、バス１がローレベルに固定してしま
うことを避けて、バス１の情報伝達機能に悪影響を及ぼ
すことを防止することができる。又、バス１をプルアッ
フしている電圧ＶＤ１が、信号処理回路３を動作させて
いる電源電圧ＶＤ２よりも高い場合にも、電圧ＶＤ１は
前記スイッチ回路により送信端子３４に直接印加されな
いため、信号処理回路３を保護することができる。
動スイッチ回路（トランジスタ６１）によって構成で
き、信号処理回路３への電源電圧ＶＤ２の供給が停止さ
れた時、バス１と送信端子３４を前記スイッチ回路で遮
断することにより、バス１がローレベルに固定してしま
うことを避けて、バス１の情報伝達機能に悪影響を及ぼ
すことを防止することができる。又、バス１をプルアッ
フしている電圧ＶＤ１が、信号処理回路３を動作させて
いる電源電圧ＶＤ２よりも高い場合にも、電圧ＶＤ１は
前記スイッチ回路により送信端子３４に直接印加されな
いため、信号処理回路３を保護することができる。
【００３２】しかも、、受信、送信用インタフェース
５、６は上記したように簡単な分圧回路や能動スイッチ
回路で構成されるため、回路規模を大きくしたり、或い
は装置のコストを上昇させることなく、上記効果を得る
ことができる。
５、６は上記したように簡単な分圧回路や能動スイッチ
回路で構成されるため、回路規模を大きくしたり、或い
は装置のコストを上昇させることなく、上記効果を得る
ことができる。
【００３３】尚、送信用インタフェース６を図３に示す
ように信号処理回路３の内部に形成してＩＣ化すること
により、トランジスタなどの外付け部品点数を減らすこ
とができ、装置を小型化できると共に、その組み立てを
容易にすることができる。
ように信号処理回路３の内部に形成してＩＣ化すること
により、トランジスタなどの外付け部品点数を減らすこ
とができ、装置を小型化できると共に、その組み立てを
容易にすることができる。
【００３４】
【発明の効果】以上記述した如く本発明のバスインタフ
ェースによれば、簡単な回路構成により、バスに接続さ
れている信号処理回路への動作電源の供給が停止されて
もバスの情報伝達機能に悪影響を及ぼすことを防止で
き、且つバス側の電圧が高い場合はバス側の電圧から前
記信号処回路を保護することができる。
ェースによれば、簡単な回路構成により、バスに接続さ
れている信号処理回路への動作電源の供給が停止されて
もバスの情報伝達機能に悪影響を及ぼすことを防止で
き、且つバス側の電圧が高い場合はバス側の電圧から前
記信号処回路を保護することができる。
【図１】本発明のバスインタフェースの一実施例を示し
たブロック図。
たブロック図。
【図２】図１に示した受信、送信用インタフェースの詳
細例を示した回路図。
細例を示した回路図。
【図３】図１に示したバスインタフェースの応用例を示
した回路図。
した回路図。
【図４】従来のバスインタフェースの一例を示したブロ
ック図。
ック図。
１…バス ２…マイクロコン
ピュータ ３…信号処理回路 ４…信号線 ５…受信用インタフェース ６…送信用インタ
フェース ３１…送信回路 ３２…受信回路 ３３…受信端子 ３４…送信端子 ６１…トランジスタ Ｒ１〜Ｒ４…抵抗
ピュータ ３…信号処理回路 ４…信号線 ５…受信用インタフェース ６…送信用インタ
フェース ３１…送信回路 ３２…受信回路 ３３…受信端子 ３４…送信端子 ６１…トランジスタ Ｒ１〜Ｒ４…抵抗
Claims (3)
- 【請求項１】 電圧レベルがハイレベル、ローレベルに
なることにより信号を伝達するバスに複数の信号送受信
回路が接続されて成るシステムにおける前記信号送受信
回路を前記バスに接続するバスインタフェースにおい
て、前記バス上の信号を前記信号送受信回路へ入力する
ハイインピーダンス回路から成る受信用インタフェース
と、前記信号送受信回路から出力される送信信号に応じ
てスイッチするスイッチ回路を有し、このスイッチ回路
を通して前記送信信号を前記バス上に送出する送信イン
タフェースとから成ることを特徴とするバスインタフェ
ース。 - 【請求項２】 前記ハイインピーダンス回路は前記バス
をプルアップする電圧が印加される抵抗に対して十分高
い抵抗値を有する抵抗を構成要素とする抵抗分圧回路か
ら成ることを特徴とする請求項１記載のバスインタフェ
ース。 - 【請求項３】 前記スイッチ回路は前記送信信号がベー
スに入力され、コレクタが前記バスに接続されるトラン
ジスタであることを特徴とする請求項１又は２記載のバ
スインタフェース。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7071411A JPH08274796A (ja) | 1995-03-29 | 1995-03-29 | バスインタフェース |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7071411A JPH08274796A (ja) | 1995-03-29 | 1995-03-29 | バスインタフェース |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08274796A true JPH08274796A (ja) | 1996-10-18 |
Family
ID=13459758
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7071411A Withdrawn JPH08274796A (ja) | 1995-03-29 | 1995-03-29 | バスインタフェース |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08274796A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4808904B2 (ja) * | 2000-06-02 | 2011-11-02 | トムソン ライセンシング | 無電力供給状態での集積回路のバス動作 |
| WO2025255703A1 (en) * | 2024-06-11 | 2025-12-18 | Tridonic Gmbh & Co Kg | Method and apparatus for reducing delay time of dali interface |
-
1995
- 1995-03-29 JP JP7071411A patent/JPH08274796A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4808904B2 (ja) * | 2000-06-02 | 2011-11-02 | トムソン ライセンシング | 無電力供給状態での集積回路のバス動作 |
| WO2025255703A1 (en) * | 2024-06-11 | 2025-12-18 | Tridonic Gmbh & Co Kg | Method and apparatus for reducing delay time of dali interface |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020604 |