JPH0827621B2 - 電子楽器 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、音色効果、リズム効
果等の楽音発生態様の制御要素が自動設定され、さらに
この楽音発生態様の制御要素を任意可変設定し得るよう
にする電子楽器に関する。

【０００２】

【従来の技術】自動演奏が行われるようにした電子楽器
にあっては、その演奏情報を記憶する楽譜データ記憶手
段を備えるもので、この楽譜データ記憶手段で音高デー
タおよび符長データからなる音符データを音符順次に記
憶することが考えられる。

【０００３】すなわち、この楽譜データ記憶手段から、
音符データを符長に相当する時間間隔で読み出し、この
読み出された音符データに含まれる音高データに対応す
る音高の音源信号を発生し、この音源信号を適宜音色形
成して演奏音として発音させる。この場合、自動リズム
演奏装置も適宜付属され、そのテンポクロック信号によ
り符長時間を計測している。

【０００４】この様な自動演奏装置にあっては、あくま
でも楽譜で表現される音符に対応する演奏音を自動的に
発生させるものであり、この演奏音の音色効果、さらに
ビブラート、トレモロ等の効果等は、操作者の意図のも
とに設定制御するもので、また自動リズム演奏装置にお
けるリズム種類、スタート制御、テンポ制御等は、操作
者が選択設定する。

【０００５】自動演奏装置による演奏者は、単に音楽と
して聴取するのみならず、模範演奏者として聴取する必
要があり、このためには模範的な音色設定等の楽音形成
および発生態様も、自動的に設定されることが重要であ
る。また、この楽音発生態様を任意可変することによる
演奏表現態様を聴覚的に知ることは、楽器演奏教習上で
非常に重要であり、音楽的感覚の習得の上でも重要であ
る。

【０００６】

【発明が解決しようとする課題】この発明は上記のよう
な点に鑑みなされたもので、楽音の発生態様等の模範的
な状態で自動演奏音が得られるばかりでなく、その発生
態様をさらに適宜アレンジして、音楽教習等が効果的に
実行できるようにする電子楽器を提供しようとするもの
である。

【０００７】

【課題を解決するための手段】この発明に係る電子楽器
は、楽音制御データ設定用の操作子、音符データおよび
楽音制御データを記憶した記憶手段から音符データおよ
び楽音制御データを読み取る手段、さらにこの読み取り
手段で読み取られた音符データおよび楽音制御データを
それぞれ記憶する記憶手段を備え、これら記憶手段から
音符データを順次読み出し自動演奏用楽音形成手段に供
給する。さらにマニュアル用楽音信号を発生するマニュ
アル用楽音形成手段を備え、制御データ用記憶手段の記
憶データに基づき前記自動演奏用楽音信号およびマニュ
アル用楽音信号の楽音発生態様を制御させるようにす
る。そして、前記操作子によって前記制御データ記憶手
段の記憶データが書き替え設定されるようにしている。

【０００８】

【作用】この様に構成される電子楽器にっては、記憶さ
れた音符データおよび楽音制御データに基づいて自動演
奏用楽音信号が形成されるものであり、またマニュアル
操作に対応した楽音も発生されるようになる。そして、
これら楽音の制御データは、基本的には記憶されている
ものであるが、この楽音制御データは操作子の操作によ
って任意性をもって書き替えられ、この書き替えられた
制御データに基づいた楽音演奏が行われる。すなわち、
お手本としての自動演奏音の楽音発生態様のみならず、
マニュアル演奏楽音の発生態様までも、自動演奏音の楽
音発生態様と一緒に設定される。したがって模範自動演
奏とマッチングしたマニュアル演奏が可能とされ、効果
的に演奏練習が可能とされる。

【０００９】

【実施例】以下、図面を参照してこの発明の一実施例を
説明する。まず図１を用いて基本的な構成を説明する
と、予め設定された音符データおよび楽音制御データを
記憶する記憶手段Ａを備え、この記憶手段に記憶された
データは読み取り手段Ｂによって読み取られ、制御デー
タは制御データ記憶手段Ｃに記憶され、音符データは自
動演奏用楽音形成手段Ｄに供給され、自動演奏用楽音信
号が形成される。またマニュアル演奏用の操作子Ｅで発
生されたデータはマニュアル用楽音形成手段Ｆに供給す
るもので、自動演奏用楽音形成手段Ｄおよびマニュアル
用楽音形成手段Ｆは、制御データ記憶手段Ｃからの制御
データの供給される制御手段Ｇにおいて制御される。そ
して、制御データ記憶手段Ｃの制御データは、制御デー
タ設定用操作子Ｈによって適宜書き替えられるようにし
ている。

【００１０】図２乃至図３はこの様な自動演奏装置の具
体的な回路構成を示すもので、自動演奏を行わせるため
の音符データおよび制御データによって構成される演奏
情報は、外部記憶装置に記憶設定されている。そして、
演奏しようとする曲に応じて外部記憶装置を選択し、そ
の記憶演奏情報を読み取り使用させる。

【００１１】外部記憶装置は、例えば記憶された曲の楽
譜の描かれた譜面11で構成され、この譜面11の例えば下
端縁部に磁気テープ等による記録部12が設定されてい
る。この記録部12に演奏情報がディジタル化されて記録
されている。

【００１２】この演奏情報の記録された譜面11は、例え
ば電子楽器キャビネットの譜面立てに設定して使用され
るもので、この譜面立て部に対応して記録部12を磁気ヘ
ッドで走査し、その記録演奏情報を読み取る読取り器13
が設定される。そして、譜面11が譜面立てに乗せられた
状態で、記録部12の記録演奏情報が読み取られるように
すると効果的である。

【００１３】記録部12に記録された演奏情報の形態は、
例えば図５に示すように、まず楽音制御データが設定さ
れる。この楽音制御データは、例えばｍビットで構成さ
れ、この制御データにつづいて第１および第２のデータ
（Data 1およびData 2) が直列的に配置して設定されて
いる。ここで、第１のデータはメロディを表現する音高
および符長からなる音符データが、音符順次に設定され
ている。

【００１４】そして、その曲の終了位置に終了（ＦＩＮ
ＩＳＨ）コードを記録し、さらに区切りコードを介して
第２のデータに連続させる。この第２のデータは伴奏音
を表現するもので、例えば和音の根音に相当する音高デ
ータ（根音データ）と符長データとの組み合わせでなる
音符データで構成され、この音符データは発生順次に直
列に配置され、区切りコードで終了されるようにしてい
る。

【００１５】読取り器13で読み取られる演奏情報は、Ｒ
ＡＭ等の前置データメモリ14に書き込まれるようにす
る。すなわち、譜面11が読取り器13に装填されることに
より、書き込み制御回路15に指令を与え、この制御回路
15から前置データメモリ14に対して書き込み指令ＷＴを
与える。

【００１６】同時にこの書き込み制御回路15からアドレ
スデータが発生され、このアドレスデータはセレクタ16
を介してデータメモリ14にアドレス指令として与えられ
る。このとき、セレクタ16に対しては、書き込み制御回
路15から書き込み指令ＷＴが発生される状態に対応し
て、この制御回路15からのアドレスデータをセレクトす
るように指令が与えられている。

【００１７】そして、譜面11の記録部12の記録データが
読取り器13で読み取られ、図５で示したような状態で順
次アドレス設定されて前置データメモリ14に書き込まれ
る。このデータ読み取り動作は、第２のデータにつづく
区切りコードの検出で終了される。

【００１８】前置データメモリ14に記憶された演奏情報
は、直列ビットの状態で設定されるもので、その読み出
し情報はゲート回路17を介して、直列ビットを並列ビッ
トに変換する第１乃至第３のＳ／Ｐ変換回路18、19、20
に供給する。この場合、第１の変換回路18はメロディ等
に対応する第１のデータに対応し、第２の変換回路19は
伴奏音に対応する第２のデータ対応し、さらに第３の変
換回路20は楽音制御データに対応する。

【００１９】第１および第２のＳ／Ｐ変換回路18および
19からの並列変換されたデータは、それぞれ楽譜データ
メモリ21および22に供給されると共に、区切りコード検
出回路23および24に導き、第１のデータにつづいて区切
りコードＤ1 、第２のデータにつづく区切りコードＤ2
をそれぞれ検出させる。

【００２０】楽譜データメモリ21および22は、それぞれ
アドレス発生回路25および26でそれぞれアドレス指定さ
れ、書き込み（ＷＲＩＴＥ）あるいは読み出し制御され
るもので、それぞれ区切りコード検出信号Ｄ1 およびＤ
2 の供給されるモード制御回路27によって、書き込みあ
るいは読み出し状態に設定され、前置データメモリ14か
ら読み出された第１のデータ（メロディ部）が楽譜デー
タメモリ21に、第２のデータ（伴奏部）が楽譜データメ
モリ22にそれぞれ書き込み記憶される。

【００２１】例えば、楽譜データメモリ21に対しては、
図６の（Ａ）に示すように音高データおよび符長データ
の組み合わせでなる音符データが、アドレス順次に記憶
設定される。この場合、休止符も音高データの１つとし
て（オール０）符長データと組み合わせて記憶設定さ
れ、曲の終了コード（ＦＩＮＩＳＨ）が記憶設定され、
アドレス順次にこれら音符データが読み出されるように
なっている。

【００２２】楽譜データメモリ22に対しても、図６の
（Ｂ）で示すようにコードを示す根音に対応する音高デ
ータと符長データとの組合わせが、アドレス順次にした
がって記憶されている。

【００２３】そして、これら楽譜データメモリ21および
22それぞれからの読み出し音符データの音高データ部
は、自動演奏音形成回路29に供給され、さらに符長デー
タ部は読み出し制御回路30および31にそれぞれ供給され
る。

【００２４】自動演奏楽音形成回路28では、供給された
音高データに対応した音高の楽音信号を発生し、また自
動伴奏音形成回路29では供給された音高データに基づ
き、この音高を根音とするコード和音構成音、さらにベ
ース音の楽音信号を発生する。そして、これら発生され
た楽音信号は、増幅器32を介してスピーカ33に供給し、
演奏音として発音されるようにする。

【００２５】読み出し制御回路30および31では、それぞ
れ符長データに対応する時間をカウント計測し、その入
力時より符長時間経過時に符長一致信号を発生し、それ
ぞれ対応する系列のアドレス発生回路25および26に供給
する。

【００２６】その他、楽譜データメモリ21からの出力デ
ータは、終了検知回路34で監視されて、終了コード（Ｆ
ＩＮＩＳＨ）が読み出されたときにこれらを検知し、こ
の検知信号はモード制御回路27に供給する。また、楽譜
データメモリ21から読み出される音高データは、鍵盤35
の各鍵を選択的に指示する押鍵表示回路36を表示制御
し、その音高データに対応して押鍵すべき鍵を指示し
て、演奏練習の補助をするようになる。

【００２７】鍵盤35に対応するキースイッチ回路35a か
らは、その押鍵操作に対応するキーイングデータが得ら
れ、楽音形成回路37でその鍵操作に対応する楽音信号が
得られるもので、この楽音信号は増幅器32を介してスピ
ーカ33に供給されて演奏音として発音される。

【００２８】モード制御回路27に対しては、スタートス
イッチ30およびリピートスイッチ39が付属され、それぞ
れこのスイッチ38および39の操作に対応してスタート指
令（ＳＴＲＴ）およびリピート指令（ＲＥＰ）が入力さ
れる。

【００２９】このモード制御回路27は、演奏情報の読み
取りおよび書き込み、さらに読み出し自動演奏等のモー
ド制御を行うもので、以下信号系の説明の便宜上、前置
データメモリ14、楽譜データメモリ21および22それぞれ
に対応する信号説明に関連して、これらメモリ14、21、
22をそれぞれＲＡＭ1 、ＲＡＭ2 、ＲＡＭ3 と仮称す
る。

【００３０】モード制御回路27は、まず前置データメモ
リ14系に対して、ＲＡＭ1 アドレスカウンタクリア指令
を発生し、アドレスカウンタ40をリセットする。このア
ドレスカウンタ40は、クロックφで計数され、その計数
値に対応したアドレスデータは、セレクタ16を介して前
置データメモリ14に供給される。また、このアドレスカ
ウンタ40の計数値は、前記制御データのビット数ｍを検
知するデコーダ41に供給され、アドレスｍ検知時にデコ
ーダ41から検出信号（ＰＤＥＮＤ）が発生されて、アン
ド回路42を介してモード制御回路27に供給する。アンド
回路42には、モード制御回路27からのプリデータ指令信
号がゲート信号として供給される。

【００３１】モード制御回路27からは、アドレスリセッ
ト信号ＡＤＲが発生され、アドレス発生回路25および26
にリセット指令として供給し、またメモリ書き込み指令
ＭＷＴを発生して、楽譜データメモリ21、22に書き込み
指令／ＷＴを与える。

【００３２】そして、さらにデータメモリ21、22それぞ
れに対するチップイネーブル信号ＭＣＥ2 、ＭＣＥ3 を
発生し、それぞれチップイネーブル指令／ＣＥを与え
る。このチップイネーブルに対応して、モード制御回路
27からＲＡＭ2 、ＲＡＭ3 の書き込み信号が発生され、
それぞれアドレス発生回路25、26をデータ書き込み指令
状態Ｗに設定し、さらにクリア指令を発生してアドレス
発生回路25、26を共にクリア制御するようにしている。

【００３３】図７はアドレス発生回路25の具体的構成例
を示すもので、アドレスカウンタ43を備える。このカウ
ンタ43は、対応するメモリ21の最大アドレス番地に対応
して最大計数値が設定され、その最大計数値（ＭＡＸカ
ウント）に達した時に信号ＡＣＴＯを発生し、モード制
御回路27に供給するようになる。そして、この計数値情
報がアドレスデータとして出力されるようになる。

【００３４】カウンタ43は信号ＡＤＲでリセットされ、
オア回路44の出力信号で計数歩進されるようになり、オ
ア回路44には読み出し制御回路30からの符長一致信号お
よびアンド回路45、46からの信号が供給される。

【００３５】アンド回路44、45には、クリア信号（ＲＡ
Ｍ2 、ＲＡＭ3 ）および書き込み指令（ＲＡＭ2 ）がそ
れぞれゲート信号として供給され、クロックφとこのク
ロックφを適宜分周した信号とでそれぞれ連続的に計数
歩進する。

【００３６】この様な動作によりクリア信号（ＲＡＭ2
、ＲＡＭ3 ）発生時には、クロックφにより高速でＲ
ＡＭ2 に「０」が書き込まれるので、このＲＡＭ2 は実
質的にクリアされることになる。また、書き込み指令
（ＲＡＭ2 ）発生時には、前置データメモリ14からの直
列た直列データがＳ／Ｐ変換回路18により並列データに
変換され、この並列データがクロックφを分周した信号
によってＲＡＭ2 に書き込まれる。

【００３７】アドレス発生回路26も上記同様に構成され
るもので、この場合は特に信号ＡＣＴＯの出力回路は設
けられておらず、符長一致信号は読み出し制御回路31か
ら得られるようにしている。

【００３８】図８はモード制御回路27の具体的な構成を
示すもので、自動演奏のプレイモード（ＰＬＡＹ）を設
定するフリップフロップ回路47、およびリピートモード
を設定するトリガフリップフロップ48を備え、それぞれ
セットされたプレイあるいはリピートモード設定時にお
いて、表示ランプ49、50が点灯されるようになってい
る。

【００３９】そして、前記スタートスイッチ38の操作に
対応するスタート信号ＲＴＲＴは微分回路51に供給し、
微分パルス状のスタート信号ΔＳＴＲＴを発生し、この
信号はオア回路52を介してフリップフロップ回路47をリ
セットし、さらにトリガフリップフロップ48をリセット
設定する。そして、フリップフロップ回路47は、そのセ
ット時にプレイモードの指令信号ＰＬＡＹを発生する。

【００４０】オア回路52には、終了信号ＦＩＮＩＳＨが
供給されるもので、この信号はトリガフリップフロップ
48のセット時にゲート信号の与えられるアンド回路53に
供給する。このアンド回路53からの出力信号は、クロッ
クφで駆動されるディレードフリップフロップでなる遅
延回路54を介して、プリセットカウンタ55にプリセット
ロード指令ＬＤとして供給する。

【００４１】プリセットカウンタ55は、スタート信号Δ
ＳＴＲＴでリセットされ初期設定されるもので、３ビッ
トのバイナリカウンタで構成され、プリセットロード指
令ＬＤに対応して、３ビットで「１００」にプリセット
設定される。

【００４２】このカウンタ55からの３ビットの出力計数
データ「Ｑ1 、Ｑ2 、Ｑ3 」はデコーダ56に供給し、こ
の計数データに対応して「０」「１」「２」「３」
「４」の出力信号ラインに出力信号を発生するようにな
る。

【００４３】このデコーダ55の「０」〜「４」の計数値
にそれぞれ対応する出力ラインは、それぞれクリア（Ｒ
ＡＭ2 、ＲＡＭ3 ）指令、プリデータ、書き込み（ＷＲ
ＩＴＥ）のＲＡＭ2 およびＲＡＭ3 に対する信号にそれ
ぞれ対応され、そのそれぞれの出力「１」で該当の指令
信号を発生するようになる。

【００４４】また、デコーダ56の「１」「２」「３」の
ラインの出力信号はオア回路57で検知され、信号ＭＣＬ
として取り出して前置データメモリ14からの読み出しデ
ータの供給されるゲート回路17にゲート信号として与え
る。さらに、「０」「２」「３」のライン、「０」
「２」のライン、「０」「３」のラインがそれぞれ出力
の存在しない状態を、それぞれノア回路58、59、60で検
知し、それぞれ信号ＭＷＴ、ＭＣＥ2 、ＭＣＥ3 の出力
信号が得られるようにし、デコーダ56で計数値「４」が
得られたときには、これを微分回路61で検知してフリッ
プフロップ回路47にセット指令を与えるようにする。

【００４５】そして、さらにデコーダ56の計数値「０」
の出力信号は、入力される信号ＡＣＴＯと共にアンド回
路62に供給し、このアンド回路62からの出力信号はＲＡ
Ｍ1クリア信号として取り出し、アドレスカウンタ40を
リセットする。

【００４６】このアンド回路62からの出力信号、前記ス
ターと信号ΔＳＴＲＴ、さらに入力される信号ＰＤＥＮ
Ｄ、Ｄ1 ＥＮＤ、Ｄ2 ＥＮＤ、ＦＩＮＩＳＨのいずれか
の存在はオア回路63で検知し、アンド回路62からの出力
信号、信号ＰＤＥＮＤ、Ｄ1ＥＮＤ、Ｄ2 ＥＮＤ、ＦＩ
ＮＩＳＨのいずれかの存在をオア回路64で検知する。オ
ア回路63からの出力信号は、信号ＡＤＲとして取り出
し、オア回路64からの出力信号はプリセットカウンタ55
に計数信号として供給するようにしている。

【００４７】前記トリガフリップフロップ48のトリガ入
力端子Ｔには、前記リピートスイッチ39の操作に対応し
て得られるリピート信号ＲＥＰが供給される。そして、
このトリガフリップフロップ48を反転制御するようにし
ている。

【００４８】このモード制御回路27からのスタート信号
ΔＳＴＲＴは、制御レジスタ回路65に供給される。この
制御レジスタ65には、第３のＳ／Ｐ変換回路20からの並
列データが供給され、これを記憶保持する。この場合、
Ｓ／Ｐ変換回路20には、アンド回路42から得られるＰＤ
ＥＮＤ信号が供給され、アドレスカウンタ40のアドレス
計数値がｍとなったときのデコーダ41からの出力信号に
対応してビット並列変換動作が停止される。

【００４９】すなわち、制御レジスタ回路65に対して前
置データメモリ14の記憶データの先頭からｍビット分、
すなわち制御データ部がレジスタ回路65に記憶されるよ
うになる。

【００５０】すなわち、演奏楽音の発生制御に用いられ
るｍ個の設定情報が制御レジスタ回路65に記憶設定され
るもので、電子楽器のパネル面にはこれらｍ個の設定情
報それぞれに対応する設定スイッチによって構成された
スイッチ回路群66が設定されている。このスイッチ回路
群66の各スイッチには、そのスイッチに対応する設定状
態を指示する表示ランプ群が付属され、このランプ群は
制御レジスタ回路65の記憶制御データによって、選択的
に点灯表示される。

【００５１】この場合、制御レジスタ回路65の設定記憶
情報は、スイッチ回路群66によって選択的に書き替え制
御できるようにされている。そして、この制御レジスタ
回路65に記憶保持された制御データは、自動演奏音形成
回28、自動伴奏音形成回路29および楽音形成回路37に供
給し、発音される演奏楽音の音色、変調効果等を設定す
る。

【００５２】また、制御レジスタ回路65のリズム演奏に
関連する制御データ、すなわちリズム種類、リズムシン
クロスタート等の制御データは、リズムパターンメモリ
67に供給する。このリズムパターンメモリ67には、テン
ポ発振器68からのテンポクロック信号ＴＣＬを計数する
カウンタ69からのバイナリ状計数データが供給されるも
ので、このバイナリ計数データを構成するビット信号を
組み合わせて、制御データで指定された種類のリズムパ
ターン信号を発生する。そして、このリスムパターン信
号は、リズム音源回路70を駆動し、自動リズム演奏音源
信号を得るもので、この音源信号は増幅器32に供給し、
スピーカ33から自動リズム演奏音として発音される。

【００５３】ここで、上記発振器68からのテンポクロッ
ク信号は、読み出し制御回路30、31に供給し、符長時間
を計数計測するクロック信号として使用するもので、ま
たリズムパターンメモリ67の出力パターン信号で、伴奏
音形成回路29を制御し、コード和音、ベース音等の伴奏
楽音信号がリズムパターンに対応して表現されるように
している。また、自動演奏音および伴奏音形成回路28、
29、押鍵表示回路36、読み出し制御回路30、31、さらに
カウンタ69には、モード制御回路27から信号ＰＬＡＹを
供給し、自動演奏動作モードを指令する。

【００５４】図９および図１０は制御レジスタ65部の具
体的な構成例を示すもので、まずその入力部のＳ／Ｐ変
換回路20部は、ゲート回路17を介して取り出される直列
ビット状態の前置データメモリ14からの読み出しデータ
の供給されるｍビットのシフトレジスタ71を備える。

【００５５】すなわち、前置レジスタ14からｍビットの
制御データが読み出されると、その制御データがシフト
レジスタ71の各桁に記憶される。このシフトレジスタ71
の各桁に１ビットづつ記憶された制御データは、並列的
にラッチ回路72に供給され、このラッチ回路72には前置
レジスタ14からｍビットの制御データが読み出されたと
きに発生される信号ＰＤＥＮＤによるラッチ指令が与え
られ、制御データは並列ビット状態でラッチ回路72にラ
ッチ記憶される。

【００５６】そして、このラッチされた制御データは、
信号ＰＤＥＮＤによって駆動されるワンショット回路73
からのパルス信号でゲート制御されるゲート回路74を介
して取り出され、制御レジスタ回路65に供給される。

【００５７】制御レジスタ65は第１乃至第４のレジスタ
75、76、77、78に区分設定される。そして、例えば第１
のレジスタ75はリズムスタート、上鍵盤および下鍵盤に
対するトレモロ、同じくビブラート、リズムシンクロス
タート等の制御データに対応され、その各データに対応
したスイッチ回路からなる第１のスイッチ回路群66aを
備える。このスイッチ回路群66a を構成する各スイッチ
回路は、例えばプッシュＯＮ、プッシュＯＦＦでそれぞ
れ構成される。

【００５８】第２のレジスタ76、第３のレジスタ77およ
び第４のレジスタ78は、それぞれリズムセレクトスイッ
チ回路群66b 、上下鍵盤音色プリセットスイッチ回路
群、自動伴奏音のベースコードを得るモード（シングル
フィンガ、フルフィンガ等）選択スイッチ回路群を備
え、これらの制御データにそれぞれ対応される。

【００５９】そして、この第２乃至第４のレジスタ76〜
78のスイッチ回路群にあっては、その各々の制御データ
に対してスイッチ回路群が存在し、その１つのスイッチ
回路群を設定操作したときに、他のスイッチ回路群は全
て解除されるように構成している。ここで、第２乃至第
４のレジスタ76〜78は同一構成でなり、その内部構成は
レジスタ76で代表して示している。

【００６０】まず、第１のレジスタ75にあっては、スイ
ッチ回路郡66a で設定された複数の制御データが、並列
的に取り出されるマルチプレクサ79に供給される。この
マルチプレクサ79は、カウンタ80からの計数信号で制御
され、上記複数の設定制御データが順次取り出されてシ
フトレジスタ81に供給する。

【００６１】ここで、スイッチ回路群66a で設定される
制御データ数がＰ個である場合、このデータはそれぞれ
ＯＮ、ＯＦＦを表現する１ビットデータで構成され、シ
フトレジスタ81はＰ桁に構成する。そして、このシフト
レジスタ81からの出力ビットデータは、インバータ82で
反転してマルチプレクサ79からの出力ビットデータと共
にアンド回路83に供給する。

【００６２】このアント回路83からは、スイッチ回路群
66a 内のあるスイッチ回路がＯＮ状態に切換えられたと
きに、この切換えられたスイッチ回路に対応するデータ
の出力タイミングで、論理「１」の出力信号が得られる
ようになる。

【００６３】また、マルチプレクサ79からの出力信号を
インバータ84で反転して、シフトレジスタ81からの出力
信号と共にアンド回路85に供給し、このアンド回路85か
らはスイッチ回路群66a 内のあるスイッチがＯＦＦ状態
に切換えられたときに、この切換えられたスイッチ回路
に対応するデータの出力タイミングで論理「１」の出力
信号が得られるようにしている。

【００６４】そして、これらアンド回路83、85からの出
力信号は、それぞれカウンタ80で制御されるデマルチプ
レクサ86a 、86b に供給して、並列的なビットデータに
もどし、これらビットデータはそれぞれＰ個のオア回路
87a 、87b 、…および88a 、88b 、…に分配供給する。

【００６５】オア回路87a 、87b 、…には、ゲート回路
74から得られたｍビットの制御データの中の第１のレジ
スタ75に対応するＰビットの制御データがそれぞれ供給
される。このオア回路87a 、87b 、…それぞれからの出
力信号は、Ｐ個の制御データをそれぞれ記憶するフリッ
プフロップ回路89a 、89b 、…のセット端子に供給す
る。

【００６６】また、オア回路89a 、89b 、…には、スタ
ーと信号ΔＳＴＲＴをそれぞれ供給し、これらオア回路
89a 、89b 、…からの出力信号は、それぞれ上記フリッ
プフロップ回路89a 、89b 、…それぞれのリセット端子
に供給する。

【００６７】すなわち、モード制御回路27からスタート
信号ΔＳＴＲＴが発生されたとき、フリップフロップ回
路89a 、89b 、…は全てリセットされた初期設定され、
その後Ｓ／Ｐ変換回路20からの第１のレジスタ75に対応
する制御データでフリップフロップ回路89a 、89b 、…
が選択的にセットされて、その制御データを記憶保持す
る。このフリップフロッブ回路89a 、89b 、…のセット
あるいはリセット状態に応じて、Ｐビットの出力制御デ
ータが得られる。

【００６８】この様な状態でパネル面のスイッチ回路群
66a においてスイッチ操作が行われた場合、そのＯＮ状
態でアンド回路83から、ＯＦＦ状態でアンド回路85から
出力信号が得られ、フリップフロップ回路89a 、89b 、
…による記憶をその新しいスイッチ動作に応じて書き替
えるようになる。

【００６９】90はスイッチ回路群66a のスイッチそれぞ
れに対応して設けられるランプ群であり、フリップフロ
ップ回路89a 、89b 、…のセットあるいはリセット状態
に応じて点灯制御され、そのときの制御データの状態を
表示するようになる。

【００７０】第２のレジスタ76にあっては、スイッチ回
路群66b の各スイッチ回路の設定状態に応じたビットデ
ータを、カウンタ80で制御されるマルチプレクサ91で順
次取り出し、シフトレジスタ92に供給する。このシフト
レジスタ92は第２のレジスタ76に対する制御データのビ
ット数ｑ桁に構成され、その出力ビットデータはインバ
ータ93を介してマルチプレクサ91からの出力デデータと
共にアンド回路94に供給する。

【００７１】すなわち、アンド回路94からは、スイッチ
回路群66b いずれかのスイッチが操作されたときに、そ
のスイッチに対応する制御データタイミングで出力信号
が発生するもので、このアンド回路94からの出力信号は
マルチプレクサ95でタイミング分配され、オア回路96a
、96b 、…に供給される。

【００７２】このオア回路96a 、96b 、…には、Ｓ／Ｐ
変換回路20からの第２のレジスタ76に対応するｑビット
の制御データが分配供給されるもので、このオア回路96
a 、96b 、…からの出力データは、ラッチ回路97に供給
する。このラッチ回路97にはオア回路96a 、96b 、のい
ずれかに出力が発生したときに、オア回路98でこれを検
知し、ラッチ指令の与えられるものである。そして、こ
のラッチ回路97の記憶制御データは、制御データとして
取り出すと共に、スイッチ回路群66b に対応するランプ
群99を表示制御する。

【００７３】すなわち、Ｓ／Ｐ変換回路20からこの第２
のレジスタ76に対して、ｑビットの並列データにより、
ｑ種類の制御内容の１つを選択指定する制御指令が入力
される。

【００７４】例えば、オア回路96a に対応する制御対象
を選択する場合には、このオア回路96a に分配されるビ
ットのみを「１」にし、他の全てのビットを「０」にし
たｑビットの制御データが入力され、このｑビットのデ
ータは「１」のデータを検知するオア回路98に対応して
ラッチ回路97にラッチ記憶される。

【００７５】そして、この状態でスイッチ回路群66b に
おいて１つのスイッチが操作されると、その操作された
スイッチに対応して例えばオア回路96b にデマルチプレ
クサ95から信号「１」が与えられ、オア回路98出力に対
応してラッチ回路97に、このオア回路96b に対応する部
分が「１」となる制御データを書き込むようになる。す
なわち、スイッチ回路群66b によって制御データの内容
が書き替えられるようになり、ラッチ回路97の記憶デー
タの内容は、ランプ群99で表示される。

【００７６】レジスタ77および78は、それぞれ上記レジ
スタ76と同様に構成されるもので、それぞれｒビットお
よびｓビットの制御データがそれぞれ対応設定されるよ
うになる。

【００７７】上記のように構成される電子楽器にあって
は、まずその自動演奏に先立ち外部記憶装置である譜面
11を読取り器13にセットする。この様に譜面11がセット
されると、読取り器13は譜面11に設定された記録部12を
走査し、その記録演奏データの読取りを開始する。同時
に書き込み制御回路15に指令を与え、この回路から前置
データメモリ14に書き込み指令ＷＴを与えると共に、セ
レクタ16にセレクト指令を与え、書き込み制御回路15で
発生されるアドレスデータを前置データメモリ14に与
え、読取り器13で読み取った図５で示したような演奏デ
ータをそのままアドレス順序に前置データメモリ14に書
き込む。これで自動演奏の準備が完了される。

【００７８】この様な準備完了の状態でスタートスイッ
チ38が操作されると、モード制御回路28からスターと信
号ΔＳＴＲＴが発生される。この信号は制御レジスタ回
路25に供給されると共に、モード制御回路27でフリップ
フロップ回路47およびトリガフリップフロップ48をリセ
ット設定し、さらにオア回路63を介して信号ＡＤＲを発
生する。すなわち、楽譜データメモリ21、22に対応する
アドレス発生回路25、26にリセット指令を与え、初期設
定する。

【００７９】また、モード制御回路27において、スター
と信号ΔＳＴＲＴの発生と共にプリセットカウンタ55が
リセットされ、その出力Ｑ1 、Ｑ2 、Ｑ3 は「０００」
となってデコーダ56の「０」に対応するラインに「１」
の信号を発生し、ＲＡＭ2 、ＲＡＭ3 のクリア指令が発
生される。

【００８０】このときノア回路58〜60からの出力信号Ｍ
ＷＴ、ＮＣＥ2 、ＭＣＥ3 は「０」となり、楽譜データ
メモリ21、22は共に書き込み状態とされ、チップイネー
ブル状態とされる。

【００８１】アドレス発生回路25、26にクリア指令が与
えられると、図７からも明らかなように信号ＡＤＲでリ
セットされたアドレスカウンタ43がクロックφで歩進さ
れるようになり、書き込み状態とされた楽譜データメモ
リ21、22に順次歩進されるアドレス指令が与えられる。

【００８２】このとき、前置データメモリ14の出力回路
のゲート回路17が閉じられる状態にあるため、楽譜デー
タメモリ21、22に対する入力データはオール「０」とな
り、楽譜データメモリ21、22の記憶データは全て「０」
となり、クリアされる。そして、アドレス発生回路25の
アドレスカウンタ43の計数値が最大値となると、信号Ａ
ＣＴＯが発生され、モード制御回路27においてアンド回
路62に信号が与えられる。

【００８３】このとき、デーコーダ56の「０」のライン
が「１」であるため、アンド回路62からの信号ＡＣＴＯ
に対応して出力信号が得られ、ＲＡＭ1 クリア信号が発
生しアドレスカウンタ40がリセットされ、初期設定され
る。

【００８４】同時にアンド回路62の出力信号はオア回路
62を介して信号ＡＤＲとして取り出され、アドレス発生
回路25、26をリセットして初期設定し、さらにオア回路
64を介してプリセットカウンタ55を１つ歩進する。

【００８５】プリセットカウンタ55が歩進されると、デ
コーダ56の「１」のラインの出力信号が発生し、プリデ
ータを発生してアンド回路42にゲート信号を与えるよう
になり、信号ＭＣＬを発生してゲート回路17のゲートを
開く。

【００８６】このとき、前述したようにアドレスカウン
タ40はリセットされて初期設定された後、クロックφで
計数歩進されるようになるものであり、セレクタ16に書
き込み制御回路15から外部データ読み取りのためのセレ
クト指令が与えられていないため、アドレスカウンタ40
で前置データメモリ14は先頭アドレスから順次アドレス
指定される。

【００８７】このとき、このデータメモリ14は読み取り
状態でないため読み出し（リード）状態にあり、先に記
憶された演奏音データは先頭から順次読み出され、ゲー
ト回路17を介してＳ／Ｐ変換回路18〜20に並列的に供給
される。しかし、楽譜データメモリ21、22は書き込みモ
ードではないため、Ｓ／Ｐ変換回路18、19の出力データ
は作用しない。

【００８８】前置データメモリ14から読み出された先頭
からｍビットの制御データは、そのままＳ／Ｐ変換回路
20のシフトレジスタ71に直列的に書き込まれ、このｍビ
ットのデータ出力が完了するとデコーダ41でｍビット検
出信号が得られ、先にゲート信号の与えられたアンド回
路42を介して信号ＰＤＥＮＤが取り出され、モード制御
回路27およびＳ／Ｐ変換回路20に供給される。

【００８９】Ｓ／Ｐ変換回路20にあっては、図９および
図１０からも明らかなように、信号ＰＤＥＮＤによりラ
ッチ回路72にラッチ指令が与えられ、ｍビットのシフト
レジスタ71に書き込まれた制御データをラッチ記憶し、
ゲート回路74を介して第１乃至第４のレジスタ75〜78に
分配し、前述したように記憶保持する。

【００９０】また、モード制御回路27においては、入力
される信号ＰＤＥＮＤによって、オア回路63、64から出
力信号が発生され、信号ＡＤＲを発生してアドレス回路
25、26のリセットを確認すると共に、プリセットカウン
タ55を歩進し、デコーダ26の「２」のラインに出力信号
が発生されるようになる。

【００９１】デコーダ56の「２」のラインに出力信号が
発生されると、ノア回路58、59の出力信号が「０」とな
り、書き込み指令（ＷＲＩＴＥ ＲＡＭ2 ）か発生す
る。すなわち、楽譜データメモリ21が書き込み状態とさ
れ、アドレス発生回路25のアドレスはクロックφで歩進
されるようになる。

【００９２】したがって、ゲート回路17を介して前置デ
ータメモリ14から前記制御データにつづいて読み出され
る第１のデータが、Ｓ／Ｐ変換回路18を介して図６の
（Ａ）に示したフォーマットで楽譜データメモリ21に書
き込まれる。そして、第１のデータが終了コード（ＦＩ
ＮＩＳＨ）までデータメモリ21に書き込まれると、つづ
いてＳ／Ｐ変換回路18から区切りコードが出力され、こ
れが区切りコード検出回路23で検出され、検出信号Ｄ1
ＥＮＤが発生される。

【００９３】この区切り検出信号Ｄ1 ＥＮＤは、モード
制御回路27において信号ＡＤＲを発生すると共に、プリ
セットカウンタ55を歩進し、デコーダ56の「３」のライ
ンに出力が発生されるようになる。したがって、楽譜デ
ータメモリ21に対する書き込み状態は停止され、アドレ
ス発生回路25、26のリセットが確認される。

【００９４】そして、楽譜データメモリ22が書き込み動
作状態に設定され、アドレス発生回路26に対して書き込
み指令（ＷＲＩＴＥ ＲＡＭ3 ）が供給されて、クロッ
トφでアドレスが歩進される。

【００９５】すなわち、ゲート回路17を介して前置デー
タメモリ14から読み出された第２のデータが楽譜データ
メモリ22に、図６の（Ｂ）に示すフオーマットの状態で
書き込まれ、この第２のデータの書き込み終了と共に区
切りコード検出回路24から検出信号Ｄ2 ＥＮＤが得られ
る。

【００９６】この区切り検出信号Ｄ2 ＥＮＤは、モード
制御回路27に供給され、信号ＡＤＲを発生してアドレス
発生回路25、26をリセットして初期設定すると共に、プ
リセットカウンタ55を歩進し、デコーダ56の「４」のラ
インに出力信号を発生させるようになる。

【００９７】したがって、信号ＭＣＬは断たれ、ゲート
回路17のゲートが閉じられて前置データメモリ14からの
データ読み出し動作が終了する。この状態では、モード
制御回路27のノア回路58〜60からの出力信号は全て
「１」となり、楽譜データメモリ21、22は読み出し状態
に設定される。

【００９８】デコーダ56の「４」のラインに信号が立ち
上がると、微分回路61から微分パルスが発生され、フリ
ップフロップ回路47がセットされる。したがって、演奏
動作指令ＰＬＡＹが発生すると共に、このプレイ状態の
表示がランプ49で行われるようになる。

【００９９】この動作指令ＰＬＡＹは自動演奏音および
自動伴奏音形成回路28、29、読み出し制御回路30、31、
カウンタ69を動作状態に設定するもので、読み出し制御
回路30、31ではまずアドレス発生回路25、26を１つ歩進
し、楽譜データメモリ21、22から、それぞれ先頭番地の
音符データを読み出すようにされる。

【０１００】すなわち、自動演奏音形成回路28では楽譜
データメモリ21からの読み出し音符データの音高データ
に対応する楽音信号を発生する。また、伴奏音形成回路
29では楽譜データメモリ22からの読み出し音符データの
根音データに基づき、コード和音、さらにベース音の楽
音信号を形成する。

【０１０１】この場合、動作指令されたカウンタ69から
の計数信号に基づく、リズムパターンメモリ67からのリ
ズムパターン信号で、上記コード和音およびベース音の
楽音信号が断続され、この伴奏音信号は演奏音形成回路
28からの楽音信号と共に増幅器32に供給され、自動演奏
音として発生される。また、同時にリズムパターンメモ
リ67からの出力パターン信号でリズム音源回路70が駆動
され、リズム演奏を伴った自動演奏が表現される。

【０１０２】この場合、制御レジスタ回路65からの制御
データが、自動演奏音形成回路28、自動伴奏音形成回路
29に分配されており、メロディ演奏音および伴奏音の発
生態様は、この制御データにより決定される。また、リ
ズムパターメモリ67から発生されるリズムパターン信号
の態様も、制御レジスタ回路65からの制御データで選択
設定される。

【０１０３】ここで、楽譜データメモリ21からの出力音
符データは、押鍵表示装置36にも供給されており、この
音符データに対応する操作鍵を鍵盤35上で指示表示す
る。したがって、演奏練習生はこの指示された鍵をマニ
ュアル操作することによって、自動演奏された演奏を鍵
盤35上で実行できるようになり、この鍵の操作に伴うキ
ースイッチ回路35a からの音高データ基づき、楽音形成
回路37で楽音信号が発生される。

【０１０４】すなわち、自動演奏音形成回路28からの自
動演奏音情報を模範演奏源とした、マニュアル操作によ
る練習演奏楽音信号が楽音形成回路37から得られ、効果
的なマニュアルによる鍵盤演奏練習が実行できるように
なる。

【０１０５】この場合、自動演奏楽音形成回路28からの
出力楽音信号レベルを、断あるいは減少させるようにす
れば、マニュアル演奏による楽音が明確に表現され、効
果的な演奏練習が実行できる。

【０１０６】この様な演奏状態において、楽譜データメ
モリ21、22から読み出された音符データに含まれる符長
データは、それぞれ読み出し制御回路30、31に記憶され
る。この読み出し制御回路30、31では、テンポ発振器68
からのテンポクロック信号ＴＣＬを計数し、それぞれ記
憶された符長データに相当する時間経過を計測するもの
で、音符データの読み出しより、それぞれ記憶した符長
データに対応する時間の経過したときに、それぞれ対応
するアドレス発生回路25、26に歩進指令を与えて、それ
ぞれアドレスカウンタ43を歩進して楽譜データメモリ2
1、22から次の番地の音符データを読み出すようにす
る。

【０１０７】すなわち、楽譜データメモリ21、22それぞ
れから、音符データが音符データに含まれる符長データ
に対応する時間間隔で順次読み出され、自動演奏が継続
されるようになる。

【０１０８】そして自動演奏が終了する状態となると、
楽譜データメモリ21から終了コード（ＦＩＮＩＳＨ）が
読み出され、これが終了コード検出回路34で検出され
る。この終了検出信号ＦＩＮＩＳＨは、モード制御回路
27に供給され、オア回路52を介してフリップフロップ回
路47をリセットする。

【０１０９】同時にこの信号はオア回路63、64を介して
取り出され、アドレス発生回路25、26をリセットして初
期設定すると共に、プリセットカウンタ55を歩進し、デ
コーダ56の「５」のラインに出力信号が発生されるよう
にして、自動演奏動作が終了される。

【０１１０】また、上記自動演奏状態において、リピー
トスイッチ39が操作されると、リセット状態にあるトリ
ガフリップフロップ48にトリガ指令が与えられ、反転し
てセットされる。そして、リピート表示ランプ50が点灯
されると共に、アンド回路53にゲート信号が与えられ
る。

【０１１１】この様な状態で終了検出信号ＦＩＮＩＳＨ
が発生されると、前述したように自動演奏停止動作が実
行されると同時に、アンド回路53から出力信号が発生さ
れ、この信号は遅延回路54を介してプリセットカウンタ
55にプリセットロード信号ＬＤとして供給される。

【０１１２】このプリセットカウンタ55には、バイナリ
情報で「１００」のプリセットデータが結合されている
ため、プリセット指令によってカウンタ55の計数データ
は「１００」とされ、デコーダ56の「４」のラインに出
力信号が発生される。したがって、自動演奏モードが再
び設定される。

【０１１３】この場合、終了検出信号ＦＩＮＩＳＨが発
生されて１クロック信号φだけ遅れてプリセットカウン
タ55にプリセット指令が与えられるものであるため、オ
ア回路63からの信号ＡＤＲでアドレス発生回路25、26の
リセット動作が行われる。また、オア回路64からの信号
でプリセットカウンタ55を歩進し、デコーダ56のライン
「５」に出力信号が発生される。

【０１１４】したがって、プリセット動作でデコーダ56
の「４」のラインに信号が立ち上がると共に、楽譜デー
タメモリ21、22の記憶データが再び先頭番地から読み出
されるようになり、再び自動演奏が繰り返し行われる。
このリピート演奏モードは、リピートスイッチ39を再び
操作し、モード制御回路27のトリガフリップフロップ48
を反転リセットすることにより終了される。

【０１１５】すなわち、この様な自動演奏にあっては、
制御レジスタ回路65に記憶設定された制御データに基づ
き、楽音発生態様の特定された自動演奏音が得られる。
そして、この制御レジスタ回路65に対しては、メロデ
ィ、伴奏音等の演奏情報と共に外部記憶装置に記録設定
された制御データが記憶設定できるものであり、楽音発
生態様までも模範設定した自動演奏音が得られる。

【０１１６】しかし、実際の自動演奏に際しては、音
色、効果等の楽音発生態様を変更して演奏させたい場合
も要求され、また演奏曲と楽音発生態様との関連を学習
するには、任意に楽音発生態様を変更制御することが要
求される。

【０１１７】この様な場合においては、パネル面に設置
されるスイッチ回路群66の制御対象に対応したスイッチ
を操作することにより、自由に変更できる。すなわち、
図９および図１０で示したように、スタート制御された
当初においては、Ｓ／Ｐ変換回路20を介して得られた制
御データが記憶設定されるものであるが、前述したよう
にスイッチ回路群66a 、66b 等のスイッチ操作によっ
て、その記憶内容が変更され、任意な楽音発生態様が選
択的に設定されるようになる。

【０１１８】

【発明の効果】以上のようにこの発明に係る電子楽器に
よれば、模範としての自動演奏楽音の発生態様のみなら
ず、マニュアル演奏における楽音発生態様までも同時に
設定できるものであり、模範演奏音とマッチしたマニュ
アル演奏が可能とされる。したがって、模範演奏を模倣
したマニュアル演奏の練習を行ったときに、自動演奏側
とマニュアル演奏側の楽音が必ずマッチするため違和感
がなく、より効果的な演奏練習効果が発揮できる。ま
た、制御データを書き替えたときも、自動演奏音および
マニュアル演奏音共に楽音発生態様が変わるものである
ため、違和感のない演奏が実現される。

【図面の簡単な説明】

【図１】この発明の一実施例に係る電子楽器を説明する
構成図。

【図２】上記実施例の電子楽器のより詳細にした構成の
一部を示す回路構成図。

【図３】同じく図１につづく部分を示す回路構成図。

【図４】同じく図２にさらにつづく部分を示す回路構成
図。

【図５】上記装置に使用される演奏音情報の態様を説明
する図。

【図６】（Ａ）（Ｂ）はそれぞれ楽譜データとして記憶
されるメロディ部および伴奏部のデータフォーマットを
説明する図。

【図７】上記実施例装置のアドレス発生装置を説明する
目構成図。

【図８】同じくモード制御回路を説明する構成図。

【図９】同じく制御データレジスタの一部を示す回路構
成図。

【図１０】上記制御データレジスタの他の部分を示す回
路構成図。

【符号の説明】

11…譜面、12…記録部、13…読取り器、14…前置データ
メモリ、17…ゲート回路、18〜20…Ｓ／Ｐ変換回路、2
1、22…楽譜データメモリ、25、26…アドレス発生回
路、27…モード制御回路、28…自動演奏音形成回路、29
…伴奏音形成回路、30、31…読み出し制御回路、38…ス
タートスイッチ、39…リピートスイッチ、65…制御レジ
スタ回路、66…スイッチ回路群、67…リスムパターンメ
モリ、68…テンポ発振器、、69…カウンタ、70…リズム
音源。

Claims (1)

【特許請求の範囲】
1. 【請求項１】 演奏曲を表現する音符データと共に楽音
   の発生態様を制御する楽音制御データを予め記憶する記
   憶手段と、 この記憶手段から音符データおよび楽音制御データを読
   み出す読み出し手段と、 この読み出し手段から読み出した音符データに基づいて
   自動演奏用楽音信号を形成する自動演奏用楽音形成手段
   と、 前記読み出し手段から読み出した楽音制御データを記憶
   する制御データ記憶手段と、 音高を指定する演奏用操作子と、 この演奏用操作子によって指定された音高に対応するマ
   ニュアル用楽音信号を形成するマニュアル用楽音形成手
   段と、 前記制御データ記憶手段に記憶された記憶データに基づ
   き自動演奏用楽音信号およびマニュアル用楽音信号の楽
   音発生態様を制御する制御手段と、 前記楽音発生態様を制御する楽音制御データを設定する
   楽音制御データ設定用操作子とを具備し、 楽音制御データ設定用操作子の操作に対応して前記制御
   データ記憶手段の記憶データを書き替え設定し得る様に
   したことを特徴とする電子楽器。