JPH08279742A - プログラム可能な電流駆動出力バッファおよび出力バッファのための駆動電流出力を選択する方法 - Google Patents

プログラム可能な電流駆動出力バッファおよび出力バッファのための駆動電流出力を選択する方法

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JPH08279742A
JPH08279742A JP7320019A JP32001995A JPH08279742A JP H08279742 A JPH08279742 A JP H08279742A JP 7320019 A JP7320019 A JP 7320019A JP 32001995 A JP32001995 A JP 32001995A JP H08279742 A JPH08279742 A JP H08279742A
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Paul G Schnizlein
ポール・ジー・シュニッツレイン
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Abstract

(57)【要約】 【課題】 制御ビットを用いて容量性負荷が６０ｐＦな
いし２４０ｐＦのＩＳＡバスを駆動するために、６ｍＡ
−２４ｍＡの電流駆動能力を選択するようにプログラム
可能な、プログラム可能な電流駆動出力バッファを提供
する。 【解決手段】 このプログラム可能な駆動力バッファ１
０は、出力駆動トランジスタスルーレート制御回路３０
を能動化／不能化するのに用いられる制御信号８４と、
５．０ボルトまたは３．３ボルトの電源電圧で負荷が６
０ｐＦないし２４０ｐＦに変動するＩＳＡバス上で弱
い、中間または強い電流駆動能力を選択するのに用いら
れる電流駆動力制御ビット３２、３４とを含む。

Description

【発明の詳細な説明】
【０００１】
【発明の分野】この発明は、出力バッファの駆動力がプ
ログラム可能である出力バッファに関する。より特定的
にはこの発明は、ＩＳＡバスに接続され、その駆動力
が、容量性負荷の範囲が６０ｐＦないし２４０ｐＦで
３．３−５．０ボルトの範囲の電源電圧のためにプログ
ラム可能である、出力バッファに関する。
【０００２】
【関連技術の簡単な説明】現在、ＩＳＡバスのための入
力／出力（Ｉ／Ｏ）バッファは、５．０ボルトおよび
３．３ボルトのシステムで動作するように設計されてい
る。システム性能を向上させるのにプルダウン回路が
５．０ボルトのシステムで用いられてきた。プルダウン
回路を有する５．０ボルトのシステムのために設計され
たＩ／Ｏバッファの例は以下のとおりである。マームー
ド（Ｍａｈｍｏｏｄ）による「高速ＣＭＯＳ出力バッフ
ァ回路が出力信号発振および定常電流を最小化する（Hi
gh SpeedCMOS Output Buffer Circuit Mnimizes Output
Signal Oscillation and Steady Stay Current）」と
題された米国特許第５，２４８，９０６号、および「最
小の出力信号発振を与える高速ＣＭＯＳバスドライバ回
路（High Speed CMOS BusDriver Circuit That Provide
s Minimum Output Signal Oscillation）」と題された
米国特許第５，３２１，３１９号の両方は、この発明の
共通の譲受人に譲渡されている。これらの参照文献は、
複数のトランジスタレベル（ＶＴＮ）を介してプルダウ
ン出力トランジスタを遷移して、ＶＣＣ＝５．０ボルト
のためのプルダウンプロセスの間電流過渡ノイズを防ぐ
スルーレート制御された出力バッファ回路を説明してい
る。
【０００３】５．０ボルトまたは３．３ボルトの環境で
動作することのできるＩ／Ｏバッファの出力バッファド
ライバが必要になる。３．３ボルトの動作のためには、
先行技術の５．０ボルトのプルダウン遷移回路は必要で
はない。なぜなら、電流過渡は、３．３ボルトのシステ
ムでは当然のことながら最小化されるからである。
【０００４】さらに、５．０ボルトおよび３．３ボルト
で６０ｐＦないし２４０ｐＦの範囲のＩＳＡバス上の容
量性負荷を駆動することのできるＩ／Ｏバッファが必要
になる。上で述べた２つの先行技術の参照文献は、この
駆動能力を提供していない。
【０００５】
【発明の概要】この発明は、制御ビットを用いて、６０
ｐＦないし２４０ｐＦの範囲の容量性負荷のＩＳＡバス
を駆動するために６ｍＡ−２４ｍＡの電流駆動能力を選
択するようにプログラム可能な、プログラム可能な電流
駆動出力バッファのためのものである。このプログラム
可能な駆動力バッファ回路は、３．３ボルトおよび５．
０ボルトの動作電源電圧の両方で動作可能である。
【０００６】
【好ましい実施例の詳細な説明】図１は、この発明のプ
ログラム可能駆動力Ｉ／Ｏバッファ１０を示す。Ｉ／Ｏ
バッファ１０は、２４０ｐＦ、１２０ｐＦまたは６０ｐ
Ｆの容量性負荷を受けながら直接ＩＳＡバスを駆動する
ために５．０ボルトまたは３．３ボルトのシステムで動
作するように駆動力をプログラム可能である。２つの電
圧基準発生器１２および１４は、それぞれプルアップノ
ード１６およびプルダウンノード１８で電圧クランプを
与えるのに用いられる。電圧基準発生器１２は、プルア
ップＰチャネル出力トランジスタ１０５（図２）のゲー
トの電圧を制御する。電圧基準発生器１２の出力１０１
は、プルアップノード１６に接続され、これは、出力駆
動回路３０の入力９０に接続される。
【０００７】電圧基準発生器１４は、プルダウンＮチャ
ネル出力駆動トランジスタ１００のゲートの電圧を制御
する。電圧基準発生器１４のスルーレート制御出力９９
は、プルダウンノード１８に接続され、これは、出力駆
動トランジスタ１００のゲートに接続される。出力駆動
トランジスタ１００のゲートは、Ｉ／Ｏノード３１への
出力信号が論理「１」から論理「０」へ切換わるまです
なわちそのトリップレベルを越えてしまうまで、基準発
生器１４によりソースより３（ＶＴＮ）しきい値上に保
持される。出力信号が切換わった後、プルアップ出力駆
動トランジスタ１００のゲートは電源電圧レールにプル
アップされる。
【０００８】電圧基準発生器１２および１４はまた、そ
れぞれの電圧基準発生器を介して入力信号２４および２
６のために伝播遅延を与える。入力信号２４および２６
は、それらが入力されるそれぞれの電圧基準発生器を通
過して、それぞれプルアップノード１６またはプルダウ
ンノード１８に出力される。これらの電圧基準発生器お
よびその機能のより詳細な説明は、マームードによる米
国特許第５，２４８，９０６号の「高速ＣＭＯＳ出力バ
ッファ回路が出力信号発振および定常電流を最小化する
（High Speed CMOS Output Buffer Circuit Mnimizes O
utput Signal Oscillation and Steady Stay Curren
t）」と、マームードによる米国特許第５，３２１，３
１９号の「最小の出力信号発振を与える高速ＣＭＯＳバ
スドライバ回路（High Speed CMOS Bus Driver Circuit
That Provides Minimum Output Signal Oscillatio
n）」とで説明され、両方がこの発明の共通の譲受人に
譲渡され、すべての目的のためにここに組込まれる。
【０００９】図１のＩ／Ｏバッファ１０は、Ｉ／Ｏノー
ド３１でＩＳＡバスまたは他の容量性負荷を駆動するこ
とができる。図１のＩ／Ｏバッファ１０は、外部のＴＴ
Ｌレベルコンパチブル容量性負荷バスを駆動するための
ものとしてここでは説明されるが、Ｉ／Ｏバッファ１０
は、集積回路装置内のクロックバッファのような多重装
置に分布されたどのような容量性負荷の信号線を駆動す
るのにも使用できるということを理解すべきである。
【００１０】典型的には、３．３ボルトで動作するＩ／
Ｏバッファは、最悪の場合でも受容できる開閉時間を有
するであろうが、これは、バッファが５．０ボルトで動
作するときは受容できないほどの大きな電流過渡を生成
し得る。この発明は、制御信号８４、ＡＶＣＣＩＳ５を
用いて出力駆動回路３０内のＩ／Ｏバッファ１０駆動回
路のスルーレートを制御し、スルーレートが、そのシス
テムが３．３ボルトまたは５．０ボルトで動作するかに
依存して変化するようにする。制御信号８４は、ＶＣＣ
＝３．３ボルトのとき電圧基準発生器のスルーレート制
御出力９９を不能化するのに用いられる。
【００１１】Ｉ／Ｏノード３１を介してＩ／Ｏバッファ
１０から駆動されるデータは、入力４１での出力データ
信号ＤＡＴＯＵＴとして到達する。入力４１はインバー
タ４２の入力に接続される。インバータ４２の出力は、
ＮＯＲゲート５０の入力、ＮＡＮＤゲート４４の入力、
ＮＯＲゲート５４の入力およびＮＡＮＤゲート５６の入
力に接続される。ＮＡＮＤゲート４４への他の入力はイ
ネーブル信号５８に接続される。イネーブル信号５８
は、インバータ４８とＮＡＮＤゲート５６の入力とにも
接続される。インバータ４８の出力は、ＮＯＲゲート５
０の他の入力とＮＯＲゲート５４の入力とに接続され
る。ＮＯＲゲート５０の出力は、Ｐチャネルトランジス
タ２０とインバータ５２とに接続される。インバータ５
２の出力は電圧基準発生器１２の入力に接続される。
【００１２】ＮＡＮＤゲート４４の出力は、Ｎチャネル
トランジスタ６０のゲートとインバータ４６とに接続さ
れる。インバータ４６の出力は電圧基準発生器１４の入
力に接続される。
【００１３】電圧基準発生器１２の出力はプルアップノ
ード１６に与えられる。電圧基準発生器１４の出力はプ
ルダウンノード１８に入力される。ＮＯＲゲート５４の
出力は、イネーブルＥＮ５として電圧基準発生器１２と
Ｎチャネルトランジスタ６２のゲートとに入力される。
ＮＡＮＤゲート５６の出力は、イネーブル９８として電
圧基準発生器１４とＰチャネルトランジスタ２２のゲー
トとに接続される。
【００１４】制御信号８４、ＡＶＣＣＩＳ５は、図１の
破線領域内の論理として特定されているモード制御回路
３６に入力される。制御信号８４は、ＮＡＮＤゲート６
４の入力、インバータ７０および入力データバッファ４
０に入力される。入力データバッファ４０は、５．０ボ
ルトで動作するか３．３ボルトで動作するかに依存し
て、２つの入力バッファ回路（図示せず）のうち１つを
選択するデータバッファである。入力データバッファ回
路４０の出力、ＮＳＰ６は、インバータ６８に入力され
る。インバータ６８の出力は、ＮＡＮＤゲート６４の他
の入力とＮＯＲゲート６６の入力とに入力される。イン
バータ７０の出力はＮＯＲゲート６６にも入力される。
ＮＯＲゲート６６の出力は信号８６、ＰＯＮＦＵＬＬで
あり、これは、ＮＯＲゲート５４に他の入力として入力
される。ＮＡＮＤゲート６４の出力は信号８８、ＮＯＮ
ＦＵＬＬであり、これは、ＮＡＮＤゲート５６に他の入
力として入力される。５．０ボルトで動作していても
３．３ボルトで動作していても、データがＩ／Ｏバッフ
ァ１０のＩ／Ｏノード３１を介して出力されるときはい
つでもプルダウンノード１８はアクティブである。こう
して、出力駆動回路３０内のＮチャネルの弱い出力駆動
トランジスタ１００はいつもアクティブである。２４０
ｐＦ、１２０ｐＦおよび６０ｐＦの負荷を駆動するため
の電流駆動動作を説明するのに、入力４１の出力データ
信号がアクティブなときはいつでも図１のイネーブル入
力５８はアクティブであると仮定する。
【００１５】５．０ボルトの動作の間、プルダウンノー
ド１８の電圧レベルは電圧基準発生器１４のスルーレー
ト出力電圧９９により制御され、プルダウンノード１８
に接続された出力駆動回路３０内のＮチャネルの弱い出
力駆動トランジスタ１００は、別の出力駆動トランジス
タからの付加電流駆動がなくても、２４０ｐＦないし６
０ｐＦの範囲の容量性負荷を駆動することができるよう
にされる。これは、電圧基準発生器１４が、プルダウン
ノード１８に入力されるスルーレート出力電圧９９を介
して、プルダウンノード１８での電圧レベルを２ＶＴ
Ｎ、次いで３ＶＴＮまでゆっくりと遷移するので、弱い
出力駆動トランジスタ１００への電流がゆっくりと増加
し、その結果Ｉ／Ｏノード３１での信号レベルは徐々に
プルダウンされ、こうして大きな電流過渡が回避される
ためである。制御信号８４、ＡＶＣＣＩＳ５は、ＶＣＣ
＝５．０ボルトを示す論理「１」のときは、モード制御
回路３６を介して入力され、電圧基準発生器１４のイネ
ーブル入力９８が能動化されたままであるようにし、こ
うしてスルーレート出力電圧９９をアクティブなままに
する。このために、電圧基準発生器１４のスルーレート
出力電圧９９が、プルダウンノード１８でＮチャネルト
ランジスタ７６からの電圧スルーレートを制御すること
が可能になる。
【００１６】電圧基準発生器１４は、プルダウンノード
１８を、したがって出力駆動トランジスタ１００のゲー
トを、２ＶＴＮ、次いで３ＶＴＮまで遷移させることに
よって、Ｉ／Ｏバッファ１０のためのスルーレート発生
器として機能し、プルダウンノード１８の電圧をゆっく
りと増加させ、これは出力駆動回路３０（図２）内のＮ
チャネルの弱い出力駆動トランジスタ１００に与えら
れ、このため５．０ボルトの動作の間、出力データ信号
４１のプルダウンの間、Ｉ／Ｏバッファ１０を介する大
きな電流過渡を回避する。電圧基準発生器１４は３しき
い値基準回路である。
【００１７】プルダウンノード１８はまた、中間の選択
駆動電流回路３３と強い選択駆動電流回路３５とに接続
され、各々は図１の破線内で示される。中間の選択駆動
電流回路３３は中間の駆動選択入力３２を含み、これは
インバータ７４およびＣＭＯＳ転送ゲートまたはスイッ
チ７２に接続される。インバータ７４の出力はスイッチ
７２にイネーブル信号として接続され、Ｎチャネルトラ
ンジスタ７６のゲートに接続される。プルダウンノード
１８はスイッチ７２の入力に接続され、これによって中
間の駆動選択入力３２が、論理「１」であり、１２０ｐ
Ｆの負荷が駆動されるべきことを示すと、スイッチ７２
は信号３２により能動化され、トランジスタ７６はオフ
になり、これによってプルダウンノード１８の信号がス
イッチ７２を通過して出力駆動回路３０内のＮチャネル
の中間出力駆動トランジスタ１１０に出力される。１２
０ｐＦの負荷を駆動するためには、強い駆動選択入力３
４は論理「０」であるかまたは不能化され、これは、ト
ランジスタ８２が強い出力駆動トランジスタ１２０を接
地に接続するようにし、これによって強い出力駆動トラ
ンジスタ１２０を不能化する。
【００１８】強い選択駆動電流回路３５は強い駆動選択
入力３４を含み、これはインバータ８０およびＣＭＯＳ
転送ゲートまたはスイッチ７８に接続される。インバー
タ８０の出力はスイッチ７８にイネーブルとして入力さ
れ、Ｎチャネルのトランジスタ８２のゲートに接続され
る。Ｎチャネルトランジスタ７６および８２のソースは
接地に接続され、これは、スルー入力３２および３４が
アクティブローであり、弱い駆動力が選択されたことを
示すと、中間の出力駆動トランジスタ１１０と強い出力
駆動トランジスタ１２０とが不能化されるようにする。
プルダウンノード１８はスイッチ７８に入力として接続
され、強い駆動選択入力３４がアクティブハイであり、
２４ｍＡの電流駆動能力で２４０ｐＦの負荷が駆動され
るべきことを示すと、スイッチ７８は能動化され、トラ
ンジスタ８２はオフになり、これによってプルダウンノ
ード１８の信号がスイッチ７８を通過して出力駆動回路
３０内のＮチャネル出力駆動トランジスタ１２０のゲー
トに入力される。２４０ｐＦの負荷を駆動するために
は、中間の力選択入力はまた、論理ハイであるかまたは
能動化され、これはスイッチ７２を能動化してトランジ
スタ７６を不能化し、プルダウンノード１８が出力駆動
回路３０内のＮチャネルの中間出力駆動トランジスタ１
１０のゲートを駆動するようにする。
【００１９】制御信号８４、ＡＶＣＣＩＳ５が論理
「０」であり、３．３ボルトの動作条件を示すと、モー
ド制御回路３６は出力８８、ＮＯＮＦＵＬＬで論理
「１」を出力し、これは、ＮＡＮＤゲート５６への他の
２つの入力での論理「１」レベルとともに、電圧基準発
生器１４のイネーブル９８を不能化し、これはスルーレ
ート出力電圧９９がプルダウンノード１８と出力駆動ト
ランジスタ１００のゲートとを制御しないように実質的
に接続を断つ。この場合、ＮＡＮＤゲート５６の出力で
の論理「０」とＰチャネルトランジスタ２２のゲートと
は、Ｐチャネルトランジスタ２２が、出力駆動トランジ
スタ１００をＶＴＮレベルを介する遷移なしにＶＣＣレ
ールまで駆動するようにする。もし、３．３ボルトの動
作で６０ｐＦ負荷を駆動することが所望されれば、Ｐチ
ャネルトランジスタ２２は、プルダウンノード１８を駆
動し、これは出力駆動回路３０内の出力駆動トランジス
タ１００のゲートを駆動する。図１の中間の駆動選択入
力３２と強い駆動選択入力３４とは、両方論理「０」で
あり、これは、トランジスタ７６および８２が出力駆動
トランジスタ１１０および１２０を接地に接続するよう
にし、それぞれスイッチ７２および７８を不能化するこ
とにより、中間の選択駆動電流回路３３と強い選択駆動
電流回路３５とを不能化する。
【００２０】プログラム可能な駆動選択ビット入力３２
および３４は、好ましくは制御レジスタによって制御さ
れ、これは、システムソフトウェアによってブートアッ
プで書込まれてそこに含まれるビット値を変化させ、レ
ジスタの１ビットは中間の駆動選択入力３２を制御し、
１ビットは強い駆動選択入力３４を制御する。このシス
テムソフトウェアは、すべてのカードスロットが用いら
れているかどうかを認識する必要があり、そうして正し
い駆動力が選択ビット入力３２および３４を介して選択
される。他の実施例では、入力３２および３４を介する
電流駆動力プログラミングは、金属マスク、ＰＬＡ、Ｅ
ＰＲＯＭ、レーザプログラミングを使って、電源電圧を
測定し次いで入力３２および３４を電子的に設定するこ
とにより、または当業者に知られている他のどんな選択
機構または手段によっても達成され得る。
【００２１】もし、３．３ボルトで、１２０ｐＦの容量
性負荷を駆動することが所望されるならば、入力３２は
論理「１」を受取る。この場合、プルダウンノード１８
の電圧レベルは出力駆動トランジスタ１００のゲートに
入力され、スイッチ７２の出力９７は出力駆動回路３０
内の中間の出力駆動トランジスタ１１０のゲートに入力
される。この場合、Ｉ／Ｏ出力ノード３１は、６０ｐＦ
の負荷が駆動される場合のＩ／Ｏ出力３１を駆動する弱
い出力駆動トランジスタ１００だけのときと比べて２倍
の電流駆動能力を有する。
【００２２】図３を参照して、この発明のプログラム可
能な駆動力出力バッファの別の例が示されている。この
実施例では、３つの出力駆動トランジスタ１４０、１５
０および１６０が利用される。この実施例では、プルア
ップノード１６は出力駆動プルアップトランジスタ１４
０のゲートに接続され、伝送ゲート、スイッチ１３２お
よび１３０への入力にも接続される。６０ｐＦの容量性
負荷のために弱い駆動電流を出力することが所望される
ときは、中間のプルアップ選択ビット１２４および強い
選択ビット１２２には両方論理「０」が入力される。中
間の選択入力１２４での論理「０」は、出力電流プルア
ップトランジスタ１５０がトランジスタ１３６により電
源電圧ＶＣＣに引かれるようにする。こうして、出力電
流プルアップトランジスタ１５０を実質的に不能化す
る。強い選択入力１２２での論理「０」は、出力駆動プ
ルアップトランジスタ１６０がＶＣＣに引かれるトラン
ジスタ１３４によって不能化されるようにする。したが
って、弱い電流駆動が選択され、中間および強い選択ビ
ット１２４ならびに１２２の両方が論理「０」で、プル
アップノード１６の信号は出力電流駆動プルアップトラ
ンジスタ１４０のゲートに入力され、これは次いでトラ
ンジスタ１４０によりＩ／Ｏノード３１へ出力される。
【００２３】この実施例では、弱い、中間または強い電
流駆動プルアップ力のいずれが選択されるかにかかわら
ず、プルダウンノード１８は出力駆動電流プルダウント
ランジスタ１５５のゲートに接続される。トランジスタ
１５５はＩ／Ｏノード３１に接続される。
【００２４】もし１２０ｐＦの容量性負荷を駆動しよう
とするならば、出力電流プルアップトランジスタ１４０
および１５０は活性化されなければならない。これを達
成するためには、前に説明したように、プルアップノー
ド１６が出力電流プルアップトランジスタ１４０を駆動
する。また、入力１２４への中間の電流選択ビットは論
理「１」であり、これは、プルアップノード１６にある
信号をスイッチ１３２を介してトランジスタ１３６のソ
ースへ伝送し、ここでトランジスタ１３６は不能化され
る。この信号は出力駆動プルアップトランジスタ１５０
のゲートに与えられる。トランジスタ１４０および１５
０の出力は次いで組合され、Ｉ／Ｏノード３１を介して
出力される。入力１２２での強い電流選択ビットは論理
「０」のままである。
【００２５】２４０ｐＦの容量性負荷を駆動することが
所望されるときは、入力１２４での中間の選択ビットと
入力１２２での強い選択ビットの両方が論理「１」であ
る。プルアップノード１６にある信号は次いでスイッチ
１３２および１３０を介して入力され、それぞれ出力駆
動電流プルアップトランジスタ１５０および１６０に出
力される。これらのトランジスタ１５０および１６０の
出力は、トランジスタ１４０からの出力と組合されて、
プルアップノード１６に接続され、Ｉ／Ｏノード３１を
介して組合され出力される。
【００２６】したがってこの発明は、目的を実行し、か
つここで述べた目的および利点とこの開示から明らかに
された他の目的および利点を達成するように適用され
る。この発明の好ましい実施例は開示の目的のために説
明されたが、ここで説明されたそれらの実施例の多くの
変化および修正は、当業者には容易に明らかになり、こ
の発明の精神および前掲の請求項の範囲内に含まれる。
【図面の簡単な説明】
【図１】この発明の出力バッファを示す概略図である。
【図２】この発明の出力バッファのプログラム可能な出
力駆動回路を示す概略図である。
【図３】プログラム可能なプルアップ出力駆動回路を含
むこの発明の実施例を示す概略図である。
【符号の説明】
３０ 出力駆動回路 ３２ 選択ビット入力 ３４ 選択ビット入力 １０ 出力バッファ ３１ 出力ノード １０５ プルアップ出力駆動電流トランジスタ １００ プルダウン出力駆動電流トランジスタ １２ 電圧基準発生器 １４ 電圧基準発生器 ３６ モード制御論理回路 ８４ ＶＣＣ制御信号 ９９ スルーレート制御出力

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】 複数の出力駆動電流トランジスタ回路
    に入力される第１の出力データ信号を含み、前記出力駆
    動電流トランジスタ回路の少なくとも１つがプログラム
    可能な電流駆動力選択ビット入力を含み、前記ビット
    は、それが入力される前記出力駆動トランジスタ回路を
    能動化するかまたは不能化するのに用いられ、 前記複数の出力駆動トランジスタ回路の各々の出力は、
    共通の出力バッファの出力ノードに接続される、プログ
    ラム可能な電流駆動出力バッファ。
  2. 【請求項２】 プルアップ出力駆動電流トランジスタに
    入力される第２の出力データ信号をさらに含み、前記プ
    ルアップトランジスタの出力は前記共通の出力バッファ
    の出力ノードに接続され、 前記複数の出力駆動電流トランジスタ回路の各々が、プ
    ルダウン出力駆動電流トランジスタ回路を含む、請求項
    １に記載の出力バッファ。
  3. 【請求項３】 前記複数の出力駆動電流トランジスタ回
    路のうち第１のものが、第１のプログラム可能な出力電
    流駆動力選択ビット入力を含み、前記複数のトランジス
    タ回路のうち第２のものが、第２のプログラム可能な出
    力電流駆動力選択ビット入力を含み、前記第１および前
    記第２の出力駆動電流トランジスタ回路の各々は、各々
    それぞれトランジスタ回路がそのそれぞれのプログラム
    可能な選択ビット入力によって能動化されると、前記共
    通の出力バッファの出力ノードに予め定められた量の駆
    動電流を出力する、請求項１に記載の出力バッファ。
  4. 【請求項４】 プルダウン出力駆動電流トランジスタに
    入力される第２の出力データ信号をさらに含み、前記プ
    ルダウントランジスタの出力は前記共通の出力バッファ
    の出力ノードに接続され、 前記複数の出力駆動電流トランジスタ回路の各々が、プ
    ルアップ出力駆動電流トランジスタ回路を含む、請求項
    １に記載の出力バッファ。
  5. 【請求項５】 前記出力バッファが、６ｍＡ〜２４ｍＡ
    の出力電流駆動を与える、請求項１に記載の出力バッフ
    ァ。
  6. 【請求項６】 第１の出力駆動電流トランジスタ回路に
    入力される出力データ信号を含み、前記第１の出力駆動
    電流トランジスタ回路からの出力信号は共通の出力バッ
    ファの出力ノードに接続され、 入力が前記出力データ信号に接続される第２の出力駆動
    電流トランジスタ回路を含み、前記第２の出力駆動電流
    トランジスタ回路に入力される第１の駆動電流力選択ビ
    ットが能動化されるときだけ前記第２の出力駆動電流ト
    ランジスタ回路からの出力信号が前記共通の出力バッフ
    ァの出力ノードに接続され、 入力が前記出力データ信号に接続される第３の出力駆動
    電流トランジスタ回路を含み、前記第３の出力駆動電流
    トランジスタ回路に入力される第２の駆動電流力選択ビ
    ットが能動化されるときだけ前記第３の出力駆動電流ト
    ランジスタ回路からの出力信号が前記共通の出力バッフ
    ァの出力ノードに接続される、プログラム可能な電流駆
    動出力バッファ。
  7. 【請求項７】 前記第１の駆動電流力選択ビットが能動
    化され、前記第２の駆動電流力選択ビットが不能化され
    ると、前記出力バッファの出力ノードは、１２０ｐＦの
    容量性負荷を超えた約１２ｍＡの電流駆動能力を有す
    る、請求項６に記載の出力バッファ。
  8. 【請求項８】 前記第１および前記第２の駆動電流力選
    択ビットが能動化されると、前記出力バッファの出力ノ
    ードは、２４０ｐＦの容量性負荷を超えた約２４ｍＡの
    電流駆動能力を有する、請求項６に記載の出力バッフ
    ァ。
  9. 【請求項９】 複数の電流駆動トランジスタ回路を設け
    るステップと、 前記複数の電流駆動トランジスタ回路の少なくとも１つ
    にプログラム可能な電流駆動力選択ビットを与えるステ
    ップと、 前記複数のトランジスタ回路の各々の入力に出力データ
    信号を与えるステップと、 前記複数のトランジスタ回路の各々の出力を共通の出力
    バッファの出力ノードに接続するステップと、 前記複数の電流駆動トランジスタ回路の少なくとも１つ
    のために前記電流駆動力選択ビット入力を能動化するこ
    とにより、前記共通の出力バッファの出力ノードから出
    力される駆動電流を選択するステップとを含む、出力バ
    ッファのための駆動電流出力を選択する方法。
  10. 【請求項１０】 前記少なくとも１つの電流駆動トラン
    ジスタ回路に入力される前記選択ビットを選択的に能動
    化することにより、前記共通の出力バッファの出力ノー
    ドから出力される前記駆動電流が６ｍＡ、１２ｍＡまた
    は２４ｍＡに選択される、請求項９に記載の方法。
  11. 【請求項１１】 前記出力バッファから出力されるデー
    タ信号のスルーレートを制御する電圧基準発生器と、 モード制御論理回路に入力されるＶＣＣ制御信号とを含
    み、前記モード制御論理回路の出力は前記電圧基準発生
    器にイネーブル信号として入力され、 前記ＶＣＣ制御信号は、前記出力バッファの電源電圧
    （ＶＣＣ）が約５．０ボルトであるとき第１の論理状態
    であり、前記電源電圧が約３．３ボルトであるとき第２
    の論理状態である、スルーレート制御回路を含む型の出
    力バッファ。
  12. 【請求項１２】 前記第１の論理状態は論理「１」であ
    り、前記第２の論理状態は論理「０」である、請求項１
    １に記載の出力バッファ。
  13. 【請求項１３】 前記電圧基準発生器が、出力電流駆動
    トランジスタに接続されるスルーレート制御出力を含
    み、前記スルーレート制御出力は、前記出力電流駆動ト
    ランジスタのゲート電圧を制御する、請求項１１に記載
    の出力バッファ。
  14. 【請求項１４】 前記スルーレート制御出力は、前記Ｖ
    ＣＣ制御信号が前記第２の論理状態であると不能化され
    る、請求項１３に記載の出力バッファ。
JP7320019A 1994-12-15 1995-12-08 プログラム可能な電流駆動出力バッファおよび出力バッファのための駆動電流出力を選択する方法 Withdrawn JPH08279742A (ja)

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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5926651A (en) * 1995-07-28 1999-07-20 Intel Corporation Output buffer with current paths having different current carrying characteristics for providing programmable slew rate and signal strength
US5587951A (en) * 1995-08-04 1996-12-24 Atmel Corporation High speed, low voltage non-volatile memory
US5771389A (en) * 1996-02-28 1998-06-23 Intel Corporation Low slew rate output buffer with staged biasing voltage
GB2320632B (en) 1996-12-23 2001-09-05 Nokia Mobile Phones Ltd Method and apparatus for transmitting and receiving signals
US6483879B1 (en) 1999-08-27 2002-11-19 Lsi Logic Corporation Compensating for initial signal interference exhibited by differential transmission lines
US6583659B1 (en) 2002-02-08 2003-06-24 Pericom Semiconductor Corp. Reduced clock-skew in a multi-output clock driver by selective shorting together of clock pre-outputs
KR100564586B1 (ko) * 2003-11-17 2006-03-29 삼성전자주식회사 비트 구성에 따라 출력신호의 슬루율을 조절하는 데이터출력 드라이버
US20060002482A1 (en) * 2004-06-30 2006-01-05 Clinton Walker Signal drive de-emphasis for memory bus
US7355453B2 (en) * 2004-08-11 2008-04-08 Altera Corporation Techniques for trimming drive current in output drivers
US7262637B2 (en) * 2005-03-22 2007-08-28 Micron Technology, Inc. Output buffer and method having a supply voltage insensitive slew rate
US7372291B2 (en) * 2005-09-30 2008-05-13 Stmicroelectronics Asia Pacific Pte. Ltd. Circuits having precision voltage clamping levels and method
US7812639B2 (en) * 2007-12-31 2010-10-12 Sandisk Corporation Extending drive capability in integrated circuits utilizing programmable-voltage output circuits
US9710031B2 (en) * 2010-12-30 2017-07-18 Silicon Laboratories Inc. Analog interface for a microprocessor-based device

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3855431T2 (de) * 1987-10-14 1996-11-21 Lsi Logic Corp Zwei moden treiberschaltung
US4855623A (en) * 1987-11-05 1989-08-08 Texas Instruments Incorporated Output buffer having programmable drive current
US4825101A (en) * 1988-02-11 1989-04-25 Advanced Micro Devices, Inc. Full-level, fast CMOS output buffer
JPH0777345B2 (ja) * 1988-11-04 1995-08-16 三菱電機株式会社 半導体装置
US5111075A (en) * 1989-02-28 1992-05-05 Vlsi Technology, Inc. Reduced switching noise output buffer using diode for quick turn-off
JPH03117020A (ja) * 1989-09-28 1991-05-17 Nec Corp 集積回路の出力バッファ回路
US5157282A (en) * 1991-04-08 1992-10-20 Cypress Semiconductor Corporation Programmable output driver for integrated circuits
US5194765A (en) * 1991-06-28 1993-03-16 At&T Bell Laboratories Digitally controlled element sizing
US5338984A (en) * 1991-08-29 1994-08-16 National Semiconductor Corp. Local and express diagonal busses in a configurable logic array
US5216289A (en) * 1991-10-24 1993-06-01 Intel Corporation Asynchronous reset scheme for ultra-low noise port tri-state output driver circuit
US5321319A (en) * 1992-06-08 1994-06-14 Advanced Micro Devices, Inc. High speed CMOS bus driver circuit that provides minimum output signal oscillation
US5248906A (en) * 1992-06-12 1993-09-28 Advanced Micro Devices, Inc. High speed CMOS output buffer circuit minimizes output signal oscillation and steady state current
US5315174A (en) * 1992-08-13 1994-05-24 Advanced Micro Devices, Inc. Programmable output slew rate control
US5444402A (en) * 1993-01-29 1995-08-22 Advanced Micro Devices Variable strength clock signal driver and method of manufacturing the same

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