JPH08292914A - データ処理装置及びその方法 - Google Patents

Abstract

(57)【要約】 【目的】 データ処理の内容に応じてキャッシュメモリ
の利用方法を最適化し、利用効率を向上させたデータ処
理装置及びその方法を提供する。 【構成】 画像サイズを求め（Ｓ３０１）、得られた処
理画像のサイズとデータキャッシュのサイズを、画像サ
イズがデータキャッシュのａ倍を越えるか否かで比較す
る（Ｓ３０２）。ここで、処理する画像データがこのサ
イズを越えていると判断すると、演算処理済みデータの
保存先アドレスをセグメント１のアドレス空間に修正し
（Ｓ３０３）、キャッシュ動作を行わず、画像処理を実
行する（Ｓ３０４）。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、特にキャッシュメモリ
を利用してデータ処理を行うデータ処理装置及びその方
法に関するものである。

【０００２】

【従来の技術】従来、音声データや画像データに対して
演算処理を行い、信号処理を実現する場合、汎用コンピ
ュータやエンジニアリングワークステーション（ＥＷ
Ｓ）などが用いられている。また、近年では、汎用のコ
ンピュータだけでなく、信号処理を目的とした装置も考
案されている。

【０００３】このような演算処理を高速化するために、
性能の高いＣＰＵを用いるとともにメモリのアクセスタ
イムのボトルネックを改善するために、キャッシュメモ
リを搭載する装置が一般的になっている。

【０００４】

【発明が解決しようとする課題】しかしながら、上記従
来例では、信号処理専用の装置において演算処理を行う
場合、汎用のワークステーションなどと違い、キャッシ
ュメモリのサイズが比較的限定されたものが多く、これ
に対して演算処理すべき対象であるデータの量は非常に
大きく、キャッシュメモリに収まらないサイズであるこ
とが通常である。本来、キャッシュメモリによって高速
動作を実現するための前提として、例えばプログラムか
らメモリへの参照が局所的である、という性質がある
が、大規模なキャッシュメモリを搭載できない組込みシ
ステムなどにおいては、その演算対象のデータがキャッ
シュメモリよりも大きいことと、特に画像処理などにお
いては画像全体に対する演算が行われるため、メモリへ
の参照の局所性が低い演算処理が存在することになり、
必ずしも全ての場合にキャッシュメモリが同様に効果が
あるとは限らない。

【０００５】一例を挙げれば、２次元画像データに対し
てマトリクス演算を施し、フィルタ処理を行うような場
合、出力先は元の画像データを上書きできないため、新
しいメモリアドレスへ書き込むが、この時キャッシュデ
ータの更新が行われるとそのデータは以後使われないた
め、本来必要であったデータが溢れてしまい結果的にキ
ャッシュメモリの利用効率が低下するという問題があっ
た。

【０００６】本発明は、上記課題を解決するために成さ
れたもので、データ処理の内容に応じてキャッシュメモ
リの利用方法を最適化し、利用効率を向上させたデータ
処理装置及びその方法を提供することを目的とする。

【０００７】

【課題を解決するための手段】上記目的を達成するため
に、本発明のデータ処理方法は以下の工程を有する。即
ち、キャッシュメモリを利用してデータ処理を行うデー
タ処理方法において、データ処理の内容に応じてキャッ
シュメモリを利用するか否かを選択する選択工程と、前
記選択工程での選択結果に従ってデータ処理を行う演算
工程とを有する。

【０００８】また上記目的を達成するために、本発明に
よるデータ処理装置は以下の構成を備える。

【０００９】即ち、キャッシュメモリを利用してデータ
処理を行うデータ処理装置において、データ処理の内容
に応じてキャッシュメモリを利用するか否かを選択する
選択手段と、前記選択手段での選択結果に従ってデータ
処理を行う演算手段とを備える。

【００１０】

【作用】かかる構成において、データ処理の内容に応じ
てキャッシュメモリを利用するか否かを選択し、その結
果に従ってデータ処理を行うように動作する。

【００１１】

【実施例】以下、図面を参照しながら本発明に係る好適
な一実施例を詳細に説明する。

【００１２】＜第１の実施例＞図１は、第１の実施例に
おける画像処理装置の構成を示すブロック図である。図
において、１０１はＣＰＵ（演算処理ユニット）、１０
２はキャッシュコントローラ（Cache Controller）、１
０３はデータキャッシュ（Data Cache）、１０４はイン
ストラクションキャッシュ（Instruction Cache ）、１
０５は１次記憶であるところのＲＡＭ（読み書き可能な
メモリ）、１０６はＲＯＭ（読み出し専用メモリ）、１
０７はホストコンピュータ（図示せず）と接続するため
のホストインターフェース（Host I/F）、１０８はプリ
ンタ／スキャナなどの画像入出力装置（図示せず）と接
続するためのビデオインターフェース（Video I/F ）、
１０９は基本クロック及びタイマーとして周期的データ
を生成するクロックユニット（Clock Unit）である。

【００１３】上記構成において、ＣＰＵ１０１が実行す
るためのプログラム命令を要求した場合、キャッシュコ
ントローラ１０２がＲＯＭ１０６又はＲＡＭ１０５から
読み出した命令をインストラクションキャッシュ１０４
へ一時的にストアし、ＣＰＵ１０１はその命令をデコー
ドする事によりプログラムを実行して行く。そして、プ
ログラムの中で必要となるデータについては、同じくキ
ャッシュコントローラ１０２がＲＡＭ１０５、ＲＯＭ１
０６或いは各インターフェース１０７、１０８などから
データを読み込み、データキャッシュ１０３の上に一時
的にストアし、ＣＰＵ１０１はデータキャッシュ１０３
上のデータをもとにして各種演算処理を施し、結果を主
にＲＡＭ１０５へストアする動作を行う。

【００１４】ここで、データをストアする場合、キャッ
シュ適用領域として定義されているＲＡＭ１０５上のア
ドレスに書き込むと同時に、データキャッシュ１０３の
対応する箇所を更新し、データキャッシュ１０３とＲＡ
Ｍ１０５上のデータに相違が生じないようにする。ま
た、キャッシュを適用しない領域として定義されている
アドレス、例えば各インターフェース１０７、１０８の
レジスタなどにデータを書き込む場合には、データキャ
ッシュ１０３に対応するデータ領域を保存せず、該当ア
ドレスの内容のみを書き換える。

【００１５】尚、上述のＲＡＭ１０４は処理を行うため
のプログラム及び被処理画像データ、処理済み画像デー
タなどを記憶保持するものであり、ＲＯＭ１０５は固定
的なプログラムやデータを記憶保持するものである。ま
た、ホストインターフェース１０７はＣＰＵ１０１から
の命令によりホストコンピュータに対してコマンドやデ
ータの送受信を行うものであり、ホストコンピュータか
ら信号を受信した場合はＣＰＵ１０１に対して割り込み
信号を発生して受信動作を促す。同様にビデオインター
フェース１０８はスキャナ、プリンタ等の画像入出力装
置とコマンド、データの送受信を行う。

【００１６】さて、上述の動作において、キャッシュ動
作を行うか否かはキャッシュコントローラ１０２によっ
て制御される。また、ＣＰＵ１０１は図２に示すように
同一の物理アドレスに対して２通りの仮想アドレスがマ
ッピングされる構成となっており、セグメント０、即ち
８０００００００Ｈ〜９ＦＦＦＦＦＦＦＨまでの仮想ア
ドレス空間をアクセスする場合、キャッシュ領域として
キャッシュ動作を行い、セグメント１、即ちＡ００００
０００Ｈ〜ＢＦＦＦＦＦＦＦＨまでの仮想アドレス空間
をアクセスする場合には、セグメント０と同じ物理アド
レスにアクセスするが、キャッシュ動作を伴わないよ
う、キャッシュコントローラ１０２が制御を行う。

【００１７】キャッシュ動作を行う場合、先に述べたよ
うにメモリその他からデータを読み込んでくる際に一度
キャッシュ上にデータを取り込んでからＣＰＵ１０１が
利用し、データを書き出す場合は同時にキャッシュ上に
対応するデータを保存する。即ち、この装置ではキャッ
シュを使う領域としてメモリ参照を行うかキャッシュを
使わない領域としてメモリ参照を行うかはプログラム中
でセグメント０、１の何れのアドレス空間を参照するか
によって自由に使い分けることができる。

【００１８】本装置においては、ホストインターフェー
ス１０７によってホストコンピュータから与えられたコ
マンドに基づいてＲＡＭ１０５に記憶している画像デー
タに対して演算処理を行って画像処理を実施し、その結
果をビデオインターフェース１０８からプリンタ部へ転
送して出力したり、或いはビデオインターフェース１０
８から入力されたスキャナ入力画像でＲＡＭ１０５に保
存されているデータを同じく画像処理した上でホストコ
ンピュータヘホストインターフェース１０７を介して転
送するなどといった動作を行うものである。

【００１９】次に、本実施例における動作を以下に説明
する。尚、画像処理の一例として、フィルタ処理を例に
説明する。

【００２０】まず、画像データに対するフィルタ処理は
次の式で表される。

【００２１】 Ｏ（ｉ，ｊ）＝Σａ（ｍ，ｎ）×Ｓ（ｉ＋ｍ，ｊ＋ｎ） ここで、Ｓ（ｉ，ｊ）は処理される元の画像データを表
し、ａ（ｍ，ｎ）はそれぞれの画素に乗じられるフィル
タ係数を表し、Ｏ（ｉ，ｊ）は処理された画像データを
表す。ｉ，ｊは画像データ中の座標データを表し、ｍ，
ｎは注目画素に対しての相対的な位置を表しており、通
常±１乃至±２程度の範囲である。

【００２２】以上の演算処理を行うことにより、注目画
素に対するフィルタ処理が行われ、スムージングやエッ
ジ強調といった効果を得ることができる。この演算にお
いては、注目画素に対応した演算結果を得るために周囲
の画素のデータも必要であり、被処理対象のデータ領域
を演算結果でオーバライトすることはできない。そのた
め、被演算データと演算結果データのメモリ上の記憶位
置が異なる。従って、演算結果をキャッシュ動作を伴っ
て書き込んだ場合、そのデータを同時にキャッシュにも
蓄えるが、本来そのデータは次の演算に必要ではなく、
場合によっては演算結果を蓄える空きを作るために被演
算データのキャッシュデータの方を無駄に破棄すること
が生じ、キャッシュの利用効率が悪くなる。そこで、図
３に示すような手順に従って演算結果を書き込む際に、
キャッシュ動作を伴うか伴わないかを切り替えるもので
ある。

【００２３】図３は、第１の実施例による画像処理ルー
チンを示すフローチャートである。尚、この処理ルーチ
ンは、被処理データ及び処理済みデータを格納するアド
レス、画像の大きさ、処理に必要な各種パラメータ等を
呼び出し側から渡されて処理を開始する。ここで、呼び
出し側から渡される被処理データ及び処理済みデータの
格納アドレスはセグメント０にあるものとする。このた
め、処理済みデータの格納アドレスを変更しない限り、
データの格納はキャッシュ動作を伴う。

【００２４】まず、ステップＳ３０１において、画像サ
イズを求める。ここで処理する画像の大きさは、画像が
矩形のものであれば縦及び横の長さを掛け合わせた画素
数に一画素当たりの情報量を乗じた量として計算でき
る。矩形以外の画像を処理する場合は画像の面積に一画
素当たりの情報量を乗じたものになる。次に、ステップ
Ｓ３０２において、得られた処理画像のサイズとデータ
キャッシュのサイズを、画像サイズがデータキャッシュ
のａ倍を越えるか否かで比較する。ここでａの値は画像
処理の内容に応じてあらかじめ定められる係数であり、
キャッシュを有効にして演算した場合と無効にして演算
した場合の処理速度が逆転する画像サイズがキャッシュ
サイズの何倍かに相当するかを与えるものである。

【００２５】上述のステップＳ３０２において、処理す
る画像データがこのサイズを越えていると判断された場
合にはステップＳ３０３に進み、演算処理済みデータの
保存先アドレスをセグメント１のアドレス空間に修正す
る。具体的には、保存先アドレスに対して２０００００
００Ｈを加える処理である。上述したように、セグメン
ト０とセグメント１では同一の物理アドレスにアクセス
し、キャッシュ動作を伴うかどうかの違いがあるだけな
ので、画像処理は同じ処理済みデータの書き込み時のキ
ャッシュ動作だけ禁止されるよう変更される。

【００２６】一方、ステップＳ３０２において、画像サ
イズがある一定サイズ以下だと判断された場合にはステ
ップＳ３０３を実行せず、キャッシュ動作を伴って処理
済みデータを書き込むようになる。このように、キャッ
シュ動作が制御された状態でステップＳ３０４において
画像処理が実行され、処理が終了すると当該画像処理ル
ーチンから呼び出し側のプログラムへ復帰する。

【００２７】以上のように、キャッシュ動作の制御を画
像サイズによって行うことにより、キャッシュの利用効
率が低下する場合に、これを回避することができる。

【００２８】第１の実施例では、キャッシュ動作の制御
をアドレスの設定で行っているが、これはＣＰＵ及びキ
ャッシュコントローラの構成に依存する部分であり、例
えば制御レジスタのフラグによってキャッシュ動作の制
御を行う方式など、何らかの手段を用いてキャッシュ動
作を行うか否かをプログラム内から任意に制御可能な手
段を用いれば本発明を実施することができるのは明らか
であろう。

【００２９】＜第２の実施例＞次に、本発明に係る第２
の実施例を図面を参照しながら以下に説明する。

【００３０】尚、画像処理装置の構成については第１の
実施例と同様であり、ここでは省略する。また、第２の
実施例は処理する画像データの大きさがほぼ一定である
ような場合に有効に作用するものである。

【００３１】図４は、第２の実施例による画像処理ルー
チンを示すフローチャートである。尚、この処理ルーチ
ンが呼び出される際の条件等は第１の実施例と同様であ
る。まず、ステップＳ４０１において、この画像処理ル
ーチンが始めて実行されるか否かをフラグによって判断
する。ここで、初めての実行でない場合はステップＳ４
０８に進むが、初めての実行であると判断された場合に
はフラグを実行済みに設定した上でステップＳ４０２に
進む。ステップＳ４０２では、演算結果を格納するアド
レスをルーチン呼び出しの時のまま、即ちキャッシュ動
作を伴うものにしたまま目的とする画像処理を実行し、
その時にかかった時間Ｔ１を測定する。次に、ステップ
Ｓ４０３において、実行時間の再測定のため、キャッシ
ュ内容を一度クリアした上で、ステップＳ４０４に進
み、今後は処理済みデータの格納アドレスをセグメント
１に変更した上で再度同じ演算処理を行い、処理にかか
った時間Ｔ２を測定する。そして、ステップＳ４０５に
おいて、キャッシュ動作を伴ってデータを書き込むの
と、キャッシュ動作を伴わずに書き込むのとではどちら
の方が速かったか判断し（Ｔ１＞Ｔ２）、キャッシュ動
作を伴う方が速かったのであればステップＳ４０７に進
み、ＵｓｅＣａｓｈｅフラグをＯＮに設定する。また、
キャッシュ動作を伴わずに書き込む方が速かったのであ
ればステップＳ４０６に進み、ＵｓｅＣａｓｈｅフラグ
をＯＦＦに設定する。

【００３２】フラグを設定した後、演算処理は既に実行
済みなのでこの処理ルーチンを終了し、呼び出しプログ
ラム側へ復帰する。尚、ＵｓｅＣａｃｈｅフラグは、個
々の画像処理ルーチン毎に独立して保持しているフラグ
である。

【００３３】一方、ステップＳ４０１において、始めて
実行されるルーチンではないと判断された場合にはステ
ップＳ４０８に進み、この処理ルーチンのＵｓｅＣａｃ
ｈｅフラグを調べる。ここで、フラグがＯＮになってい
る場合には、以前実行した時にキャッシュ動作を行う方
が処理速度が速かったことが分かっているため、処理済
みデータの書き込み時にキャッシュ動作を行う。データ
書き込みアドレスは、セグメント０のままで良いので、
ステップＳ４１０の画像処理へそのまま進む。一方、Ｕ
ｓｅＣａｃｈｅフラグがＯＦＦになっている場合には、
キャッシュ動作を伴ってデータ書き込みを行うと、却っ
て処理速度が低下するわけであるから、ステップＳ４０
９において、データの書き込み先アドレスを当初のセグ
メント０からセグメント１へ変更し、処理済みデータの
書き込み時にキャッシュ動作を行わないようにする。そ
の後、ステップＳ４１０に進み、実際の画像処理を行
い、処理が終了すると、呼び出されたプログラムへ復帰
する。

【００３４】このように、キャッシュ動作の有無による
演算処理速度を比較することにより、キャッシュの利用
方式を選ぶことによってキャッシュの利用効率の低下を
防ぐ効果がある。

【００３５】尚、上述の演算処理に要する時間の測定
は、クロックユニット１０９から周期的に発生するタイ
マー割り込みをカウントしたシステム時間に基づいて計
時するものである。

【００３６】また、第１及び第２の実施例では、画像処
理ルーチン内部でキャッシュサイズから書き込み時のキ
ャッシュ動作を制御したが、画像処理によっては常にキ
ャッシュ動作を行う方がより効率が良いもの、或いは常
にキャッシュ動作を行わずにデータの書き込みを行う方
が良いものがあらかじめ判っているものがある。そのよ
うな処理ルーチンを呼び出す場合は、呼び出し側のルー
チンであらかじめ処理済みデータの書き込みアドレスの
セグメントを設定し、画像処理ルーチンに渡すことによ
り、処理毎にキャッシュ動作の有無を制御することも可
能である。

【００３７】もちろん、書き込みアドレスのセグメント
を切り替える代わりに、それを指示するフラグを渡して
やっても良い。

【００３８】尚、本発明は、複数の機器から構成される
システムに適用しても、１つの機器から成る装置に適用
しても良い。

【００３９】また、本発明はシステム或いは装置にプロ
グラムを供給することによって達成される場合にも適用
できることは言うまでもない。

【００４０】

【発明の効果】以上説明したように、本発明によれば、
データ処理の内容に応じてキャッシュメモリの利用方法
を最適化し、利用効率を向上させることが可能となる。

【００４１】

【図面の簡単な説明】

【図１】第１の実施例における画像処理装置の構成を示
すブロック図である。

【図２】第１及び第２の実施例におけるアドレス方式を
説明する図である。

【図３】第１の実施例による画像処理ルーチンを示すフ
ローチャートである。

【図４】第２の実施例による画像処理ルーチンを示すフ
ローチャートである。

【符号の説明】

１０１ ＣＰＵ １０２ キャッシュコントローラ １０３ データキャッシュ １０４ インストラクションキャッシュ １０５ ＲＡＭ １０６ ＲＯＭ １０７ ホストインターフェース １０８ ビデオインターフェース １０９ クロックユニット

Claims (8)

【特許請求の範囲】
1. 【請求項１】 キャッシュメモリを利用してデータ処理
   を行うデータ処理装置において、 データ処理の内容に応じてキャッシュメモリを利用する
   か否かを選択する選択手段と、 前記選択手段での選択結果に従ってデータ処理を行う演
   算手段とを備えることを特徴とするデータ処理装置。
2. 【請求項２】 前記選択手段は、処理するデータのサイ
   ズに応じて利用するか否かを選択することを特徴とする
   請求項１記載のデータ処理装置。
3. 【請求項３】 前記選択手段は、キャッシュメモリを利
   用する場合と、利用しない場合の処理速度を計時し、該
   計時結果に応じて利用するか否かを選択することを特徴
   とする請求項１記載のデータ処理装置。
4. 【請求項４】 前記選択手段は、データ処理毎に予め利
   用するか否かを選択しておくことを特徴とする請求項１
   記載のデータ処理装置。
5. 【請求項５】 キャッシュメモリを利用してデータ処理
   を行うデータ処理方法において、 データ処理の内容に応じてキャッシュメモリを利用する
   か否かを選択する選択工程と、 前記選択工程での選択結果に従ってデータ処理を行う演
   算工程とを有することを特徴とするデータ処理方法。
6. 【請求項６】 前記選択工程は、処理するデータのサイ
   ズに応じて利用するか否かを選択することを特徴とする
   請求項５記載のデータ処理方法。
7. 【請求項７】 前記選択工程は、キャッシュメモリを利
   用する場合と、利用しない場合の処理速度を計時し、該
   計時結果に応じて利用するか否かを選択することを特徴
   とする請求項５記載のデータ処理方法。
8. 【請求項８】 前記選択工程は、データ処理毎に予め利
   用するか否かを選択しておくことを特徴とする請求項５
   記載のデータ処理方法。