JPH08293602A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH08293602A JPH08293602A JP7281557A JP28155795A JPH08293602A JP H08293602 A JPH08293602 A JP H08293602A JP 7281557 A JP7281557 A JP 7281557A JP 28155795 A JP28155795 A JP 28155795A JP H08293602 A JPH08293602 A JP H08293602A
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
- H10D64/311—Gate electrodes for field-effect devices
- H10D64/411—Gate electrodes for field-effect devices for FETs
- H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
- H10D64/512—Disposition of the gate electrodes, e.g. buried gates
- H10D64/513—Disposition of the gate electrodes, e.g. buried gates within recesses in the substrate, e.g. trench gates, groove gates or buried gates
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Abstract
(57)【要約】
【課題】 初期溝の形成にケミカルドライエッチングを
採用する半導体装置において、更にＵ溝の側面と底面と
の境界部分に応力がかかることから生じるＵ溝表面の格
子欠陥を防止でき、オン抵抗を低減できる半導体装置を
得る。 【解決手段】 ウエハ２１の主表面に厚さ１μｍ程度の
ＬＯＣＯＳ酸化膜を形成し、酸化膜をマスクとしてボロ
ン（Ｂ）とリン（Ｐ）とを自己整合的な二重拡散により
接合深さが１μｍ程度のｐ型ベース層１６と、接合深さ
が０．５μｍ程度のｎ+ 型ソース層４とが形成する。溝
部の底面の深さＤを入口幅ｂの１／２以下としたため、
製造時に溝部の側面５１と底面との合流点（５１２付
近）において応力がかかりにくくなる。従って応力によ
る結晶欠陥の発生を防止でき、チャネル移動度を向上で
きるため、低オン抵抗を得ることができる。
採用する半導体装置において、更にＵ溝の側面と底面と
の境界部分に応力がかかることから生じるＵ溝表面の格
子欠陥を防止でき、オン抵抗を低減できる半導体装置を
得る。 【解決手段】 ウエハ２１の主表面に厚さ１μｍ程度の
ＬＯＣＯＳ酸化膜を形成し、酸化膜をマスクとしてボロ
ン（Ｂ）とリン（Ｐ）とを自己整合的な二重拡散により
接合深さが１μｍ程度のｐ型ベース層１６と、接合深さ
が０．５μｍ程度のｎ+ 型ソース層４とが形成する。溝
部の底面の深さＤを入口幅ｂの１／２以下としたため、
製造時に溝部の側面５１と底面との合流点（５１２付
近）において応力がかかりにくくなる。従って応力によ
る結晶欠陥の発生を防止でき、チャネル移動度を向上で
きるため、低オン抵抗を得ることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、電力用半導体素子
として用いられる半導体装置、すなわち縦型MOSFET(Met
al Oxide Semiconductor Field Effect Transistor)お
よびＩＧＢＴ（Insulated Gate Bipolar Transistor ）
に関し、その用途としては、例えば電力用半導体素子を
組み込んだＭＯＳＩＣ等がある。
として用いられる半導体装置、すなわち縦型MOSFET(Met
al Oxide Semiconductor Field Effect Transistor)お
よびＩＧＢＴ（Insulated Gate Bipolar Transistor ）
に関し、その用途としては、例えば電力用半導体素子を
組み込んだＭＯＳＩＣ等がある。
【０００２】
【従来の技術】縦型パワーMOSFETは、周波数特性が優
れ、スイッチング速度が速く、かつ低電力で駆動できる
等多くの特長を有することから、近年多くの産業分野で
使用されている。従来の縦型パワーMOSFETとして、例え
ば特開昭61-199666 号公報に開示や特開昭62-12167号公
報や国際公開WO93/03502号公報に開示されているよう
に、素子表面に溝を形成し、その溝の側面にチャネル部
を形成した構造が知られている。
れ、スイッチング速度が速く、かつ低電力で駆動できる
等多くの特長を有することから、近年多くの産業分野で
使用されている。従来の縦型パワーMOSFETとして、例え
ば特開昭61-199666 号公報に開示や特開昭62-12167号公
報や国際公開WO93/03502号公報に開示されているよう
に、素子表面に溝を形成し、その溝の側面にチャネル部
を形成した構造が知られている。
【０００３】上記特開昭61-199666 号公報の縦型パワー
MOSFETは、初期溝の形成に、物理的にイオンを衝突させ
るドライエッチングであるＲＩＥ(Reactive Ion Etchin
g)を用いている。ＲＩＥにおいては電離したガスをある
一定方向に加速させるため、非常に優れた異方性を有
し、サイドエッチが起こりにくいという特徴がある。し
かしながら、ＲＩＥにおいては、物理的に電離されたガ
スを半導体装置に衝突させるため、エッチングされた面
に格子欠陥が必然的に発生し、移動度が下がり結果とし
てオン抵抗が増加してしまうという問題がある。
MOSFETは、初期溝の形成に、物理的にイオンを衝突させ
るドライエッチングであるＲＩＥ(Reactive Ion Etchin
g)を用いている。ＲＩＥにおいては電離したガスをある
一定方向に加速させるため、非常に優れた異方性を有
し、サイドエッチが起こりにくいという特徴がある。し
かしながら、ＲＩＥにおいては、物理的に電離されたガ
スを半導体装置に衝突させるため、エッチングされた面
に格子欠陥が必然的に発生し、移動度が下がり結果とし
てオン抵抗が増加してしまうという問題がある。
【０００４】また、格子欠陥が発生しにくい縦型パワー
MOSFETとして、例えば国際公開WO93/03502号や特開昭62
-12167号に開示されたようにウエットエッチングを用い
て初期溝を形成し、その初期溝をＬＯＣＯＳ酸化（選択
酸化）させ、そのＬＯＣＯＳ酸化膜を除去することでＵ
溝を形成する縦型パワーMOSFETがある。これらの形状
は、トレンチ形状に対してバスタブ形状といわれる。し
かしながら、上記WO93/03502号公報や特開昭62-12167号
公報に開示された縦型パワーMOSFETは、ウエットエッチ
ングを用いているため、液ムラによりウエハ面内で均一
に安定した深さの溝を形成することができず、初期溝表
面の形状が不均一となって、初期溝の表面に格子欠陥が
残ってしまう。これにより、その後のＬＯＣＯＳ酸化に
よっても格子欠陥が残ってしまい、チャネル表面となる
領域の移動度が下がってしまい、結果としてオン抵抗が
上昇するという問題があった。
MOSFETとして、例えば国際公開WO93/03502号や特開昭62
-12167号に開示されたようにウエットエッチングを用い
て初期溝を形成し、その初期溝をＬＯＣＯＳ酸化（選択
酸化）させ、そのＬＯＣＯＳ酸化膜を除去することでＵ
溝を形成する縦型パワーMOSFETがある。これらの形状
は、トレンチ形状に対してバスタブ形状といわれる。し
かしながら、上記WO93/03502号公報や特開昭62-12167号
公報に開示された縦型パワーMOSFETは、ウエットエッチ
ングを用いているため、液ムラによりウエハ面内で均一
に安定した深さの溝を形成することができず、初期溝表
面の形状が不均一となって、初期溝の表面に格子欠陥が
残ってしまう。これにより、その後のＬＯＣＯＳ酸化に
よっても格子欠陥が残ってしまい、チャネル表面となる
領域の移動度が下がってしまい、結果としてオン抵抗が
上昇するという問題があった。
【０００５】また、ゲート絶縁膜形成時においてＵ溝表
面、特にＵ溝の側面と底面との境界部分に応力がかか
り、これによりチャネル領域となるＵ溝表面に欠陥が生
じてしまい、オン抵抗が上昇してしまうという問題があ
る。
面、特にＵ溝の側面と底面との境界部分に応力がかか
り、これによりチャネル領域となるＵ溝表面に欠陥が生
じてしまい、オン抵抗が上昇してしまうという問題があ
る。
【０００６】
【発明が解決しようとする課題】そこで、本願出願人は
先に上記初期溝を形成するに当たって、ガスの浸食のみ
で半導体基板を削るケミカルドライエッチングを採用
し、初期溝の格子欠陥をなくすことで、その後のＬＯＣ
ＯＳ酸化によっても格子欠陥をなくし、結果としてオン
抵抗を飛躍的に減少させることができる半導体装置を、
特願平６−６０６９３号として提案している。
先に上記初期溝を形成するに当たって、ガスの浸食のみ
で半導体基板を削るケミカルドライエッチングを採用
し、初期溝の格子欠陥をなくすことで、その後のＬＯＣ
ＯＳ酸化によっても格子欠陥をなくし、結果としてオン
抵抗を飛躍的に減少させることができる半導体装置を、
特願平６−６０６９３号として提案している。
【０００７】そこで本発明の目的は、初期溝の形成にケ
ミカルドライエッチングを採用する半導体装置におい
て、更にＵ溝の側面と底面との境界部分に応力がかかる
ことから生じるＵ溝表面の格子欠陥を防止でき、オン抵
抗を低減できる半導体装置を得ることである。
ミカルドライエッチングを採用する半導体装置におい
て、更にＵ溝の側面と底面との境界部分に応力がかかる
ことから生じるＵ溝表面の格子欠陥を防止でき、オン抵
抗を低減できる半導体装置を得ることである。
【０００８】
【課題を解決するための手段】上記構成の請求項１記載
の発明によれば、半導体基板の表面の所定領域をケミカ
ルドライエッチング法により除去する。ケミカルドライ
エッチング法はドライエッチング法の一種でありプロセ
スの制御性が高く、半導体基板の表面内で均一なエッチ
ングがおこなえ、再現性も高い。またケミカルドライエ
ッチング法はドライエッチングプロセスのなかでは被エ
ッチング面に与えるダメージが小さい。そして、このケ
ミカルドライエッチングの後に溝部表面を酸化する。そ
して酸化が開始される時から均一に酸化され、結果とし
て得られる溝部の表面は欠陥が少なく、所定領域におい
て凹凸の高低差が４ｎｍ以内の平坦な平面を有する。そ
して、この溝部の平面をチャネル領域として使用するた
め、キャリアの表面散乱が抑制されてチャネル移動度を
更に向上できるため、低いオン抵抗を得ることができ
る。
の発明によれば、半導体基板の表面の所定領域をケミカ
ルドライエッチング法により除去する。ケミカルドライ
エッチング法はドライエッチング法の一種でありプロセ
スの制御性が高く、半導体基板の表面内で均一なエッチ
ングがおこなえ、再現性も高い。またケミカルドライエ
ッチング法はドライエッチングプロセスのなかでは被エ
ッチング面に与えるダメージが小さい。そして、このケ
ミカルドライエッチングの後に溝部表面を酸化する。そ
して酸化が開始される時から均一に酸化され、結果とし
て得られる溝部の表面は欠陥が少なく、所定領域におい
て凹凸の高低差が４ｎｍ以内の平坦な平面を有する。そ
して、この溝部の平面をチャネル領域として使用するた
め、キャリアの表面散乱が抑制されてチャネル移動度を
更に向上できるため、低いオン抵抗を得ることができ
る。
【０００９】そして、溝部の深さを底面を入口幅の１／
２以下とするため、ゲート絶縁膜形成時に溝部の側面と
底面との合流点において応力がかかりにくくなる。これ
により応力による溝部の結晶欠陥の発生を防止でき、チ
ャネル移動度を向上でき、オン抵抗を下げることができ
る。上記構成の請求項２記載の発明によれば、平面うち
の一方の平面の接線と主表面の接線とが交差する点か
ら、平面うちの他方の平面の接線と、主表面の接線とが
交差する点までの距離である入口幅が、底面の深さの２
倍以上であるため、製造時に溝部の側面と底面との合流
点において応力がかかりにくくなる。これにより応力に
よる溝部の結晶欠陥の発生を防止でき、チャネル移動度
を向上でき、オン抵抗を下げることができる。
２以下とするため、ゲート絶縁膜形成時に溝部の側面と
底面との合流点において応力がかかりにくくなる。これ
により応力による溝部の結晶欠陥の発生を防止でき、チ
ャネル移動度を向上でき、オン抵抗を下げることができ
る。上記構成の請求項２記載の発明によれば、平面うち
の一方の平面の接線と主表面の接線とが交差する点か
ら、平面うちの他方の平面の接線と、主表面の接線とが
交差する点までの距離である入口幅が、底面の深さの２
倍以上であるため、製造時に溝部の側面と底面との合流
点において応力がかかりにくくなる。これにより応力に
よる溝部の結晶欠陥の発生を防止でき、チャネル移動度
を向上でき、オン抵抗を下げることができる。
【００１０】上記構成の請求項３記載の発明によれば、
溝部における入口幅を０．５μｍ以上とすることで、更
に低いオン抵抗を得ることができる。上記構成の請求項
４記載の発明によれば、溝部における底面を主表面から
０．５μｍ以上、５μｍ以下の深さとすることで、更に
低いオン抵抗を得ることができる。
溝部における入口幅を０．５μｍ以上とすることで、更
に低いオン抵抗を得ることができる。上記構成の請求項
４記載の発明によれば、溝部における底面を主表面から
０．５μｍ以上、５μｍ以下の深さとすることで、更に
低いオン抵抗を得ることができる。
【００１１】上記構成の請求項５記載の発明によれば、
溝部の側面が平面を有しているため、側面に形成される
チャネル領域の移動度を向上できる。また、側面は底面
と底部曲面により滑らかに結ばれているため、溝部の側
面と底面との合流点において応力がかかりにくくなる。
これにより応力による溝部の結晶欠陥の発生を防止で
き、更にチャネル移動度を向上でき、オン抵抗を下げる
ことができる。
溝部の側面が平面を有しているため、側面に形成される
チャネル領域の移動度を向上できる。また、側面は底面
と底部曲面により滑らかに結ばれているため、溝部の側
面と底面との合流点において応力がかかりにくくなる。
これにより応力による溝部の結晶欠陥の発生を防止で
き、更にチャネル移動度を向上でき、オン抵抗を下げる
ことができる。
【００１２】上記構成の請求項６記載の発明によれば、
半導体基板の表面の所定領域をケミカルドライエッチン
グ法により除去するため、請求項１記載の発明と同様、
溝部は、欠陥が少なく、所定領域において凹凸の高低差
が４ｎｍ以内の平坦な平面を有する。そして、この溝部
の平面をチャネル領域として使用するため、キャリアの
表面散乱が抑制されてチャネル移動度を更に向上できる
ため、低いオン抵抗を得ることができる。
半導体基板の表面の所定領域をケミカルドライエッチン
グ法により除去するため、請求項１記載の発明と同様、
溝部は、欠陥が少なく、所定領域において凹凸の高低差
が４ｎｍ以内の平坦な平面を有する。そして、この溝部
の平面をチャネル領域として使用するため、キャリアの
表面散乱が抑制されてチャネル移動度を更に向上できる
ため、低いオン抵抗を得ることができる。
【００１３】そして、側面が半導体基板の主表面に対し
て傾斜した平面を有し、入口と底面とを連続的に結んで
いるため、側面と底面と角度も緩やかになる。よって、
ゲート絶縁膜形成時に、溝部の側面と底面との合流点に
おいて応力がかかりにくくなる。これにより応力による
溝部の結晶欠陥の発生を防止でき、チャネル移動度を向
上でき、オン抵抗を下げることができる。
て傾斜した平面を有し、入口と底面とを連続的に結んで
いるため、側面と底面と角度も緩やかになる。よって、
ゲート絶縁膜形成時に、溝部の側面と底面との合流点に
おいて応力がかかりにくくなる。これにより応力による
溝部の結晶欠陥の発生を防止でき、チャネル移動度を向
上でき、オン抵抗を下げることができる。
【００１４】上記構成の請求項７記載の発明によれば、
半導体基板の表面の所定領域をケミカルドライエッチン
グ法により除去するため、請求項１記載の発明と同様、
溝部は、欠陥が少なく、所定領域において凹凸の高低差
が４ｎｍ以内の平坦な平面を有する。そして、この溝部
の平面をチャネル領域として使用するため、キャリアの
表面散乱が抑制されてチャネル移動度を更に向上できる
ため、低いオン抵抗を得ることができる。
半導体基板の表面の所定領域をケミカルドライエッチン
グ法により除去するため、請求項１記載の発明と同様、
溝部は、欠陥が少なく、所定領域において凹凸の高低差
が４ｎｍ以内の平坦な平面を有する。そして、この溝部
の平面をチャネル領域として使用するため、キャリアの
表面散乱が抑制されてチャネル移動度を更に向上できる
ため、低いオン抵抗を得ることができる。
【００１５】そして、側面と底面との間に形成された滑
らかな曲面からなり、側面と底面との間に働く応力を緩
和する底部曲面を備えているため、ゲート絶縁膜形成時
に、溝部の側面と底面との合流点において応力がかかり
にくくなる。これにより応力による溝部の結晶欠陥の発
生を防止でき、チャネル移動度を向上でき、オン抵抗を
下げることができる。
らかな曲面からなり、側面と底面との間に働く応力を緩
和する底部曲面を備えているため、ゲート絶縁膜形成時
に、溝部の側面と底面との合流点において応力がかかり
にくくなる。これにより応力による溝部の結晶欠陥の発
生を防止でき、チャネル移動度を向上でき、オン抵抗を
下げることができる。
【００１６】上記構成の請求項８記載の発明によれば、
半導体基板の表面の所定領域をケミカルドライエッチン
グ法により除去するため、請求項１記載の発明と同様、
溝部は、欠陥が少ない平坦な平面を有する。そして、こ
の溝部の平面をチャネル領域として使用するため、キャ
リアの表面散乱が抑制されてチャネル移動度を更に向上
できるため、低いオン抵抗を得ることができる。
半導体基板の表面の所定領域をケミカルドライエッチン
グ法により除去するため、請求項１記載の発明と同様、
溝部は、欠陥が少ない平坦な平面を有する。そして、こ
の溝部の平面をチャネル領域として使用するため、キャ
リアの表面散乱が抑制されてチャネル移動度を更に向上
できるため、低いオン抵抗を得ることができる。
【００１７】上位構成の請求項９記載の発明によれば、
ＬＯＣＯＳ酸化により初期溝を形成するため、所望の大
きさの溝部を形成させることができる。上記構成の請求
項１０記載の発明によれば、半導体基板の面方位を｛１
００｝面とするため、低オン抵抗を得ることができる。
上記構成の請求項１１記載の発明によれば、半導体基
板、ベース層及びソース層をそれぞれシリコンで構成
し、更に溝部の側面におけるチャネル領域の面方位を
｛１１１｝面もしくは｛１１１｝面に近い面とする。シ
リコンにおける｛１１１｝面は移動度が高いため、さら
に低いオン抵抗を得ることができる。
ＬＯＣＯＳ酸化により初期溝を形成するため、所望の大
きさの溝部を形成させることができる。上記構成の請求
項１０記載の発明によれば、半導体基板の面方位を｛１
００｝面とするため、低オン抵抗を得ることができる。
上記構成の請求項１１記載の発明によれば、半導体基
板、ベース層及びソース層をそれぞれシリコンで構成
し、更に溝部の側面におけるチャネル領域の面方位を
｛１１１｝面もしくは｛１１１｝面に近い面とする。シ
リコンにおける｛１１１｝面は移動度が高いため、さら
に低いオン抵抗を得ることができる。
【００１８】上記構成の請求項１２記載の発明によれ
ば、半導体基板、ベース層及びソース層をシリコンで構
成し、更に溝部の側面におけるチャネル領域の面方位を
｛１１０｝面、｛１１０｝面に近い面、｛１００｝面、
｛１００｝面に近い面の何れか一つの面であるため、さ
らに低いオン抵抗を得ることができる。即ち、シリコン
における｛１１０｝面、｛１００｝面は移動度が比較的
高いためである。また、｛１１０｝面に近い面、｛１０
０｝面に近い面は｛１１０｝面、｛１００｝面ほどでな
いが移動度が比較的高いため、低いオン抵抗を得ること
ができる。
ば、半導体基板、ベース層及びソース層をシリコンで構
成し、更に溝部の側面におけるチャネル領域の面方位を
｛１１０｝面、｛１１０｝面に近い面、｛１００｝面、
｛１００｝面に近い面の何れか一つの面であるため、さ
らに低いオン抵抗を得ることができる。即ち、シリコン
における｛１１０｝面、｛１００｝面は移動度が比較的
高いためである。また、｛１１０｝面に近い面、｛１０
０｝面に近い面は｛１１０｝面、｛１００｝面ほどでな
いが移動度が比較的高いため、低いオン抵抗を得ること
ができる。
【００１９】上記構成の請求項１３記載の発明によれ
ば、ベース層を酸化膜と自己整合的に主表面側から第２
導電型の不純物を拡散させて形成し、またソース層を、
酸化膜と自己整合的に主表面側からベース層内に第１導
電型の不純物を拡散させることで形成する。このように
自己整合的に二重拡散を行うため、位置合わせのための
余分な寸法を用意する必要がないため、ユニットセルの
寸法を小さくできる。この結果、オン抵抗を小さくする
ことができる。
ば、ベース層を酸化膜と自己整合的に主表面側から第２
導電型の不純物を拡散させて形成し、またソース層を、
酸化膜と自己整合的に主表面側からベース層内に第１導
電型の不純物を拡散させることで形成する。このように
自己整合的に二重拡散を行うため、位置合わせのための
余分な寸法を用意する必要がないため、ユニットセルの
寸法を小さくできる。この結果、オン抵抗を小さくする
ことができる。
【００２０】上記構成の請求項１４記載の発明によれ
ば、溝部の深さを底面を入口幅の１／２以下とするた
め、ゲート絶縁膜の形成時に溝部の側面と底面との合流
点において応力がかかりにくくなる。これにより応力に
よる溝部の結晶欠陥の発生を防止でき、チャネル移動度
を向上でき、オン抵抗を下げることができる。また溝部
の結晶欠陥が少なくなるため、ゲート電極とベース層と
の間の絶縁破壊を防止でき、ゲート電極とベース層との
間の耐圧が向上する。従って、しきい値電圧が２．５Ｖ
以下と小さい場合においても、ゲート電極とベース層と
の間の耐圧を下げることなく、オン抵抗を下げることが
できる。
ば、溝部の深さを底面を入口幅の１／２以下とするた
め、ゲート絶縁膜の形成時に溝部の側面と底面との合流
点において応力がかかりにくくなる。これにより応力に
よる溝部の結晶欠陥の発生を防止でき、チャネル移動度
を向上でき、オン抵抗を下げることができる。また溝部
の結晶欠陥が少なくなるため、ゲート電極とベース層と
の間の絶縁破壊を防止でき、ゲート電極とベース層との
間の耐圧が向上する。従って、しきい値電圧が２．５Ｖ
以下と小さい場合においても、ゲート電極とベース層と
の間の耐圧を下げることなく、オン抵抗を下げることが
できる。
【００２１】上記構成の請求項１５記載の発明によれ
ば、溝部における側面を主表面に対する角度が略５５°
±１５°とすることで、チャネル領域の面方位を｛１１
１｝、もしくは｛１１１｝面に近い面とすることができ
る。従って、更に低いオン抵抗を得ることができる。上
記構成の請求項１６記載の発明によれば、半導体基板の
表面の所定領域をケミカルドライエッチング法により除
去するため、請求項１記載の発明と同様、溝部は、欠陥
が少ない平坦な平面を有する。そして、この溝部の平面
をチャネル領域として使用するため、キャリアの表面散
乱が抑制されてチャネル移動度を更に向上できるため、
低いオン抵抗を得ることができる。
ば、溝部における側面を主表面に対する角度が略５５°
±１５°とすることで、チャネル領域の面方位を｛１１
１｝、もしくは｛１１１｝面に近い面とすることができ
る。従って、更に低いオン抵抗を得ることができる。上
記構成の請求項１６記載の発明によれば、半導体基板の
表面の所定領域をケミカルドライエッチング法により除
去するため、請求項１記載の発明と同様、溝部は、欠陥
が少ない平坦な平面を有する。そして、この溝部の平面
をチャネル領域として使用するため、キャリアの表面散
乱が抑制されてチャネル移動度を更に向上できるため、
低いオン抵抗を得ることができる。
【００２２】そして、溝部の深さを底面を入口幅の１／
２以下とするため、ゲート絶縁膜形成時に溝部の側面と
底面との合流点において応力がかかりにくくなる。これ
により応力による溝部の結晶欠陥の発生を防止でき、チ
ャネル移動度を向上でき、オン抵抗を下げることができ
る。上記構成の請求項１７記載の発明によれば、半導体
基板の表面の所定領域をケミカルドライエッチング法に
より除去するため、請求項１記載の発明と同様、溝部
は、欠陥が少なく、所定領域において凹凸の高低差が４
ｎｍ以内の平坦な平面を有する。そして、この溝部の平
面をチャネル領域として使用するため、キャリアの表面
散乱が抑制されてチャネル移動度を更に向上できるた
め、低いオン抵抗を得ることができる。
２以下とするため、ゲート絶縁膜形成時に溝部の側面と
底面との合流点において応力がかかりにくくなる。これ
により応力による溝部の結晶欠陥の発生を防止でき、チ
ャネル移動度を向上でき、オン抵抗を下げることができ
る。上記構成の請求項１７記載の発明によれば、半導体
基板の表面の所定領域をケミカルドライエッチング法に
より除去するため、請求項１記載の発明と同様、溝部
は、欠陥が少なく、所定領域において凹凸の高低差が４
ｎｍ以内の平坦な平面を有する。そして、この溝部の平
面をチャネル領域として使用するため、キャリアの表面
散乱が抑制されてチャネル移動度を更に向上できるた
め、低いオン抵抗を得ることができる。
【００２３】そして、溝部の深さを底面を入口幅の１／
２以下とするため、ゲート絶縁膜形成時に溝部の側面と
底面との合流点において応力がかかりにくくなる。これ
により応力による溝部の結晶欠陥の発生を防止でき、チ
ャネル移動度を向上でき、オン抵抗を下げることができ
る。上記構成の請求項１８記載の発明によれば、溝部に
おける入口幅を０．５μｍ以上とすることで、更に低い
オン抵抗を得ることができる。
２以下とするため、ゲート絶縁膜形成時に溝部の側面と
底面との合流点において応力がかかりにくくなる。これ
により応力による溝部の結晶欠陥の発生を防止でき、チ
ャネル移動度を向上でき、オン抵抗を下げることができ
る。上記構成の請求項１８記載の発明によれば、溝部に
おける入口幅を０．５μｍ以上とすることで、更に低い
オン抵抗を得ることができる。
【００２４】上記構成の請求項１９記載の発明によれ
ば、溝部における底面を主表面から０．５μｍ以上、５
μｍ以下の深さとすることで、更に低いオン抵抗を得る
ことができる。上記構成の請求項２０記載の発明によれ
ば、半導体基板の表面の所定領域をケミカルドライエッ
チング法により除去するため、請求項１記載の発明と同
様、溝部は、欠陥が少なく、所定領域において凹凸の高
低差が４ｎｍ以内の平坦な平面を有する。そして、この
溝部の平面をチャネル領域として使用するため、キャリ
アの表面散乱が抑制されてチャネル移動度を更に向上で
きるため、低いオン抵抗を得ることができる。
ば、溝部における底面を主表面から０．５μｍ以上、５
μｍ以下の深さとすることで、更に低いオン抵抗を得る
ことができる。上記構成の請求項２０記載の発明によれ
ば、半導体基板の表面の所定領域をケミカルドライエッ
チング法により除去するため、請求項１記載の発明と同
様、溝部は、欠陥が少なく、所定領域において凹凸の高
低差が４ｎｍ以内の平坦な平面を有する。そして、この
溝部の平面をチャネル領域として使用するため、キャリ
アの表面散乱が抑制されてチャネル移動度を更に向上で
きるため、低いオン抵抗を得ることができる。
【００２５】そして、側面が半導体基板の主表面に対し
て傾斜した平面を有し、入口と底面とを連続的に結んで
いるため、側面と底面と角度も緩やかになる。よって、
ゲート絶縁膜形成時に、溝部の側面と底面との合流点に
おいて応力がかかりにくくなる。これにより応力による
溝部の結晶欠陥の発生を防止でき、チャネル移動度を向
上でき、オン抵抗を下げることができる。
て傾斜した平面を有し、入口と底面とを連続的に結んで
いるため、側面と底面と角度も緩やかになる。よって、
ゲート絶縁膜形成時に、溝部の側面と底面との合流点に
おいて応力がかかりにくくなる。これにより応力による
溝部の結晶欠陥の発生を防止でき、チャネル移動度を向
上でき、オン抵抗を下げることができる。
【００２６】上記構成の請求項２１記載の発明によれ
ば、溝部における側面を主表面に対する角度が略５５°
±１５°とすることで、チャネル領域の面方位を｛１１
１｝、もしくは｛１１１｝面に近い面とすることができ
る。従って、更に低いオン抵抗を得ることができる。上
記構成の請求項２２記載の発明によれば、半導体基板の
表面の所定領域をケミカルドライエッチング法により除
去するため、請求項１記載の発明と同様、溝部は、欠陥
が少なく、所定領域において凹凸の高低差が４ｎｍ以内
の平坦な平面を有する。そして、この溝部の平面をチャ
ネル領域として使用するため、キャリアの表面散乱が抑
制されてチャネル移動度を更に向上できるため、低いオ
ン抵抗を得ることができる。
ば、溝部における側面を主表面に対する角度が略５５°
±１５°とすることで、チャネル領域の面方位を｛１１
１｝、もしくは｛１１１｝面に近い面とすることができ
る。従って、更に低いオン抵抗を得ることができる。上
記構成の請求項２２記載の発明によれば、半導体基板の
表面の所定領域をケミカルドライエッチング法により除
去するため、請求項１記載の発明と同様、溝部は、欠陥
が少なく、所定領域において凹凸の高低差が４ｎｍ以内
の平坦な平面を有する。そして、この溝部の平面をチャ
ネル領域として使用するため、キャリアの表面散乱が抑
制されてチャネル移動度を更に向上できるため、低いオ
ン抵抗を得ることができる。
【００２７】そして、側面と底面との間に形成された滑
らかな曲面からなり、側面と底面との間に働く応力を緩
和する底部曲面を備えているため、ゲート絶縁膜形成時
に、溝部の側面と底面との合流点において応力がかかり
にくくなる。これにより応力による溝部の結晶欠陥の発
生を防止でき、チャネル移動度を向上でき、オン抵抗を
下げることができる。
らかな曲面からなり、側面と底面との間に働く応力を緩
和する底部曲面を備えているため、ゲート絶縁膜形成時
に、溝部の側面と底面との合流点において応力がかかり
にくくなる。これにより応力による溝部の結晶欠陥の発
生を防止でき、チャネル移動度を向上でき、オン抵抗を
下げることができる。
【００２８】上位構成の請求項２３記載の発明によれ
ば、初期溝をＬＯＣＯＳ酸化するため、所望の大きさの
溝部を形成させることができる。上記構成の請求項２４
記載の発明によれば、ベース層を酸化膜と自己整合的に
主表面側から第２導電型の不純物を拡散させて形成し、
またソース層を、酸化膜と自己整合的に主表面側からベ
ース層内に第１導電型の不純物を拡散させることで形成
する。このように自己整合的に二重拡散を行うため、位
置合わせのための余分な寸法を用意する必要がないた
め、ユニットセルの寸法を小さくできる。この結果、オ
ン抵抗を小さくすることができる。
ば、初期溝をＬＯＣＯＳ酸化するため、所望の大きさの
溝部を形成させることができる。上記構成の請求項２４
記載の発明によれば、ベース層を酸化膜と自己整合的に
主表面側から第２導電型の不純物を拡散させて形成し、
またソース層を、酸化膜と自己整合的に主表面側からベ
ース層内に第１導電型の不純物を拡散させることで形成
する。このように自己整合的に二重拡散を行うため、位
置合わせのための余分な寸法を用意する必要がないた
め、ユニットセルの寸法を小さくできる。この結果、オ
ン抵抗を小さくすることができる。
【００２９】
【発明の実施の形態】 （第１の実施の形態）以下、図面を参照して本発明の一
実施の形態を説明する。図１（ａ）は本発明の第１の実
施の形態による四角形ユニットセルからなる縦型パワー
MOSFETの平面図であり、同図（ｂ）は同図（ａ）におけ
るＡ−Ａ断面図である。図２〜図２２は同じく縦型パワ
ーMOSFETの製造における各段階での説明図である。ま
た、図４はｐ型ベース層の中央部形成のためにボロンイ
オン注入をしたウエハの断面図、図５はＬＯＣＯＳ酸化
のために窒化シリコン膜をユニットセル寸法ａの間隔で
パターニングしたウエハの断面図、図８はＬＯＣＯＳ酸
化膜が形成されたウエハの断面図、図９はＬＯＣＯＳ酸
化膜をマスクとしてｐ型ベース層形成のためにボロンイ
オン注入をしたウエハの断面図、図１０は熱拡散により
ｐ型ベース層を形成したウエハの断面図、図１１はＬＯ
ＣＯＳ酸化膜をマスクとしてｎ+ 型ソース層形成のため
にリンイオン注入をしたウエハの断面図、図１２は熱拡
散によりｎ+ 型ソース層を形成したウエハの断面図、図
１８はＬＯＣＯＳ酸化膜を除去した後に熱酸化によりゲ
ート酸化膜を形成したウエハの断面図、図１９はゲート
酸化膜の上にゲート電極が形成されたウエハの断面図、
図２１はｐ+ 型ベースコンタクト層形成のためにボロン
イオン注入をしたウエハの断面図、図２２は熱拡散によ
りｐ+ 型ベースコンタクト層を形成したウエハの断面
図、そして、図１（ｂ）が層間絶縁膜，ソース電極およ
びドレイン電極を形成したウエハの完成断面図である。
実施の形態を説明する。図１（ａ）は本発明の第１の実
施の形態による四角形ユニットセルからなる縦型パワー
MOSFETの平面図であり、同図（ｂ）は同図（ａ）におけ
るＡ−Ａ断面図である。図２〜図２２は同じく縦型パワ
ーMOSFETの製造における各段階での説明図である。ま
た、図４はｐ型ベース層の中央部形成のためにボロンイ
オン注入をしたウエハの断面図、図５はＬＯＣＯＳ酸化
のために窒化シリコン膜をユニットセル寸法ａの間隔で
パターニングしたウエハの断面図、図８はＬＯＣＯＳ酸
化膜が形成されたウエハの断面図、図９はＬＯＣＯＳ酸
化膜をマスクとしてｐ型ベース層形成のためにボロンイ
オン注入をしたウエハの断面図、図１０は熱拡散により
ｐ型ベース層を形成したウエハの断面図、図１１はＬＯ
ＣＯＳ酸化膜をマスクとしてｎ+ 型ソース層形成のため
にリンイオン注入をしたウエハの断面図、図１２は熱拡
散によりｎ+ 型ソース層を形成したウエハの断面図、図
１８はＬＯＣＯＳ酸化膜を除去した後に熱酸化によりゲ
ート酸化膜を形成したウエハの断面図、図１９はゲート
酸化膜の上にゲート電極が形成されたウエハの断面図、
図２１はｐ+ 型ベースコンタクト層形成のためにボロン
イオン注入をしたウエハの断面図、図２２は熱拡散によ
りｐ+ 型ベースコンタクト層を形成したウエハの断面
図、そして、図１（ｂ）が層間絶縁膜，ソース電極およ
びドレイン電極を形成したウエハの完成断面図である。
【００３０】この実施の形態の縦型パワーMOSFETは、そ
の要部、即ちユニットセル部分を図１に示すような構造
として、このユニットセル１５がピッチ幅（ユニットセ
ル寸法）ａで平面上縦横に規則正しく多数配置された構
造となっている。図１において、ウエハ２１は不純物濃
度が２×１０19ｃｍ-3程度で厚さ１００〜４００μｍの
ｎ+ 型シリコンからなる半導体基板１上に不純物密度が
１０16ｃｍ-3程度の厚さ７μｍ前後のｎ- 型エピタキシ
ャル層２が構成されたものであり、このウエハ２１の主
表面にユニットセル１５が構成される。ウエハ２１の主
表面に１６μｍ程度のユニットセル寸法ａでＵ溝５０を
形成するために、厚さ１μｍ程度のＬＯＣＯＳ酸化膜を
形成し、この酸化膜をマスクとしてボロン（Ｂ）とリン
（Ｐ）とを自己整合的な二重拡散により接合深さが１μ
ｍ程度のｐ型ベース層１６と、接合深さが０．５μｍ程
度のｎ+ 型ソース層４とが形成されており、それにより
Ｕ溝５０の側壁部５１に０．５μｍ程度のチャネル５が
設定される。なお、ｐ型ベース層１６の接合深さはＵ溝
５０底辺のエッジ部１２でブレークダウンによる破壊が
生じない深さに設定されている。また、ｐ型ベース層１
６の中央部の接合深さが周囲よりも深くなるように、あ
らかじめｐ型ベース層１６の中央部にボロンが拡散され
ており、ドレイン・ソース間に高電圧が印加されたとき
に、ｐ型ベース層１６の底面の中央部でブレークダウン
が起こるように設定されている。即ち、Ｕ溝５０はｐ型
ベース層１６よりも浅くなるように設定されている。ま
た、二重拡散後にこの拡散マスク及びＵ溝５０形成用と
して使用したＬＯＣＯＳ酸化膜は除去されて、Ｕ溝５０
の内壁には厚さが６０ｎｍ程度のゲート酸化膜８が形成
され、さらに、その上に厚さが４００ｎｍ程度のポリシ
リコンからなるゲート電極９、厚さが１μｍ程度のＢＰ
ＳＧからなる層間絶縁膜１８が形成されている。さら
に、ｐ型ベース層１６の中央部表面に接合深さが０．５
μｍ程度のｐ+ 型ベースコンタクト層１７が形成され、
層間絶縁膜１８の上に形成されたソース電極１９とｎ+
型ソース層４およびｐ+ 型ベースコンタクト層１７がコ
ンタクト穴を介してオーミック接触している。また、半
導体基板１の裏面にオーミック接触するようにドレイン
電極２０が形成されている。
の要部、即ちユニットセル部分を図１に示すような構造
として、このユニットセル１５がピッチ幅（ユニットセ
ル寸法）ａで平面上縦横に規則正しく多数配置された構
造となっている。図１において、ウエハ２１は不純物濃
度が２×１０19ｃｍ-3程度で厚さ１００〜４００μｍの
ｎ+ 型シリコンからなる半導体基板１上に不純物密度が
１０16ｃｍ-3程度の厚さ７μｍ前後のｎ- 型エピタキシ
ャル層２が構成されたものであり、このウエハ２１の主
表面にユニットセル１５が構成される。ウエハ２１の主
表面に１６μｍ程度のユニットセル寸法ａでＵ溝５０を
形成するために、厚さ１μｍ程度のＬＯＣＯＳ酸化膜を
形成し、この酸化膜をマスクとしてボロン（Ｂ）とリン
（Ｐ）とを自己整合的な二重拡散により接合深さが１μ
ｍ程度のｐ型ベース層１６と、接合深さが０．５μｍ程
度のｎ+ 型ソース層４とが形成されており、それにより
Ｕ溝５０の側壁部５１に０．５μｍ程度のチャネル５が
設定される。なお、ｐ型ベース層１６の接合深さはＵ溝
５０底辺のエッジ部１２でブレークダウンによる破壊が
生じない深さに設定されている。また、ｐ型ベース層１
６の中央部の接合深さが周囲よりも深くなるように、あ
らかじめｐ型ベース層１６の中央部にボロンが拡散され
ており、ドレイン・ソース間に高電圧が印加されたとき
に、ｐ型ベース層１６の底面の中央部でブレークダウン
が起こるように設定されている。即ち、Ｕ溝５０はｐ型
ベース層１６よりも浅くなるように設定されている。ま
た、二重拡散後にこの拡散マスク及びＵ溝５０形成用と
して使用したＬＯＣＯＳ酸化膜は除去されて、Ｕ溝５０
の内壁には厚さが６０ｎｍ程度のゲート酸化膜８が形成
され、さらに、その上に厚さが４００ｎｍ程度のポリシ
リコンからなるゲート電極９、厚さが１μｍ程度のＢＰ
ＳＧからなる層間絶縁膜１８が形成されている。さら
に、ｐ型ベース層１６の中央部表面に接合深さが０．５
μｍ程度のｐ+ 型ベースコンタクト層１７が形成され、
層間絶縁膜１８の上に形成されたソース電極１９とｎ+
型ソース層４およびｐ+ 型ベースコンタクト層１７がコ
ンタクト穴を介してオーミック接触している。また、半
導体基板１の裏面にオーミック接触するようにドレイン
電極２０が形成されている。
【００３１】次に本実施の形態の製造方法を述べる。ま
ず、図２，図３に示されるように、ｎ+ 型シリコンから
なる面方位が（１００）である半導体基板１の主表面に
ｎ- 型のエピタキシャル層２を成長させたウエハ２１
（半導体基板１とエピタキシャル層２とで半導体基板に
相当）を用意する。この半導体基板１はその不純物濃度
が２×１０19ｃｍ-3程度になっている。また、エピタキ
シャル層２はその厚さが７μｍ程度で、その不純物濃度
は１０16ｃｍ-3程度となっている。次に、図４に示され
る様に、このウエハ２１の主表面を熱酸化して厚さ５０
ｎｍ程度のフィールド酸化膜６０を形成し、その後レジ
スト膜６１を堆積して公知のフォトリソ工程にてセル形
成予定位置の中央部に開口するパターンにレジスト膜６
１をパターニングする。そして、このレジスト膜６１を
マスクとしてボロン（Ｂ+ ）をイオン注入する。
ず、図２，図３に示されるように、ｎ+ 型シリコンから
なる面方位が（１００）である半導体基板１の主表面に
ｎ- 型のエピタキシャル層２を成長させたウエハ２１
（半導体基板１とエピタキシャル層２とで半導体基板に
相当）を用意する。この半導体基板１はその不純物濃度
が２×１０19ｃｍ-3程度になっている。また、エピタキ
シャル層２はその厚さが７μｍ程度で、その不純物濃度
は１０16ｃｍ-3程度となっている。次に、図４に示され
る様に、このウエハ２１の主表面を熱酸化して厚さ５０
ｎｍ程度のフィールド酸化膜６０を形成し、その後レジ
スト膜６１を堆積して公知のフォトリソ工程にてセル形
成予定位置の中央部に開口するパターンにレジスト膜６
１をパターニングする。そして、このレジスト膜６１を
マスクとしてボロン（Ｂ+ ）をイオン注入する。
【００３２】レジスト剥離後、熱拡散により図５に示す
ように接合深さが１μｍ程度のｐ型拡散層６２を形成す
る。このｐ型拡散層６２は最終的には後述するｐ型ベー
ス層１６の一部となり、ドレイン・ソース間に高電圧が
印加されたとき、ｐ型拡散層６２の底辺部分で安定にブ
レークダウンを起こさせることにより、耐サージ性を向
上させる目的を果たす。
ように接合深さが１μｍ程度のｐ型拡散層６２を形成す
る。このｐ型拡散層６２は最終的には後述するｐ型ベー
ス層１６の一部となり、ドレイン・ソース間に高電圧が
印加されたとき、ｐ型拡散層６２の底辺部分で安定にブ
レークダウンを起こさせることにより、耐サージ性を向
上させる目的を果たす。
【００３３】次に、図５に示すように、ウエハ２１の主
表面に窒化シリコン膜６３を約２００ｎｍ堆積し、この
窒化シリコン膜６３を図６に示すように＜０１１＞方向
に垂直及び平行になるようにパターニングして、ピッチ
幅（ユニットセル１５の寸法）ａで開口する格子状の開
口パターンを形成する。なお、この開口パターンは上述
のｐ型拡散層６２がそのピッチ間隔の中央部に位置する
ようにマスク合わせしている。
表面に窒化シリコン膜６３を約２００ｎｍ堆積し、この
窒化シリコン膜６３を図６に示すように＜０１１＞方向
に垂直及び平行になるようにパターニングして、ピッチ
幅（ユニットセル１５の寸法）ａで開口する格子状の開
口パターンを形成する。なお、この開口パターンは上述
のｐ型拡散層６２がそのピッチ間隔の中央部に位置する
ようにマスク合わせしている。
【００３４】次に、窒化シリコン膜６３をマスクとして
フィールド酸化膜６０をエッチングし、ひきつづき図７
に示すように、四フッ化炭素と酸素ガスを含む放電室７
０２でプラズマを発生させて、化学的な活性種を作り、
この活性種を反応室７０３へ輸送し、反応室７０３でｎ
- 型エピタキシャル層２を等方的にケミカルドライエッ
チングして溝６４を形成する。
フィールド酸化膜６０をエッチングし、ひきつづき図７
に示すように、四フッ化炭素と酸素ガスを含む放電室７
０２でプラズマを発生させて、化学的な活性種を作り、
この活性種を反応室７０３へ輸送し、反応室７０３でｎ
- 型エピタキシャル層２を等方的にケミカルドライエッ
チングして溝６４を形成する。
【００３５】次に、図８に示すように、窒化シリコン膜
６３をマスクとして溝６４の部分を熱酸化する。これは
ＬＯＣＯＳ(Local Oxidation of Silicon)法として良く
知られた酸化方法であり、この酸化によりＬＯＣＯＳ酸
化膜６５が形成され、同時にＬＯＣＯＳ酸化膜６５によ
って喰われたｎ- 型エピタキシャル層２の表面にＵ溝５
０が形成され、かつＵ溝５０の形状が確定する。
６３をマスクとして溝６４の部分を熱酸化する。これは
ＬＯＣＯＳ(Local Oxidation of Silicon)法として良く
知られた酸化方法であり、この酸化によりＬＯＣＯＳ酸
化膜６５が形成され、同時にＬＯＣＯＳ酸化膜６５によ
って喰われたｎ- 型エピタキシャル層２の表面にＵ溝５
０が形成され、かつＵ溝５０の形状が確定する。
【００３６】この時、Ｕ溝５０の側面のチャネル形成部
の面方位が（１１１）面もしくは（１１１）面に近い面
となるようにケミカルドライエッチングの条件とＬＯＣ
ＯＳ酸化の条件を選ぶ。このようにしてＬＯＣＯＳ酸化
により形成されたＵ溝５０の内壁表面は平坦で欠陥が少
なく、その表面は図２に示されるウエハ２１の初期の主
表面と同程度に表面状態が良い。
の面方位が（１１１）面もしくは（１１１）面に近い面
となるようにケミカルドライエッチングの条件とＬＯＣ
ＯＳ酸化の条件を選ぶ。このようにしてＬＯＣＯＳ酸化
により形成されたＵ溝５０の内壁表面は平坦で欠陥が少
なく、その表面は図２に示されるウエハ２１の初期の主
表面と同程度に表面状態が良い。
【００３７】次に、図９に示すように、ＬＯＣＯＳ酸化
膜６５をマスクとして、薄いフィールド酸化膜６０を透
過させてｐ型ベース層１６を形成するためのボロンをイ
オン注入する。このとき、ＬＯＣＯＳ酸化膜６５とフィ
ールド酸化膜６０の境界部分が自己整合位置になり、イ
オン注入される領域が正確に規定される。次に、図１０
に示すように、接合深さ１μｍ程度まで熱拡散する。こ
の熱拡散により、図５に示す工程において前もって形成
したｐ型拡散層６２と、図９に示す工程において注入さ
れたボロンの拡散層が一体になり、一つのｐ型ベース層
１６（ベース層に相当）を形成する。また、ｐ型ベース
層１６の領域の両端面はＵ溝５０の側壁の位置で自己整
合的に規定される。
膜６５をマスクとして、薄いフィールド酸化膜６０を透
過させてｐ型ベース層１６を形成するためのボロンをイ
オン注入する。このとき、ＬＯＣＯＳ酸化膜６５とフィ
ールド酸化膜６０の境界部分が自己整合位置になり、イ
オン注入される領域が正確に規定される。次に、図１０
に示すように、接合深さ１μｍ程度まで熱拡散する。こ
の熱拡散により、図５に示す工程において前もって形成
したｐ型拡散層６２と、図９に示す工程において注入さ
れたボロンの拡散層が一体になり、一つのｐ型ベース層
１６（ベース層に相当）を形成する。また、ｐ型ベース
層１６の領域の両端面はＵ溝５０の側壁の位置で自己整
合的に規定される。
【００３８】次に、図１１に示すように、格子状のパタ
ーンでウエハ２１表面に形成されているＬＯＣＯＳ酸化
膜６５により囲まれたｐ型ベース層１６表面中央部に残
されたパターンでパターニングされたレジスト膜６６と
ＬＯＣＯＳ酸化膜６５を共にマスクとして、薄いフィー
ルド酸化膜６０を透過させてｎ+ 型ソース層４を形成す
るためのリン（又はひ素）をイオン注入する。この場合
も図９に示す工程においてボロンをイオン注入した場合
と同様に、ＬＯＣＯＳ酸化膜６５とフィールド酸化膜６
０の境界部分が自己整合位置になり、イオン注入される
領域が正確に規定される。
ーンでウエハ２１表面に形成されているＬＯＣＯＳ酸化
膜６５により囲まれたｐ型ベース層１６表面中央部に残
されたパターンでパターニングされたレジスト膜６６と
ＬＯＣＯＳ酸化膜６５を共にマスクとして、薄いフィー
ルド酸化膜６０を透過させてｎ+ 型ソース層４を形成す
るためのリン（又はひ素）をイオン注入する。この場合
も図９に示す工程においてボロンをイオン注入した場合
と同様に、ＬＯＣＯＳ酸化膜６５とフィールド酸化膜６
０の境界部分が自己整合位置になり、イオン注入される
領域が正確に規定される。
【００３９】次に、図１２に示すように、接合深さ０．
５μｍ熱拡散し、ｎ+ 型ソース層４を形成し、同時にチ
ャネル５（チャネル領域に相当）も設定する。この熱拡
散において、ｎ+ 型ソース層４の領域のＵ溝５０に接し
た端面は、Ｕ溝５０の側壁の位置で自己整合的に規定さ
れる。以上、図９〜図１２の工程によりｐ型ベース層１
６の接合深さとその形状が確定する。このｐ型ベース層
１６の形状において重要なことは、ｐ型ベース層１６の
側面の位置がＵ溝５０の側面により規定され、自己整合
されて熱拡散するため、Ｕ溝５０に対してｐ型ベース層
１６の形状は完全に左右対称になる。
５μｍ熱拡散し、ｎ+ 型ソース層４を形成し、同時にチ
ャネル５（チャネル領域に相当）も設定する。この熱拡
散において、ｎ+ 型ソース層４の領域のＵ溝５０に接し
た端面は、Ｕ溝５０の側壁の位置で自己整合的に規定さ
れる。以上、図９〜図１２の工程によりｐ型ベース層１
６の接合深さとその形状が確定する。このｐ型ベース層
１６の形状において重要なことは、ｐ型ベース層１６の
側面の位置がＵ溝５０の側面により規定され、自己整合
されて熱拡散するため、Ｕ溝５０に対してｐ型ベース層
１６の形状は完全に左右対称になる。
【００４０】次に、図１３に示すように、ＬＯＣＯＳ酸
化膜６５を弗酸を含む水溶液７００中で、フッ化アンモ
ニウムによりＰＨが５程度に調整された状態で、シリコ
ンの表面を水素で終端させながら酸化膜を除去してＵ溝
５０の内壁５１を露出させる。この後、水溶液中から取
りだし、清浄な空気中で乾燥させる。
化膜６５を弗酸を含む水溶液７００中で、フッ化アンモ
ニウムによりＰＨが５程度に調整された状態で、シリコ
ンの表面を水素で終端させながら酸化膜を除去してＵ溝
５０の内壁５１を露出させる。この後、水溶液中から取
りだし、清浄な空気中で乾燥させる。
【００４１】次に、図１５に示すように、チャネルが形
成される予定のｐ型ベース層１６のＵ溝の側面５に（１
１１）面が形成されるまで酸化膜を形成する。この熱酸
化工程により、チャネルが形成される予定面の原子オー
ダーでの平坦度が高くなる。この熱酸化工程は、図１４
に示すように、酸素雰囲気に保たれ、約１０００℃に保
持されている酸化炉６０１にウエハ２１を固定したウエ
ハボート６０３を徐々に挿入することにより行う。この
ようにすると、酸化の初期は比較的低い温度で行われる
ため、ｐ型ベース領域１６、ｎ+ 型ソース領域４の不純
物が、酸化工程中にウエハ外部に飛散することを抑えら
れる。この酸化膜をパッド酸化膜６００という。次に、
図１６に示すように、このパッド酸化膜６００を除去す
る。この酸化膜６００の除去も選択酸化膜の除去と同様
に弗酸を含む水溶液中で、フッ化アンモニウムによりＰ
Ｈが５程度に調整された状態で、露出されたシリコンの
表面を水素で終端させながら行う。このような方法で形
成されたＵ溝５０の内壁５１は、平坦度が高く、また欠
陥も少ない良好なシリコン表面である。
成される予定のｐ型ベース層１６のＵ溝の側面５に（１
１１）面が形成されるまで酸化膜を形成する。この熱酸
化工程により、チャネルが形成される予定面の原子オー
ダーでの平坦度が高くなる。この熱酸化工程は、図１４
に示すように、酸素雰囲気に保たれ、約１０００℃に保
持されている酸化炉６０１にウエハ２１を固定したウエ
ハボート６０３を徐々に挿入することにより行う。この
ようにすると、酸化の初期は比較的低い温度で行われる
ため、ｐ型ベース領域１６、ｎ+ 型ソース領域４の不純
物が、酸化工程中にウエハ外部に飛散することを抑えら
れる。この酸化膜をパッド酸化膜６００という。次に、
図１６に示すように、このパッド酸化膜６００を除去す
る。この酸化膜６００の除去も選択酸化膜の除去と同様
に弗酸を含む水溶液中で、フッ化アンモニウムによりＰ
Ｈが５程度に調整された状態で、露出されたシリコンの
表面を水素で終端させながら行う。このような方法で形
成されたＵ溝５０の内壁５１は、平坦度が高く、また欠
陥も少ない良好なシリコン表面である。
【００４２】つづいて図１８に示すように、Ｕ溝５０の
側面及び底面に熱酸化により厚さ５０ｎｍ程度のゲート
酸化膜８を形成する。この酸化工程は前述したのと同様
に、酸素雰囲気に保たれ、約１０００℃に保持されてい
る酸化炉６０１にウエハ２１を徐々に挿入する。このよ
うにすると、酸化の初期は比較的低い温度で行われるた
め、ｐ型ベース領域１６、ｎ+ 型ソース領域４の不純物
が、酸化工程中にウエハ外部に飛散することを抑えられ
る。ゲート酸化膜８の膜質や、厚さの均一性、チャネル
５の界面の界面準位密度，キャリア移動度は従来のＤＭ
ＯＳと同程度に良好である。
側面及び底面に熱酸化により厚さ５０ｎｍ程度のゲート
酸化膜８を形成する。この酸化工程は前述したのと同様
に、酸素雰囲気に保たれ、約１０００℃に保持されてい
る酸化炉６０１にウエハ２１を徐々に挿入する。このよ
うにすると、酸化の初期は比較的低い温度で行われるた
め、ｐ型ベース領域１６、ｎ+ 型ソース領域４の不純物
が、酸化工程中にウエハ外部に飛散することを抑えられ
る。ゲート酸化膜８の膜質や、厚さの均一性、チャネル
５の界面の界面準位密度，キャリア移動度は従来のＤＭ
ＯＳと同程度に良好である。
【００４３】次に、図１９に示すように、ウエハ２１の
主表面に厚さ４００ｎｍ程度のポリシリコン膜を堆積
し、隣接した二つのＵ溝５０の上端の距離ｂよりも２β
だけ短い距離Ｄだけ離間するようにパターニングしてゲ
ート電極９を形成する。次にゲート電極９の端部におい
てゲート酸化膜８が厚くなるよう酸化する。この時図２
０に示すようにゲート酸化膜が、ゲート端部で厚くなる
部分の長さをｘとすると、β＞ｘとなるようにβを設定
する。以上、図９〜図１９に示す工程は本実施の形態に
おいて最も重要な製造工程の部分であり、ＬＯＣＯＳ酸
化膜６５を自己整合的な二重拡散のマスクとして使用
し、ｐ型ベース層１６，ｎ+ 型ソース層４及びチャネル
５を形成し、次にＬＯＣＯＳ酸化膜６５を除去した後、
ゲート酸化膜８，ゲート電極９を形成する。
主表面に厚さ４００ｎｍ程度のポリシリコン膜を堆積
し、隣接した二つのＵ溝５０の上端の距離ｂよりも２β
だけ短い距離Ｄだけ離間するようにパターニングしてゲ
ート電極９を形成する。次にゲート電極９の端部におい
てゲート酸化膜８が厚くなるよう酸化する。この時図２
０に示すようにゲート酸化膜が、ゲート端部で厚くなる
部分の長さをｘとすると、β＞ｘとなるようにβを設定
する。以上、図９〜図１９に示す工程は本実施の形態に
おいて最も重要な製造工程の部分であり、ＬＯＣＯＳ酸
化膜６５を自己整合的な二重拡散のマスクとして使用
し、ｐ型ベース層１６，ｎ+ 型ソース層４及びチャネル
５を形成し、次にＬＯＣＯＳ酸化膜６５を除去した後、
ゲート酸化膜８，ゲート電極９を形成する。
【００４４】次に、図２１に示すように、パターニング
されたレジスト膜６８をマスクとして酸化膜６７を透過
してｐ+ 型ベースコンタクト層１７を形成するためのボ
ロンをイオン注入する。次に、図２２に示すように、接
合深さ０．５μｍ程度熱拡散し、ｐ+ 型ベースコンタク
ト層１７を形成する。
されたレジスト膜６８をマスクとして酸化膜６７を透過
してｐ+ 型ベースコンタクト層１７を形成するためのボ
ロンをイオン注入する。次に、図２２に示すように、接
合深さ０．５μｍ程度熱拡散し、ｐ+ 型ベースコンタク
ト層１７を形成する。
【００４５】そして、図１（ｂ）に示すように、ウエハ
２１の主表面にＢＰＳＧからなる層間絶縁膜１８を形成
し、その一部にコンタクト穴開けを行いｐ+ 型ベースコ
ンタクト層１７とｎ+ 型ソース層４を露出させる。さら
に、アルミニウム膜からなるソース電極１９を形成し、
前記コンタクト穴を介してｐ+ 型ベースコンタクト層１
７とｎ+ 型ソース層４とにオーミック接触させる。さら
に、アルミニウム膜保護用としてプラズマＣＶＤ法等に
より窒化シリコン等よりなるパッシベーション膜（図示
略）を形成し、また、ウエハ２１の裏面にはＴｉ／Ｎｉ
／Ａｕの３層膜からなるドレイン電極２０を形成し、ｎ
+ 型半導体基板１にオーミック接触をとる。
２１の主表面にＢＰＳＧからなる層間絶縁膜１８を形成
し、その一部にコンタクト穴開けを行いｐ+ 型ベースコ
ンタクト層１７とｎ+ 型ソース層４を露出させる。さら
に、アルミニウム膜からなるソース電極１９を形成し、
前記コンタクト穴を介してｐ+ 型ベースコンタクト層１
７とｎ+ 型ソース層４とにオーミック接触させる。さら
に、アルミニウム膜保護用としてプラズマＣＶＤ法等に
より窒化シリコン等よりなるパッシベーション膜（図示
略）を形成し、また、ウエハ２１の裏面にはＴｉ／Ｎｉ
／Ａｕの３層膜からなるドレイン電極２０を形成し、ｎ
+ 型半導体基板１にオーミック接触をとる。
【００４６】図２３は、図１に示された構造においてＵ
溝５０の底面の深さＤを０〜１．２μｍの間で変化させ
た場合の、オン抵抗ＲSPとドレイン・ソース間のブレー
クダウン電圧ＢＶDSの変化を示した図である。ここで、
Ｄ＝０の構造はプレーナ型ＤMOSFETに相当する。図より
Ｄ＝１．０μｍの場合、オン抵抗ＲSPは４７ｍΩ・ｍｍ
2 となり、Ｄ＝０のプレーナ型に対して４１％オン抵抗
は減少されていることがわかる。
溝５０の底面の深さＤを０〜１．２μｍの間で変化させ
た場合の、オン抵抗ＲSPとドレイン・ソース間のブレー
クダウン電圧ＢＶDSの変化を示した図である。ここで、
Ｄ＝０の構造はプレーナ型ＤMOSFETに相当する。図より
Ｄ＝１．０μｍの場合、オン抵抗ＲSPは４７ｍΩ・ｍｍ
2 となり、Ｄ＝０のプレーナ型に対して４１％オン抵抗
は減少されていることがわかる。
【００４７】また、ドレイン・ソース間のブレークダウ
ン電圧ＢＶDSはＤ≦１．０μｍの時は５２Ｖ一定となっ
ているが、Ｄ＞１．０μｍでは徐々にＢＶDSは低下して
おりＤ＝１．２μｍにおいては５０Ｖになっていること
がわかる。これにより、素子全体のブレークダウンを起
こりにくくするため、ｐ型ベース層１６の接合深さより
もＵ溝５０の深さを浅くすることが好ましい。
ン電圧ＢＶDSはＤ≦１．０μｍの時は５２Ｖ一定となっ
ているが、Ｄ＞１．０μｍでは徐々にＢＶDSは低下して
おりＤ＝１．２μｍにおいては５０Ｖになっていること
がわかる。これにより、素子全体のブレークダウンを起
こりにくくするため、ｐ型ベース層１６の接合深さより
もＵ溝５０の深さを浅くすることが好ましい。
【００４８】上記のように構成された本実施の形態の半
導体装置の製造方法によれば、選択酸化に先立ち低濃度
の半導体層の表面の所定領域をケミカルドライエッチン
グ法により除去する。ケミカルドライエッチング法はド
ライエッチング法の一種でありプロセスの制御性が高
く、ウエハ面内で均一なエッチングがおこなえ、再現性
も高い。またケミカルドライエッチング法はドライエッ
チングプロセスのなかでは比較的被エッチング面に与え
るダメージが小さい。そして、このケミカルドライエッ
チングの後に溝６４表面を酸化する。また、溝６４表面
をケミカルドライエッチング法を用いることにより、欠
陥の少ない表面を有する溝６４が形成され、その表面を
酸化させるため、酸化が開始される時から均一に酸化さ
れ、結果として得られるＵ溝５０の表面も欠陥の少ない
表面を得ることができる。そして、このＵ溝５０の表面
をチャネル領域として使用するため、低いオン抵抗を得
ることができる。また、チャネル領域用の溝としてのＵ
溝５０を形成するために、ケミカルドライエッチングと
酸化という２段階の工程を踏んでいるため、所望の幅の
Ｕ溝５０を得たい場合は、酸化させる幅を制御すれば良
いので、溝形状も正確に制御することができる。
導体装置の製造方法によれば、選択酸化に先立ち低濃度
の半導体層の表面の所定領域をケミカルドライエッチン
グ法により除去する。ケミカルドライエッチング法はド
ライエッチング法の一種でありプロセスの制御性が高
く、ウエハ面内で均一なエッチングがおこなえ、再現性
も高い。またケミカルドライエッチング法はドライエッ
チングプロセスのなかでは比較的被エッチング面に与え
るダメージが小さい。そして、このケミカルドライエッ
チングの後に溝６４表面を酸化する。また、溝６４表面
をケミカルドライエッチング法を用いることにより、欠
陥の少ない表面を有する溝６４が形成され、その表面を
酸化させるため、酸化が開始される時から均一に酸化さ
れ、結果として得られるＵ溝５０の表面も欠陥の少ない
表面を得ることができる。そして、このＵ溝５０の表面
をチャネル領域として使用するため、低いオン抵抗を得
ることができる。また、チャネル領域用の溝としてのＵ
溝５０を形成するために、ケミカルドライエッチングと
酸化という２段階の工程を踏んでいるため、所望の幅の
Ｕ溝５０を得たい場合は、酸化させる幅を制御すれば良
いので、溝形状も正確に制御することができる。
【００４９】また、本実施の形態によれば、ケミカルド
ライエッチング工程は等方性であるので、溝６４に角が
なくなり、このため酸化により形成されるＵ溝５０にも
角がなくなる。このためゲート・ドレイン間耐圧及びゲ
ート・ソース間耐圧が向上する。また溝部の結晶欠陥が
少なくなることからも、ゲート電極とベース層との間の
絶縁破壊を防止でき、ゲート電極とベース層との間の耐
圧が向上できる。
ライエッチング工程は等方性であるので、溝６４に角が
なくなり、このため酸化により形成されるＵ溝５０にも
角がなくなる。このためゲート・ドレイン間耐圧及びゲ
ート・ソース間耐圧が向上する。また溝部の結晶欠陥が
少なくなることからも、ゲート電極とベース層との間の
絶縁破壊を防止でき、ゲート電極とベース層との間の耐
圧が向上できる。
【００５０】また、溝６４のｎ- 型エピタキシャル層２
表面付近の角度が９０度に近くなり、選択酸化後に形成
されるＵ溝５０の側面の傾斜角を急角度にすることがで
きセルサイズを縮小して低オン電圧を得ることもでき
る。また、本実施の形態によれば、ケミカルドライエッ
チング工程において、半導体基板１もしくはｎ- 型エピ
タキシャル層２の上方に実質的に陰極降下のため、電離
されたガスが、ｎ- 型エピタキシャル層２表面に欠陥を
与えてしまうほどの速度で衝突することがない。このた
め、形成される溝６４の表面を欠陥の非常に少ない表面
とすることができる。
表面付近の角度が９０度に近くなり、選択酸化後に形成
されるＵ溝５０の側面の傾斜角を急角度にすることがで
きセルサイズを縮小して低オン電圧を得ることもでき
る。また、本実施の形態によれば、ケミカルドライエッ
チング工程において、半導体基板１もしくはｎ- 型エピ
タキシャル層２の上方に実質的に陰極降下のため、電離
されたガスが、ｎ- 型エピタキシャル層２表面に欠陥を
与えてしまうほどの速度で衝突することがない。このた
め、形成される溝６４の表面を欠陥の非常に少ない表面
とすることができる。
【００５１】図２４はＵ溝を有する構造（Ｕ溝の深さ
０．９μｍ）において、ＬＯＣＯＳ酸化膜が内部応力で
あるストレスＳにどのように影響を及ぼしているかを調
べた図である。図中白丸はＬＯＣＯＳ酸化膜のないも
の、黒丸はＬＯＣＯＳ酸化膜を形成したもののストレス
を調べたものである。ＬＯＣＯＳ酸化膜を形成した構造
においては、応力差（引張応力と圧縮応力との差）が±
１５０ＭＰａもあることがわかる。しかしながら、これ
らの内部応力は製造工程の途中でＬＯＣＯＳ酸化膜を除
去することで緩和させることができる。
０．９μｍ）において、ＬＯＣＯＳ酸化膜が内部応力で
あるストレスＳにどのように影響を及ぼしているかを調
べた図である。図中白丸はＬＯＣＯＳ酸化膜のないも
の、黒丸はＬＯＣＯＳ酸化膜を形成したもののストレス
を調べたものである。ＬＯＣＯＳ酸化膜を形成した構造
においては、応力差（引張応力と圧縮応力との差）が±
１５０ＭＰａもあることがわかる。しかしながら、これ
らの内部応力は製造工程の途中でＬＯＣＯＳ酸化膜を除
去することで緩和させることができる。
【００５２】また、図２５はＬＯＣＯＳ酸化膜を除去し
てゲート酸化膜を形成した際の内部応力（ストレスＳ）
を調べた図である。（ａ）はＵ溝の深さを０．９μｍ、
Ｕ溝を形成する領域の距離、即ち入口幅ｂを２μｍとし
た場合であり、また（ｂ）は同じく入口幅ｂを４μｍと
した場合であり、（ｃ）は入口幅ｂを５μｍとした場合
である。なお入口幅ｂとは、図２６（ａ）に示すように
側面５１の対向した２つの平面のうちの一方の平面の接
線L1と主表面の接線L3とが交差する点から、他方の平面
の接線L2と前記主表面の接線とが交差する点までの距離
ｂのことをいう。ここで、図２６は説明の簡単化のため
にゲート酸化膜の記載は省略してあるが、実際にはＵ溝
の表面には図１８のようにゲート酸化膜が形成されてい
る。そして、入口幅ｂ，深さＤ，側面の平面はそれぞれ
ゲート酸化膜が形成された後の寸法を示すものである。
図２５において、内部応力はＬＯＣＯＳ酸化膜形成時の
１／４〜１／７に減少しており、入口幅ｂを大きくする
に従って内部応力は緩和されていることがわかる。図２
５（ａ），（ｂ），（ｃ）より、Ｕ溝の深さＤを０．９
μｍとした場合、入口幅ｂを５μｍ、４μｍ、２μｍと
縮小していった場合、内部応力差はそれぞれ４０ＭＰ
ａ、５０ＭＰａ、７０ＭＰａと増加している。形成する
ゲート酸化膜の膜厚にもよるが、さらに入口幅ｂを縮小
していった場合は、内部応力差は急激に増加していくこ
とが予想される。内部応力差が７０ＭＰａを越えると側
面５１１と底面との境界（図２６の５１２付近）で歪み
が生じ、この部分で格子欠陥が生じる可能性があるた
め、それを防止するため、Ｕ溝の深さＤに対し、入口幅
ｂは２倍以上とすることが好ましい。即ち、Ｕ溝を形成
する場合、その深さＤは入口幅ｂの１／２以下とするこ
とが好ましい。
てゲート酸化膜を形成した際の内部応力（ストレスＳ）
を調べた図である。（ａ）はＵ溝の深さを０．９μｍ、
Ｕ溝を形成する領域の距離、即ち入口幅ｂを２μｍとし
た場合であり、また（ｂ）は同じく入口幅ｂを４μｍと
した場合であり、（ｃ）は入口幅ｂを５μｍとした場合
である。なお入口幅ｂとは、図２６（ａ）に示すように
側面５１の対向した２つの平面のうちの一方の平面の接
線L1と主表面の接線L3とが交差する点から、他方の平面
の接線L2と前記主表面の接線とが交差する点までの距離
ｂのことをいう。ここで、図２６は説明の簡単化のため
にゲート酸化膜の記載は省略してあるが、実際にはＵ溝
の表面には図１８のようにゲート酸化膜が形成されてい
る。そして、入口幅ｂ，深さＤ，側面の平面はそれぞれ
ゲート酸化膜が形成された後の寸法を示すものである。
図２５において、内部応力はＬＯＣＯＳ酸化膜形成時の
１／４〜１／７に減少しており、入口幅ｂを大きくする
に従って内部応力は緩和されていることがわかる。図２
５（ａ），（ｂ），（ｃ）より、Ｕ溝の深さＤを０．９
μｍとした場合、入口幅ｂを５μｍ、４μｍ、２μｍと
縮小していった場合、内部応力差はそれぞれ４０ＭＰ
ａ、５０ＭＰａ、７０ＭＰａと増加している。形成する
ゲート酸化膜の膜厚にもよるが、さらに入口幅ｂを縮小
していった場合は、内部応力差は急激に増加していくこ
とが予想される。内部応力差が７０ＭＰａを越えると側
面５１１と底面との境界（図２６の５１２付近）で歪み
が生じ、この部分で格子欠陥が生じる可能性があるた
め、それを防止するため、Ｕ溝の深さＤに対し、入口幅
ｂは２倍以上とすることが好ましい。即ち、Ｕ溝を形成
する場合、その深さＤは入口幅ｂの１／２以下とするこ
とが好ましい。
【００５３】以上のように本発明の各実施の形態におい
ては、Ｕ溝の底面を入口幅ｂの１／２以下とするため、
ゲート酸化膜の形成時にＵ溝の側面と底面との合流点に
おいて応力がかかりにくくなった。従って応力による結
晶欠陥の発生を防止でき、チャネル移動度を向上できる
ため、低オン抵抗を得ることができる。また、本実施の
形態においては、図２６（ｂ）に示すように側面５１が
ウエハの主表面に対してθだけ傾斜した平面５１１を有
し、入口と底面とを連続的に結んでいるため、側面と底
面と角度も緩やかになる。よって、ゲート絶縁膜形成時
に、Ｕ溝５０の側面と底面との合流点において応力がか
かりにくくなる。これにより応力によるＵ溝５０の結晶
欠陥の発生を防止でき、チャネル移動度を向上でき、オ
ン抵抗を下げることができる。ここで、θは０度よりも
大きく９０度よりも小さいものである。
ては、Ｕ溝の底面を入口幅ｂの１／２以下とするため、
ゲート酸化膜の形成時にＵ溝の側面と底面との合流点に
おいて応力がかかりにくくなった。従って応力による結
晶欠陥の発生を防止でき、チャネル移動度を向上できる
ため、低オン抵抗を得ることができる。また、本実施の
形態においては、図２６（ｂ）に示すように側面５１が
ウエハの主表面に対してθだけ傾斜した平面５１１を有
し、入口と底面とを連続的に結んでいるため、側面と底
面と角度も緩やかになる。よって、ゲート絶縁膜形成時
に、Ｕ溝５０の側面と底面との合流点において応力がか
かりにくくなる。これにより応力によるＵ溝５０の結晶
欠陥の発生を防止でき、チャネル移動度を向上でき、オ
ン抵抗を下げることができる。ここで、θは０度よりも
大きく９０度よりも小さいものである。
【００５４】そして、側面と底面との間に形成された滑
らかな曲面からなって、側面と底面との間に働く応力を
緩和する底部曲面５１２を備えているため、ゲート絶縁
膜形成時に、Ｕ溝５０の側面と底面との合流点において
応力がかかりにくくなる。これにより応力によるＵ溝５
０の結晶欠陥の発生を防止でき、チャネル移動度を向上
でき、オン抵抗を下げることができる。なお、Ｕ溝５０
の入口部分に入口曲面５１３を備えていることが好まし
い。
らかな曲面からなって、側面と底面との間に働く応力を
緩和する底部曲面５１２を備えているため、ゲート絶縁
膜形成時に、Ｕ溝５０の側面と底面との合流点において
応力がかかりにくくなる。これにより応力によるＵ溝５
０の結晶欠陥の発生を防止でき、チャネル移動度を向上
でき、オン抵抗を下げることができる。なお、Ｕ溝５０
の入口部分に入口曲面５１３を備えていることが好まし
い。
【００５５】本実施の形態では図２、図３に示されてい
るようにウエハ２１として（１００）面のシリコンを用
いた。図２７は入口部分の幅（入口幅ｂに相当）を４μ
ｍ、深さＤを０．９μｍのＵ溝を形成するべく、１μｍ
のＬＯＣＯＳ酸化膜を形成した段階（図８に相当）の断
面図である。この図においてＵ溝５０の側面はウエハ表
面に対して５５°の傾斜角が付いている。ここで傾斜角
とは、側面に平坦な面がある場合はその面の角度をい
い、側面に平坦な面がなく変曲点を有する滑らかな曲面
で構成されている場合は、その曲面の変曲点での接線の
傾きを言うものとする。本発明においては、この傾斜角
が５５°±１５°の間であることにより、チャネルの移
動度をさらに向上させることができ、これによりオン抵
抗を下げることができる。
るようにウエハ２１として（１００）面のシリコンを用
いた。図２７は入口部分の幅（入口幅ｂに相当）を４μ
ｍ、深さＤを０．９μｍのＵ溝を形成するべく、１μｍ
のＬＯＣＯＳ酸化膜を形成した段階（図８に相当）の断
面図である。この図においてＵ溝５０の側面はウエハ表
面に対して５５°の傾斜角が付いている。ここで傾斜角
とは、側面に平坦な面がある場合はその面の角度をい
い、側面に平坦な面がなく変曲点を有する滑らかな曲面
で構成されている場合は、その曲面の変曲点での接線の
傾きを言うものとする。本発明においては、この傾斜角
が５５°±１５°の間であることにより、チャネルの移
動度をさらに向上させることができ、これによりオン抵
抗を下げることができる。
【００５６】この５５°の角度を持つＵ溝５０の側面の
面方位を、電子線による格子像観察で調べた。この結
果、この面はシリコン（１１１）面であることが分かっ
た。更に、側面はＳｉＯ2 ／Ｓｉ界面におけて平坦な平
面を有しており、平面の表面粗度、即ち局部的（所定領
域）に見た凹凸の高低差ｄは、ＴＥＭ観察により４ｎｍ
以内（±２ｎｍ以内）であることが分かった（図２
８）。ここで（１１１）面はフォノン散乱が小さく非常
に移動度の高い面であるため、オン抵抗は非常に小さく
なる。また、表面粗度が４ｎｍ以内と小さいため、キャ
リアの表面散乱も少なくなり移動度が低下することがな
い。これによってもオン抵抗は小さくなる。なお、本実
施例でいう所定領域は、数十ｎｍ平方の範囲をいうもの
とし、図２８では３０〜４０ｎｍ平方で観察した場合を
示している。
面方位を、電子線による格子像観察で調べた。この結
果、この面はシリコン（１１１）面であることが分かっ
た。更に、側面はＳｉＯ2 ／Ｓｉ界面におけて平坦な平
面を有しており、平面の表面粗度、即ち局部的（所定領
域）に見た凹凸の高低差ｄは、ＴＥＭ観察により４ｎｍ
以内（±２ｎｍ以内）であることが分かった（図２
８）。ここで（１１１）面はフォノン散乱が小さく非常
に移動度の高い面であるため、オン抵抗は非常に小さく
なる。また、表面粗度が４ｎｍ以内と小さいため、キャ
リアの表面散乱も少なくなり移動度が低下することがな
い。これによってもオン抵抗は小さくなる。なお、本実
施例でいう所定領域は、数十ｎｍ平方の範囲をいうもの
とし、図２８では３０〜４０ｎｍ平方で観察した場合を
示している。
【００５７】このように、ケミカルドライエッチングに
より、チャネル領域となる領域において凹凸の高低差ｄ
が４ｎｍ以内の平面を備えたため、チャネル領域での平
坦度が良くなり、チャネル移動度を向上でき、低オン抵
抗を得ることができる。さらに半導体基板の面方位を
｛１００｝面としたため、低オン抵抗を得ることができ
た。そして、半導体基板、ベース層及びソース層をシリ
コンで構成し、更にＵ溝の側面におけるチャネル領域の
面方位を｛１１１｝面もしくは｛１１１｝面に近い面と
した。シリコンにおける｛１１１｝面は移動度が高いた
め、さらに低オン抵抗を得ることができた。
より、チャネル領域となる領域において凹凸の高低差ｄ
が４ｎｍ以内の平面を備えたため、チャネル領域での平
坦度が良くなり、チャネル移動度を向上でき、低オン抵
抗を得ることができる。さらに半導体基板の面方位を
｛１００｝面としたため、低オン抵抗を得ることができ
た。そして、半導体基板、ベース層及びソース層をシリ
コンで構成し、更にＵ溝の側面におけるチャネル領域の
面方位を｛１１１｝面もしくは｛１１１｝面に近い面と
した。シリコンにおける｛１１１｝面は移動度が高いた
め、さらに低オン抵抗を得ることができた。
【００５８】また、ベース層を酸化膜と自己整合的に主
表面側から第２導電型の不純物を拡散させて形成し、ま
たソース層を、酸化膜と自己整合的に主表面側からベー
ス層内に第１導電型の不純物を拡散させることで形成し
た。このように自己整合的に二重拡散を行うため、位置
合わせのための余分な寸法を用意する必要がないため、
ユニットセルの寸法を小さくでき、低面積化が可能とな
った。この結果、オン抵抗を小さくすることができた。
表面側から第２導電型の不純物を拡散させて形成し、ま
たソース層を、酸化膜と自己整合的に主表面側からベー
ス層内に第１導電型の不純物を拡散させることで形成し
た。このように自己整合的に二重拡散を行うため、位置
合わせのための余分な寸法を用意する必要がないため、
ユニットセルの寸法を小さくでき、低面積化が可能とな
った。この結果、オン抵抗を小さくすることができた。
【００５９】また、Ｕ溝５０の側面が平面を有している
ため、側面形成されるチャネル領域の移動度を向上でき
る。また、側面は底面と底部曲面により滑らかに結ばれ
ているため、Ｕ溝５０の側面と底面との合流点において
応力がかかりにくくなる。これにより応力によるＵ溝５
０の結晶欠陥の発生を防止でき、更にチャネル移動度を
向上でき、オン抵抗を下げることができる。
ため、側面形成されるチャネル領域の移動度を向上でき
る。また、側面は底面と底部曲面により滑らかに結ばれ
ているため、Ｕ溝５０の側面と底面との合流点において
応力がかかりにくくなる。これにより応力によるＵ溝５
０の結晶欠陥の発生を防止でき、更にチャネル移動度を
向上でき、オン抵抗を下げることができる。
【００６０】さらに、Ｕ溝５０の側面の平面うちの一方
の平面の接線と主表面の接線とが交差する点から、平面
うちの他方の平面の接線と、主表面の接線とが交差する
点までの距離である入口幅ｂが、底面の深さＤの２倍以
上であるため、製造時にＵ溝５０の側面と底面との合流
点において応力がかかりにくくなる。これにより応力に
よるＵ溝５０の結晶欠陥の発生を防止でき、チャネル移
動度を向上でき、オン抵抗を下げることができる。 （第２の実施の形態）以下に本発明の第２の実施の形態
を示す。
の平面の接線と主表面の接線とが交差する点から、平面
うちの他方の平面の接線と、主表面の接線とが交差する
点までの距離である入口幅ｂが、底面の深さＤの２倍以
上であるため、製造時にＵ溝５０の側面と底面との合流
点において応力がかかりにくくなる。これにより応力に
よるＵ溝５０の結晶欠陥の発生を防止でき、チャネル移
動度を向上でき、オン抵抗を下げることができる。 （第２の実施の形態）以下に本発明の第２の実施の形態
を示す。
【００６１】図２９は、第２の実施の形態の半導体装置
の断面図である。第１の実施の形態と異なるのは、ユニ
ットセルが１６μｍ×１６μｍの正方形ということであ
る。またＵ溝の深さＤは０．９μｍ、入口幅ｂは４μ
ｍ、チャネル領域となる側面の面方位は（１１１）面で
ある。図３０は図２９に示したユニットセルを集積させ
たチップ（半導体装置）の平面図である。この図でチッ
プ寸法は２．５ｍｍ×２．５ｍｍ、集積度は13,135セ
ル、有効セル面積ＳA は３．３６ｍｍ2 である。
の断面図である。第１の実施の形態と異なるのは、ユニ
ットセルが１６μｍ×１６μｍの正方形ということであ
る。またＵ溝の深さＤは０．９μｍ、入口幅ｂは４μ
ｍ、チャネル領域となる側面の面方位は（１１１）面で
ある。図３０は図２９に示したユニットセルを集積させ
たチップ（半導体装置）の平面図である。この図でチッ
プ寸法は２．５ｍｍ×２．５ｍｍ、集積度は13,135セ
ル、有効セル面積ＳA は３．３６ｍｍ2 である。
【００６２】図３１は図３０に示した半導体装置の電流
−電圧特性を示す図である。ゲート・ソース間電圧（Ｖ
GS）＝１６Ｖの時、１１５ｍＶと５．１７Ａという動作
点を用い、（ＶDS／ＩD ）×ＳA の式に代入することに
より、オン抵抗ｒSPは７５ｍΩ・ｍｍ2 と計算された。
そしてＶGS＝１０Ｖにおいては、適当な動作点を用いる
ことにより、オン抵抗ｒSPは８５ｍΩ・ｍｍ2 と計算さ
れた。また、しきい値電圧はドレイン電流が１ｍＡにお
いて１．２Ｖであった。図３２はドレインのブレークダ
ウン特性を調べた図であり、図よりドレイン・ソース間
のブレークダウン電圧は５０Ｖと測定された。
−電圧特性を示す図である。ゲート・ソース間電圧（Ｖ
GS）＝１６Ｖの時、１１５ｍＶと５．１７Ａという動作
点を用い、（ＶDS／ＩD ）×ＳA の式に代入することに
より、オン抵抗ｒSPは７５ｍΩ・ｍｍ2 と計算された。
そしてＶGS＝１０Ｖにおいては、適当な動作点を用いる
ことにより、オン抵抗ｒSPは８５ｍΩ・ｍｍ2 と計算さ
れた。また、しきい値電圧はドレイン電流が１ｍＡにお
いて１．２Ｖであった。図３２はドレインのブレークダ
ウン特性を調べた図であり、図よりドレイン・ソース間
のブレークダウン電圧は５０Ｖと測定された。
【００６３】図３３は図２９に示した１６μｍ×１６μ
ｍ角のユニットセルの、ＶGS＝１６Ｖ，ＶDS＝０．６Ｖ
の条件における電界分布を示した図である。図において
チャネル長は０．５μｍ、各等電位線の間隔は０．０５
Ｖである。計算の結果、ドレイン電流ＩD ＝４．５×１
０-5Ａ／μｍ、ブレークダウン電圧ＢＶDS＝５２Ｖと見
積もられた。この内、ブレークダウン電圧ＢＶDS＝５２
Ｖは実測値の５０Ｖと非常に近い値である。そして、ド
レイン電流ＩD ＝４．５×１０-5Ａ／μｍから、オン抵
抗ｒSPは６６ｍΩ・ｍｍ2 と計算され、その配分はｒch
＝２３ｍΩ・ｍｍ2 、ｒacc ＝１３ｍΩ・ｍｍ2 、ｒ
drift ＝３０ｍΩ・ｍｍ2 となる。
ｍ角のユニットセルの、ＶGS＝１６Ｖ，ＶDS＝０．６Ｖ
の条件における電界分布を示した図である。図において
チャネル長は０．５μｍ、各等電位線の間隔は０．０５
Ｖである。計算の結果、ドレイン電流ＩD ＝４．５×１
０-5Ａ／μｍ、ブレークダウン電圧ＢＶDS＝５２Ｖと見
積もられた。この内、ブレークダウン電圧ＢＶDS＝５２
Ｖは実測値の５０Ｖと非常に近い値である。そして、ド
レイン電流ＩD ＝４．５×１０-5Ａ／μｍから、オン抵
抗ｒSPは６６ｍΩ・ｍｍ2 と計算され、その配分はｒch
＝２３ｍΩ・ｍｍ2 、ｒacc ＝１３ｍΩ・ｍｍ2 、ｒ
drift ＝３０ｍΩ・ｍｍ2 となる。
【００６４】図３４は、ゲート電圧ＶGSを変化させた場
合の、ドレイン電流の実測値ＩD 、チャネルにおける電
圧降下Ｖch、チャネル移動度の実効値μeff の変化をそ
れぞれ示したものである。ドレイン電流ＩD のグラフよ
り、しきい値電圧ＶTH＝２．３Ｖと読むことができる。
ここで、チャネルにおける電圧降下Ｖchは図３５に示す
ように定義され、数式１のように計算される。
合の、ドレイン電流の実測値ＩD 、チャネルにおける電
圧降下Ｖch、チャネル移動度の実効値μeff の変化をそ
れぞれ示したものである。ドレイン電流ＩD のグラフよ
り、しきい値電圧ＶTH＝２．３Ｖと読むことができる。
ここで、チャネルにおける電圧降下Ｖchは図３５に示す
ように定義され、数式１のように計算される。
【００６５】
【数１】 Ｖch＝ＶDS−ＩD ・（ｒacc ＋ｒdrift ＋ｒsub ） ここで、ｒsub は基板における抵抗であり、本実施の形
態の場合、ｒsub ＝１０ｍΩ・ｍｍ2 とした。そしてチ
ャネル移動度μeff は数式２のように計算される。
態の場合、ｒsub ＝１０ｍΩ・ｍｍ2 とした。そしてチ
ャネル移動度μeff は数式２のように計算される。
【００６６】
【数２】 μeff ＝（Ｌ／Ｗ）・（ｔox／εox）・ＩD ／｛Ｖch・（ＶGS−ＶTH）｝ ここでＬ，Ｗはそれぞれチャネル長及びチャネル幅であ
り、ｔox，εoxはそれぞれ酸化膜の厚さ及び誘電率であ
る。図３５に示すように、３００ｃｍ2 ／Ｖ・ｓを越え
るチャネル移動度が得られたことがわかる。
り、ｔox，εoxはそれぞれ酸化膜の厚さ及び誘電率であ
る。図３５に示すように、３００ｃｍ2 ／Ｖ・ｓを越え
るチャネル移動度が得られたことがわかる。
【００６７】以上説明した第２の実施の形態において
も、第１の実施の形態と同様、Ｕ溝５０の側面と底面と
の境界部分に応力がかかることから生じるＵ溝表面の格
子欠陥を防止でき、オン抵抗を低減できる。ここで、特
開平61-199666 号公報に示されたような、初期溝の形成
に、物理的なイオンを衝突させるドライエッチングであ
るＲＩＥを用いた縦型パワーＭＯＳＦＥＴや、特開昭62
-12167号公報や国際公開WO93/03502号公報に示されたよ
うな、初期溝の形成に、ウエットエッチングを用いた縦
型パワーＭＯＳＦＥＴにおいては、最終的にできあがる
Ｕ溝の表面にかなり凹凸が残っているため、オン抵抗は
増加してしまうが、ゲート酸化膜形成時にその凹凸が内
部応力を吸収して、Ｕ溝の側面と底面との境界部分に印
加される内部応力を緩和する。しかしながら、特願平6-
60693 号として提案したような、ケミカルドライエッチ
ングで初期溝を形成してＬＯＣＯＳ酸化し、その後ＬＯ
ＣＯＳ酸化膜を除去することでＵ溝を形成するものにお
いては、Ｕ溝の表面に凹凸が少ないためオン抵抗は減少
できるが、ゲート酸化膜形成時には内部応力が吸収され
にくく、Ｕ溝の側面と底面との境界部分に内部応力が印
加されてしまう。本願出願は、このようなトレードオフ
の関係を同時に満足するために成されたものである。
も、第１の実施の形態と同様、Ｕ溝５０の側面と底面と
の境界部分に応力がかかることから生じるＵ溝表面の格
子欠陥を防止でき、オン抵抗を低減できる。ここで、特
開平61-199666 号公報に示されたような、初期溝の形成
に、物理的なイオンを衝突させるドライエッチングであ
るＲＩＥを用いた縦型パワーＭＯＳＦＥＴや、特開昭62
-12167号公報や国際公開WO93/03502号公報に示されたよ
うな、初期溝の形成に、ウエットエッチングを用いた縦
型パワーＭＯＳＦＥＴにおいては、最終的にできあがる
Ｕ溝の表面にかなり凹凸が残っているため、オン抵抗は
増加してしまうが、ゲート酸化膜形成時にその凹凸が内
部応力を吸収して、Ｕ溝の側面と底面との境界部分に印
加される内部応力を緩和する。しかしながら、特願平6-
60693 号として提案したような、ケミカルドライエッチ
ングで初期溝を形成してＬＯＣＯＳ酸化し、その後ＬＯ
ＣＯＳ酸化膜を除去することでＵ溝を形成するものにお
いては、Ｕ溝の表面に凹凸が少ないためオン抵抗は減少
できるが、ゲート酸化膜形成時には内部応力が吸収され
にくく、Ｕ溝の側面と底面との境界部分に内部応力が印
加されてしまう。本願出願は、このようなトレードオフ
の関係を同時に満足するために成されたものである。
【００６８】なお、上記第１及び第２の実施の形態にお
いては上記した効果の他にも以下のようなメリットがあ
る。即ち、酸化工程の後に酸化膜を除去してチャネル領
域を露出させる工程を、水溶液中でｎ- 型エピタキシャ
ル層２の表面のダングリングボンドを水素で終端させな
がら行う。反応活性の高いダングリングボンドが汚染物
質と反応する前に水素と反応して安定状態となり、汚染
物質とｎ- 型エピタキシャル層２との反応を防ぐことが
できる。その後酸素中に暴露するとさらに安定な酸化膜
が形成されＵ溝５０表面を保護するため、その後のチャ
ネル領域の汚染を避けることができるため、高いチャネ
ル移動度が得られ、低オン電圧を得ることができる。
いては上記した効果の他にも以下のようなメリットがあ
る。即ち、酸化工程の後に酸化膜を除去してチャネル領
域を露出させる工程を、水溶液中でｎ- 型エピタキシャ
ル層２の表面のダングリングボンドを水素で終端させな
がら行う。反応活性の高いダングリングボンドが汚染物
質と反応する前に水素と反応して安定状態となり、汚染
物質とｎ- 型エピタキシャル層２との反応を防ぐことが
できる。その後酸素中に暴露するとさらに安定な酸化膜
が形成されＵ溝５０表面を保護するため、その後のチャ
ネル領域の汚染を避けることができるため、高いチャネ
ル移動度が得られ、低オン電圧を得ることができる。
【００６９】また、酸化膜を除去する間は酸化膜の表面
に光を照射しないようにすることにより、酸化膜を通し
てチャネル領域となる半導体層に光が照射されないよう
にすることが好ましい。これにより、チャネル領域付近
のｎ+ 型ソース層４とｐ型ベース層１６との電位がほぼ
等しくなり、局所的にエッチングが進行するのが防止で
きて、均一なエッチングを行うことができる。この結
果、平坦なチャネル領域が得られ、更に高い移動度を得
ることができる。
に光を照射しないようにすることにより、酸化膜を通し
てチャネル領域となる半導体層に光が照射されないよう
にすることが好ましい。これにより、チャネル領域付近
のｎ+ 型ソース層４とｐ型ベース層１６との電位がほぼ
等しくなり、局所的にエッチングが進行するのが防止で
きて、均一なエッチングを行うことができる。この結
果、平坦なチャネル領域が得られ、更に高い移動度を得
ることができる。
【００７０】そして、選択酸化膜を除去して得られたＵ
溝５０の側面の面方位を｛１１１｝面としている。側面
のシリコン原子は水素１個で終端されるようになり、原
子的に平坦な側面が得られため、高いチャネル移動度を
得ることができる。また、酸化膜を除去する工程をＰＨ
を４以下の水溶液中で行うため、Ｕ溝５０の側面のシリ
コン原子は水素原子１個で終端される率がさらに高ま
り、原子的に平坦な｛１１１｝面が得られ、高いチャネ
ル移動度を得ることができる。
溝５０の側面の面方位を｛１１１｝面としている。側面
のシリコン原子は水素１個で終端されるようになり、原
子的に平坦な側面が得られため、高いチャネル移動度を
得ることができる。また、酸化膜を除去する工程をＰＨ
を４以下の水溶液中で行うため、Ｕ溝５０の側面のシリ
コン原子は水素原子１個で終端される率がさらに高ま
り、原子的に平坦な｛１１１｝面が得られ、高いチャネ
ル移動度を得ることができる。
【００７１】なお、上記第１の実施の形態及び第２の実
施の形態においては、具体的な数値を用いて本発明を説
明したが、本発明は上記数値に限られたものではない。
第１の実施の形態においては１６μｍ角のユニットセル
を製造するために上記値を示したが、例えば、１２μｍ
角のユニットセルにおいては、ＬＯＣＯＳ酸化膜の厚さ
を０．７μｍ程度、ｐ型ベース層１６の接合深さＤを
０．９μｍ程度、ｎ+ 型ソース層４の接合深さＤを０．
４μｍ程度に設定するというようにユニットセル寸法に
従って各膜厚、各接合深さＤを適宜変更すれば良い。
施の形態においては、具体的な数値を用いて本発明を説
明したが、本発明は上記数値に限られたものではない。
第１の実施の形態においては１６μｍ角のユニットセル
を製造するために上記値を示したが、例えば、１２μｍ
角のユニットセルにおいては、ＬＯＣＯＳ酸化膜の厚さ
を０．７μｍ程度、ｐ型ベース層１６の接合深さＤを
０．９μｍ程度、ｎ+ 型ソース層４の接合深さＤを０．
４μｍ程度に設定するというようにユニットセル寸法に
従って各膜厚、各接合深さＤを適宜変更すれば良い。
【００７２】また、半導体基板、ベース層及びソース層
をシリコンで構成し、更にＵ溝の側面におけるチャネル
領域の面方位を｛１１０｝面もしくは｛１００｝面とす
れば、シリコンにおける｛１１０｝面、｛１００｝面は
移動度が比較的高いため、さらに低オン抵抗を得ること
ができる。また、Ｕ溝における底面を主表面から０．５
μｍ以上、５μｍ以下の深さＤとすることが好ましく、
この範囲では更に低オン抵抗を得ることができるが、本
発明においてはこの値に限定されるものではない。同様
にＵ溝における入口幅ｂを０．５μｍ以上とすること、
またＵ溝における側面を主表面に対して略５５°とする
ことが好ましく、この範囲、数値で更に低いオン抵抗が
望めるが、本発明においてはこの値に限定されるもので
はない。また初期溝をＬＯＣＯＳ酸化するため、所望の
大きさのＵ溝５０を形成させることができる。しかしな
がら、初期溝形成は、ＬＯＣＯＳ酸化以外の他の酸化で
も良い。
をシリコンで構成し、更にＵ溝の側面におけるチャネル
領域の面方位を｛１１０｝面もしくは｛１００｝面とす
れば、シリコンにおける｛１１０｝面、｛１００｝面は
移動度が比較的高いため、さらに低オン抵抗を得ること
ができる。また、Ｕ溝における底面を主表面から０．５
μｍ以上、５μｍ以下の深さＤとすることが好ましく、
この範囲では更に低オン抵抗を得ることができるが、本
発明においてはこの値に限定されるものではない。同様
にＵ溝における入口幅ｂを０．５μｍ以上とすること、
またＵ溝における側面を主表面に対して略５５°とする
ことが好ましく、この範囲、数値で更に低いオン抵抗が
望めるが、本発明においてはこの値に限定されるもので
はない。また初期溝をＬＯＣＯＳ酸化するため、所望の
大きさのＵ溝５０を形成させることができる。しかしな
がら、初期溝形成は、ＬＯＣＯＳ酸化以外の他の酸化で
も良い。
【００７３】また製造方法においては、図１３で示され
る、弗酸を含む水溶液中でのＬＯＣＯＳ酸化膜の除去
後、本実施の形態では自然酸化によりシリコン表面を自
然酸化膜で保護したが、この工程を高温、例えば９００
℃で行ってもよい。そして、ｎ型ソース層，ｐ型ソース
層の形成をＬＯＣＯＳ酸化膜の除去後に、レジストマス
クを用いて行っても良い。また、選択酸化膜を除去して
得られた溝の側面の面方位が低指数面の｛１１０｝面や
｛１００｝面となるように、基板の面方位，パターニン
グ形状を選択しても良い。
る、弗酸を含む水溶液中でのＬＯＣＯＳ酸化膜の除去
後、本実施の形態では自然酸化によりシリコン表面を自
然酸化膜で保護したが、この工程を高温、例えば９００
℃で行ってもよい。そして、ｎ型ソース層，ｐ型ソース
層の形成をＬＯＣＯＳ酸化膜の除去後に、レジストマス
クを用いて行っても良い。また、選択酸化膜を除去して
得られた溝の側面の面方位が低指数面の｛１１０｝面や
｛１００｝面となるように、基板の面方位，パターニン
グ形状を選択しても良い。
【００７４】なお、上記実施の形態は本発明を縦型パワ
ーMOSFETに適用した場合についてのみ説明したが、それ
に限定されるものではなく、このような縦型パワーMOSF
ETを組み込んだパワーＭＯＳＩＣに適用しても良い。ま
たさらに、本実施の形態においては半導体基板としてｎ
+ 型半導体基板を持ちいた縦型パワーMOSFETについて説
明したが、ｐ+ 型半導体基板を用いた絶縁ゲート型バイ
ポーラトランジスタ（ＩＧＢＴ）のゲート構造にも適用
することができる。また、本実施の形態ではｎチャネル
型についてのみ説明したが、ｎ型とｐ型の半導体の型を
入れ換えたｐチャネル型についても同様の効果が得られ
ることは言うまでもない。
ーMOSFETに適用した場合についてのみ説明したが、それ
に限定されるものではなく、このような縦型パワーMOSF
ETを組み込んだパワーＭＯＳＩＣに適用しても良い。ま
たさらに、本実施の形態においては半導体基板としてｎ
+ 型半導体基板を持ちいた縦型パワーMOSFETについて説
明したが、ｐ+ 型半導体基板を用いた絶縁ゲート型バイ
ポーラトランジスタ（ＩＧＢＴ）のゲート構造にも適用
することができる。また、本実施の形態ではｎチャネル
型についてのみ説明したが、ｎ型とｐ型の半導体の型を
入れ換えたｐチャネル型についても同様の効果が得られ
ることは言うまでもない。
【００７５】また、ケミカルドライエッチング工程を、
CCl4,Cl2,SF6,CFCl3,CF2Cl2,CF3Cl,CHF3,C2ClF5,F2,N
F3,BCl3 の内の何れか一つもしくは複数を含むガス系で
行っても良い。これにより効率良くエッチングすること
ができる。さらに、本実施の形態においては、半導体基
板に電圧を印加しないで行ったが、ケミカルドライエッ
チング工程は、電離されたガス雰囲気中において、半導
体層の上方での陰極降下の絶対値が１０Ｖ未満の状態で
行なっても良い。これにより電離されたガスが、半導体
層表面に欠陥を与えてしまうほどの速度で衝突すること
がなくなる。そして、形成される溝６４の表面を欠陥の
非常に少ない表面とすることができる。
CCl4,Cl2,SF6,CFCl3,CF2Cl2,CF3Cl,CHF3,C2ClF5,F2,N
F3,BCl3 の内の何れか一つもしくは複数を含むガス系で
行っても良い。これにより効率良くエッチングすること
ができる。さらに、本実施の形態においては、半導体基
板に電圧を印加しないで行ったが、ケミカルドライエッ
チング工程は、電離されたガス雰囲気中において、半導
体層の上方での陰極降下の絶対値が１０Ｖ未満の状態で
行なっても良い。これにより電離されたガスが、半導体
層表面に欠陥を与えてしまうほどの速度で衝突すること
がなくなる。そして、形成される溝６４の表面を欠陥の
非常に少ない表面とすることができる。
【図１】（ａ）は本発明の第１の実施の形態による縦型
パワーMOSFETの一部を示す平面図であり、（ｂ）は
（ａ）のＡ−Ａ断面図である。
パワーMOSFETの一部を示す平面図であり、（ｂ）は
（ａ）のＡ−Ａ断面図である。
【図２】図１に示した縦型パワーMOSFETの製造工程を示
す図である。
す図である。
【図３】図１に示した縦型パワーMOSFETの製造工程を示
す図である。
す図である。
【図４】図１に示した縦型パワーMOSFETの製造工程を示
す図である。
す図である。
【図５】図１に示した縦型パワーMOSFETの製造工程を示
す図である。
す図である。
【図６】図１に示した縦型パワーMOSFETの製造工程を示
す図である。
す図である。
【図７】図１に示した縦型パワーMOSFETの製造工程を示
す図である。
す図である。
【図８】図１に示した縦型パワーMOSFETの製造工程を示
す図である。
す図である。
【図９】図１に示した縦型パワーMOSFETの製造工程を示
す図である。
す図である。
【図１０】図１に示した縦型パワーMOSFETの製造工程を
示す図である。
示す図である。
【図１１】図１に示した縦型パワーMOSFETの製造工程を
示す図である。
示す図である。
【図１２】図１に示した縦型パワーMOSFETの製造工程を
示す図である。
示す図である。
【図１３】図１に示した縦型パワーMOSFETの製造工程を
示す図である。
示す図である。
【図１４】図１に示した縦型パワーMOSFETの製造工程を
示す図である。
示す図である。
【図１５】図１に示した縦型パワーMOSFETの製造工程を
示す図である。
示す図である。
【図１６】図１に示した縦型パワーMOSFETの製造工程を
示す図である。
示す図である。
【図１７】図１に示した縦型パワーMOSFETの製造工程を
示す図である。
示す図である。
【図１８】図１に示した縦型パワーMOSFETの製造工程を
示す図である。
示す図である。
【図１９】図１に示した縦型パワーMOSFETの製造工程を
示す図である。
示す図である。
【図２０】図１に示した縦型パワーMOSFETの製造工程を
示す図である。
示す図である。
【図２１】図１に示した縦型パワーMOSFETの製造工程を
示す図である。
示す図である。
【図２２】図１に示した縦型パワーMOSFETの製造工程を
示す図である。
示す図である。
【図２３】第１の実施の形態における縦型パワーMOSFET
のＵ溝の深さに対するオン抵抗及びブレークダウン電圧
の変化を示す図である。
のＵ溝の深さに対するオン抵抗及びブレークダウン電圧
の変化を示す図である。
【図２４】第１の実施の形態における縦型パワーMOSFET
の断面図である。
の断面図である。
【図２５】第１の実施の形態における縦型パワーMOSFET
の断面図である。
の断面図である。
【図２６】（ａ）（ｂ）は図１に示した縦型パワーMOSF
ETの製造工程を示す図である。
ETの製造工程を示す図である。
【図２７】第１の実施の形態における縦型パワーMOSFET
の内部応力を示す図である。
の内部応力を示す図である。
【図２８】（ａ）〜（ｃ）は、第１の実施の形態におけ
る縦型パワーMOSFETの内部応力を示す図である。
る縦型パワーMOSFETの内部応力を示す図である。
【図２９】第２の実施の形態における縦型パワーMOSFET
の断面図である。
の断面図である。
【図３０】第２の実施の形態における縦型パワーMOSFET
の平面図である。
の平面図である。
【図３１】図３０に示した縦型パワーMOSFETの電流−電
圧特性を示す図である。
圧特性を示す図である。
【図３２】図３０に示した縦型パワーMOSFETの電流−電
圧特性を示す図である。
圧特性を示す図である。
【図３３】第２の実施の形態における縦型パワーMOSFET
の電界分布を示す図である。
の電界分布を示す図である。
【図３４】第２の実施の形態における縦型パワーMOSFET
のゲート電圧に対するドレイン電流、チャネルでの電圧
降下及びチャネル移動度の変化を示す図である。
のゲート電圧に対するドレイン電流、チャネルでの電圧
降下及びチャネル移動度の変化を示す図である。
【図３５】縦型パワーMOSFETのオン抵抗の配分を示す図
である。
である。
１ ｎ+ 型半導体基板 ２ ｎ- 型エピタキシャル層 ４ ｎ+ 型ソース層 ５ チャネル ６ ｎ- 型ドレイン層 ７ ＪＦＥＴ部 ８ ゲート酸化膜 ９ ゲート電極 １６ ｐ型ベース層 １９ ソース電極 ２０ ドレイン電極 ５０ Ｕ溝 ５１ Ｕ溝の内壁 ６５ ＬＯＣＯＳ酸化膜 ６０１ 酸化炉 ６０３ ウエハボート ７００ 水溶液 ７０２ 放電室 ７０３ 反応室 ７０４ 遮光布
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成７年１２月２７日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】図２８
【補正方法】変更
【補正内容】
【図２８】図２７に示した縦型パワーMOSFETのＴＥＭ観
察図である。 ─────────────────────────────────────────────────────
察図である。 ─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成８年１月１７日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】図面の簡単な説明
【補正方法】変更
【補正内容】
【図面の簡単な説明】
【図１】（ａ）は本発明の第１の実施の形態による縦型
パワーMOSFETの一部を示す平面図であり、（ｂ）は
（ａ）のＡ−Ａ断面図である。
パワーMOSFETの一部を示す平面図であり、（ｂ）は
（ａ）のＡ−Ａ断面図である。
【図２】図１に示した縦型パワーMOSFETの製造工程を示
す図である。
す図である。
【図３】図１に示した縦型パワーMOSFETの製造工程を示
す図である。
す図である。
【図４】図１に示した縦型パワーMOSFETの製造工程を示
す図である。
す図である。
【図５】図１に示した縦型パワーMOSFETの製造工程を示
す図である。
す図である。
【図６】図１に示した縦型パワーMOSFETの製造工程を示
す図である。
す図である。
【図７】図１に示した縦型パワーMOSFETの製造工程を示
す図である。
す図である。
【図８】図１に示した縦型パワーMOSFETの製造工程を示
す図である。
す図である。
【図９】図１に示した縦型パワーMOSFETの製造工程を示
す図である。
す図である。
【図１０】図１に示した縦型パワーMOSFETの製造工程を
示す図である。
示す図である。
【図１１】図１に示した縦型パワーMOSFETの製造工程を
示す図である。
示す図である。
【図１２】図１に示した縦型パワーMOSFETの製造工程を
示す図である。
示す図である。
【図１３】図１に示した縦型パワーMOSFETの製造工程を
示す図である。
示す図である。
【図１４】図１に示した縦型パワーMOSFETの製造工程を
示す図である。
示す図である。
【図１５】図１に示した縦型パワーMOSFETの製造工程を
示す図である。
示す図である。
【図１６】図１に示した縦型パワーMOSFETの製造工程を
示す図である。
示す図である。
【図１７】図１に示した縦型パワーMOSFETの製造工程を
示す図である。
示す図である。
【図１８】図１に示した縦型パワーMOSFETの製造工程を
示す図である。
示す図である。
【図１９】図１に示した縦型パワーMOSFETの製造工程を
示す図である。
示す図である。
【図２０】図１に示した縦型パワーMOSFETの製造工程を
示す図である。
示す図である。
【図２１】図１に示した縦型パワーMOSFETの製造工程を
示す図である。
示す図である。
【図２２】図１に示した縦型パワーMOSFETの製造工程を
示す図である。
示す図である。
【図２３】第１の実施の形態における縦型パワーMOSFET
のＵ溝の深さに対するオン抵抗及びブレークダウン電圧
の変化を示す図である。
のＵ溝の深さに対するオン抵抗及びブレークダウン電圧
の変化を示す図である。
【図２４】第１の実施の形態における縦型パワーMOSFET
の内部応力を示す図である。
の内部応力を示す図である。
【図２５】（ａ）〜（ｃ）は、第１の実施の形態におけ
る縦型パワーMOSFETの内部応力を示す図である。
る縦型パワーMOSFETの内部応力を示す図である。
【図２６】（ａ）、（ｂ）は図１に示した縦型パワーMO
SFETの製造工程を示す図である。
SFETの製造工程を示す図である。
【図２７】第１の実施の形態における縦型パワーMOSFET
の断面図である。
の断面図である。
【図２８】図２７に示した縦型パワーMOSFETのＴＥＭ観
察図である。
察図である。
【図２９】第２の実施の形態における縦型パワーMOSFET
の断面図である。
の断面図である。
【図３０】第２の実施の形態における縦型パワーMOSFET
の平面図である。
の平面図である。
【図３１】図３０に示した縦型パワーMOSFETの電流−電
圧特性を示す図である。
圧特性を示す図である。
【図３２】図３０に示した縦型パワーMOSFETの電流−電
圧特性を示す図である。
圧特性を示す図である。
【図３３】第２の実施の形態における縦型パワーMOSFET
の電界分布を示す図である。
の電界分布を示す図である。
【図３４】第２の実施の形態における縦型パワーMOSFET
のゲート電圧に対するドレイン電流、チャネルでの電圧
降下及びチャネル移動度の変化を示す図である。
のゲート電圧に対するドレイン電流、チャネルでの電圧
降下及びチャネル移動度の変化を示す図である。
【図３５】縦型パワーMOSFETのオン抵抗の配分を示す図
である。
である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 原 邦彦 愛知県刈谷市昭和町１丁目１番地 日本電 装株式会社内 (72)発明者 片岡 光浩 愛知県刈谷市昭和町１丁目１番地 日本電 装株式会社内
Claims (24)
- 【請求項１】 第１導電型の半導体基板と、 前記半導体基板の主表面にケミカルドライエッチングに
より初期溝を形成し、前記初期溝を酸化することにより
前記初期溝の表面を酸化し、その後、酸化膜を除去する
ことで形成され、所定の入口幅を有する入口、前記主表
面から前記入口幅の１／２以下の深さを有する底面、及
び前記入口と前記底面とを連続的に結び、所定領域にお
いて凹凸の高低差が４ｎｍ以内の平面を有する側面、か
らなる溝部と、 前記溝部における前記側面に形成された第２導電型のベ
ース層と、 前記ベース層内における前記主表面側に形成され、前記
溝部の前記側面における前記平面にチャネル領域を形成
させるソース層と、 前記溝部の表面上に、ゲート絶縁膜を介して形成された
ゲート電極と前記半導体基板に電気的に接続されたドレ
イン電極とを備えることを特徴とする半導体装置。 - 【請求項２】 前記側面は対向した２つの前記平面を有
し、 前記入口幅は、前記平面うちの一方の平坦の接線と前記
主表面の接線とが交差する点から、前記平面のうちの他
方の平面の接線と前記主表面の接線とが交差する点まで
の距離であることを特徴とする請求項１記載の半導体装
置。 - 【請求項３】 前記溝部における前記入口幅は、０．５
μｍ以上であることを特徴とする請求項１乃至請求項２
記載の半導体装置。 - 【請求項４】 前記溝部における前記底面は、前記主表
面から０．５μｍ以上、５μｍ以下の深さを有すること
を特徴とする請求項１乃至請求項２記載の半導体装置。 - 【請求項５】 前記溝部における前記側面は、 前記半導体基板の前記主表面に対して傾斜した平面と、 前記入口と前記側面の前記平面を結ぶ滑らかな入口曲面
と、 前記底面と前記側面の前記平面を結ぶ滑らかな底部曲面
と を有することを特徴とする請求項１乃至請求項４記載の
半導体装置。 - 【請求項６】 第１導電型の半導体基板と、 前記半導体基板の主表面にケミカルドライエッチングに
より初期溝を形成し、前記初期溝を酸化することにより
前記初期溝の表面を酸化し、その後、酸化膜を除去する
ことで形成され、所定の入口幅を有する入口、前記主表
面から所定深さを有する底面、及び前記半導体基板の前
記主表面に対して傾斜した平面を有し前記入口と前記底
面とを連続的に結び、所定領域において凹凸の高低差が
４ｎｍ以内の平面を有する側面、からなる溝部と、 前記溝部における前記側面に形成された第２導電型のベ
ース層と、 前記ベース層内における前記主表面側に形成され、前記
溝部における前記側面にチャネル領域を形成させるソー
ス層と、 前記溝部の表面上に、ゲート絶縁膜を介して形成された
ゲート電極と前記半導体基板に電気的に接続されたドレ
イン電極とを備えることを特徴とする半導体装置。 - 【請求項７】 第１導電型の半導体基板と、 前記半導体基板の主表面にケミカルドライエッチングに
より初期溝を形成し、前記初期溝を酸化することにより
前記初期溝の表面を酸化し、その後、酸化膜を除去する
ことで形成され、所定の入口幅を有する入口、前記主表
面から所定深さを有する底面、前記入口と連続的を結び
所定領域において凹凸の高低差が４ｎｍ以内の平面を有
する側面、及び前記側面と前記底面との間に形成された
滑らかな曲面からなり前記側面と前記底面との間に働く
応力を緩和する底部曲面、で構成される溝部と、 前記溝部における前記側面に形成された第２導電型のベ
ース層と、 前記ベース層内における前記主表面側に形成され、前記
溝部における前記側面にチャネル領域を形成させるソー
ス層と、 前記溝部の表面上に、ゲート絶縁膜を介して形成された
ゲート電極と前記半導体基板に電気的に接続されたドレ
イン電極とを備えることを特徴とする半導体装置。 - 【請求項８】 第１導電型の半導体基板と、 前記半導体基板の主表面にケミカルドライエッチングに
より初期溝を形成し、前記初期溝を酸化することにより
前記初期溝の表面を酸化し、その後、酸化膜を除去する
ことで形成され、所定の入口幅を有する入口、前記主表
面から前記入口幅の１／２以下の深さを有する底面、及
び前記入口と前記底面とを連続的に結びぶ平面を有する
側面、からなる溝部と、 前記溝部における前記側面に形成された第２導電型のベ
ース層と、 前記ベース層内における前記主表面側に形成され、前記
溝部の前記側面における前記平面にチャネル領域を形成
させるソース層と、 前記溝部の表面上に、ゲート絶縁膜を介して形成された
ゲート電極と前記半導体基板に電気的に接続されたドレ
イン電極とを備えることを特徴とする半導体装置。 - 【請求項９】 前記溝部は、前記初期溝をＬＯＣＯＳ酸
化し、その後、ＬＯＣＯＳ酸化膜を除去することで形成
されることを特徴とする請求項１乃至請求項８記載の半
導体装置。 - 【請求項１０】 前記半導体基板の面方位は、｛１０
０｝面であることを特徴とする請求項１乃至請求項９記
載の半導体装置。 - 【請求項１１】 前記半導体基板、前記ベース層及び前
記ソース層はそれぞれシリコンからなり、更に前記溝部
の前記側面における前記チャネル領域の面方位は、｛１
１１｝面もしくは｛１１１｝面に近い面であることを特
徴とする請求項１乃至請求項１０記載の半導体装置。 - 【請求項１２】 前記半導体基板、前記ベース層及び前
記ソース層はそれぞれシリコンからなり、更に前記溝部
の前記側面における前記チャネル領域の面方位は、｛１
１０｝面、｛１１０｝面に近い面、｛１００｝面、｛１
００｝面に近い面の何れか一つの面であることを特徴と
する請求項１請求項１０記載の半導体装置。 - 【請求項１３】 前記ベース層は、前記酸化膜と自己整
合的に前記主表面側から前記第２導電型の不純物を拡散
させて形成されたものであり、また前記ソース層は、前
記酸化膜と自己整合的に前記主表面側から前記ベース層
内に前記第１導電型の不純物を拡散させることで形成さ
れたものであることを特徴とする請求項１乃至請求項１
２記載の半導体装置。 - 【請求項１４】 前記ゲート絶縁膜の厚さ及び前記ベー
ス層の不純物濃度は、当該半導体装置のしきい値電圧の
絶対値が２．５Ｖ以下となるように設定されることを特
徴とする請求項１乃至請求項１３記載の半導体装置。 - 【請求項１５】 前記溝部の前記側面における前記平面
は、前記主表面に対する角度が５５°±１５°の範囲で
あることを特徴とする請求項１乃至請求項１４記載の半
導体装置。 - 【請求項１６】 第１導電型の半導体基板の主表面にケ
ミカルドライエッチングにより初期溝を形成する工程
と、 前記初期溝を酸化することにより前記初期溝の表面を酸
化する工程と、 酸化膜を除去し、所定の入口幅を有する入口、前記主表
面から前記入口幅の１／２以下の深さを有する底面、及
び前記入口と前記底面とを連続的に結ぶ側面、からなる
溝部を形成する工程と、 前記溝部における前記側面に第２導電型のベース層を形
成する工程と、 前記ベース層内にチャネル領域を形成するべく、前記ベ
ース層内における前記主表面側に、第１導電型のソース
層を形成する工程と、 前記溝部の表面上にゲート絶縁膜を形成し、かかるゲー
ト絶縁膜形成時に、前記側面の前記チャネル領域を含む
領域に平面を形成する工程と、 前記ゲート絶縁膜上にゲート電極を形成する工程し、更
に前記半導体基板にドレイン電極を形成する工程とを備
えることを特徴とする半導体装置の製造方法。 - 【請求項１７】 第１導電型の半導体基板の主表面にケ
ミカルドライエッチングにより初期溝を形成する工程
と、 前記初期溝を酸化することにより前記初期溝の表面を酸
化する工程と、 酸化膜を除去し、所定の入口幅を有する入口、前記主表
面から前記入口幅の１／２以下の深さを有する底面、及
び前記入口と前記底面とを連続的に結ぶ側面、からなる
溝部を形成する工程と、 前記溝部における前記側面に第２導電型のベース層を形
成する工程と、 前記ベース層内にチャネル領域を形成するべく、前記ベ
ース層内における前記主表面側に、第１導電型のソース
層を形成する工程と、 前記溝部の表面上にゲート絶縁膜を形成し、かかるゲー
ト絶縁膜形成時に、前記側面の前記チャネル領域を含む
領域に凹凸の高低差が４ｎｍ以内の平面を形成する工程
と、 前記ゲート絶縁膜上にゲート電極を形成する工程し、更
に前記半導体基板にドレイン電極を形成する工程とを備
えることを特徴とする半導体装置の製造方法。 - 【請求項１８】 前記溝部における前記入口幅は、０．
５μｍ以上であることを特徴とする請求項１６乃至請求
項１７記載の半導体装置の製造方法。 - 【請求項１９】 前記溝部における前記底面は、前記主
表面から０．５μｍ以上、５μｍ以下の深さを有するこ
とを特徴とする請求項１６乃至請求項１７記載の半導体
装置の製造方法。 - 【請求項２０】 第１導電型の半導体基板の主表面にケ
ミカルドライエッチングにより初期溝を形成する工程
と、 前記初期溝を酸化することにより前記初期溝の表面を酸
化する工程と、 酸化膜を除去し、所定の入口幅を有する入口、前記主表
面から所定深さを有する底面、及び前記半導体基板の前
記主表面に対して傾斜した平面を有し前記入口と前記底
面とを連続的に結ぶ側面、からなる溝部を形成する工程
と、 前記溝部における前記側面に第２導電型のベース層を形
成する工程と、 前記ベース層内にチャネル領域を形成するべく、前記ベ
ース層内における前記主表面側に、第１導電型のソース
層を形成する工程と、 前記溝部の表面上にゲート絶縁膜を形成し、かかるゲー
ト絶縁膜形成時に、前記側面の前記チャネル領域を含む
領域に凹凸の高低差が４ｎｍ以内の平面を形成する工程
と、 前記ゲート絶縁膜上にゲート電極を形成する工程し、更
に前記半導体基板にドレイン電極を形成する工程とを備
えることを特徴とする半導体装置の製造方法。 - 【請求項２１】 前記溝部の前記側面における前記平面
は、前記主表面に対する角度が５５°±１５°の範囲で
あることを特徴とする１６乃至請求項２０記載の半導体
装置の製造方法。 - 【請求項２２】 第１導電型の半導体基板の主表面にケ
ミカルドライエッチングにより初期溝を形成する工程
と、 前記初期溝を酸化することにより前記初期溝の表面を酸
化する工程と、 酸化膜を除去し、所定の入口幅を有する入口、前記主表
面から所定深さを有する底面、前記入口と連続的に結ば
れた側面、及び前記側面と前記底面との間に形成された
滑らかな曲面からなり前記側面と前記底面との間に働く
応力を緩和する底部曲面、からなる溝部を形成する工程
と、 前記溝部における前記側面に第２導電型のベース層を形
成する工程と、 前記ベース層内にチャネル領域を形成するべく、前記ベ
ース層内における前記主表面側に、第１導電型のソース
層を形成する工程と、 前記溝部の表面上にゲート絶縁膜を形成し、かかるゲー
ト絶縁膜形成時に、前記側面の前記チャネル領域を含む
領域に凹凸の高低差が４ｎｍ以内の平面を形成する工程
と、 前記ゲート絶縁膜上にゲート電極を形成する工程し、更
に前記半導体基板にドレイン電極を形成する工程とを備
えることを特徴とする半導体装置の製造方法。 - 【請求項２３】 前記溝部を形成する工程は、前記初期
溝をＬＯＣＯＳ酸化し、その後、ＬＯＣＯＳ酸化膜を除
去することを特徴とする請求項１６乃至請求項２２記載
の半導体装置の製造方法。 - 【請求項２４】 前記ベース層は、前記酸化膜と自己整
合的に前記主表面側から前記第２導電型の不純物を拡散
させて形成されたものであり、また前記ソース層は、前
記酸化膜と自己整合的に前記主表面側から前記ベース層
内に前記第１導電型の不純物を拡散させることで形成さ
れるものであることを特徴とする請求項１６乃至請求項
２３記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28155795A JP3646370B2 (ja) | 1995-02-22 | 1995-10-30 | 半導体装置の製造方法 |
| US08/605,637 US5780324A (en) | 1994-03-30 | 1996-02-22 | Method of manufacturing a vertical semiconductor device |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3366695 | 1995-02-22 | ||
| JP7-33666 | 1995-02-22 | ||
| JP28155795A JP3646370B2 (ja) | 1995-02-22 | 1995-10-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08293602A true JPH08293602A (ja) | 1996-11-05 |
| JP3646370B2 JP3646370B2 (ja) | 2005-05-11 |
Family
ID=26372403
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28155795A Expired - Fee Related JP3646370B2 (ja) | 1994-03-30 | 1995-10-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3646370B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11232011A (ja) * | 1998-02-09 | 1999-08-27 | Semiconductor Energy Lab Co Ltd | 情報処理装置 |
| US5998268A (en) * | 1996-09-30 | 1999-12-07 | Denso Corporation | Manufacturing method of semiconductor device with a groove |
| JP2006108196A (ja) * | 2004-10-01 | 2006-04-20 | Fuji Electric Device Technology Co Ltd | 半導体装置の製造方法 |
-
1995
- 1995-10-30 JP JP28155795A patent/JP3646370B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5998268A (en) * | 1996-09-30 | 1999-12-07 | Denso Corporation | Manufacturing method of semiconductor device with a groove |
| JPH11232011A (ja) * | 1998-02-09 | 1999-08-27 | Semiconductor Energy Lab Co Ltd | 情報処理装置 |
| JP2006108196A (ja) * | 2004-10-01 | 2006-04-20 | Fuji Electric Device Technology Co Ltd | 半導体装置の製造方法 |
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| JP3646370B2 (ja) | 2005-05-11 |
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