JPH08293793A - ビデオ無線周波又は中間周波信号のａ／ｄ変換用回路 - Google Patents

ビデオ無線周波又は中間周波信号のａ／ｄ変換用回路

Info

Publication number
JPH08293793A
JPH08293793A JP8008737A JP873796A JPH08293793A JP H08293793 A JPH08293793 A JP H08293793A JP 8008737 A JP8008737 A JP 8008737A JP 873796 A JP873796 A JP 873796A JP H08293793 A JPH08293793 A JP H08293793A
Authority
JP
Japan
Prior art keywords
converter
input
circuit
stage
output
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP8008737A
Other languages
English (en)
Other versions
JP3706187B2 (ja
Inventor
Werner Boie
ボイエ ヴェルナー
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Vantiva SA
Original Assignee
Thomson Multimedia SA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Thomson Multimedia SA filed Critical Thomson Multimedia SA
Publication of JPH08293793A publication Critical patent/JPH08293793A/ja
Application granted granted Critical
Publication of JP3706187B2 publication Critical patent/JP3706187B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N5/00—Details of television systems
    • H04N5/44—Receiver circuitry for the reception of television signals according to analogue transmission standards
    • H04N5/4446—IF amplifier circuits specially adapted for B&W TV
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/10—Calibration or testing
    • H03M1/1009—Calibration
    • H03M1/1033—Calibration over the full range of the converter, e.g. for correcting differential non-linearity
    • H03M1/1038—Calibration over the full range of the converter, e.g. for correcting differential non-linearity by storing corrected or correction values in one or more digital look-up tables
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/10—Calibration or testing
    • H03M1/1009—Calibration
    • H03M1/1033—Calibration over the full range of the converter, e.g. for correcting differential non-linearity
    • H03M1/1038—Calibration over the full range of the converter, e.g. for correcting differential non-linearity by storing corrected or correction values in one or more digital look-up tables
    • H03M1/1047—Calibration over the full range of the converter, e.g. for correcting differential non-linearity by storing corrected or correction values in one or more digital look-up tables using an auxiliary digital/analogue converter for adding the correction values to the analogue signal
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/14—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit
    • H03M1/16—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps
    • H03M1/164—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps the steps being performed sequentially in series-connected stages
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/20—Increasing resolution using an n bit system to obtain n + m bits

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Analogue/Digital Conversion (AREA)

Abstract

(57)【要約】 【課題】 本発明は、高分解能と高周波数帯域が必要と
されるＴＶ受像機内のＲＦ又はＩＦ信号のディジタル化
用の単純な回路を提供することを目的とし、低価格のＡ
／変換器の適用を可能にし、ディジタル適応較正により
高精度のハードウェア部品の新しい可能性を提供する。 【解決手段】 本発明の回路は、中間周波入力端子
（１）が、一方で制限されたダイナミック分解能の第１
のＡ／Ｄ変換器（１０）を介し、他方で減算段（５）と
第２のＡ／Ｄ変換器（８）を介して総和段（９）の入力
に接続され、上記第１のＡ／Ｄ変換器（１０）は、Ｄ／
Ａ変換器（１１）を介して上記減算段（５）の第２の入
力に接続され；上記第１の端子（１）と上記減算段
（５）の間にアナログ遅延装置（４）が介挿されている
ことを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、中間周波入力端子
が、一方で制限されたダイナミック分解能の第１のＡ／
Ｄ変換器を介し、他方で減算段と第２のＡ／Ｄ変換器を
介して総和段の入力に接続され、上記第１のＡ／Ｄ変換
器の出力が、Ｄ／Ａ変換器を介して上記減算段の第２の
入力に接続されたテレビジョン受像機又はビデオレコー
ダのビデオ無線周波又は中間周波信号のＡ／Ｄ変換用回
路に関する。
【０００２】
【従来の技術】テレビジョン受像機の設計において、特
に、チューナーの無線周波（ＲＦ）及び中間周波（Ｉ
Ｆ）のアナログからディジタルへの変換用のディジタル
信号の適用処理技術は重要性を増している。一方、上記
信号の高周波性に起因して、特に、２５ＭＨｚの高サン
プリング周波数と、１２ビットの高ダイナミック分解能
に対する非常に強い要求がある。重畳された隣接チャン
ネルの信号に対し５０乃至６０ｄＢ劣化した中間周波数
を有する所望の信号を受信する最悪の場合を想定する
と、要求されるダイナミック分解能は約２０ビットに達
する。その上、テレビジョンセットで得られる可能性の
ある中間周波信号は、少なくとも８０ＭＨｚでサンプリ
ングする必要がある。
【０００３】低価格のＡ／Ｄ変換器の形をなすハードウ
ェアを使用して上記要求に合致するため、所謂２段階の
Ａ／Ｄ変換が提案されている。かかる回路内において、
入力されるアナログ中間周波信号は、サンプル・ホール
ド回路を介して、ダイナミック分解能が制限された第１
のＡ／Ｄ変換器に供給される。上記Ａ／Ｄ変換器の出力
は、Ｄ／Ａ変換器を介して、もう一方が上記サンプル・
ホールド回路の出力によって供給された減算段に供給さ
れる。上記減算段の出力は、第２のサンプル・ホールド
回路を介して、より高いダイナミック分解能の第２のＡ
／Ｄ変換器に供給される。上記第１のＡ／Ｄ変換器と上
記第２のＡ／Ｄ変換器の出力は総和段で組み合わされ、
総和段の出力は最終的なディジタル化された中間周波又
は無線周波信号として使用される。このような回路は、
１９９１年１０月２４日発行の“電子設計(Electronic
design) ”の４７乃至５９ページに記載されている。
【０００４】
【発明が解決しようとする課題】本発明の目的は、上記
回路を単純化し、低価格のＡ／Ｄ変換器の適用を可能に
することである。本発明の一実施例によれば、ディジタ
ル適応的較正は、実質的により高精度のハードウェア部
品の新しい可能性を提供する。
【０００５】
【課題を解決するための手段】本発明は、中間周波入力
端子が、一方で制限されたダイナミック分解能の第１の
Ａ／Ｄ変換器を介し、他方で減算段と第２のＡ／Ｄ変換
器を介して総和段の入力に接続され、上記第１のＡ／Ｄ
変換器は、Ｄ／Ａ変換器を介して上記減算段の第２の入
力に接続されたテレビジョン受像機又はビデオレコーダ
のビデオ無線周波又は中間周波信号のＡ／Ｄ変換用回路
に係る。
【０００６】本発明によれば、上記目的を達成するた
め、上記第１の端子と上記減算段の間にアナログ遅延装
置が介挿されている。本発明の一実施例によれば、上記
減算段の出力は、ローパスフィルタとサンプル・ホール
ド回路と、Ａ／Ｄ変換器の直列回路を介して、上記総和
段の入力に接続されている。好ましくは、上記第１のＡ
／Ｄ変換器の入力に接続された入力を有し、第２のＤ／
Ａ変換器を介して、上記第１のＡ／Ｄ変換器の出力と上
記減算段の入力の間に介挿された加算段の入力に接続さ
れた出力を有する訂正アルゴリズム装置が設けられてい
る。
【０００７】本発明の第２の実施例によれば、上記第１
のＡ／Ｄ変換器の出力は、一方で通常使用されるＤ／Ａ
変換器のモデルを介し、他方で理想的なＤ／Ａ変換器を
介して、上記総和段に接続された出力を有する第２の減
算段の入力に接続されている。本発明の更なる実施例に
よれば、ディジタル化されるべき信号の占有されていな
い周波数領域にあるテスト信号は、上記信号中に挿入さ
れ、上記Ｄ／Ａ変換器の持続的な適応的較正のため使用
される。
【０００８】上記第１のＡ／Ｄ変換器と上記Ｄ／Ａ変換
器は、共に、完全な回路の通常のクロックレートよりも
実質的に高い増加したクロックレートを有するクロック
信号によって制御される。本発明をより良く理解するた
め、以下、添付図面を参照して本発明の実施例を説明す
る。
【０００９】
【発明の実施の形態】図１において、入力する中間周波
テレビジョン信号は、端子１から自動利得制御（ＡＧ
Ｃ）回路３によって増幅率が制御される制御可能増幅器
２に供給される。増幅器２の増幅は、次の段で入力信号
が有効ダイナミックレンジを完全に活用するように制御
される。従来技術の回路によれば、サンプル・ホールド
回路は増幅器２の出力に接続されている。本発明の一実
施例によれば、このサンプル・ホールド回路は取り除か
れ、減算段５に接続された出力を有するアナログ遅延装
置４が代わりに用いられている。増幅器２からの出力電
圧は、ビット数がｌビット、場合によっては１０ビット
の制限されたダイナミック分解能を有する第１のＡ／Ｄ
変換器１０に供給されている。変換器１０からのアナロ
グ出力信号は、Ｄ／Ａ変換器１１を介して減算段５の入
力に接続され、上記アナログ出力信号は、減算段５にお
いて増幅器２により供給され遅延装置４によって遅延さ
れた中間周波信号から減算される。減算段５の出力で得
られた差分信号は、増幅率２l の帯域制限増幅器６の中
を通り、クロック信号ｆｓを供給されたサンプル・ホー
ルド回路７に達する。サンプル・ホールド回路７は、Ａ
／Ｄ変換器８内の第２のＡ／Ｄ変換のため動作する。第
２のＡ／Ｄ変換器８は、誤差訂正のためｌビット以上の
分解能を有する。Ａ／Ｄ変換器１０の入力と、Ｄ／Ａ変
換器１１の出力の間に別のサンプル・ホールド回路を使
用しないようにするため、Ａ／Ｄ変換器１０とＤ／Ａ変
換器１１は、増加したクロックレートｎｆｓで動作する
必要がある。Ａ／Ｄ変換器１０とＡ／Ｄ変換器８の出力
は、共に、出力端子１２に最終的なディジタル化された
中間周波信号を発生する総和段９に供給される。
【００１０】アナログ遅延装置４をできる限り簡単に構
成するため、その遅延時間はＡ／Ｄ変換器１０とＤ／Ａ
変換器１１を最大クロックレートで駆動することにより
最小限に維持される。以下、信号の誤差訂正をより詳し
く説明する。Ｄ／Ａ変換器の誤差は、実際のアナログ出
力と、あるディジタルコードがその変換器に印加された
とき期待される出力との間の差である。差の発生源は、
利得誤差、零位置誤差、線形性誤差及びノイズによって
生じる。最後のノイズ、即ち、内部的に発生されたラン
ダムノイズは、Ｄ／Ａ変換器の場合、主な要因ではな
い。Ｄ／Ａ変換器において、より重要な要因は、非常に
多様な方法でディジタル信号のカップリングのためにＤ
／Ａ変換器の出力に生じる高振幅、低電力のスパイクの
形をした干渉である。しかし、この妨害は、サンプル・
ホールド回路が第２のＡ／Ｄ変換器８の前に設けられて
いる図１に示した回路によれば実質的に低減される。利
得誤差に関し、適当な電源は、そのアーキテクチャーで
要求される論理レベルと、利用されるべきアナログ出力
信号を考慮して利用される。負の数に対応する負の電流
を実際に発生する殆ど全てのバイポーラ変換器の代わり
に、ユニポーラＤ／Ａ変換器が使用され、出力は最上位
ビットの半分オフセットされるので、オフセット誤差は
利得誤差と同様の電源電圧への依存性を示す。線形性に
関し、あらゆる二つの隣接するディジタルコードによっ
て、厳密に最下位１ビットの隔たりのある出力値が測定
される。測定された較差の理想的な差からの偏りは、最
下位１ビットのサブ乗数倍で表わされた差分非線形性と
呼ばれる。かかる差分非線形性は、通常、Ｄ／Ａ変換器
の抵抗の公差によって生じる。約１２ビットの精度は、
レーザートリマー可能な薄膜レジスタを含むことによっ
て達成される。
【００１１】図２には、誤差訂正を付加的に備えた本発
明の一実施例が示されている。Ｄ／Ａ変換器１１に供給
されたディジタル入力信号は、更に訂正アルゴリズム装
置１３に供給される。このアルゴリズムは、ルックアッ
プテーブル（ＬＵＴ）１４に格納された経験的に決めら
れたデータに基づいている。装置１３の出力は、Ｄ／Ａ
変換器１１の出力と減算段５の入力の間に介挿された加
算段１６の入力に接続された出力を有する第２のＤ／Ａ
変換器１５の入力に接続されている。装置１３は、第１
のＤ／Ａ変換器１１よりも相対的に低下した基準電圧で
第２のＤ／Ａ変換器１５を駆動する。加算段１６内で、
Ｄ／Ａ変換器１５からのアナログ訂正信号は第１のＤ／
Ａ変換器１１の出力に加算され、これにより、低減され
た精度のＤ／Ａ変換器の適用が可能になる。
【００１２】図３には、ディジタル訂正を使用する本発
明の他の実施例が示されている。訂正アルゴリズムは、
原則的に、Ｄ／Ａ変換器の経験的に測定された誤差を考
慮して通常使用される変換器のモデルであるＤ／Ａ変換
器１７により構成される。更に、理想的なＤ／Ａ変換器
１８が設けられている。両方のＤ／Ａ変換器１７及び１
８は、Ａ／Ｄ変換器１０のディジタル出力信号が供給さ
れる。Ｄ／Ａ変換器１７及び１８の出力は減算段１９に
供給される。上記減算段１９の出力は、総和段９におい
て第２のＡ／Ｄ変換器８の出力信号に加算された訂正信
号を表わす上記信号の差である。
【００１３】ディジタル化されるべき中間周波信号の占
有されていない周波数領域にテスト信号を挿入すること
により、ディジタル−アナログ変換器のモデル１７の持
続的な適応的較正を行なうことが可能になる。サイン曲
線状の信号は上記テスト信号として既に利用され、必要
なデータの簡単な評価が可能になる。この特長は、温度
依存性データを評価することが必要な場合に特に都合が
よい。
【００１４】提案したＡ／Ｄ変換アーキテクチャーの達
成可能な高いダイナミックレンジにより、現在のアナロ
グ中間周波モジュールの鋸歯状フィルタは省くことが可
能になり、これにより、好ましくは単一チップ上にディ
ジタル中間周波の解決法を完全に集積化することを自由
に行なえるようになる。
【図面の簡単な説明】
【図１】本発明を組み込む中間周波テレビジョン信号用
のＡ／Ｄ変換回路のブロック図である。
【図２】本発明の一実施例のブロック図である。
【図３】本発明の第２の実施例のブロック図である。
【符号の説明】
１ 入力端子 ２ 制御可能増幅器 ３ 自動利得制御回路 ４ アナログ遅延装置 ５，１９ 減算段 ６ 帯域制限増幅器 ７ サンプル・ホールド回路 ８ 第２のＡ／Ｄ変換器 ９ 総和段 １０ 第１のＡ／Ｄ変換器 １１ 第１のＤ／Ａ変換器 １２ 出力端子 １３ 訂正アルゴリズム装置 １５ 第２のＤ／Ａ変換器 １６ 加算段 １７ Ｄ／Ａ変換器のモデル １８ 理想的なＤ／Ａ変換器

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 中間周波入力端子は、一方で制限された
    ダイナミック分解能の第１のＡ／Ｄ変換器を介し、他方
    で減算段と第２のＡ／Ｄ変換器を介して総和段の入力に
    接続され、上記第１のＡ／Ｄ変換器の出力が、Ｄ／Ａ変
    換器を介して上記減算段の第２の入力に接続されたテレ
    ビジョン受像機又はビデオレコーダにおけるビデオ無線
    周波又は中間周波信号のＡ／Ｄ変換用回路であって：該
    第１の端子と該減算段の間にアナログ遅延装置が介挿さ
    れていることを特徴とする回路。
  2. 【請求項２】 該減算段の出力は、ローパスフィルタと
    サンプル・ホールド回路の直列回路を介して、該総和段
    の入力に接続されていることを特徴とする請求項１記載
    の回路。
  3. 【請求項３】 該Ｄ／Ａ変換器の入力は、第２のＤ／Ａ
    変換器を介して、該第１のＡ／Ｄ変換器の出力と該減算
    段の入力の間に介挿された加算段の入力に接続された出
    力を有する訂正アルゴリズム装置の入力に接続されてい
    ることを特徴とする請求項１記載の回路。
  4. 【請求項４】 該第１のＡ／Ｄ変換器の出力は、一方で
    通常使用されるＤ／Ａ変換器のモデルを介し、他方で理
    想的なＤ／Ａ変換器を介して、該総和段に接続された出
    力を有する第２の減算段の入力に接続されていることを
    特徴とする請求項１記載の回路。
  5. 【請求項５】 テスト信号は該Ｄ／Ａ変換器の持続的な
    適応的較正のための占有されていない周波数領域にある
    ことを特徴とする請求項４記載の回路。
  6. 【請求項６】 該第１のＡ／Ｄ変換器と該Ｄ／Ａ変換器
    は、共に、完全な回路の通常のクロックレートよりも実
    質的に高い増加したクロックレートを有するクロック信
    号によって制御されることを特徴とする請求項１記載の
    回路。
JP00873796A 1995-01-23 1996-01-22 ビデオ無線周波又は中間周波信号のａ／ｄ変換用回路 Expired - Fee Related JP3706187B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR95400129:3 1995-01-23
EP95400129 1995-01-23

Publications (2)

Publication Number Publication Date
JPH08293793A true JPH08293793A (ja) 1996-11-05
JP3706187B2 JP3706187B2 (ja) 2005-10-12

Family

ID=8221456

Family Applications (1)

Application Number Title Priority Date Filing Date
JP00873796A Expired - Fee Related JP3706187B2 (ja) 1995-01-23 1996-01-22 ビデオ無線周波又は中間周波信号のａ／ｄ変換用回路

Country Status (3)

Country Link
US (1) US5812077A (ja)
JP (1) JP3706187B2 (ja)
DE (1) DE69621664T2 (ja)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000183980A (ja) * 1998-12-14 2000-06-30 Alps Electric Co Ltd ディジタル信号形成回路
WO2001006659A1 (en) * 1999-07-16 2001-01-25 Koninklijke Philips Electronics N.V. Analog to digital conversion
US6744390B1 (en) * 2000-03-31 2004-06-01 The Boeing Company Analog to digital converter utilizing resolution enhancement
US6353405B1 (en) * 2000-06-29 2002-03-05 System General Corp. Low distortion video analog-to-digital converter
US6323792B1 (en) * 2000-08-28 2001-11-27 National Instruments Corporation Method for correcting analog-to-digital converter (ADC) errors, and apparatus embodying same
DE60307226D1 (de) * 2003-02-18 2006-09-14 St Microelectronics Srl Analog-Digital-Wandler mit Korrektur von Verschiebungsfehlern
US7218258B2 (en) * 2004-02-05 2007-05-15 Broadcom Corporation Method and system for mixed analog-digital automatic gain control
JP3882830B2 (ja) * 2004-06-24 2007-02-21 ソニー株式会社 信号処理装置、信号処理方法
US7382304B2 (en) * 2005-10-13 2008-06-03 Guzik Technical Enterprises Sampling and measurement of periodic signals
EP3240197A1 (en) * 2016-04-28 2017-11-01 Nxp B.V. Receiver circuits with feedforward signal path
US12199626B2 (en) * 2021-11-01 2025-01-14 Electronics And Telecommunications Research Institute Dynamic high-resolution analog to digital converter and operating method thereof

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2264432B1 (ja) * 1974-03-15 1976-12-17 Thomson Csf
US4502078A (en) * 1982-02-22 1985-02-26 Rca Corporation Digital television receivers
US4903023A (en) * 1985-11-06 1990-02-20 Westinghouse Electric Corp. Subranging analog-to-digital converter with digital error correction
GB8705923D0 (en) * 1987-03-12 1987-04-15 Gen Electric Co Plc Analogue to digital converter
JP2690905B2 (ja) * 1987-08-28 1997-12-17 株式会社日立製作所 直並列形ａｄ変換器
DE3743727A1 (de) * 1987-12-23 1989-07-13 Itt Ind Gmbh Deutsche Fernsehempfangsteil mit digital arbeitenden stufen
WO1990003066A1 (en) * 1988-09-07 1990-03-22 Analog Devices, Inc. Subranging analog-to-digital converter without delay line
US5105194A (en) * 1991-01-29 1992-04-14 Sony Corp. Of America Time shift two-step analog to digital converter
US5353027A (en) * 1991-11-01 1994-10-04 U.S. Philips Corporation Multistep analog-to-digital converter with error correction

Also Published As

Publication number Publication date
DE69621664T2 (de) 2002-11-28
JP3706187B2 (ja) 2005-10-12
DE69621664D1 (de) 2002-07-18
US5812077A (en) 1998-09-22

Similar Documents

Publication Publication Date Title
US6081215A (en) High speed interlaced analog interface
US5600317A (en) Apparatus for the conversion of analog audio signals to a digital data stream
US4896155A (en) Method and apparatus for self-calibration of subranging A/D converter
US6002352A (en) Method of sampling, downconverting, and digitizing a bandpass signal using a digital predictive coder
US6255974B1 (en) Programmable dynamic range sigma delta A/D converter
KR0177267B1 (ko) 디지탈 입력 워드로부터 아날로그 출력 신호를 발생하는 장치및 방법
US5861826A (en) Method and apparatus for calibrating integrated circuit analog-to-digital converters
US20050068211A1 (en) Ad conversion apparatus and method
JPH07118649B2 (ja) デイザ回路
JP3706187B2 (ja) ビデオ無線周波又は中間周波信号のａ／ｄ変換用回路
US12425039B2 (en) Time-interleaved ADC skew correction
US5539406A (en) Series-parallel type A-D converter for realizing high speed operation and low power consumption
US6452520B1 (en) Gated counter analog-to-digital converter with error correction
US6195031B1 (en) Analog-to-digital converter with level converter and level recognition unit and correction memory
US4498072A (en) A/D Converter having a self-bias circuit
US8115662B2 (en) Sampler linearity by simultaneous derivative sampling
CN106888000B (zh) 一种具有alc电路的测量装置
Dyer et al. A comparison of monolithic background calibration in two time-interleaved analog-to-digital converters
US4985702A (en) Analog to digital converter with second order error correction
US20140091957A1 (en) Dynamic dithering method and apparatus for analog-to-digital converters
US6522276B2 (en) System of DAC correction for a ΔΣ modulator
EP0967726B1 (en) Method and apparatus for extending the spurious free dynamic range of a digital-to-analog converter
US5955979A (en) System and method for compensating for glitch errors in a D/A converter
EP0727878B1 (en) Circuit for A/D conversion of a video RF or IF signal
JP2874218B2 (ja) Ａ−ｄコンバータ

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20050627

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20050705

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20050728

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080805

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090805

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090805

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100805

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110805

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110805

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120805

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120805

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130805

Year of fee payment: 8

LAPS Cancellation because of no payment of annual fees