JPH08294108A - Ｃａｔｖシステム - Google Patents

Abstract

(57)【要約】 【目的】ＣＡＴＶシステムに接続する視聴者宅で、放送
局がオンエア中の番組を番組開始時点に遡って見られる
ようにする。 【構成】ＣＡＴＶ局１の中に、放送局ＡあるいはＢから
受信する信号を、視聴者宅１にあるリモコンから指定さ
れる遅延時間だけ遅延させるための可変ディレイ回路４
あるいは５を設け、これらの出力信号を、交換機７を経
由して視聴者宅１のテレビに送信する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＣＡＴＶシステムに係
り、特に、視聴者からの要求に呼応して番組を送信する
双方向ＣＡＴＶシステムに関連する。

【０００２】

【従来の技術】多忙な現代社会では、外出も多く、テレ
ビ番組を放送時に観賞することができない場合が多い。
この傾向は、長距離通勤などのため一日のうちに占める
移動時間の割合が多い都市部のサラリーマンに特に顕著
に見られる。そのため、このような場合にでも、テレビ
番組観賞を可能にするために、いくつかの技術が開発さ
れている。

【０００３】その第一の技術に、家庭用ビデオテープレ
コーダがある。テレビ放送あるいはＣＡＴＶ経由で家庭
に送信される番組を、家庭用ビデオテープレコーダを用
いてタイマー録画をすれば、録画後の好きなときに目的
のテレビ番組を観賞できる。

【０００４】また、第二の技術として、ビデオ・オン・
デマンドがある。ビデオ・オン・デマンドによれば、家
庭からの指示に呼応して、ライブラリの中の番組を好き
なときに観賞できる。

【０００５】

【発明が解決しようとする課題】課題を明らかにするた
め、例題を用いて説明する。サラリーマンＫの顧客であ
るＭはＵＦＯに興味を持ち、商談や接待の場にはＵＦＯ
の話題がよく出る。ＵＦＯの話題が出ていると、Ｍは機
嫌が良い。

【０００６】ある水曜日に、午後９時から午後１１時ま
での間、あるテレビ局で「ＵＦＯスペシャル」と題する
番組を放送することになった。翌朝６時の新幹線にて出
張し、Ｍと大切な商談を進める予定であったため、商談
をなごやかにするためにも、この番組を是非見ておきた
いとＫは考えた。

【０００７】この日は、ノー残業デーではあったが、Ｍ
との商談に持参する提案書の作成に手間取り、結局Ｋが
帰宅したのは午後９時３０分であった。

【０００８】上記の第一の技術である家庭用ビデオテー
プレコーダでは、記録媒体に磁気テープを用いるため、
例えタイマー録画をしてあっても、録画終了時刻である
午後１１時までは、録画した番組を再生できない。その
ため、この番組を見るためには、午後１１時から午前１
時までかかることになり、Ｋの睡眠時間が著しく短縮さ
れる。

【０００９】一方、上記の第二の技術であるビデオ・オ
ン・デマンドには、映画等の芸術性が高く長年にわたっ
て繰り返し視聴される番組や、情報がコンパクトにまと
められたニュース番組等は期待できる。ところが、ニュ
ースショー，スポーツ中継等の、生放送を原則としリア
ルタイム性が高くて放送時間が長い番組や、上述のよう
なスペシャル番組，ワイドショー，勧善懲悪型の時代
劇，ホームドラマ等の、内容が視聴者相互間の話題にの
ぼる期間が短期間で、繰り返し視聴される可能性が低
く、かつ放送時間が長い番組については、ビジネスとい
う観点から考えると容易にわかるように、ビデオ・オン
・デマンドに格納されているとは期待できない。特に、
オンエア中の番組に関しては、ビデオ・オン・デマンド
は有料サービスが前提であるためコマーシャルを割愛し
たいが、放送局やスポンサーはコマーシャルを割愛され
たくないという矛盾が生じる。そのため、上述のような
性質を持つ番組がビデオ・オン・デマンドに格納されて
いるとは、ほとんど期待できない。

【００１０】そのため、上記例題のサラリーマンＫのよ
うな状況に一般の視聴者がおかれたときには、相当部分
の視聴者がこの番組を見ることを断念すると考えられ
る。すなわち、全視聴者数における実際の視聴者数と断
念した視聴者数の和の占める率として「潜在的視聴率」
なる値を定義するとき、潜在的視聴率が高いにもかかわ
らず、現代の社会的な要因によって実際の視聴率が低く
なってしまうという問題がある。多くの視聴者は都市部
に居住し、都市部ほど長時間通勤等の要因があり、番組
の視聴を断念する率が高いため、この問題は深刻であ
る。

【００１１】本発明の目的は、サラリーマンＫが「ＵＦ
Ｏスペシャル」を午後９時３０分から午後１１時３０分
までの間に視聴可能ならしめるための、オンエア中の番
組を番組開始時点に遡って見られる仕組みを提供するこ
とを通じて、実際の視聴率を潜在的視聴率に近付けるこ
とにある。

【００１２】

【課題を解決するための手段】本発明の目的は、ＣＡＴ
Ｖシステムの中に、放送局から受信しつつあるオンエア
中の番組を記憶し、視聴者の指定に応じた遅延時間の後
に読み出して視聴者宅に送信するための可変ディレイ回
路を設けることにより達成される。

【００１３】

【作用】本発明の可変ディレイ回路に、午後９時３０分
に帰宅したサラリーマンＫの場合には、３０分の遅延時
間を指定してＣＡＴＶシステムに番組送信を要求するこ
とにより、午後９時からの番組を午後９時３０分から受
信できる。そのため、従来技術に比べて視聴終了時刻を
大幅に早めることができ、視聴の断念による実際の視聴
率の低下を少なくできる。

【００１４】

【実施例】

（第１の実施例）本発明の第１の実施例を図１ないし図
３によって詳細に説明する。図１は本発明の第１の実施
例のＣＡＴＶシステムの構成を示す。図１で、１はＣＡ
ＴＶ局である。ＣＡＴＶ局１は、放送局Ａからアンテナ
１，放送衛星，アンテナ２を経由してテレビ番組の供給
を受ける。ＣＡＴＶ局１は、放送局Ｂから、ケーブルに
よってもテレビ番組の供給を受ける。簡単のため図示し
ていないが、通常のＣＡＴＶ局と同様に、ＣＡＴＶ局自
身が放送局の機能を備えていても良い。

【００１５】ＣＡＴＶ局１には、復調器２ないし３，可
変ディレイ回路４ないし５，制御用計算機６，交換機７
が備えられている。復調器２ないし３は、それぞれ放送
局Ａないし放送局Ｂから供給されるテレビ番組を、デジ
タル信号に変換する回路であり、従来技術で容易に構成
され得る。可変ディレイ回路４ないし５は、本発明を構
成するにあたって新たに設けられた構成要素である。可
変ディレイ回路４ないし５の具体的な構成については、
後で詳細に説明する。

【００１６】制御用計算機６は、従来技術により構成さ
れるデジタル型計算機である。交換機７は、復調器２な
いし３、あるいは可変ディレイ回路４ないし５から出力
されるデジタル信号を、視聴者宅１ないし視聴者宅４に
設けられたテレビに接続する回路である。視聴者宅１な
いし視聴者宅４に設けられたテレビには、チューナが設
けられているので、複数の信号が多重化されて送信され
る。入力されるデジタル信号を視聴者宅１ないし４のそ
れぞれに設けられたテレビが受信可能な信号に変換する
機能も持つ。交換機７は、従来技術により容易に構成さ
れる。

【００１７】図２は、本発明の第１の実施例のＣＡＴＶ
システムにおける可変ディレイ回路の構成を示す。図２
で、１０ないし１３はＤＭＡコントローラである。１４
はメモリ制御である。１５ないし１８はメモリバンクで
あり、それぞれ同様の構成になっている。１９ないし２
２は、メモリバンク１５に搭載されるメモリチップであ
る。メモリチップ１９ないし２２は、従来技術によるＤ
ＲＡＭ，ＳＲＡＭあるいはフラッシュメモリのいずれで
あってもよい。メモリ制御１４およびメモリバンク１５
ないし１８を用いて記憶装置を構成するが、この種の記
憶装置は、従来の電子計算機の主記憶装置と同様の技術
を用いて容易に構成される。ＤＭＡコントローラ１０
は、可変ディレイ回路４あるいは５に入力されるデジタ
ル信号を、制御用計算機６の指示する書き込みアドレス
に基づいて書き込む。可変ディレイ回路４ないし５への
書き込みは、それぞれ放送局ＡないしＢからデジタル信
号を受信次第即刻行うように制御されている。既に書き
込んだデジタル信号の量が、メモリ制御１４およびメモ
リバンク１５ないし１８を用いて構成される記憶装置の
容量に達した場合には、既に書き込まれた信号の中で、
最も古い部分に対して、新たに書き込みを行う。

【００１８】ＤＭＡコントローラ１１ないし１３は、メ
モリ制御１４およびメモリバンク１５ないし１８を用い
て構成する記憶装置に書き込まれたデジタル信号を、制
御用計算機６の指示する読み出しアドレスに基づいて読
み出す。書き込みアドレスの決定方法は、例えば、アド
レスの小さいところから大きいところへ連続的に行わ
れ、記憶装置の最大アドレスに達したら先頭番地に戻る
ようにすれば良い。

【００１９】図３は、図１における視聴者宅１ないし４
に設けられたリモコンのキーボードを示す。リモコンに
は、表示窓３０および、ＰＯＷＥＲ，ＣＡＴＶ，ＶＴＲ
１，ＶＴＲ２，ＴＩＭＥ，ＰＬＡＹ，１ないし１２，Ｒ
ＥＷ，Pause 、およびＦＦという名の複数のボタンが設
けられている。ＰＯＷＥＲボタンは、視聴者宅１ないし
４に設けられたテレビの電源スイッチである。ＣＡＴＶ
ボタンは、テレビの入力信号としてＣＡＴＶ局１から送
信される信号を選択することを意味する。VTR1ボタン，
ＶＴＲ２ボタンはそれぞれ、テレビに接続されたビデオ
テープレコーダ１，２（図示せず）を、入力信号として
選択することを意味する。１ボタンないし１２ボタン
は、ＣＡＴＶ局１から送信される複数の信号を選択する
ためのボタンである。これらのボタンで選択された信号
の番号は、表示窓３０に表示される。ＴＩＭＥボタン，
ＰＬＡＹボタン，ＲＥＷボタン，Pause ボタン、および
ＦＦボタンは、本発明のＣＡＴＶシステムのために新た
に設けられたボタンである。これらのボタンの機能は後
述する。

【００２０】続いて、本発明のＣＡＴＶシステムの動作
を説明する。視聴者宅１に居る視聴者が、放送局Ａの放
送する番組をリアルタイムで視聴したい場合には、まず
ＰＯＷＥＲボタンでテレビの電源を入れ、ＣＡＴＶボタ
ンで、入力信号としてＣＡＴＶ局１から送信される信号
を選択する。続いて、１ボタンないし１２ボタンで、Ｃ
ＡＴＶ局１から送信される複数の信号の中から、放送局
Ａの放送する番組を選択する。視聴者による以上の指定
によって、放送局Ａの放送する番組をリアルタイムで視
聴することができる。

【００２１】視聴者宅１に居る視聴者が、放送局Ａの放
送する番組をオンエアから遅延させて視聴したい場合に
は、まずＰＯＷＥＲボタンでテレビの電源を入れ、ＣＡ
ＴＶボタンで、入力信号としてＣＡＴＶ局１から送信さ
れる信号を選択する。続いて、１ボタンないし１２ボタ
ンで、ＣＡＴＶ局１から送信される複数の信号の中か
ら、放送局Ａの放送する番組を選択する。続いてオンエ
アからの遅延時間を指定するが、指定の方法には二つの
種類がある。

【００２２】第１の指定方法は、時刻を指定する方法で
ある。この指定方法の場合、まずリモコンのＴＩＭＥボ
タンを押し、続いて１ボタンないし１２ボタンで時刻を
入力する。入力された時刻は、表示窓３０に表示され
る。時刻入力の方法は、従来技術によるビデオテープレ
コーダのタイマ録画における時刻入力の方法と同様であ
ってよい。時刻の入力後、ＰＬＡＹボタンを押す。する
と、入力された時刻ならびに、この時点で選択されてい
る放送局Ａを識別するための情報が、視聴者宅１のテレ
ビ、ＣＡＴＶ局１にある交換機７を経由して制御用計算
機６に送られる。制御用計算機６は、放送局Ａを識別す
るための情報に基づいて、対応する可変ディレイ回路４
を選択し、その中のＤＭＡコントローラ１１ないし１３
の中から、現在使用されていないＤＭＡコントローラ
を、視聴者宅１のテレビに割り当てる。以下、ＤＭＡコ
ントローラ１１が割り当てられたとして説明する。続い
て、制御用計算機６は、入力された時刻と現在時刻との
差として遅延時間を計算する。続いて、制御用計算機６
は、現在時刻でＤＭＡコントローラ１０が放送局Ａから
復調器２を経由して受信したデジタル信号を書き込むア
ドレスと、先に計算した遅延時間とから、ＤＭＡコント
ローラ１１がデジタル信号を読み出すべきアドレスを計
算し、このアドレスをＤＭＡコントローラ１１に設定す
る。すると、DMAコントローラ１１は、メモリ制御１４
およびメモリバンク１５ないし１８を用いて構成する記
憶装置に書き込まれたデジタル信号を、設定されたアド
レスから順次、ＤＭＡコントローラ１０が書き込む速度
と同一の速度で読み出す。読み出されたデジタル信号
は、交換機７を経由して、視聴者宅１のテレビに送信さ
れる。

【００２３】このとき、交換機７は、放送局Ａが現在放
送している番組内容の視聴者宅１への送信を停止し、そ
の代りとしてＤＭＡコントローラ１１が読み出したデジ
タル信号に対応する情報を送信するようにする。例え
ば、交換機７から視聴者宅１に送信する複数の信号を多
重化する手段として、周波数多重方式を利用しているな
らば、放送局Ａが現在放送している番組内容を送信する
ための周波数帯に、DMAコントローラ１１が読み出した
デジタル信号に対応する情報を送信する。また、交換機
７から視聴者宅１に送信する複数の信号を多重化する手
段として、時分割多重方式を利用しているならば、放送
局Ａが現在放送している番組内容を送信するためのタイ
ムスロットに、ＤＭＡコントローラ１１が読み出したデ
ジタル信号に対応する情報を送信する。これにより、視
聴者宅１に設けられたテレビでは、可変ディレイ回路４
で遅延されたデジタル信号であっても、放送局Ａからの
信号を受信するための通常の回路を用いることができ
る。すなわち、視聴者宅１のテレビは、通常のＣＡＴＶ
局からの放送を受信可能なテレビであればよく、本発明
で可能になるサービスを享受するために、テレビに特別
な投資をする必要は生じない。なお、ＰＬＡＹボタンを
押した時点で、放送局Ａに対応する可変ディレイ回路４
を選択したが、その中のＤＭＡコントローラ１１ないし
１３の中から現在使用されていないＤＭＡコントローラ
を選択できなかった場合には、交換機７を経由して視聴
者宅１に設けられたテレビの画面に、その旨を表示す
る。

【００２４】第２の指定方法は、遅延時間の増減を指定
する方法である。この指定方法の場合、リモコンのＲＥ
Ｗボタン，Pause ボタン、またはＦＦボタンを押す。

【００２５】視聴者宅１のリモコンにより放送局Ａを選
択後、既に述べた第１の指定方法による指定を行ってお
らず、かつ、リモコンのＲＥＷボタン，Pause ボタン、
またはＦＦボタンを一度も押していない状態、すなわ
ち、放送局Ａに対応する可変ディレイ回路４の中のＤＭ
Ａコントローラ１１ないし１３のいずれもが視聴者宅１
のテレビに割り当てられていないときに、リモコンのＲ
ＥＷボタン，Pause ボタン、またはＦＦボタンのいずれ
かが押された場合には、第１の指定方法と同様にして、
視聴者宅１のテレビにＤＭＡコントローラを１台割り当
てる。このとき、割り当てられたＤＭＡコントローラの
読み出すべきアドレスは、ＤＭＡコントローラ１０が現
在書き込もうとしているアドレスと同一のアドレスを指
定する。

【００２６】視聴者宅１のテレビにＤＭＡコントローラ
がすでに割り当てられているときには、以上の動作は行
われない。

【００２７】以下では、視聴者宅１のテレビに、ＤＭＡ
コントローラ１１が割り当てられているとする。ＲＥＷ
ボタン，Pause ボタン，ＦＦボタンのいずれのボタンも
押されていない時には、ＤＭＡコントローラ１１は、そ
の時に指定されている遅延時間に基づき、第１の指定方
法で述べたように、ＤＭＡコントローラ１０が書き込む
速度と同一の速度で、デジタル信号を記憶装置から読み
出す。読み出されたデジタル信号は、交換機７を経由し
て、視聴者宅１のテレビ画面に表示する。

【００２８】まず、ＲＥＷボタンが押されたときの動作
を説明する。ＲＥＷボタンが押されると、この時点で選
択されている放送局Ａを識別するための情報と、ＲＥＷ
ボタンを識別するための情報が、視聴者宅１のテレビ、
ＣＡＴＶ局１にある交換機７を経由して制御用計算機６
に送られる。ＲＥＷボタンが連続して押されている場合
には、これらの情報は繰り返し制御用計算機６に送られ
る。これらの情報が、１回送られてくるたびに、制御用
計算機６は、放送局Ａに対応する可変ディレイ回路４の
中の、視聴者宅１のテレビに割り当てられたＤＭＡコン
トローラ１１がデジタル信号を読み出すべきアドレス
を、あらかじめ定められた値だけ減ずるように、ＤＭＡ
コントローラ１１に指示することにより、可変ディレイ
回路４における遅延時間を順次増大させる。遅延時間
が、メモリ制御１４およびメモリバンク１５ないし１８
を用いて構成する記憶装置の容量で制限される最大値に
達したときには、制御用計算機６が交換機７を経由して
視聴者宅１のテレビ画面に、その旨を表示する。

【００２９】続いて、Pause ボタンが押された場合の動
作を説明する。Pause ボタンが押された場合には、ＲＥ
Ｗボタンのときと同様にして制御用計算機６に伝達さ
れ、制御用計算機６は、放送局Ａに対応する可変ディレ
イ回路４の中の、視聴者宅１のテレビに割り当てられた
ＤＭＡコントローラ１１がデジタル信号を読み出すべき
アドレスを、その時点でのアドレスに固定するようにＤ
ＭＡコントローラ１１に指示する。これにより、遅延時
間が順次増大する。その結果、遅延時間がメモリ制御１
４およびメモリバンク１５ないし１８を用いて構成する
記憶装置の容量で制限される最大値に達したときには、
制御用計算機６が交換機７を経由して視聴者宅１のテレ
ビ画面に、その旨を表示する。この状態で、ＰＬＡＹボ
タンが押された場合には、制御用計算機６は、ＤＭＡコ
ントローラ１１がデジタル信号を読み出すべきアドレス
を、ＤＭＡコントローラ１１がデジタル信号を書き込む
速度と同一の速度で増加させるように、ＤＭＡコントロ
ーラ１１に指示する。

【００３０】最後に、ＦＦボタンが押されたときの動作
を説明する。ＦＦボタンが押されると、この時点で選択
されている放送局Ａを識別するための情報と、ＦＦボタ
ンを識別するための情報が、視聴者宅１のテレビ、ＣＡ
ＴＶ局１にある交換機７を経由して制御用計算機６に送
られる。ＦＦボタンが連続して押されている場合には、
これらの情報は繰り返し制御用計算機６に送られる。こ
れらの情報が、１回送られてくるたびに、制御用計算機
６は、放送局Ａに対応する可変ディレイ回路４の中の、
視聴者宅１のテレビに割り当てられたＤＭＡコントロー
ラ１１がデジタル信号を読み出すべきアドレスを、あら
かじめ定められた値だけ増加するように、ＤＭＡコント
ローラ１１に指示することにより、可変ディレイ回路４
における遅延時間を順次減少させる。遅延時間が０に達
したときには、制御用計算機６は交換機７を経由して視
聴者宅１のテレビ画面に、その旨を表示するとともに、
ＤＭＡコントローラ１１の出力信号ではなく、復調器２
の出力を直接視聴者宅１のテレビに送出するように、交
換機７に指示する。

【００３１】本実施例によれば、オンエア中の番組を番
組開始時点に遡って見られるようになる。

【００３２】（第２の実施例）本発明の第２の実施例を
図４を用いて詳細に説明する。本実施例は、第１の実施
例の変形に相当し、図１の可変ディレイ回路４ないし５
を小型化することが目的である。第１の実施例では、図
２に示した可変ディレイ回路の構成要素であるメモリチ
ップ１９ないし２２は、従来技術におけるメモリチップ
であるとした。本実施例では、第１の実施例におけるメ
モリチップ１９ないし２２に対して行われる読み書き
が、バーストアクセスであるという特徴を利用し、図４
に示したメモリチップに置き換えることで小型化を図
る。

【００３３】図４（ａ）は、本発明の第２の実施例のＣ
ＡＴＶシステムにおける可変ディレイ回路４ないし５を
構成するために好適なメモリチップ１９ないし２２の構
成例である。５０はメモリチップである。５１は上位ア
ドレスレジスタ、５２は下位アドレスレジスタ、５３な
いし５５は書き込みレジスタ、５６ないし５８はセンス
アンプ、５９ないし６１は読み出しレジスタ、６２はト
ライステートバッファである。

【００３４】メモリチップ５０には、少なくとも以下の
信号ピンがある。

【００３５】(1) ＣＬＫ クロック入力信号 (2) Ｒ／Ｗ アクセスが読み出しであるか、書き込みであるかを表示
する入力信号 (3) ＡＤ（０−７） ８ビットのアドレス入力またはデータ入出力 (4) ＡＨＥ (Address High Enable) ＡＤ（０−７）が、上位アドレスであることを表示する
入力信号 (5) ＡＬＥ (Address Low Enable) ＡＤ（０−７）が、下位アドレスであることを表示する
入力信号 (6) ＣＳ (Chip Selct) 当該チップが選択されていることを表示する入力信号 (7) ＶＤＤ 電源入力 (8) ＶＳＳ 電源入力 続いて、図４（ａ）に示したメモリチップの外部仕様を
例示する。

【００３６】 記憶容量：２５６Ｍビット（３２Ｍバイト） 語長：５１２バイト アドレス：１６ビット すなわち、１６ビットのアドレスを２回に分けて信号ピ
ンＡＤ（０−７）から入力し、５１２バイトの語を５１
２回に分けて信号ピンＡＤ（０−７）を用いて入出力す
る。

【００３７】続いて、メモリチップ５０の動作を説明す
る。まず、読み出しの動作を説明する。図４（ｂ）は、
図４（ａ）に示したメモリチップの読み出し動作を行う
ときのタイミングチャートである。なお、図４(ａ)に示
したメモリチップは、ＣＬＫ信号ピンから入力されるク
ロック信号に同期して動作すると仮定する。付記してお
くが、以下で説明する動作については、ＣＬＫ信号ピン
のように、クロック信号を入力するための信号ピンを持
たないAsynchronousメモリであったとしても全く同様で
ある。

【００３８】サイクル１では、Ｒ／Ｗ信号ピンにＨＩＧ
Ｈを、ＡＨＥ信号ピンにＨＩＧＨを、ＡＬＥ信号ピンに
ＬＯＷを、ＡＤ（０−７）信号ピンにアドレスの上位８
ビットを入力する。するとＡＤ（０−７）信号ピンから
入力されたアドレスの上位８ビット（ＡＨとして図示）
が上位アドレスレジスタ５１に格納される。

【００３９】サイクル２では、Ｒ／Ｗ信号ピンにＨＩＧ
Ｈを、ＡＨＥ信号ピンにＬＯＷを、ＡＬＥ信号ピンにＨ
ＩＧＨを、ＡＤ（０−７）信号ピンにアドレスの下位８
ビット（ＡＬとして図示）を入力する。するとＡＤ（０
−７）信号ピンから入力されたアドレスの下位８ビット
が下位アドレスレジスタ５２に格納される。

【００４０】サイクル３では、上位アドレスレジスタ５
１および下位アドレスレジスタ５２に格納された１６ビ
ットのアドレスをデコーダでデコードし、メモリマット
に対して読み出すべき語を指示する。すると、メモリマ
ットは読み出すべき語をセンスアンプ５６ないし５８に
送り、これらを増幅の後、それぞれ読み出しレジスタ５
９ないし６１に格納する。

【００４１】サイクル４では、読み出しレジスタ５９な
いし６１に格納された５１２バイトの語のうち、最初の
１バイト（Ｄとして図示）をトライステートバッファ６
２を経由してＡＤ（０−７）信号ピンに出力する。

【００４２】サイクル５では、読み出しレジスタ５９な
いし６１に格納された５１２バイトの語のうち、次の１
バイト（Ｄとして図示）をトライステートバッファ６２
を経由してＡＤ（０−７）信号ピンに出力する。

【００４３】以下同様にして、サイクル５以降では、読
み出しレジスタ５９ないし６１に格納された５１２バイ
トの語を毎サイクル１バイト（Ｄとして図示）ずつ順次
トライステートバッファ６２を経由してＡＤ（０−７）
信号ピンに出力する。

【００４４】次に、書き込みの動作を説明する。図４
（ｃ）は、図４（ａ）に示したメモリチップの書き込み
動作を行うときのタイミングチャートである。

【００４５】サイクル１では、Ｒ／Ｗ信号ピンにＬＯＷ
を、ＡＨＥ信号ピンにＨＩＧＨを、ＡＬＥ信号ピンにＬ
ＯＷを、ＡＤ（０−７）信号ピンにアドレスの上位８ビ
ット（ＡＨとして図示）を入力する。するとＡＤ（０−
７）信号ピンから入力されたアドレスの上位８ビットが
上位アドレスレジスタ５１に格納される。

【００４６】サイクル２では、Ｒ／Ｗ信号ピンにＬＯＷ
を、ＡＨＥ信号ピンにＬＯＷを、ＡＬＥ信号ピンにＨＩ
ＧＨを、ＡＤ（０−７）信号ピンにアドレスの下位８ビ
ット（ＡＬとして図示）を入力する。するとＡＤ（０−
７）信号ピンから入力されたアドレスの下位８ビットが
下位アドレスレジスタ５２に格納される。

【００４７】サイクル３では、メモリマットに対して書
き込むべき語の第１バイト（Ｄとして図示）をＡＤ（０
−７）信号ピンから入力し、書き込みレジスタ５３に格
納する。

【００４８】サイクル４では、メモリマットに対して書
き込むべき語の第２バイト（Ｄとして図示）をＡＤ（０
−７）信号ピンから入力し、書き込みレジスタ５４に格
納する。

【００４９】以下同様にして、サイクル４以降では、毎
サイクル１バイト（Ｄとして図示）ずつＡＤ（０−７）
信号ピンから入力し、書き込みレジスタに順次格納す
る。

【００５０】メモリマットに対して書き込むべき語の第
５１２バイトをＡＤ（０−７）信号ピンから入力し、書
き込みレジスタ５５に格納すると、その次のサイクル
で、上位アドレスレジスタ５１および下位アドレスレジ
スタ５２に格納された１６ビットのアドレスをデコーダ
でデコードし、メモリマットに対して書き込むべき語を
指示する。すると、メモリマットは書き込むべき語を書
き込みレジスタ５３ないし５５からメモリマットに与
え、これらをメモリマットに書き込む。

【００５１】メモリマットがＤＲＡＭである場合には、
リフレッシュ動作を行う必要があるが、例えばＡＨＥと
ＡＬＥを同時にＨＩＧＨにすることがリフレッシュの指
示である等と解釈することに取り決めれば、リフレッシ
ュ動作を行うことも可能である。

【００５２】本実施例によれば、メモリチップでアドレ
ス入力とデータ入出力を時分割多重化することが可能
で、ピン数を削減できるため、メモリチップのＬＳＩパ
ッケージを小型化できる。そのため、同一のプリント板
に、より多くのメモリチップを搭載可能になる。あるい
は、同一面積のプリント板であるなら、より多数のメモ
リチップを搭載可能になり、可変ディレイ回路４ないし
５を小型化可能である。

【００５３】（第３の実施例）本発明の第３の実施例を
図５を用いて詳細に説明する。本実施例は、第２の実施
例の変形で、第２の実施例のメモリチップに若干の信号
ピンを加えることで、アクセススループットを大幅に改
善することが目的である。

【００５４】図５（ａ）は、本発明の第３の実施例のＣ
ＡＴＶシステムにおける可変ディレイ回路４ないし５を
構成するために好適なメモリチップ１９ないし２２の構
成例である。図５（ａ）で、７０は、メモリチップであ
る。

【００５５】第２の実施例と本実施例の違いは、(1）Ａ
Ｄ（０−７）信号ピンをアドレス入力またはデータ入力
にしたこと、(2）データ出力のための信号ピンＤＯ（０
−７）を新たに設けたこと、(3）トライステートバッフ
ァ６２の出力を信号ピンＤＯ（０−７）に接続したこ
と、にある。

【００５６】図５（ａ）に示したメモリチップ７０の外
部仕様は、第２の実施例のメモリチップ５０の外部仕様
と同一であるとして、説明を進める。

【００５７】続いて、メモリチップ７０の動作を説明す
る。

【００５８】読み出しの動作では、メモリチップ７０の
内部の各構成要素は第２の実施例と全く同じように動作
するが、読み出したデータを出力する信号ピンがＡＤ
（０−７）ではなくＤＯ（０−７）である点のみが異な
る。そのため、図４（ｂ）に示したタイミングチャート
で、ＡＤ（０−７）をＤＯ（０−７）と読み替えればよ
い。

【００５９】書き込みでは、メモリチップ７０は第２の
実施例と全く同じように動作する。

【００６０】以上では、読み出しの動作と書き込みの動
作を別々に説明したが、本実施例のメモリチップ７０で
は、データを読み出し中に、別のデータを書き込むこと
も可能である。このときの動作を図５（ｂ）に示したタ
イミングチャートを用いて説明する。

【００６１】サイクル１では、Ｒ／Ｗ信号ピンにＨＩＧ
Ｈを、ＡＨＥ信号ピンにＨＩＧＨを、ＡＬＥ信号ピンに
ＬＯＷを、ＡＤ（０−７）信号ピンに読み出すべき語の
アドレスの上位８ビット（ＡＨｒとして図示）を入力す
る。するとＡＤ（０−７）信号ピンから入力された読み
出すべき語のアドレスの上位８ビットが上位アドレスレ
ジスタ５１に格納される。

【００６２】サイクル２では、Ｒ／Ｗ信号ピンにＨＩＧ
Ｈを、ＡＨＥ信号ピンにＬＯＷを、ＡＬＥ信号ピンにＨ
ＩＧＨを、ＡＤ（０−７）信号ピンに読み出すべき語の
アドレスの下位８ビット（ＡＨｒとして図示）を入力す
る。するとＡＤ（０−７）信号ピンから入力された読み
出すべき語のアドレスの下位８ビットが下位アドレスレ
ジスタ５２に格納される。

【００６３】サイクル３では、上位アドレスレジスタ５
１および下位アドレスレジスタ５２に格納された読み出
すべき語のアドレスを、デコーダでデコードし、メモリ
マットに対して読み出すべき語を指示する。すると、メ
モリマットは読み出すべき語をセンスアンプ５６ないし
５８に送り、これらを増幅の後、それぞれ読み出しレジ
スタ５９ないし６１に格納する。これと並行して、Ｒ／
Ｗ信号ピンにＬＯＷを、ＡＨＥ信号ピンにＨＩＧＨを、
ＡＬＥ信号ピンにＬＯＷを、ＡＤ（０−７）信号ピンに
書き込むべき語のアドレスの上位８ビット（ＡＨｗとし
て図示）を入力する。するとＡＤ（０−７）信号ピンか
ら入力された書き込むべき語のアドレスの上位８ビット
が上位アドレスレジスタ５１に格納される。

【００６４】サイクル４では、読み出しレジスタ５９な
いし６１に格納された５１２バイトの語のうち、第１バ
イト（Ｄｒとして図示）をトライステートバッファ６２
を経由してＤＯ（０−７）信号ピンに出力する。これと
並行して、Ｒ／Ｗ信号ピンにＬＯＷを、ＡＨＥ信号ピン
にＬＯＷを、ＡＬＥ信号ピンにＨＩＧＨを、ＡＤ（０−
７）信号ピンに書き込むべき語のアドレスの下位８ビッ
ト(ＡＨｗとして図示)を入力する。するとＡＤ（０−
７）信号ピンから入力された書き込むべき語のアドレス
の下位８ビットが下位アドレスレジスタ５２に格納され
る。

【００６５】サイクル５では、読み出しレジスタ５９な
いし６１に格納された５１２バイトの語のうち、第２バ
イト（Ｄｒとして図示）をトライステートバッファ６２
を経由してＤＯ（０−７）信号ピンに出力する。これと
並行して、メモリマットに対して書き込むべき語の第１
バイト（Ｄｗとして図示）をＡＤ（０−７）信号ピンか
ら入力し、書き込みレジスタ５３に格納する。

【００６６】サイクル６では、読み出しレジスタ５９な
いし６１に格納された５１２バイトの語のうち、第３バ
イト（Ｄｒとして図示）をトライステートバッファ６２
を経由してＤＯ（０−７）信号ピンに出力する。これと
並行して、メモリマットに対して書き込むべき語の第２
バイト（Ｄｗとして図示）をＡＤ（０−７）信号ピンか
ら入力し、書き込みレジスタ５４に格納する。

【００６７】以下同様にして、サイクル６以降では、読
み出しレジスタ５９ないし６１に格納された５１２バイ
トの語を毎サイクル１バイト（Ｄｒとして図示）ずつ順
次トライステートバッファ６２を経由してＤＯ（０−
７）信号ピンに出力する。これと並行して、毎サイクル
１バイトずつ（Ｄｗとして図示）ＡＤ（０−７）信号ピ
ンから入力し、書き込みレジスタに順次格納する。

【００６８】メモリマットに対して書き込むべき語の第
５１２バイトをＡＤ（０−７）信号ピンから入力し、書
き込みレジスタ５５に格納すると、その次のサイクル
で、上位アドレスレジスタ５１および下位アドレスレジ
スタ５２に格納された１６ビットのアドレスをデコーダ
でデコードし、メモリマットに対して書き込むべき語を
指示する。すると、メモリマットは書き込むべき語を書
き込みレジスタ５３ないし５５からメモリマットに与
え、これらをメモリマットに書き込む。

【００６９】図５（ｂ）では、書き込むべき語のアドレ
スを、読み出すべき語のアドレスの２サイクル後に入力
する場合の動作を示している。しかし、読み出すべき語
のアドレスを入力するための２サイクルと、書き込むべ
き語のアドレスを入力するための２サイクルとが重なら
ない限り読み出しと書き込みを同時に進行させられるこ
とを次に説明する。

【００７０】以上の説明から明らかなように、読み出し
では、読み出すべき語の下位アドレスを入力した次のサ
イクルでメモリマットがアクセスされる。書き込みで
は、書き込むべきデータ語の第５１２バイトを入力した
次のサイクルでメモリマットがアクセスされる。従っ
て、読み出しのためのメモリマットのアクセスと、書き
込みのためのメモリマットのアクセスが、同一のサイク
ルでない場合には、問題は生じない。

【００７１】読み出しのためのメモリマットのアクセス
と、書き込みのためのメモリマットのアクセスが同一の
サイクルに重なった場合には、書き込みのためのメモリ
マットのアクセスを１サイクル遅延させればよい。書き
込みを１サイクル遅延させるためには、書き込み制御
で、読み出しのためのメモリマットのアクセスと書き込
みのためのメモリマットのアクセスが同一のサイクルに
重なったことを検出する必要があるが、書き込み制御
で、Ｒ／Ｗ信号ピンから入力される信号とＡＨＥ信号ピ
ンから入力される信号を観察することで検出可能であ
る。また、読み出しはアドレス入力のための２サイクル
と、データ入力のための５１２サイクルの合計である５
１４サイクル以上の間隔でしか行い得ないため、読み出
しのためのメモリマットアクセスが連続することも無
く、従って、書き込みを１サイクル遅延させれば、必ず
書き込みが可能であることも保証されている。

【００７２】本実施例によれば、メモリチップでデータ
入力とデータ出力を並列に実行することが可能になるた
め、より高いアクセススループットを有する可変ディレ
イ回路４ないし５を実現できる。

【００７３】（第４の実施例）本発明の第４の実施例を
図６を用いて詳細に説明する。本実施例は、第１の実施
例の変形に相当し、図１の可変ディレイ回路４ないし５
を低価格化することが目的である。第１の実施例では、
可変ディレイ回路４ないし５の構成を図２のようにした
が、本実施例では、図６のように構成する。

【００７４】図６は、本発明の第４の実施例のＣＡＴＶ
システムにおける可変ディレイ回路の構成を示す。図６
で、１０ないし１３はＤＭＡコントローラであり、図２
のＤＭＡコントローラ１０ないし１３と同じ機能を有す
る。８０はディスク制御である。８１ないし８５はディ
スク装置である。ディスク装置８１ないし８５は、従来
技術によるディスク装置であってよい。ディスク制御８
０およびディスク装置８１ないし８５を用いて記憶装置
を構成するが、この種の記憶装置は、従来の電子計算機
の２次記憶装置と同様の技術を用いて容易に構成され
る。ＤＭＡコントローラ１０は、可変ディレイ回路４あ
るいは５に入力されるデジタル信号を、制御用計算機６
の指示する書き込みアドレスに基づいて書き込む。可変
ディレイ回路４ないし５への書き込みは、それぞれ放送
局ＡないしＢからデジタル信号を受信次第即刻行うよう
に制御されている。既に書き込んだデジタル信号の量
が、ディスク制御８０およびディスク装置８１ないし８
５を用いて構成される記憶装置の容量に達した場合に
は、既に書き込まれた信号の中で、最も古い部分に、新
たに書き込みを行う。ＤＭＡコントローラ１１ないし１
３は、ディスク制御８０およびディスク装置８１ないし
８５を用いて構成する記憶装置に書き込まれたデジタル
信号を、制御用計算機６の指示する読み出しアドレスに
基づいて読み出す。書き込みアドレスの決定方法は、例
えば、アドレスの小さいところから大きいところへ連続
的に行われ、記憶装置の最大アドレスに達したら先頭番
地に戻るようにすれば良い。

【００７５】上述の説明から明らかなように、本実施例
における可変ディレイ回路４あるいは５は、第１の実施
例における可変ディレイ回路４あるいは５と、全く同じ
機能を持つ。従って、本実施例と第１の実施例の動作は
全く同一である。

【００７６】可変ディレイ回路４あるいは５を図６のよ
うに構成する場合、図２のように構成する場合と比べ
て、可変ディレイ回路４あるいは５のアクセススループ
ットは小さくなるが、記憶装置としてのビット単価は安
くすることができる。それゆえ、本実施例によれば、視
聴者宅の数が少ない場合に、低価格で可変ディレイ回路
４あるいは５を構成することができる。

【００７７】以上では、図１の可変ディレイ回路４およ
び５の双方を、図６のように構成するとして説明した
が、４あるいは５の一方を図２のように、他方を図６の
ように構成することも可能である。

【００７８】（第５の実施例）本発明の第５の実施例を
図７を用いて詳細に説明する。本実施例は、第１の実施
例の変形に相当し、図１の可変ディレイ回路４ないし５
を低価格化することが目的である。第１の実施例では、
可変ディレイ回路４ないし５の構成を図２のようにした
が、本実施例では、図７のように構成する。

【００７９】図７は、本発明の第５の実施例のＣＡＴＶ
システムにおける可変ディレイ回路４ないし５の構成を
示す。図７で、９１ないし９３は可変ディレイ回路であ
り、それぞれの内部構成は、図２または図６のいずれか
であってもよい。あるいは、図７と同様であってもよ
い。可変ディレイ回路９１は、可変ディレイ回路４ある
いは５に入力されるデジタル信号を、制御用計算機６の
指示する書き込みアドレスに基づいて記憶する。可変デ
ィレイ回路９２は、可変ディレイ回路９１から制御用計
算機６の指定する遅延時間を経て読み出されたデジタル
信号を、制御用計算機６の指示する書き込みアドレスに
基づいて記憶する。可変ディレイ回路９３は、可変ディ
レイ回路９２から制御用計算機６の指定する遅延時間を
経て読み出されたデジタル信号を、制御用計算機６の指
示する書き込みアドレスに基づいて記憶する。

【００８０】続いて、本実施例のＣＡＴＶシステムの動
作を説明する。以下では理解を容易にするため、可変デ
ィレイ回路９１ないし９３は、いずれも放送時間にして
２０分のデジタル信号を記憶できると仮定する。また、
可変ディレイ回路９１で２０分遅延させられたデジタル
信号が、線Ｌ９１を経由して可変ディレイ回路９２に記
憶され、可変ディレイ回路９２で、さらに２０分遅延さ
せられたデジタル信号が、線Ｌ９２を経由して可変ディ
レイ回路９３に記憶されるように制御される。線Ｌ９３
には、可変ディレイ回路９３で、さらに２０分遅延させ
られたデジタル信号が出力される。図示していないが、
可変ディレイ回路が４個以上ある場合についても同様で
あり、順次２０分ずつ遅延させられたデジタル信号が入
力される。

【００８１】可変ディレイ回路４または５は、第１の実
施例と同様に、例えば視聴者宅１にあるリモコンから指
定された遅延時間だけ、放送局Ａから受信するデジタル
信号を遅延させて視聴者宅１のテレビに送信する。本実
施例では、指定された遅延時間に応じて、デジタル信号
を読み出す可変ディレイ回路を切り替える。

【００８２】すなわち、指定された遅延時間をＴとする
とき、制御用計算機６は、可変ディレイ回路９１ないし
９３および交換機７を次のように制御する。

【００８３】(1）０分＜Ｔ＜＝２０分の場合 可変ディレイ回路９１を選択し、可変ディレイ回路９１
の読み出し信号線Ｌ９４の中から１本を視聴者宅１に割
り当て、可変ディレイ回路９１の入力に対してＴだけ遅
延させられたデジタル信号を視聴者宅１のテレビに送信
する。

【００８４】(2）２０分＜Ｔ＜＝４０分の場合 可変ディレイ回路９２を選択し、可変ディレイ回路９２
の読み出し信号線Ｌ95の中から１本を視聴者宅１に割り
当て、可変ディレイ回路９２の入力に対して（Ｔ−２０
分）だけ遅延させられたデジタル信号を視聴者宅１のテ
レビに送信する。

【００８５】(3）４０分＜Ｔ＜＝６０分の場合 可変ディレイ回路９３を選択し、可変ディレイ回路９３
の読み出し信号線Ｌ96の中から１本を視聴者宅１に割り
当て、可変ディレイ回路９３の入力に対して（Ｔ−４０
分）だけ遅延させられたデジタル信号を視聴者宅１のテ
レビに送信する。

【００８６】指定された遅延時間Ｔが、視聴者宅１のリ
モコン操作によってＴ* に変化した場合には、Ｔの場合
とＴ* の場合で、可変ディレイ回路９１ないし９３の中
の同一の可変ディレイ回路が使用可能か否かを制御用計
算機６が判定する。

【００８７】同一の可変ディレイ回路が使用可能なら
ば、その可変ディレイ回路に対してＴ* に対応する新た
な遅延時間だけ遅延させられたデジタル信号を視聴者宅
１のテレビに送信するように制御用計算機６が指示す
る。

【００８８】同一の可変ディレイ回路が使用不可能なら
ば、制御用計算機６が上記の方法に従って新たな可変デ
ィレイ回路を選択し、これに対してＴ* に対応する新た
な遅延時間だけ遅延させられたデジタル信号を視聴者宅
１のテレビに送信するように制御用計算機６が指示す
る。

【００８９】上述の説明から明らかなように、本実施例
における可変ディレイ回路４あるいは５は、第１の実施
例における可変ディレイ回路４あるいは５と、全く同じ
機能を持つ。従って、本実施例の動作は、上述の部分以
外では第１の実施例の動作と全く同一である。

【００９０】可変ディレイ回路４あるいは５を図７のよ
うに構成する場合、図２や図６のように構成する場合と
比べて、それぞれの可変ディレイ回路９１ないし９３に
要求されるアクセススループットは小さくなる。一般
に、記憶装置に関しては、要求されるアクセススループ
ットがＮ倍に増加すると、そのコストはＮ倍以上になる
という性質がある。本実施例では、放送時間にして２０
分に相当する量のデジタル信号を記憶可能な小規模の可
変ディレイ回路９１ないし９３を組み合せることによ
り、等価的に放送時間にして６０分に相当する量のデジ
タル信号を記憶可能で、３倍のアクセススループットを
持つ可変ディレイ回路を構成している。従って、本実施
例によれば、低価格で可変ディレイ回路４あるいは５を
構成することができる。

【００９１】以上では、可変ディレイ回路９１ないし９
３の記憶可能なデジタル信号の量を、放送時間にして２
０分相当として説明したが、他の値であっても同様にし
て構成できる。

【００９２】（第６の実施例）本発明の第６の実施例を
図８を用いて詳細に説明する。本実施例は、第１の実施
例の変形に相当し、図１の可変ディレイ回路４ないし５
を低価格化することが目的である。第１の実施例では、
可変ディレイ回路４ないし５の構成を図２のようにした
が、本実施例では、図８のように構成する。

【００９３】図８は、本発明の第６の実施例のＣＡＴＶ
システムにおける可変ディレイ回路４ないし５の構成を
示す。図８で、１００ないし１０３は可変ディレイ回路
であり、それぞれの内部構成は、図２，図６または図７
のいずれかであってよい。あるいは、図８と同様であっ
てもよい。可変ディレイ回路１００および１０１は、可
変ディレイ回路４あるいは５に入力されるデジタル信号
を、制御用計算機６の指示する書き込みアドレスに基づ
いて記憶する。可変ディレイ回路１０２および１０３
は、可変ディレイ回路１００から制御用計算機６の指定
する遅延時間を経て読み出されたデジタル信号を、制御
用計算機６の指示するそれぞれの書き込みアドレスに基
づいて記憶する。

【００９４】続いて、本実施例のＣＡＴＶシステムの動
作を説明する。以下では理解を容易にするため、可変デ
ィレイ回路１００は放送時間にして６０分のデジタル信
号を記憶でき、可変ディレイ回路１０１ないし１０３
は、いずれも放送時間にして２０分のデジタル信号を記
憶できると仮定する。また、可変ディレイ回路１００で
２０分遅延させられたデジタル信号が、線Ｌ１０２を経
由して可変ディレイ回路１０２に記憶され、可変ディレ
イ回路１００で、さらに２０分遅延させられたデジタル
信号が、線Ｌ１０３を経由して可変ディレイ回路１０３
に記憶されるように制御される。

【００９５】可変ディレイ回路４または５は、第１の実
施例と同様に、例えば視聴者宅１にあるリモコンから指
定された遅延時間だけ、放送局Ａから受信するデジタル
信号を遅延させて視聴者宅１のテレビに送信する。本実
施例では、指定された遅延時間に応じて、デジタル信号
を読み出す可変ディレイ回路を切り替える。

【００９６】すなわち、指定された遅延時間をＴとする
とき、制御用計算機６は、可変ディレイ回路１０１ない
し１０３および交換機７を次のように制御する。

【００９７】(1）０分＜Ｔ＜＝２０分の場合 可変ディレイ回路１０１を選択し、可変ディレイ回路１
０１の読み出し信号線Ｌ１０４の中から１本を視聴者宅
１に割り当て、可変ディレイ回路１０１の入力に対して
Ｔだけ遅延させられたデジタル信号を視聴者宅１のテレ
ビに送信する。

【００９８】(2）２０分＜Ｔ＜＝４０分の場合 可変ディレイ回路１０２を選択し、可変ディレイ回路１
０２の読み出し信号線Ｌ１０５の中から１本を視聴者宅
１に割り当て、可変ディレイ回路１０２の入力に対して
（Ｔ−２０分）だけ遅延させられたデジタル信号を視聴
者宅１のテレビに送信する。

【００９９】(3）４０分＜Ｔ＜＝６０分の場合 可変ディレイ回路１０３を選択し、可変ディレイ回路１
０３の読み出し信号線Ｌ１０６の中から１本を視聴者宅
１に割り当て、可変ディレイ回路１０３の入力に対して
（Ｔ−４０分）だけ遅延させられたデジタル信号を視聴
者宅１のテレビに送信する。

【０１００】指定された遅延時間Ｔが、視聴者宅１のリ
モコン操作によってＴ* に変化した場合には、Ｔの場合
とＴ* の場合で、可変ディレイ回路１０１ないし１０３
の中の同一の可変ディレイ回路が使用可能か否かを制御
用計算機６が判定する。

【０１０１】同一の可変ディレイ回路が使用可能なら
ば、その可変ディレイ回路に対してＴ* に対応する新た
な遅延時間だけ遅延させられたデジタル信号を視聴者宅
１のテレビに送信するように制御用計算機６が指示す
る。

【０１０２】同一の可変ディレイ回路が使用不可能なら
ば、制御用計算機６が上記の方法に従って新たな可変デ
ィレイ回路を選択し、これに対してＴ* に対応する新た
な遅延時間だけ遅延させられたデジタル信号を視聴者宅
１のテレビに送信するように制御用計算機６が指示す
る。

【０１０３】上述の説明から明らかなように、本実施例
における可変ディレイ回路４あるいは５は、第１の実施
例における可変ディレイ回路４あるいは５と、全く同じ
機能を持つ。従って、本実施例の動作は、上述の部分以
外では第１の実施例の動作と全く同一である。

【０１０４】本実施例によれば、第５の実施例と同様の
理由により、低価格で可変ディレイ回路４あるいは５を
構成することができる。

【０１０５】

【発明の効果】本発明によれば、オンエア中の番組を番
組開始時点に遡って見ることが可能になり、実際の視聴
率を潜在的視聴率に近付けることができる。

【図面の簡単な説明】

【図１】本発明のＣＡＴＶシステムのブロック図。

【図２】本発明の第１の実施例の可変ディレイ回路のブ
ロック図。

【図３】図１におけるリモコンの正面図。

【図４】本発明の第２の実施例の可変ディレイ回路のメ
モリバンクのメモリチップの構成例と動作を示す説明
図。

【図５】本発明の第３の実施例の可変ディレイ回路のメ
モリバンクのメモリチップの他の構成例と動作を示す説
明図。

【図６】本発明の第４の実施例の可変ディレイ回路のブ
ロック図。

【図７】本発明の第５の実施例の可変ディレイ回路のブ
ロック図。

【図８】本発明の第６の実施例の可変ディレイ回路のブ
ロック図。

【符号の説明】

１…ＣＡＴＶ局、２，３…復調器、４，５…可変ディレ
イ回路、６…制御用計算機、７…交換機。

Claims (13)

【特許請求の範囲】
1. 【請求項１】放送局と視聴者宅にあるテレビ受像機を接
   続するＣＡＴＶシステムにおいて、前記放送局から入力
   される番組を、前記視聴者宅から指定の０秒を越える時
   間だけ遅延させて前記視聴者宅へ出力するための可変デ
   ィレイ回路を具備することを特徴とするＣＡＴＶシステ
   ム。
2. 【請求項２】請求項１において、前記可変ディレイ回路
   は、少なくとも一つの書き込みポートと、少なくとも一
   つの読み出しポートを有し、前記書き込みポートから書
   き込まれた情報を記憶し、前記指定の０秒を越える時間
   を経過後に、前記読み出しポートから読み出すように制
   御される記憶装置からなるＣＡＴＶシステム。
3. 【請求項３】請求項２において、前記記憶装置が半導体
   メモリにて構成されるＣＡＴＶシステム。
4. 【請求項４】請求項２において、前記記憶装置が磁気デ
   ィスク装置にて構成されるＣＡＴＶシステム。
5. 【請求項５】請求項１において、前記可変ディレイ回路
   は、少なくとも一つの書き込みポートと、少なくとも二
   つの読み出しポートを有し、前記書き込みポートから書
   き込まれた情報を記憶し、前記指定の０秒を越える時間
   を経過後に前記読み出しポートから読み出すように制御
   される複数の記憶装置からなり、少なくとも一つの前記
   記憶装置の、少なくとも一つの前記読み出しポートが、
   少なくとも一つの他の前記記憶装置の書き込みポートに
   接続されているＣＡＴＶシステム。
6. 【請求項６】請求項５において、前記複数の記憶装置の
   それぞれが、半導体メモリまたは磁気ディスク装置にて
   構成されるＣＡＴＶシステム。
7. 【請求項７】複数の信号ピンを有する半導体メモリにお
   いて、前記複数の信号ピンの少なくとも１本は、アドレ
   ス入力とデータ入出力の双方に用いられる信号ピンであ
   り、前記複数の信号ピンの少なくとも他の１本は、前記
   双方に用いられる信号ピンが、アドレス入力に用いられ
   ているか、データ入出力に用いられているかを表示する
   信号を入力するための信号ピンである半導体メモリ。
8. 【請求項８】複数の信号ピンを有する半導体メモリにお
   いて、前記複数の信号ピンの少なくとも１本は、アドレ
   ス入力とデータ入力の双方に用いられる第１の信号ピン
   であり、前記複数の信号ピンの少なくとも他の１本は、
   前記双方に用いられる信号ピンが、アドレス入力に用い
   られているか、データ入力に用いられているかを表示す
   る信号を入力するための第２の信号ピンである半導体メ
   モリ。
9. 【請求項９】複数の信号ピンを有する半導体メモリにお
   いて、前記複数の信号ピンの少なくとも１本は、アドレ
   ス入力とデータ入力の双方に用いられる第１の信号ピン
   であり、前記複数の信号ピンの少なくとも他の１本は、
   前記双方に用いられる信号ピンが、アドレス入力に用い
   られているか、データ入力に用いられているかを表示す
   る信号を入力するための第２の信号ピンであり、前記複
   数の信号ピンの少なくとも他の１本は、データ出力に用
   いられる第３の信号ピンである半導体メモリ。
10. 【請求項１０】請求項９において、前記第１の信号ピン
    からの入力と、前記第３の信号ピンからの出力が同時に
    行われ得る半導体メモリ。
11. 【請求項１１】請求項３または請求項６において、前記
    半導体メモリが、請求項７ないし請求項１０に記載の半
    導体メモリであるＣＡＴＶシステム。
12. 【請求項１２】請求項１において、前記指定は前記テレ
    ビ受像機を制御するためのリモコンで行い、前記リモコ
    ンには、前記可変ディレイ回路に既に指定されている遅
    延時間を増減させるための指示ボタンが少なくとも一つ
    設けられているＣＡＴＶシステム。
13. 【請求項１３】請求項１において、前記指定は前記テレ
    ビ受像機を制御するためのリモコンで行い、前記リモコ
    ンには、時刻を入力するためのボタンが少なくとも一つ
    設けられており、現在時刻と前記ボタンにより入力され
    た時刻の差を、前記可変ディレイ回路に指定する遅延時
    間とするＣＡＴＶシステム。