JPH08294271A - 量子化デューティサイクルを有する安定化パワーコンバータ - Google Patents

量子化デューティサイクルを有する安定化パワーコンバータ

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JPH08294271A
JPH08294271A JP7342507A JP34250795A JPH08294271A JP H08294271 A JPH08294271 A JP H08294271A JP 7342507 A JP7342507 A JP 7342507A JP 34250795 A JP34250795 A JP 34250795A JP H08294271 A JPH08294271 A JP H08294271A
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Stanley Canter
キャンター スタンレイ
Ronald Lenk
レンク ロナルド
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Space Systems Loral LLC
Loral Space Systems Inc
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Abstract

(57)【要約】 （修正有） 【課題】量子化デューティサイクルを生成するデジタル
制御ループを有する安定化ＤＣ−ＤＣパワーコンバータ
に関する。 【解決手段】マルチスライスパワーコンバータ１０、位
相遅延パルス幅変調ＰＷＭ信号を生成して該ＰＷＭ信号
のデューティサイクルがある数の可能数を有するように
するデジタル回路２２を用いる。デューティサイクルの
量子化は通常のアナログタイプの不安定性に加えてデジ
タル制御ループを有するパワーコンバータに特有な２つ
のタイプの不安定性を招来することが示される。本発明
は、ＰＷＭ周波数よりも低くコンバータの帯域幅周波数
よりも高い周波数を有する周期的ディザー信号を用いる
ことによってパワーコンバータのデジタル制御ループを
安定化する新規な方法及び装置を提供する。このディザ
ー信号はディザー周波数の周波数に対する比によって与
えられる係数分だけ可能なデューティサイクルの数を増
加させるように作用する。

Description

【発明の詳細な説明】
【０００１】
【本発明の属する技術分野】本発明は、パワーコンバー
タに関し、特に、量子化デューティサイクルを生成する
デジタル制御ループを有するＤＣ−ＤＣパワーコンバー
タに関する。
【０００２】
【発明の背景】かかるデジタル制御によるＤＣ−ＤＣパ
ワーコンバータの動作は、従来のアナログ制御によるパ
ワーコンバータにおいては生じなかった問題を招来す
る。電力供給のために電流モード内部制御ループを用い
ることは、無限数のゼロを有する遅延サンプリングシス
テムに等価であることが知られているが、これらの効果
は、スイッチング周波数の約半分の周波数すなわち帯域
を越えた周波数においてのみ問題となる。他方、コンバ
ータのパルス幅の量子化は、全ての周波数において重要
であり、アナログ近似によって精確に近似することは出
来ない。
【０００３】ところで、パルス幅量子化は、不都合なコ
ンバータ動作を招来する。例えば、閉制御ループのアナ
ログ部分に外乱を導入した場合、しかも、その外乱がパ
ルス幅変調器のデューティサイクルを大きく増やさない
ように小さい場合、デジタルコントローラによって与え
られるデューティサイクルは影響を受けない。すなわ
ち、十分小なる外乱は、ゼロのゲイン（−∞ｄＢ）を有
するものとして示される。
【０００４】不都合なコンバータの動作の更なる例は、
制御ループを乱すに十分な振幅を有する外乱の場合につ
いて、以下のようにまとめることが出来る。すなわち、
該制御ループ内にアナログの正弦波外乱が導入されたと
仮定する。更に、この外乱は各サイクルにおいてデュー
ティサイクルを第１量子ステップから次の第２量子ステ
ップへ増加せしめサイクルの残りの部分で第１量子ステ
ップ戻す程に十分大きいと仮定する。また、出力電圧
は、入力電圧のデューティサイクル倍によって与えられ
るので、出力電圧の量子化ステップは各サイクル毎に生
ずる。よって、制御ループは、出力電圧におけるこの変
化を正さんとするのである。しかし乍ら、制御ループは
その帯域以上の早い周期にてこの訂正をなすことは出来
ない。よって、もし、外乱周波数が閉ループ帯域より高
いならば、全体システムその帯域内で振動して、外乱を
訂正せんとする。デジタル制御ループに特有なデューテ
ィサイクル量子化のみによるこのような振動は、ここで
は、デジタル振動と呼ぶこととする。
【０００５】デジタル振動は、昇圧（buck）コンバータ
においては基準電圧と入力電圧の関数である出力電圧が
可能なデューティサイクルの１つに正確に等しくなって
も生じ得る。この場合、システムは、電圧が、例えばあ
まりにも低いことを検知しデューティサイクルを次の量
子化ステップに増大させる。次いで、システムが、電圧
があまりにも高いことを検知してデューティサイクルを
元の量子化ステップに減少させる。これらの変更は、周
波数帯域内で生じ、デジタル振動を招来する。
【０００６】他方、外乱が十分大きくなったならば、デ
ューティサイクルの量子化は、重要でないことは明らか
であり、コンバータシステムは、連続的デューティサイ
クル及び通常のアナログ動作によって良く近似され、す
なわち、コンバータシステムは位相及びゲインマージン
を呈するのである。概括すれば、デジタル制御ループを
有するパワーコンバータを実施する場合に必要とされる
安定度には従来のアナログタイプに加えて２つのタイプ
がある。これらの２つのタイプは、（ａ）ノイズ混入に
よるデジタル振動、及び（ｂ）出力電圧の設定点と可能
な（量子化）デューティサイクルとの間ミスマッチによ
る振動、である。この最初のタイプの安定性は、電力供
給の動作点には無関係である一方、第２のタイプは、可
能なデューティサイクルの数のみならず入力及び出力電
圧に依存している。
【０００７】ここで、パワーコンバータの量子化デュー
ティサイクルを教示する文献として、米国特許第4,630,
187号及び第4,725,940号が挙げられる。また、粗量子化
の双方を有するスイッチ信号を生成するマイクロプロセ
ッサ制御ＤＣ−ＤＣコンバータを教示する文献として米
国特許第5,272,614号が挙げられる。
【０００８】
【発明の概要】上記したような問題更には別な問題も出
力電圧設定点と可能なデューティサイクルとのミスマッ
チによる振動に抗する本発明のコンバータの安定化方法
及び回路によって克服出来るのである。本発明による方
法は、（ａ）所望の出力電圧設定点を示す基準電圧を生
成するステップと、（ｂ）該基準電圧とパワーコンバー
タの実際の出力電圧とを比較してエラー信号を導出する
ステップと、（ｃ）該エラー信号に応じて第１周波数を
有する第１パルス幅変調信号のパルス幅を変化せしめる
ステップと、（ｄ）該第１パルス幅変調信号を少なくと
も１つの第２パルス幅変調信号に変換して、コンバータ
スイッチング手段の導通時間を変化させて実際の出力電
圧をして該所望の出力電圧に合致せしめるステップ、と
からなる。そして、該変換ステップは、複数の量子化デ
ューティサイクルの１つにパルス幅を量子化するステッ
プを含んでいる。更に、本発明による方法は、閉制御ル
ープにディザー（dither）信号を注入して、該ディザー
信号がエラー信号中に現われるようにするステップも含
んでいる。このディザー信号は、周波数帯域に対する第
２周波数の比によって与えられる係数によって可能なデ
ューティサイクルの数を有効に増加せしめるように作用
する。本発明の実施例においては、ディザー信号の周波
数は、第１周波数の１／４であり、周波数帯域より少な
くとも１つのオーダーだけ高い。
【０００９】以下の説明においては、本発明によるパワ
ーコンバーターを含むサテライト（衛星）通信ペイロー
トが説明され、該コンバータはダウンリンクＲＦパワー
アンプのための動作電力を生成する。
【００１０】
【実施例】図１及び２において、本発明によるＤＣ−Ｄ
Ｃパワーコンバータ１０が示されている。このＤＣ−Ｄ
Ｃパワーコンバータの基本的回路構成は、非アイソレー
ション昇圧（buck)形である。コンバータ１０は、大電
流出力とするために、好ましくは、ｎ個の昇圧スライス
回路１２から構成される。好ましい実施例においては、
５個の昇圧スライスが用いられているが、この数は本発
明の実施の際の限定であると理解すべきではない。この
数ｎは、１以上の整数であれば良い。この５個の昇圧ス
ライスを用いることは、コンバータ１０の耐故障性を向
上させる。なんとなれば、例えば１つの昇圧スライスの
ヒューズが飛んだような場合、残りの４つの昇圧スライ
スが全出力を提供し続け得るように設計されているので
ある。昇圧スライス１２の各々は、スイッチとして示さ
れた昇圧 MOSFET１４及び同期整流器として作用する第
２の MOSFET１６を有する昇圧コンバータパワー段とし
て構成されている。この昇圧スライス１２の各々は MOS
FET１４及び１６をトリガするゲートドライバ（図示せ
ず）、インダクタンス１８及びフィルタキャパシタ２０
を有する。高い効率を達成するために、この昇圧コンバ
ータパワー段は、ショトキーダイオードの整流器を用い
ず、第２の MOSFET１６を同期整流器として用いてい
る。ここで、 MOSFET１４及び１６が同時に導通して入
力バス（ＩＮ）と短絡させる交叉導通（cross-conducti
on）を防止するために、昇圧トランジスタ１４は、整流
器トランジスタ１６がターンオフした後にのみターンオ
ンし、整流トランジスタ１６がターンオンする前にター
ンオフする。図３（Ｂ）は、トランジスタ１４及び１６
のゲートドライブ波形の時間的関係を示している。これ
らのトランジスタ１４及び１６を駆動するゲートドライ
ブ信号は、互いに単に逆位相であるのではなく、遅延を
含んでおり、よって２つの別々のドライブ信号であるこ
とが必要である。
【００１１】この実施例においては、アンテナ負荷への
ノイズ注入を防止するために出力リップルを 166アンペ
アで５０ｍＶｐｐより小とするのが好ましく、この出力
リップルを抑制するために、各スライスは互いに 360°
／５＝７２°だけ位相を異ならしめて（図３（Ａ）参
照）リップル周波数を基本６０ＫＨｚから 300ＫＨｚに
増大せしめている。この増大したリップル周波数はキャ
パシタに対するストレスも減少させる。従って、全部で
２×５＝１０個の異なるコントロール信号（各スライス
においてトランジスタ１４，１６の各々に対する）がパ
ワー段の制御のために必要となる。
【００１２】かかる１０個のコントロール信号を従来の
アナログ回路を用いて生成することは、回路を複雑にし
てしまう。例えば、ワンショトマルチを用いると、かな
り多くのＩＣを、トリミング抵抗、低温度係数のキャパ
シタ、等が必要となる。本発明の好ましい実施例におい
ては単一のデジタルＩＣがコントロール信号の同期の為
に用いられている。この好ましい実施例においては、デ
ジタルＩＣがフィールドプログラマブルゲートアレイ
（ＦＰＧＡ）２２の中に具体化されている。本発明の別
の実施例においては、個別のＩＣの複数を用いることも
出来、更に、適当にプログラムされた高速デジタルシグ
ナルプロセッサが用いることが出来、スライス回路１２
の為のコントロール信号の生成のみならず以下に述べる
別の動作をなすことも出来る。ＦＰＧＡを用いることは
低コストにして単純なワンチップデジタルコントロール
回路を用いることが出来る故に好ましい。
【００１３】ＦＰＧＡ２２は周期 83.3ｎｓｅｃの１２
ＭＨｚクリスタル２４を２つのピンを介して駆動して、
得られる方形波をクロック信号として用いる。同期カウ
ンタを用いて１２ＭＨｚクロック信号を 200分周して６
０ＫＨｚクロックを生成し、これを外部ＰＷＭＩＣ２６
の同期に用いる。こうして生成された６０ＫＨｚのＰＷ
Ｍ２６からのＰＷＭ信号出力はパワー段コントロール信
号のための必要な位相及び遅延を生成して、第１の信号
はＰＷＭ２６からの入力信号をそのまま反映する。次の
スライス回路については、 360°／５＝１２ＭＨｚ／
（６０ＫＨｚ×５）＝ 200カウント／５＝４０カウント
だけ遅延せしめられる。これはＦＰＧＡカウンタ２２ａ
及び第１ＰＷＭ信号の立上り及び立下りエッジによって
トリガされる４０カウント遅延回路２２ｂによって生成
される（図３（Ａ）参照）。同様に、上記した交叉導通
の不存在を確実にするために、トランジスタ１４及びト
ランジスタ１６をそのエッジ毎に 250nsec＝３クロック
カウントだけ遅延させる（図３（Ｂ）参照）。
【００１４】ＦＰＧＡ２２はアップダウンカウンタ２２
ｃ及びカウンタコントロール２２ｄを有し、これらの回
路２２ｃ及び２２ｄは外部８ビットＤ−Ａコンバータ２
８を制御する。そしてこのコンバータ２８はＰＷＭ２６
の為の所望の基準電圧（ＲＥＦ）をエラーアンプ３０を
介して生成する。このエラーアンプ３０はＲ１及びＲ２
からなる抵抗分圧器からの入力電圧を受け入れる。これ
らの抵抗Ｒ１及びＲ２はＮ個のスライス回路１２の各々
の出力に共通に接続される出力ノードに接続されてい
る。抵抗Ｒ１及びＲ２の接続点に生ずる電圧（Ｖｏｕ
ｔ）はエラーアンプ３０の入力であり、この電圧及び基
準電圧の差はエラー電圧（ERROR）としてＰＷＭ２６に
供給されて制御ループを形成している。
【００１５】ＦＰＧＡ２２を用いることにより制御ルー
プが最小限のデジタルになる。すなわちＦＰＧＡ２２を
用いたパワーコンバータにおいては、制御ループが僅か
な個別のパルス幅を可能とするのである。例えば、ＰＷ
Ｍ２６の出力が 19.5／１２ＭＨｚ＝ 1.625μｓｅｃ及
び 20.5／１２ＭＨｚ＝ 1.875μｓｅｃの間にあるとす
ると、パワー段を実際に制御する信号を生成するＦＰＧ
Ａ２２の出力は、実際に２０／１２ＭＨｚ＝ 1.750μｓ
ｅｃである。よって、ある個別のパルス幅のみが得ら
れ、パワー段に供給される信号のパルス幅が量子化され
る。これに対して従来のアナログシステムにおいては所
望のパルス幅が連続的関数として生成される。
【００１６】パワー段コントロール信号のパルス幅の量
子化は既に述べた安定度に関連する。従来のアナログタ
イプの安定度に加えて、図１及び２のデジタル制御ルー
プを用いた結果生ずる２つのタイプの安定度が存在す
る。これらの安定度は（ａ）ノイズ注入によるデジタル
振動、及び（ｂ）出力電圧と得られる（量子化）デュー
ティサイクルのミスマッチによる振動に関連する。既に
述べたように、第１のタイプの安定度は電力供給動作点
には無関係であるが、第２のタイプは入力及び出力電圧
のみならずＰＷＭ信号によって得れる可能なデューティ
サイクルの数に依存している。
【００１７】本発明による教示を用いることによって得
られる利点を十分評価しかつ理解するためにこれらの安
定度についての分析を以下に行なう。まず、考えるべき
ことはサイズ雑音すなわちデューティサイクルにおける
変化を生ずるに十分大きく上記したアナログ近似を有効
にするほどには大きくない。雑音を抑制する効果につい
てである。この分析の部分において、コンバータのスイ
ッチング部を通過する正弦波雑音のゲイン及び位相が考
慮される。
【００１８】図３（Ｃ）において、ある正弦波信号はそ
の正方向へのスイングの間にある点において１つのデュ
ーティサイクル遷移レベルを通過しかつ負の方向へのス
イングにおいて第２のデューティサイクル遷移点を通過
するオフセット及び振幅を有する。このケースが一般的
であることが以下のことから明らかとなる。この正弦波
信号は対称である必要はなく、すなわち、それが低レベ
ルにあるときよりもより長くハイレベルにありあるいは
その逆であってもよい。この結果の出力が図３（Ｄ）に
おいて示されている。ここで、示されたステップはスイ
ッチング周波数ではないことに注意すべきである。すな
わち、これらは正弦波雑音に対するコンバータの出力電
圧レスポンスである。実際上これらのステップがステー
トスペース（state-space)平均モデルのＤＣトランスの
出力として考えることは有益である。また、各レベルは
正弦波の位相角度またはターンオン及びターンオフのタ
イミングによって特徴づけられる。明らかに高レベル及
び低レベルのπ／２及び３π／２ラジアンの付近に対称
性が存在する。
【００１９】上記した点についての数学的詳細が後述の
「追加説明」に記載されている。ここでかかる結果をま
とめるためにかつ伝達関数を決定するために正弦波が注
入されてその結果が確かめられる。この場合、注入され
た正弦波信号と同じ周波数の成分についてのみ検討され
る。すなわち、アナログの安定度分析と同じく、より高
い高調波は安定度には影響を与えない。かわりに、それ
らはシステムの非直線性を示すだけである。もし、入力
周波数が保持されたままで出力のフーリエ表現が形成さ
れたならば、入力雑音及び量子化レスポンスの間には位
相シフトがないことが観測される。
【００２０】当該「追加説明」の式（６）における種々
の項の元（ＯＲＩＧＩＮ）を参照しかつそれらが式
（７）においていかにキャンセルするかを参照すれば、
出力の断片的な一定波形の対称性が入力正弦波のそれと
同じであることが明らかである。すなわち、交叉するレ
ベルの数に拘らず位相項は零に保持される。次に振幅項
に注目すれば、最大ゲインが次のようにであることが
「追加説明」からわかる。すなわち、 Ｇｍａｘ＝２ΔＶ／πＶａ （１３） そして、アナログゲインに対するデジタルゲインの比は
次のとおりである。すなわち、 Ｇｍａｘ、デジタル／Ｇｍａｘ、アナログ＝２／π＜１ （１４） これはステップの数に拘らず最大の可能なゲインであ
り、よって、デジタルゲインはこれを近似するアナログ
システムのゲインより常に小さいことが分かる。そし
て、位相シフトは零であり、アナログシステムが安定で
あればデジタルシステムは常に安定である。このこと
は、以下のことから分るように重要な認識である。
【００２１】以上において、デジタルシステムの安定性
はアナログシステムの安定性によって定まることを示し
たが、このことによっては、ループ雑音というより達成
できないデューティサイクルによるデジタル発振による
問題を直接的に解決することは出来ない。上記した如
く、入力電圧は連続的に変化しており、これらの発振は
確実に存在し、従ってこれらの発振を抑制する回路を設
けることが必要である。
【００２２】本発明の特徴の１つとして、図１及び２に
示したＦＰＧＡ２２は１５ＫＨｚの方形波を生成する回
路すなわち６０ＫＨｚスイッチング周波数の１／４の周
波数の方形波を生成する回路を含んでいる。この方形波
はＲＣネットワーク３２によって濾波されて三角波とな
り、この三角波がノード３４においてＤＣ基準電圧と比
較される。このことによって、ＰＷＭ２６の為の基準電
圧（ＲＥＦｉｎ）において小さいリップル成分が生成さ
れる。
【００２３】このリップル周波数はコンバータ１０の帯
域よりはるかに高い周波数すなわち１つのオーダーほど
高い周波数が選ばれる。その結果、エラーアンプ３０は
このリップル成分に応答することができない。その結
果、１５ＫＨｚのリップルの各サイクルのある部分がＰ
ＷＭ２６によって生成されるデューティサイクルが第１
の値をもつようにし、このリップルサイクルの残りがＰ
ＷＭ２６によって生成されるデューティサイクルが第２
の値を有するようになすのである。
【００２４】エラーアンプ３０のゲインの僅かな調整
（低周波における）はＰＷＭパルスの数の高いデューテ
ィサイクルに対する低いデューティサイクルの僅かな調
整を生成するのである。よって、比較的低い周波数のコ
ンバータ周波数帯域におけるエラーアンプ３０の連続的
な調整は可能であり、これによって出力電圧のほぼ一定
な調整を達成することができる。よって、このことがデ
ジタル発振の可能性を除去するのである。なんとなれ
ば、１５ＫＨｚ信号による基準電圧のこの振動によっ
て、１５ＫＨｚ／周波数帯域幅のファクタによって可能
なデューティサイクルの更なる分割をなすからである。
このディザー周波数成分は、また、コンバータ１０の出
力又は入力においては重大な度合には表われない。なん
となればその周波数が入力及び出力ＬＣフィルタ成分よ
り十分高いからである。
【００２５】本発明によるこの特徴によれば、達成でき
ないデューティサイクルによる発振がＰＷＭ２６への基
準電圧に所定大きさのディザー信号を加えることによっ
て抑制されるのである。上記したＦＰＧＡ１２を用いた
1,300ワットのブレットボード（breadboard）が形成さ
れて試験された。図４はパワー段に直接供給されるＦＰ
ＧＡ１２からの出力ドライブ信号の波形を示している。
図４に示した波形において、基準電圧は重畳された小さ
い交流電圧によってドライブされデューティサイクルを
連続的に調整せしめた。従来のアナログシステムにおい
ては、これはデューティサイクルの連続スペクトラムを
招来する。しかしながら、デジタル制御システムにおい
ては、ディスクリートな数のデューティサイクルのみが
可能であり、ここではこれをＢ及びＣと名づけ、これら
の２つのデューティサイクルは、１／１２ＭＨｚ＝83.3
ｎｓｅｃだけ分離されている。
【００２６】図５は（電圧モード）コンバータ１０の為
のボードプロットを示している。安定度が 500Ｈｚにお
いて４５°の位相マージンをもって十分であることが示
されている。低周波帯域が他の理由によって選択されデ
ジタルループにおいては必要とされなかった。エラーア
ンプ３０の補償素子（図１の３０ａ）は原点（origin）
において単一のポールを有した。
【００２７】図６はコンバータ１０の入力ノイズスペク
トラムを示している。バックグラウンドノイズだけが、
昇圧スライス１２の正しい位相を示すスイッチング周波
数 300ＫＨｚにおいて表われている。バックグラウンド
ノイズを約２０ｄＢ越えたピークが６０ＫＨｚ及びその
第３高調波 180ＫＨｚにおいて現われている。このこと
はパワー分配システムにおけるアンバランスによると信
じられている。このアンバランスによっていくつかの昇
圧スライスは他の昇圧スライスより大なる電力を運ぶの
である。図示したコンバータ１０においては入力電流は
100アンペア位になりうる。最後に、ディザー周波数１
５ＫＨｚにおいて１つのピークが現われている。入力フ
ィルタの大きさの増大とは離れて、このピークはディザ
ー信号の大きさを小さくすることによって減少させ得
る。しかし乍らこのディザー信号の減少はデューティサ
イクル発振に対する安定度のマージンを小さくしてしま
う。
【００２８】コンバータ１０のパワー段へのドライブ信
号を生成する為にＦＰＧＡ２２を用いることにより制御
ループを最小限のデジタルとすることが示された。デュ
ーティサイクルがある小さい数値群の１つのみをとるこ
とができる故、２つのタイプの安定状態が生ずる。すな
わち、（ａ）デューティサイクルをして２つの個別の値
の間を巡回せしめる信号に対する制御ループの安定度及
び（ｂ）可能な値とならないデューティサイクルに達す
る試みをなす制御ループによって生ずる発振に対する安
定度、である。上記した如く、第１のタイプの発振は制
御ループがアナログシステムとして安定している時は生
じない。そして、ＰＷＭ２６の基準電圧に小さい値の高
周波ディザー信号を加えることにより第２タイプの発振
を適当に制御することを十分に保証するのである。
【００２９】本発明の実施例を詳細に説明したので、こ
こで、本発明が適用されるタイプの通信サテライト１ａ
のペイロードの為の一般的なモデルを示している図７に
ついて説明する。４８個のかかるサテライトの配列によ
ってユーザーが世界のどこからでも電話をかけることが
できるのである。図７において、サテライトトランスポ
ンダ１ｂは完全二重通信を可能にするように構成されて
いる。通信ペイロードは地球表面からの信号を受信する
複数のアンテナを有する１以上のトランスポンダと、低
ノイズアンプ３と、ローカル発振器及びミキサからなる
周波数シフタすなわちコンバータ４と、アンプ５と、高
パワーアンプ６と、送信アンテナ７と、からなる。フィ
ルタ８が用いられており、所望のインバンド信号を通過
しアウトバンドノイズ信号は受信しない。１つのトラン
スポンダはユーザターミナル９ａからの信号を受信し、
受信したユーザ信号を周波数シフトし、この周波数シフ
トした信号を公衆スイッチ電話ネットワーク（ＰＳＴ
Ｎ）に接続したゲートウェイ９ｂのような地上ステーシ
ョンに伝送する。第２トランスポンダは１以上のゲート
ウェイ９ｂから信号を受信し、受信信号を周波数シフト
し、この周波数シフトした信号をユーザターミナル９ｂ
に伝送する。このようにして、完全二重通信経路（音声
及び／またはデータ）がユーザターミナル及びＰＳＷＮ
に接続したターミナルの間に設定される。
【００３０】例えば、ユーザターミナル９ａ（固定又は
移動）は完全二重モードで動作でき、例えばＬ‐バンド
ＲＦリンク（アップリンク）及びＳ‐バンドＲＦリンク
（ダウンリンク）を介して更にリターン及びフォアード
サテライトトランスポンダを経て通信する。アップリン
クＬ‐バンドＲＦリンクは帯域幅 16.5ＭＨｚの 1.61Ｇ
Ｈｚ乃至 1.6265ＧＨｚの周波数範囲において動作し、
拡散スペクトラム技術によって音声信号及び／又はデジ
タル信号によって変調されることが好ましい。一方、ダ
ウンリンクＳ‐バンドＲＦリンクは周波数帯域 16.5Ｍ
Ｈｚの 2.4835ＧＨｚないし２．５ＧＨｚの周波数範囲
において動作することが出来る。ゲートウェイ９ｂは受
信アンテナにｂ及び送信アンテナ７ａを介して、例え
ば、中心周波数が５ＧＨｚの周波数範囲内にて動作する
完全二重Ｃ‐バンドＲＦリンクによって衛星１ａと通信
することができる。Ｃ‐バンドＲＦリンクは双方向にお
いてフィーダリンクの通信をなし、また、サテライトコ
マンド（フォワードリンク）を送信しかつテレメートリ
情報（リターンリンク）を受信する。Ｌ‐バンド及びＳ
‐バンドサテライトアンテナ２ａ及び７ｂは対応するサ
ービス領域をカバーする好ましくは１６ビームのマルチ
ビームである。Ｌ‐バンド及びＳ‐バンドサテライトア
ンテナ２ａ及び７ｂは、好ましくは、互いに調和してい
る（congruent)ことが望ましい。例えば、約 3,000の完
全二重通信があるサテライトを介して生じ得る。２又は
それ以上のサテライト１ａが拡散スペクトラム技術を用
いて、与えられたユーザターミナル９ａ及びゲートウェ
イ９ｂの１つの間に同一の通信を各々運ぶことができ
る。このような動作モードは各々の受信装置においてダ
イバーシティ組合せを提供し、これはフェージングに対
する抵抗を増し且つソフトハンドオフ手続きを利用する
ことを容易にする。
【００３１】上記した周波数、帯域幅等は１つの例とし
て示したものであり、上記した原理を変えることなく他
の周波数及び周波数幅を用いることが出来るのである。
１つの例として、ゲートウェイ９ｂ及びサテライト１ａ
の間のフィーダーリンクはＣ‐バンド以外のバンドとし
て例えばＫｕ又はＫａバンドの周波数を用いることがで
きる。
【００３２】Ｓ‐バンド送信器６は宇宙船内で最大電力
素子である。このＳ‐バンド送信器６は、好ましくは上
記したＤＣ−ＤＣコンバータ１０によって電力を供給さ
れる。Ｓ‐バンド送信器のパワーアンプ６の出力パワー
はその供給電圧によって定まり、よってＳ‐バンド送信
器電力を制御するために、パワーコンバータ１０は６６
アンペアの２ボルトから 166アンペアの８．３ボルトの
範囲まで調整できる出力電圧を有する。図１においては
図示していない信号がＦＰＧＡ２２に供給されて、Ｄ／
Ａ２８からのデジタル的にプログラムされたＲＥＦ電圧
出力の大きさを制御し、コンバータ１０の出力電圧を制
御し、Ｓ‐バンド送信器パワーアンプ６の出力電圧を制
御する。
【００３３】宇宙船に搭載されたソーラーセル又はバッ
テリから導かれる１４乃至２３ボルトの範囲の入力電圧
を用いた場合、サテライト電力配分を実用的にするため
に、高い効率が要求される。更にコンバータ１０は宇宙
で用いることを考慮して小型かつ軽量にして故障に対応
できるものでなければならない。本発明によるコンバー
タ１０はＳ‐バンド送信器アンプ６に対して制御自在な
出力電力を提供し、かつ、ＦＰＧＡ１２によるデジタル
制御ループを用い、かつ上記した安定化技術を用いてい
る。
【００３４】本発明の好ましい実施例に対して種々の変
形が可能である。例えばＦＰＧＡ１２によって生成され
るディザー信号はＤ／Ａ２８を駆動するデジタルデータ
に組合されて、ＡＣネットワーク３２及び加算ノード３
４を不要とすることができる。この実施例はＤ／Ａ２８
が十分な分解能を有することを仮定している。更に、本
発明はＤ／Ａ２８によるプログラム自在な（可変）基準
電圧出力ではなく、固定の基準電圧を用いる電力コンバ
ータにも適用できる。さらに例えば、別のスイッチング
周波数及び他のタイプのコンバータ構成を用いることも
できる。
【００３５】また、例えば、同期整流器１６は通常のシ
ョットキー‐タイプ整流器に弛緩でき、これによってス
ライス回路毎に必要なコントロール信号の１つを取り除
くことができる。一般に、ディザー信号は例えば正弦波
状または三角波状の波形を有する周期信号である。ま
た、ディザー信号の最小振幅は少なくとも２つの量子化
ステップをカバーするものであり、一方、最大振幅はシ
ステムノイズ条件によって定められる。
【００３６】本発明におけるディザー信号はＰＷＭ周波
数よりも低くかつコンバータの帯域幅周波数よりも高い
周波数を有する。また、このディザー信号は可能なデュ
ーティサイクルの数を帯域幅周波数に対するディザー周
波数の比によって与えられる係数分だけ増加させるよう
に作用する。上記した本発明による実施例においてはデ
ィザー信号周波数はＰＷＭ周波数の１／４であって帯域
幅周波数よりも少なくとも１オーダー分だけ高いのであ
る。
【００３７】好ましい実施例によって示した本発明は、
本発明の精神及び範囲から逸脱することなく当業者によ
って種々変更が可能であることを理解すべきである。 「追 加 説 明」ある正弦波信号がパワーコンバータ
に供給され、量子化プロセスが同じ周波数にて監視され
たとすると、該正弦波は、次式で表わされる。
【００３８】
【数式１】
【００３９】ここで、ｆ＝ｗ／（２π）＝１／Ｔが外乱
の周波数である。ここで、正弦波がレベルＶｈに達する
時刻は（１）式を解くことにより、次式により与えられ
る。
【００４０】
【数式２】
【００４１】対称性の故に、正弦波が再びよぎる時刻は
（Ｔ／２）−ｔｄによって与えられる。同様に、正弦波
がレベルＶ１をよぎる時刻は次式で与えられる。
【００４２】
【数式３】
【００４３】そして、再びよぎる時刻は（３Ｔ／２）−
ｔｅである。ここで、出力ｆ（ｔ）はレベルＶ１及びＶ
１±ΔＶ（図３参照）を有する。ｆ（ｔ）は周期的であ
り、次式のフーリエ級数で表わされる。すなわち、
【００４４】
【数式４】
【００４５】上記した如く、供給信号の周波数における
成分にのみ興味がある訳である故、次式によってこれを
近似する。すなわち、
【００４６】
【数式５】
【００４７】フーリエ係数を発見するために、次式を得
る。すなわち、
【００４８】
【数式６】
【００４９】コサインをサインに置換すると、
【００５０】
【数式７】
【００５１】ここで、自明な省略をし、ｓｉｎ（３π−
α）＝ｓｉｎ（π−α）＝ｓｉｎ（α）の事実を用いれ
ばＡ１＝０であることが解る。換言すれば、フーリエ拡
張式においては、Ａがコサイン項に乗算されるので、位
相シフトはない。数式６における種々の項の原点を見、
数式７においてそれらが如何にキャンセルするかを見る
と、出力の断片状一定波形の対称性が入力正弦波のそれ
と同じであることが自明である。よって、レベルをよぎ
る回数に拘らず、Ａ１はゼロのままである。
【００５２】ここで、Ｂ１項を調べると、
【００５３】
【数式８】
【００５４】サインは（−コサイン）になるから、次式
が得られる。
【００５５】
【数式９】
【００５６】また、打ち消し合いが存在し、かつｃｏｓ
（３π−α）＝ｃｏｓ（π−α）＝−ｃｏｓ（α）であ
る故、
【００５７】
【数式１０】
【００５８】ここで、（２），（３）式のｔｄ及びｔｅ
を置換すると、次式が得られる。すなわち、
【００５９】
【数式１１】
【００６０】このＢ１はサイン項の係数であり、入力振
幅がＶａであったので、システムゲインＧは次式で表わ
される。
【００６１】
【数式１２】
【００６２】上記した式中の２つの項を調べると、正の
項は上方の遷移レベルをよぎることによって現れ、負の
項は下方の遷移レベルをよぎることによって現れること
が明らかとなる。明らかに、入力正弦波（Ｖ０）の平均
を越える遷移毎に正の項があり、各遷移について負の項
がある。そして、正の項と負の項の数の差はゼロ又は１
である。すなわち、正弦波外乱が３つのレベルをよぎる
とすれば、Ｇ式中に２つの正の項及び１つの負の項、あ
るいは、１つの正の項及び２つの負の項が存在するはず
である。このような場合、次の場合に、最大ゲインが得
られる。すなわち、（１） Ｖ０＝Ｖｈの場合。これ
は、１つのレベル遷移が正弦波の平均値で生じるときで
ある。及び（２） （Ｖ１−Ｖ０）／Ｖａ＝１のとき。
これは正弦波のピーク時に別の遷移が生じるときであ
る。これらの２つの条件の下で、中カッコ内の値は１で
あり、
【００６３】
【数式１３】
【００６４】今、アナログの場合であって、正弦波デュ
ーティサイクルであるとすれば、正弦波出力電圧が得ら
れる。もし、デューティサイクルが０ないし１の間を変
化すれば、出力電圧は０からＶｉｎまで変化し、この場
合のゲインはＶｉｎである。ステップΔＶは、デューテ
ィサイクルの変化のＶｉｎ倍である故、Ｇｍａｘはアナ
ログの場合に対して次のファクタだけ異なる。
【００６５】
【数式１４】
【００６６】これは１より小である。
【図面の簡単な説明】
【図１】 デジタル制御ループを有するマルチスライス
パワーコンバータのブロック図。
【図２】 図１のＦＰＧＡ回路のブロック図。
【図３】 図３（Ａ）は、図１のコンバータのスライス
回路の位相動作を示すタイミングチャート、図３（Ｂ）
は、図１のコンバータの昇圧スイッチ及び動作整流器に
おける信号タイミングを示すタイミングチャート、図３
（Ｃ）及び３（Ｄ）は、本発明の動作を説明するに有用
な入力正弦波外乱及び得られる量子化出力の例を示す
図。
【図４】 第１パルス幅Ｂ及び第２パルス幅Ｃの間を変
化する量子化パルス幅変調信号Ａを示す図。
【図５】 図１の電圧モード安定化コンバータの為のボ
ード線図。
【図６】 図１のコンバータの入力ノイズスペクトラム
を示す図。
【図７】 図１の安定化コンバータを用いることができ
る衛星通信ペイロードを示す図。

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 出力電圧の設定点と量子化デューティサ
    イクルの複数の可能ないずれかとのミスマッチによる発
    振を抑制するためのパワーコンバータ安定化方法であっ
    て、 所望の出力電圧設定点を示す基準電圧を生成するステッ
    プと、 前記電力コンバータの実際の出力電圧に対して基準電圧
    を比較してエラー信号を生成するステップと、 第１周波数を有する第１パルス幅変調コントロール信号
    のパルス幅を前記エラー信号に応じて変化せしめるステ
    ップと、 前記第１パルス幅変調コントロール信号をコンバータス
    イッチング手段の導通時間を変化せしめる少なくとも１
    つの第２パルス幅変調コントロール信号に変換して、所
    望の出力電圧に実際の出力電圧を合わせるステップであ
    って、前記パルス幅を量子化デューティサイクルの複数
    のいずれかに量子化するステップを含むステップと、 前記第１周波数より低く前記パワーコンバータの帯域周
    波数よりも高い第２周波数を有するディザー信号をエラ
    ー信号中に現われるように注入するステップと、からな
    り、前記ディザー信号が前記第２信号の前記帯域周波数
    に対する比によって与えられる係数だけ可能なデューテ
    ィサイクルの数を増加するように作用することを特徴と
    する方法。
  2. 【請求項２】 請求項１記載の方法であって、前記第２
    周波数は前記第１周波数の１／４であり、前記帯域幅周
    波数よりも少なくとも１オーダーだけ高い周波数である
    ことを特徴とする方法。
  3. 【請求項３】 請求項１記載の方法であって、前記変換
    ステップは、同期整流器の為のスイッチングコントロー
    ル信号を生成するステップを含むことを特徴とする方
    法。
  4. 【請求項４】 請求項１記載の方法であって、前記変換
    ステップは、各々が対応するパワー段スライス回路に協
    働する複数のコンバータスイッチング手段の導通時間を
    変化せしめる複数の第２パルス幅変調コントロール信号
    を生成するステップを更に含み、前記複数の第２パルス
    幅変調コントロール信号の各々は互いに位相がオフセッ
    トしており、各々は量子化デューティサイクルの複数の
    １つに等しいパルス幅を有することを特徴とする方法。
  5. 【請求項５】 パワーコンバータであって、 所望の出力電圧設定点を示す基準電圧を生成する手段
    と、 前記基準電圧を前記パワーコンバータの実際の出力電圧
    と比較してエラー信号を生成する手段と、 前記エラー信号に応じて、第１周波数を有する第１パル
    ス幅変調コントロール信号のパルス幅を変化せしめる手
    段と、 前記第１パルス幅変調コントロール信号をコンバータス
    イッチング手段の導通時間を変化せしめる少なくとも１
    つの第２パルス幅変調コントロール信号に変換して、前
    記実際の出力電圧を前記所望の出力電圧に合致せしめる
    手段であって、前記パルス幅を複数の量子化デューティ
    サイクルの１つに量子化する手段と、 前記出力電圧と前記複数の量子化デューティサイクルの
    いずれかとの間のミスマッチによる発振に対して前記出
    力コンバータを安定化せしめる手段と、からなることを
    特徴とするパワーコンバータ。
  6. 【請求項６】 請求項５記載のパワーコンバータであっ
    て、前記安定化手段は、前記エラー信号中に現われるデ
    ィザー信号を生成する手段を含み、前記ディザー信号は
    前記第１周波数よりも低くかつ前記パワーコンバータの
    帯域幅周波数よりも高い周波数を有し、前記ディザー信
    号は前記第２周波数の前記帯域幅周波数に対する比によ
    って与えられる係数によって可能なデューティサイクル
    の数を増加せしめることを特徴とするパワーコンバー
    タ。
  7. 【請求項７】 請求項５記載のパワーコンバータであっ
    て、前記第２周波数は、前記第１周波数の１／４であっ
    て且つ前記帯域幅周波数よりも少なくとも１オーダーだ
    け高いことを特徴とするパワーコンバータ。
  8. 【請求項８】 請求項５記載のパワーコンバータであっ
    て、前記変換手段は、更に、同期整流器の為のスイッチ
    ングコントロール信号を生成する手段を含むことを特徴
    とするパワーコンバータ。
  9. 【請求項９】 請求項５記載のパワーコンバータであっ
    て、前記変換手段は、複数のパワー段スライス回路に協
    働する複数のコンバータスイッチング手段の導通時間を
    変化せしめる複数の第２パルス幅変調信号を生成する手
    段を含み、前記複数の第２パルス幅変調信号の各々の位
    相は互いにオフセットしており、且つ各々は量子化デュ
    ーティサイクルの複数の１つに等しいパルス幅を有する
    ことを特徴とするパワーコンバータ。
  10. 【請求項１０】 請求項５記載のパワーコンバータであ
    って、前記パワーコンバータは、前記基準信号の大きさ
    を設定する入力信号に応答し、前記パワーコンバータの
    出力はサテライト通信ペイロード内のＲＦパワーアンプ
    に供給され、ＲＦパワーアンプの動作パワーを提供し、
    前記ＲＦパワーアンプはダウンリンク送信アンテナにダ
    ウンリンク通信信号を供給することを特徴とするパワー
    コンバータ。
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