JPH0829488A - Ｉ／ｏピンエレクトロニクス回路 - Google Patents
Ｉ／ｏピンエレクトロニクス回路Info
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- JPH0829488A JPH0829488A JP6186792A JP18679294A JPH0829488A JP H0829488 A JPH0829488 A JP H0829488A JP 6186792 A JP6186792 A JP 6186792A JP 18679294 A JP18679294 A JP 18679294A JP H0829488 A JPH0829488 A JP H0829488A
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Abstract
(57)【要約】
【目的】 従来通りのＩ／Ｏコモン試験に加え、Ｉ／Ｏ
デッドバンドが問題になるような高速デバイスをＩ／Ｏ
セパレート試験する際、比較回路、比較電圧発生回路、
波形整形回路および印加電圧発生回路を無駄にすること
なく、またＤＵＴ同時測定個数を半減せずにデバイス試
験を可能にするＩ／Ｏピンエレクトロニクス回路を実現
する。 【構成】 印加／終端電圧発生回路および波形整形回路
を共有した２つのドライバＤＲ１およびＤＲ２を設け
る。そして、ＤＲ１またはＤＲ２の一方に比較回路およ
び比較電圧発生回路と共に構成されたコンパレータを設
ける。ＤＲ２をＤＲＥ制御とし、ＤＲ１を終端にするこ
とで、Ｉ／Ｏコモン試験ができる。また、ＤＲ１をＤＲ
Ｅ制御とし、ＤＲ２をＣＰの終端にすることで、Ｉ／Ｏ
セパレート試験を実行できる。
デッドバンドが問題になるような高速デバイスをＩ／Ｏ
セパレート試験する際、比較回路、比較電圧発生回路、
波形整形回路および印加電圧発生回路を無駄にすること
なく、またＤＵＴ同時測定個数を半減せずにデバイス試
験を可能にするＩ／Ｏピンエレクトロニクス回路を実現
する。 【構成】 印加／終端電圧発生回路および波形整形回路
を共有した２つのドライバＤＲ１およびＤＲ２を設け
る。そして、ＤＲ１またはＤＲ２の一方に比較回路およ
び比較電圧発生回路と共に構成されたコンパレータを設
ける。ＤＲ２をＤＲＥ制御とし、ＤＲ１を終端にするこ
とで、Ｉ／Ｏコモン試験ができる。また、ＤＲ１をＤＲ
Ｅ制御とし、ＤＲ２をＣＰの終端にすることで、Ｉ／Ｏ
セパレート試験を実行できる。
Description
【０００１】
【産業上の利用分野】本発明は、Ｉ／Ｏコモン試験とＩ
／Ｏセパレート試験の両方を可能にするＩ／Ｏピンエレ
クトロニクス回路に関するものである。
／Ｏセパレート試験の両方を可能にするＩ／Ｏピンエレ
クトロニクス回路に関するものである。
【０００２】
【従来の技術】半導体試験装置において、通常のＩ／Ｏ
ピンエレクトロニクス回路は、図５（ａ）に示すような
ドライバ（ＤＲ）とコンパレータ（ＣＰ）の両方の機能
を持つＩ／Ｏコモンピンとなっている。そして、ＤＲ及
びＣＰと被試験デバイス（ＤＵＴ）は伝播遅延時間長Ｔ
のケーブルで接続されている。図５（ｂ）に書き込み、
読みだし動作を繰り返す場合のタイミング図を示す。Ｄ
Ｒからの出力データＤＲ１は、時間Ｔ後にＤＵＴ端に到
達し、書き込みデータＷ１となる。続けて読みだし動作
が始まったとすると、ＤＵＴからの読みだしデータＲ
は、時間Ｔ後にＣＰ端に到達する。さらに読みだし動作
の終了後、ただちに書き込み動作を行うには、ＤＵＴへ
の書き込みデータＷ２より時間Ｔだけ早くＤＲからデー
タＤＲ２を出力しなければならない。ＤＲから出力され
たデータＤＲ２は、時間遅れなしにＣＰ端にも到達す
る。するとＣＰ端にはＤＵＴからの読みだしデータＲ
と、自らのＤＲから出力されたデータＤＲ２の合成され
たものが入力される時間が生じる。この合成されている
時間は、Ｔの２倍で、この間はＣＰで正しい比較判定が
できない。この範囲をＩ／Ｏデッドバンドと言い、ＤＲ
及びＣＰとＤＵＴ間の伝播遅延時間長Ｔで決定される。
ピンエレクトロニクス回路は、図５（ａ）に示すような
ドライバ（ＤＲ）とコンパレータ（ＣＰ）の両方の機能
を持つＩ／Ｏコモンピンとなっている。そして、ＤＲ及
びＣＰと被試験デバイス（ＤＵＴ）は伝播遅延時間長Ｔ
のケーブルで接続されている。図５（ｂ）に書き込み、
読みだし動作を繰り返す場合のタイミング図を示す。Ｄ
Ｒからの出力データＤＲ１は、時間Ｔ後にＤＵＴ端に到
達し、書き込みデータＷ１となる。続けて読みだし動作
が始まったとすると、ＤＵＴからの読みだしデータＲ
は、時間Ｔ後にＣＰ端に到達する。さらに読みだし動作
の終了後、ただちに書き込み動作を行うには、ＤＵＴへ
の書き込みデータＷ２より時間Ｔだけ早くＤＲからデー
タＤＲ２を出力しなければならない。ＤＲから出力され
たデータＤＲ２は、時間遅れなしにＣＰ端にも到達す
る。するとＣＰ端にはＤＵＴからの読みだしデータＲ
と、自らのＤＲから出力されたデータＤＲ２の合成され
たものが入力される時間が生じる。この合成されている
時間は、Ｔの２倍で、この間はＣＰで正しい比較判定が
できない。この範囲をＩ／Ｏデッドバンドと言い、ＤＲ
及びＣＰとＤＵＴ間の伝播遅延時間長Ｔで決定される。
【０００３】上記Ｉ／Ｏデッドバンドが問題になるよう
な高速デバイスを試験する場合には、ＤＲからＤＵＴま
での経路と、ＤＵＴからＣＰまでの経路を分けて試験す
る図６（ａ）に示すようなＩ／Ｏセパレート試験を行
う。図６（ｂ）で明きらかなように、ＣＰ端でＤＵＴか
らの読みだしデータＲとＤＲの出力データＤＲ１及びＤ
Ｒ２が合成されることはない。従って、ＣＰでの正しい
比較判定ができる。なお、ＤＲ端では、出力データＤＲ
２とＤＵＴからの読みだしデータＲが波形合成される
が、進行波同士の衝突は互いに通過するだけで影響を及
ぼさず、ＤＵＴからの波形はＤＲ端で終端されるためＣ
Ｐ端には影響しない。
な高速デバイスを試験する場合には、ＤＲからＤＵＴま
での経路と、ＤＵＴからＣＰまでの経路を分けて試験す
る図６（ａ）に示すようなＩ／Ｏセパレート試験を行
う。図６（ｂ）で明きらかなように、ＣＰ端でＤＵＴか
らの読みだしデータＲとＤＲの出力データＤＲ１及びＤ
Ｒ２が合成されることはない。従って、ＣＰでの正しい
比較判定ができる。なお、ＤＲ端では、出力データＤＲ
２とＤＵＴからの読みだしデータＲが波形合成される
が、進行波同士の衝突は互いに通過するだけで影響を及
ぼさず、ＤＵＴからの波形はＤＲ端で終端されるためＣ
Ｐ端には影響しない。
【０００４】通常のＩ／Ｏピンエレクトロニクス回路は
Ｉ／Ｏコモンピンである。そこで、図７にＤＲとＤＵＴ
間、ＤＵＴとＣＰ間を別経路で接続するＩ／Ｏセパレー
ト試験に、Ｉ／Ｏコモンピンを使用した場合を示す。Ｉ
／ＯコモンピンＣＨ１をＤＲとして、Ｉ／Ｏコモンピン
ＣＨ２をＣＰとして使用する。
Ｉ／Ｏコモンピンである。そこで、図７にＤＲとＤＵＴ
間、ＤＵＴとＣＰ間を別経路で接続するＩ／Ｏセパレー
ト試験に、Ｉ／Ｏコモンピンを使用した場合を示す。Ｉ
／ＯコモンピンＣＨ１をＤＲとして、Ｉ／Ｏコモンピン
ＣＨ２をＣＰとして使用する。
【０００５】図８のようなＩ／Ｏセパレートピンの場合
は、Ｉ／Ｏセパレート試験に適しており、ＤＲとＤＵ
Ｔ、及びＤＵＴとＣＰをそれぞれ接続することでＩ／Ｏ
セパレート試験ができる。
は、Ｉ／Ｏセパレート試験に適しており、ＤＲとＤＵ
Ｔ、及びＤＵＴとＣＰをそれぞれ接続することでＩ／Ｏ
セパレート試験ができる。
【０００６】
【発明が解決しようとする課題】図７に示すように、Ｉ
／ＯコモンピンによるＩ／Ｏセパレート試験は、通常の
Ｉ／Ｏコモンピンとして使う場合に比べ、Ｉ／Ｏコモン
ピンが２倍必要である。このためＤＵＴ同時測定個数が
半減する。またＣＨ１はＤＲとして使うため比較回路と
比較電圧発生回路が無駄になり、ＣＨ２はＣＰとして使
うため波形整形回路と印加電圧発生回路が無駄になる。
／ＯコモンピンによるＩ／Ｏセパレート試験は、通常の
Ｉ／Ｏコモンピンとして使う場合に比べ、Ｉ／Ｏコモン
ピンが２倍必要である。このためＤＵＴ同時測定個数が
半減する。またＣＨ１はＤＲとして使うため比較回路と
比較電圧発生回路が無駄になり、ＣＨ２はＣＰとして使
うため波形整形回路と印加電圧発生回路が無駄になる。
【０００７】図８に示すように、Ｉ／Ｏセパレートピン
によるＩ／Ｏセパレート試験は、比較回路、比較電圧発
生回路、波形整形回路および印加電圧発生回路とも無駄
は生じないが、Ｉ／Ｏコモンピンとしての試験ができな
い。
によるＩ／Ｏセパレート試験は、比較回路、比較電圧発
生回路、波形整形回路および印加電圧発生回路とも無駄
は生じないが、Ｉ／Ｏコモンピンとしての試験ができな
い。
【０００８】Ｉ／Ｏセパレート試験の場合、読みだしサ
イクルではＤＲ側とＣＰ側の両端で終端するので、その
分ＤＵＴの駆動能力が必要になる。駆動能力のないＤＵ
ＴではＩ／Ｏセパレート試験は行えず、Ｉ／Ｏコモン試
験をせざるを得ない。また、ＤＲ及びＣＰでＤＵＴの１
ピンを試験する場合、Ｉ／Ｏセパレート試験は、Ｉ／Ｏ
コモン試験に比べＤＵＴと半導体試験装置本体間の配線
本数が多くなる。ＤＵＴ多数個取りの場合においては、
配線の煩雑さを避けるためにもＩ／Ｏコモン試験を必要
とする場合がある。
イクルではＤＲ側とＣＰ側の両端で終端するので、その
分ＤＵＴの駆動能力が必要になる。駆動能力のないＤＵ
ＴではＩ／Ｏセパレート試験は行えず、Ｉ／Ｏコモン試
験をせざるを得ない。また、ＤＲ及びＣＰでＤＵＴの１
ピンを試験する場合、Ｉ／Ｏセパレート試験は、Ｉ／Ｏ
コモン試験に比べＤＵＴと半導体試験装置本体間の配線
本数が多くなる。ＤＵＴ多数個取りの場合においては、
配線の煩雑さを避けるためにもＩ／Ｏコモン試験を必要
とする場合がある。
【０００９】本発明は、従来通りのＩ／Ｏコモン試験に
加え、Ｉ／Ｏデッドバンドが問題になるような高速デバ
イスをＩ／Ｏセパレート試験する際、比較回路、比較電
圧発生回路、波形整形回路および印加電圧発生回路を無
駄にすることなく、またＤＵＴ同時測定個数を半減せず
にデバイス試験を可能にするＩ／Ｏピンエレクトロニク
ス回路を実現することを目的としている。
加え、Ｉ／Ｏデッドバンドが問題になるような高速デバ
イスをＩ／Ｏセパレート試験する際、比較回路、比較電
圧発生回路、波形整形回路および印加電圧発生回路を無
駄にすることなく、またＤＵＴ同時測定個数を半減せず
にデバイス試験を可能にするＩ／Ｏピンエレクトロニク
ス回路を実現することを目的としている。
【００１０】
【課題を解決するための手段】上記目的を達成するため
に、本発明においては、印加／終端電圧発生回路および
波形整形回路を共有した複数のドライバ、例えば２つの
ドライバＤＲ１及びＤＲ２を設けている。また、上記複
数のドライバのうち少なくとも１つ、例えばＤＲ１また
はＤＲ２の一方に、比較回路および比較電圧発生回路と
共に構成されたコンパレータを設ける。印加／終端電圧
発生回路は、３種類の電圧を発生する。各電圧は、スイ
ッチ回路を通して２つのドライバ、ＤＲ１およびＤＲ２
に供給される。各スイッチ回路は、波形整形回路から出
力されるＰＡＴ（パターン信号）とＤＲＥ（ドライブイ
ネーブル信号）、そしてドライバコントロール回路内の
ＣＯＮＴ１ａ、ＣＯＮＴ１ｂ、ＣＯＮＴ２ａ及びＣＯＮ
Ｔ２ｂの各信号によって制御される。コンパレータは、
ＤＲ１またはＤＲ２のどちらか一方の出力に接続され
る。
に、本発明においては、印加／終端電圧発生回路および
波形整形回路を共有した複数のドライバ、例えば２つの
ドライバＤＲ１及びＤＲ２を設けている。また、上記複
数のドライバのうち少なくとも１つ、例えばＤＲ１また
はＤＲ２の一方に、比較回路および比較電圧発生回路と
共に構成されたコンパレータを設ける。印加／終端電圧
発生回路は、３種類の電圧を発生する。各電圧は、スイ
ッチ回路を通して２つのドライバ、ＤＲ１およびＤＲ２
に供給される。各スイッチ回路は、波形整形回路から出
力されるＰＡＴ（パターン信号）とＤＲＥ（ドライブイ
ネーブル信号）、そしてドライバコントロール回路内の
ＣＯＮＴ１ａ、ＣＯＮＴ１ｂ、ＣＯＮＴ２ａ及びＣＯＮ
Ｔ２ｂの各信号によって制御される。コンパレータは、
ＤＲ１またはＤＲ２のどちらか一方の出力に接続され
る。
【００１１】
【作用】上記のように構成されたＩ／Ｏピンエレクトロ
ニクス回路は、ＤＲ２側をＤＲＥ制御とし、ＤＲ１側を
終端にすることで、Ｉ／Ｏコモン試験が実行できる。ま
た、ＤＲ１側をＤＲＥ制御とし、ＤＲ２側をＣＰの終端
にすることで、Ｉ／Ｏセパレート試験を実行できる。
ニクス回路は、ＤＲ２側をＤＲＥ制御とし、ＤＲ１側を
終端にすることで、Ｉ／Ｏコモン試験が実行できる。ま
た、ＤＲ１側をＤＲＥ制御とし、ＤＲ２側をＣＰの終端
にすることで、Ｉ／Ｏセパレート試験を実行できる。
【００１２】
【実施例】図１に本発明であるＤＲを２分岐したＩ／Ｏ
ピンエレクトロニクス回路の概略ブロック図を、図４に
その詳細ブロック図を示す。分岐した２つのドライバＤ
Ｒ１及びＤＲ２には、１チャンネル分の波形整形回路、
印加／終端電圧発生回路が割り当てられ、その一方に比
較回路、比較電圧発生回路を備えたＣＰが接続されてい
る。ここで、ＣＰの機能は従来と同じである。波形整形
回路は、ＤＲのハイレベル／ローレベルを切り換えるド
ライバパターン（ＰＡＴ）と、ＤＲのオン／オフを切り
換えるＤＲＥ（DRiver Enable ）パターンを発生する回
路である。ＤＲオン時には、ＰＡＴ信号が出力され、Ｄ
Ｒオフ時には、ドライバにＶＴＴのレベルが出力され、
終端として機能する。図４に示すように、２分岐のＤＲ
は共通のＰＡＴ信号、ＤＲＥ信号、印加電圧ＶＩＨ及び
ＶＩＬ、終端電圧ＶＴＴを持ち、ＤＲのコントロールの
みＤＲ１とＤＲ２で独立して行えるようにドライバコン
トロール回路が設けられている。
ピンエレクトロニクス回路の概略ブロック図を、図４に
その詳細ブロック図を示す。分岐した２つのドライバＤ
Ｒ１及びＤＲ２には、１チャンネル分の波形整形回路、
印加／終端電圧発生回路が割り当てられ、その一方に比
較回路、比較電圧発生回路を備えたＣＰが接続されてい
る。ここで、ＣＰの機能は従来と同じである。波形整形
回路は、ＤＲのハイレベル／ローレベルを切り換えるド
ライバパターン（ＰＡＴ）と、ＤＲのオン／オフを切り
換えるＤＲＥ（DRiver Enable ）パターンを発生する回
路である。ＤＲオン時には、ＰＡＴ信号が出力され、Ｄ
Ｒオフ時には、ドライバにＶＴＴのレベルが出力され、
終端として機能する。図４に示すように、２分岐のＤＲ
は共通のＰＡＴ信号、ＤＲＥ信号、印加電圧ＶＩＨ及び
ＶＩＬ、終端電圧ＶＴＴを持ち、ＤＲのコントロールの
みＤＲ１とＤＲ２で独立して行えるようにドライバコン
トロール回路が設けられている。
【００１３】図２に示すＩ／Ｏコモン試験では、図４の
ＣＯＮＴ１ａ、ＣＯＮＴ１ｂ、ＣＯＮＴ２ｂを論理０
に、ＣＯＮＴ２ａを論理１にすることで、ＤＲ２側をＤ
ＲＥ制御とし、ＰＡＴ信号に従った出力を発生する。一
方、ＤＲ１側は干渉を防ぐため終端の状態になる。これ
により従来のＩ／Ｏコモンピンと同様の動作になる。
ＣＯＮＴ１ａ、ＣＯＮＴ１ｂ、ＣＯＮＴ２ｂを論理０
に、ＣＯＮＴ２ａを論理１にすることで、ＤＲ２側をＤ
ＲＥ制御とし、ＰＡＴ信号に従った出力を発生する。一
方、ＤＲ１側は干渉を防ぐため終端の状態になる。これ
により従来のＩ／Ｏコモンピンと同様の動作になる。
【００１４】図３に示すＩ／Ｏセパレート試験では、図
４のＣＯＮＴ１ｂ、ＣＯＮＴ２ａ、ＣＯＮＴ２ｂを論理
０に、ＣＯＮＴ１ａを論理１にすることで、ＤＲ１側を
ＤＲＥ制御とし、ＰＡＴ信号に従った出力を発生する。
一方、ＤＲ２側はＣＰの終端として機能させる。いずれ
の場合も、比較回路、比較電圧発生回路、波形整形回路
および印加電圧発生回路を無駄にすることはなく、また
同時測定個数が減ることもない。
４のＣＯＮＴ１ｂ、ＣＯＮＴ２ａ、ＣＯＮＴ２ｂを論理
０に、ＣＯＮＴ１ａを論理１にすることで、ＤＲ１側を
ＤＲＥ制御とし、ＰＡＴ信号に従った出力を発生する。
一方、ＤＲ２側はＣＰの終端として機能させる。いずれ
の場合も、比較回路、比較電圧発生回路、波形整形回路
および印加電圧発生回路を無駄にすることはなく、また
同時測定個数が減ることもない。
【００１５】
【発明の効果】本発明は、以上説明したように構成され
ているので、次のような効果を奏する。 ＤＲ２とＣＰによって、従来通りのＩ／Ｏコモン試
験ができる。 ＤＲ１とＣＰによって、Ｉ／Ｏセパレート試験がで
きる。 Ｉ／Ｏコモン試験においても、Ｉ／Ｏセパレート試
験においても無駄になる回路がない。 １つのＩ／Ｏピンエレクトロニクス回路でＩ／Ｏセ
パレート試験ができるため、ＤＵＴ同時測定個数を半減
することが無い。 Ｉ／Ｏセパレート試験においても、Ｉ／Ｏコモン試
験に比べ、ＤＲ及びＣＰとＤＵＴ間の配線が増えるだけ
であり、ＤＲ及びＣＰと半導体試験装置本体間の配線本
数は変わらない。このため、ＤＵＴ多数個取りの場合に
おいて、Ｉ／Ｏセパレート試験の配線が、Ｉ／Ｏコモン
試験と同程度であり、配線の煩雑さが改善できる。
ているので、次のような効果を奏する。 ＤＲ２とＣＰによって、従来通りのＩ／Ｏコモン試
験ができる。 ＤＲ１とＣＰによって、Ｉ／Ｏセパレート試験がで
きる。 Ｉ／Ｏコモン試験においても、Ｉ／Ｏセパレート試
験においても無駄になる回路がない。 １つのＩ／Ｏピンエレクトロニクス回路でＩ／Ｏセ
パレート試験ができるため、ＤＵＴ同時測定個数を半減
することが無い。 Ｉ／Ｏセパレート試験においても、Ｉ／Ｏコモン試
験に比べ、ＤＲ及びＣＰとＤＵＴ間の配線が増えるだけ
であり、ＤＲ及びＣＰと半導体試験装置本体間の配線本
数は変わらない。このため、ＤＵＴ多数個取りの場合に
おいて、Ｉ／Ｏセパレート試験の配線が、Ｉ／Ｏコモン
試験と同程度であり、配線の煩雑さが改善できる。
【図１】本発明のＩ／Ｏピンエレクトロニクス回路のブ
ロック図である。
ロック図である。
【図２】本発明のＩ／Ｏピンエレクトロニクス回路でＩ
／Ｏコモン試験をするときの回路ブロック図である。
／Ｏコモン試験をするときの回路ブロック図である。
【図３】本発明のＩ／Ｏピンエレクトロニクス回路でＩ
／Ｏセパレート試験をするときの回路ブロック図であ
る。
／Ｏセパレート試験をするときの回路ブロック図であ
る。
【図４】本発明のＩ／Ｏピンエレクトロニクス回路の詳
細なブロック図と動作説明図である。
細なブロック図と動作説明図である。
【図５】Ｉ／Ｏコモン試験の場合の接続図とタイミング
図である。
図である。
【図６】Ｉ／Ｏセパレート試験の場合の接続図とタイミ
ング図である。
ング図である。
【図７】従来のＩ／Ｏコモンピンを使用したＩ／Ｏセパ
レート試験のブロック図である。
レート試験のブロック図である。
【図８】従来のＩ／Ｏセパレートピンを使用したＩ／Ｏ
セパレート試験のブロック図である。
セパレート試験のブロック図である。
１０ 印加／終端電圧発生回路 １１ 波形整形回路 １２ 比較回路 １３ 比較電圧発生回路 １４ 終端電圧発生回路 １５ ドライバコントロール回路 １６ ＤＲ１ １７ ＤＲ２ １８ ＣＰ １９ スイッチ回路 ２０ スイッチ制御回路
Claims (3)
- 【請求項１】 印加／終端電圧発生回路（１０）および
波形整形回路（１１）を共有した複数のドライバを設
け、 上記複数のドライバのうち少なくとも１つに、比較回路
（１２）および比較電圧発生回路（１３）と共に構成さ
れたコンパレータを設け、 以上を具備することを特徴としたＩ／Ｏピンエレクトロ
ニクス回路。 - 【請求項２】 印加／終端電圧発生回路（１０）から出
力した３種類の電圧がスイッチ回路（１９）を通して供
給される２つのドライバ、ＤＲ１（１６）及びＤＲ２
（１７）を設け、 上記ＤＲ１（１６）及びＤＲ２（１７）の各スイッチ回
路（１９）を、波形整形回路（１１）からの信号と、ド
ライバコントロール回路（１５）からの信号で制御する
スイッチ制御回路（２０）を設け、 上記ＤＲ１（１６）及びＤＲ２（１７）の各スイッチ回
路（１９）を独立して制御するドライバコントロール回
路（１５）を設け、 上記ＤＲ２（１７）の出力にコンパレータを設け、 以上を具備することを特徴としたＩ／Ｏピンエレクトロ
ニクス回路。 - 【請求項３】 請求項２において、ＤＲ１（１６）の出
力にのみコンパレータを設けた、Ｉ／Ｏピンエレクトロ
ニクス回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18679294A JP3605146B2 (ja) | 1994-07-15 | 1994-07-15 | Ｉ／ｏピンエレクトロニクス回路 |
| PCT/JP1995/002744 WO1997024622A1 (en) | 1994-07-15 | 1995-12-28 | I/o pin electronic circuit |
| TW84114128A TW282513B (ja) | 1994-07-15 | 1995-12-29 |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18679294A JP3605146B2 (ja) | 1994-07-15 | 1994-07-15 | Ｉ／ｏピンエレクトロニクス回路 |
| PCT/JP1995/002744 WO1997024622A1 (en) | 1994-07-15 | 1995-12-28 | I/o pin electronic circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0829488A true JPH0829488A (ja) | 1996-02-02 |
| JP3605146B2 JP3605146B2 (ja) | 2004-12-22 |
Family
ID=16194672
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18679294A Expired - Fee Related JP3605146B2 (ja) | 1994-07-15 | 1994-07-15 | Ｉ／ｏピンエレクトロニクス回路 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP3605146B2 (ja) |
| TW (1) | TW282513B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19743709B4 (de) * | 1996-10-04 | 2004-07-08 | Advantest Corp. | IC-Testgerät |
| US8427188B2 (en) | 2008-01-23 | 2013-04-23 | Advantest Corporation | Test apparatus |
-
1994
- 1994-07-15 JP JP18679294A patent/JP3605146B2/ja not_active Expired - Fee Related
-
1995
- 1995-12-29 TW TW84114128A patent/TW282513B/zh active
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19743709B4 (de) * | 1996-10-04 | 2004-07-08 | Advantest Corp. | IC-Testgerät |
| US8427188B2 (en) | 2008-01-23 | 2013-04-23 | Advantest Corporation | Test apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| TW282513B (ja) | 1996-08-01 |
| JP3605146B2 (ja) | 2004-12-22 |
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