JPH0829496A

JPH0829496A - 半導体集積回路及びそのテスト方法

Info

Publication number: JPH0829496A
Application number: JP6183042A
Authority: JP
Inventors: Tomokazu Enami; 智和榎並; Hitoshi Yamahata; 均山畑
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1994-07-13
Filing date: 1994-07-13
Publication date: 1996-02-02
Anticipated expiration: 2012-09-30
Also published as: JP2658889B2

Abstract

(57)【要約】【目的】クロック分周回路を備えた半導体集積回路のク
ロックを位相合わせを可能としてテスト容易化を達成す
ること。【構成】テストモードを有する半導体集積回路におい
て、テスト信号入力手段と、テスト信号デコード手段
と、クロック入力手段と、クロック入力手段から入力さ
れたクロックを分周する分周手段と、を有し、分周手段
に対して、テスト信号入力手段から入力されたテスト信
号をテスト信号デコード手段によりデコードした結果を
用いてクロックの位相合わせを行うことを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路及びそ
のテスト方法に関し、特に、入力されたクロックを分周
して内部回路が動作する半導体集積回路及びそのテスト
方法に関する。

【０００２】

【従来の技術】半導体集積回路（以下「LSI」という）
は、その内部回路がクロックに同期して動作するものが
多い。近時、技術の進歩に伴い、LSIの動作クロック周
波数は大きく向上している。

【０００３】このため、LSI製造時のテストにおいて使
用するLSIテスタの周波数の向上が追いつかず、最高動
作周波数に関して、LSIテスタとLSIとはほぼ同程度にな
っている。

【０００４】また、マイクロプロセッサやマイクロコン
トローラ等のLSIにおいては、通常、内部動作クロック
として５０％のデューティサイクル、すなわち内部動作
クロックの高電位幅と低電位幅が一致するクロックが用
いられ、LSI内部で1/2分周しているものが多い。

【０００５】この場合、LSIの内部動作クロック周波数
がLSIテスタの最高動作周波数と同程度のものであればL
SIテスタで測定できる。すなわち、LSIテスタから基本
波の２倍のレートの信号を被試験デバイスであるLSIの
入力クロックとして与えておき、実際の測定対象である
LSIの入出力信号は、LSIテスタの基本波にて行なうもの
とする。これにより、LSI内部動作がLSIテスタの最高動
作周波数に近くなっても測定が行なえることになる。

【０００６】図５は、入力されたクロックを分周して内
部回路が動作するマイクロプロセッサのクロックの供給
回路を示すブロック図（「従来例１」という）である。

【０００７】図５において、マイクロプロセッサ201
は、クロック入力（CLKIN）202と、リセット入力（RESE
T）203と、テスト入力（TEST）204と、クロック出力（C
LKOUT）205と、を備えている。また、マイクロプロセッ
サ201は、内部に、中央処理装置（以下「CPU」という）
206と、クロック分周器207と、プルアップ抵抗208とを
備えている。

【０００８】図６に、クロック分周器207の詳細と動作
タイミングを示す。図６(A)に示す通り、クロック分周
は、立上り同期のフリップフロップ301を用いてエッジ
トリガの1/2分周を実現している。すなわち、図６(B)の
タイミングチャートに示すように、入力の立ち上がりに
同期して出力が変化する。

【０００９】図５において、クロック入力（CLKIN）202
から入力されたクロック信号は、クロック分周器207で1
/2分周されるとともに、デューティが50％にととのえら
れて、CPU206のクロック入力端子（CPUCLK）に供給さ
れ、さらにクロック出力（CLKOUT）205から外部に出力
される。クロック出力（CLKOUT）205から出力されたク
ロック信号は、マイクロプロセッサ201以外の周辺機能
回路（不図示）で用いられる。

【００１０】リセット入力（RESET）203から入力された
リセット信号は、CPU206に入力されるが、このリセット
信号はクロック分周器207には用いられない。すなわ
ち、クロック分周器207が、リセット入力（RESET）203
から入力されたリセット信号によってリセットされるこ
とはない。

【００１１】この理由の一は、リセット入力（RESET）2
03に入力されるリセット信号がアクティブとされる期間
中においても、マイクロプロセッサ201は、外部の不図
示の周辺回路等に対してクロック信号をクロック出力
（CLKOUT）205から供給し続けることが必要とされるた
めである。また他の理由として、CPU206内部の同期回路
（不図示）をリセットするために、CPU206にクロックを
供給することが必要とされるためである。

【００１２】テスト入力（TEST）204から入力される信
号は、CPU206をテストするための制御信号であり、図５
に示すように、CPU206のテストモード制御端子（TEST）
に接続されており、実質的にLSI製造時のテストの際に
のみ用いられる。

【００１３】一般のユーザーが、マイクロプロセッサ20
1を使用する場合（すなわち通常動作時）には、テスト
入力（TEST）204を“１”に固定して使用するか、ある
いは、無接続とすることでプルアップ抵抗208により、
高電位がCPU206のテストモード制御端子（TEST）に供給
され、CPU206は通常動作を行なう。

【００１４】LSI製造時等のテストに際しては、テスト
入力（TEST）204を“０”にして、CPU206に設けられた
テスト機能を作動させるようにする。

【００１５】図６(B)のタイミングチャートにおいて、
出力(i)は、電源投入時点でフリップフロップ301の値
（＝出力Q）が“１”の場合、出力(ii)は、電源投入時
点でフリップフロップ301の値が“０”の場合のフリッ
プフロップ301の出力の信号波形をそれぞれ示してい
る。

【００１６】図６(B)に示すように、電源投入時点にお
けるクロック分周器207内部のフリップフロップ301の状
態によって、所定の時刻ＴにおいてCPU206に供給される
クロックの位相が異なることになる。

【００１７】

【発明が解決しようとする課題】LSI製造時等のテスト
においては、LSIテスタから時刻をおって被試験デバイ
スであるLSIに信号を入力し、時刻毎に該LSIからの出力
信号を期待値を比較することでLSIの良品判定を行って
いる。

【００１８】図５を参照して説明したように、従来のマ
イクロプロセッサではクロック分周器207に位相同期機
能を備えていない。

【００１９】このため、図５の従来例１のような構成の
クロック分周器を持つマイクロプロセッサのテストにお
いては、電源投入後のクロック供給開始時点から調べ
て、LSIから最初に出力される信号を基に期待値との位
相合わせを行う必要がある。すなわちLSIテスタは、被
試験デバイスであるマイクロプロセッサの適当な出力信
号を基に調歩同期を行う必要がある。

【００２０】このような調歩同期を行う場合、調歩同期
の基準となる信号の選択やLSIテスタの制御プログラム
の記述などに固有のノウハウが必要とされる。

【００２１】また、本来テストしたい項目の前にわざわ
ざ調歩同期を行う信号を出力させる項目を付加するなど
の方法をとるため、LSIのテスト時間に余分な時間を必
要とする。

【００２２】LSIの高集積・高機能化に伴い、LSIのテス
ト開発及びテスト時間は、LSIの製造コストに大きな比
重を占めるに至り、上記のように、テストの際に調歩同
期を行うことは、LSI製造コストの低減を阻害する要因
ともなる。

【００２３】次に、図７を参照して、テストモードを備
えた従来のLSIの構成として、特開昭64-47975号公報に
開示された技術（「従来例２」という）を説明する。従
来例２には、通常入力信号を実際の使用状態ではあり得
ない組合せによりセットできる集積回路内のフリップフ
ロップを用いて、フリップフロップの出力とテスト対象
となる部分に影響しない入力とを組み合わせて、テスト
対象部分の一部又は全部をテスト状態としたり、リセッ
ト状態としたりする構成が提案されている。

【００２４】図７において、Ａは分周回路１への基本ク
ロックの入力端子であり、端子Ｂ，Ｃ，Ｄ，Ｅは機能ブ
ロック４のテストに影響を与えない入力端子で、端子
Ｂ，Ｄ，ＥはANDゲート８、３、７の一方の入力に接続
され、これらのANDゲートの他方の入力はＤタイプフリ
ップフロップ９の出力に接続され、ANDゲート８の出力
は、分周回路１のリセット入力に接続されている。端子
Ｆはリセット入力端子であり、端子Ｇ，ＨはANDゲート1
0の入力とされるが、実使用状態で同時に「１」となる
ことはない。主たるテスト対象である機能ブロック４の
出力はテスト対象でない機能ブロック５に入力され、更
に機能ブロック５の出力と共にマルチプレクサ６の入力
に接続され、マルチプレクサ６のセレクト入力はANDゲ
ート７に接続されている。

【００２５】従来例２では、テスト状態においては、テ
スト対象ブロックに影響しない通常入力信号をテスト対
象ブロックの制御に用いる。これによりテスト対象ブロ
ックに特別なクロックを入力することや、テスト対象ブ
ロックから他ブロックへの信号を直接出力信号として観
測するマルチプレクサを制御している。

【００２６】このように、従来例２では、テスト状態と
通常状態とを区別するためのフリップフロップをLSI内
に持ち、各種の入力セレクタや出力マルチプレクサの切
替えに使用している。

【００２７】しかしながら、従来例２では、通常信号の
経路に、これらのセレクタやマルチプレクサが挿入され
るため、LSIの最高動作周波数に対して悪影響が生じ
る。特に、LSIのクロック供給信号経路に対してセレク
タやマルチプレクサを挿入することは、先に述べた最近
の技術動向（すなわちLSIの動作周波数の大幅な向上）
の点からも問題がある。

【００２８】また、従来例２では、通常信号を通常使用
しない組合せにしたときにテスト状態を示すフリップフ
ロップがセットされるようにしているため、一般ユーザ
ーが実使用時に誤ってテスト状態に設定してしまうとい
う危険がある。

【００２９】特に、外部入力信号の変化時の僅かな重な
りあいやノイズなど、通常動作に支障がない信号の挙動
が、テスト制御用のフリップフロップのセットを行なっ
てしまう場合には、従来例２の構成を含むLSIを使用し
た装置が市場で再現性の悪い誤動作を起こしてしまうこ
とになる。

【００３０】さらに、テスト対象となるLSIが複数のブ
ロックに分割できない場合には、従来例２を適用する前
提であるテスト対象ブロックに影響しない通常信号が存
在しないことになる。

【００３１】次に、特公平1-153986号公報（「従来例
３」という）をもとに従来技術を説明する。従来例３
は、テスト発生回路がテストモード設定専用端子を使用
するので、通常端子以外に別端子が必要となるため利用
効率が悪いという問題があり、さらの高圧検出方式はテ
ストモード設定端子に通常動作部よりも高耐圧な構造が
必要とされる等の問題を解決するものとして、テストモ
ード設定用専用端子を設けず、通常端子を使用して論理
集積回路のテストモードを設定するテスト信号発生回路
を提供することを目的とするものである。

【００３２】従来例３では、通常入力信号であるリセッ
ト入力信号がインアクティブ・レベルに変化する変化点
を検出し、入力クロックに同期した半クロック間のパル
スを生成する。このパルスをアナログ的に所定時間TDA
遅延した信号と、本来のパルスとの論理積をとることで
テストモードへの移行を行なう。

【００３３】アナログ遅延時間は入力クロックによらず
ほぼ一定であるため、アナログ遅延時間をLSIの動作周
波数より十分長く確保しておけば、LSIを通常動作させ
ている時にテストモードに移行することはない。

【００３４】LSI製造時等のテストに際して、テストモ
ードへの移行が必要な時には、リセット信号のインアク
ティブ変化後に入力クロック周期をアナログ遅延時間TD
Aより十分長くとることで、本来のパルスとアナログ遅
延パルスの論理積出力からテストモード移行信号を発生
している。

【００３５】しかしながら、従来例３では、LSI内部に
アナログ遅延を使用しているため、LSI製造時の製造条
件や、動作電圧、動作温度によって遅延時間TDAが変化
する。すなわち、遅延時間TDAの最小値と最大値が大き
な幅を持つことになる。

【００３６】また、遅延時間TDAの最小値においても、
通常使用時に、誤ってテストモードに移行することを避
けるためには、ユーザーの通常使用時に予想される最低
動作周波数より、遥かに大きなアナログ遅延回路を設け
なければならない。

【００３７】一例として、最大動作周波数20MHz（メガ
ヘルツ）のLSIをユーザーが周波数５MHzで使用する場合
には、５MHz（＝200ナノ秒周期）の半クロック分よりも
遥かに大きな、例えば５ミリ秒程度のアナログ遅延を設
けることが必要とされる。

【００３８】しかし、近年の高集積／高速動作のLSIプ
ロセスのもとで、テスト回路のためにだけ５ミリ秒の遅
延回路を設けることは、貴重なチップ面積の浪費でしか
ない。

【００３９】また、従来例３においては、通常動作時に
誤ってテストモードへ移行することを防ぐために入力ク
ロックの下限を規定しなければならない。

【００４０】しかし、近時、LSIがマイクロプロセッサ
やマイクロコントローラである場合には、動作周波数を
下げて装置の消費電力を低減することが求められてい
る。キーボード入力待ちなどでマイクロプロセッサの入
力クロック周波数を徐々に下げてゆくことにより、装置
の消費電力を低減するような用途においては、この従来
例３は適用できない。

【００４１】従って、本発明は、前記問題点を解消し、
クロック分周回路を備えた半導体集積回路において、ク
ロックの位相の同期化を可能とし、テストを容易にする
半導体集積回路及びそのテスト方法を提供することを目
的とする。

【００４２】

【課題を解決するための手段】前記目的を達成するた
め、本発明は、テストモードを有する半導体集積回路に
おいて、テスト信号入力手段と、テスト信号デコード手
段と、クロック入力手段と、該クロック入力手段から入
力されたクロックを分周する分周手段と、を有し、前記
分周手段に対して、前記テスト信号入力手段から入力さ
れたテスト信号を前記テスト信号デコード手段によりデ
コードした結果を用いてクロックの位相合わせを行うこ
とを特徴とする半導体集積回路を提供する。

【００４３】また、本発明は、好ましくは、テスト信号
入力手段から入力されたテスト信号によりクロックの位
相合わせを行う期間には、前記クロック入力手段へ入力
されるクロックの周期が伸長されることを特徴とするも
のである。

【００４４】さらに、本発明は、前記テスト信号デコー
ド手段が、前記テスト信号入力手段から入力されたテス
ト信号の組合わせに基づき、テストモード時以外の通常
動作時においても、前記分周手段にクロックの位相合わ
せを行うための信号を供給するように構成されたことを
特徴とする。

【００４５】本発明は、テスト信号入力手段と、テスト
信号デコード手段と、クロック入力手段と、該クロック
入力手段から入力されたクロックを分周する分周手段
と、を備えた半導体集積回路のテスト方法であって、前
記テスト信号入力手段に所定の信号を供給し、前記分周
手段に対して前記テスト信号入力手段から入力された信
号を前記テスト信号デコード手段がデコードし、前記テ
スト信号デコード手段の出力に基づきクロックの位相合
わせを行うようにしたことを特徴とする半導体集積回路
のテスト方法を提供する。

【００４６】本発明のテスト方法においては、前記テス
ト信号入力手段から入力されたテスト信号による位相合
わせを行う期間には、クロック入力手段へ入力するクロ
ックの周期を伸長してクロックの位相合わせを行うこと
を特徴としている。

【００４７】

【作用】上記構成のもと、本発明に係る半導体集積回路
によれば、テストモード動作時において、クロック分周
回路を構成するフリップフロップの初期状態の如何にか
かわらず、クロック出力の位相を一定とすることができ
るため、製造時のLSIテスタのプログラムを簡略化して
テスト容易化を達成すると共に、製造時のテスト時間を
短縮することができる。このため、本発明は半導体集積
回路の製造コストの低減を達成している。

【００４８】また、本発明によれば、テスト信号入力手
段から入力されたテスト信号によりクロックの位相合わ
せを行う期間には、前記クロック入力手段へ入力される
クロックの周期が伸長されるため、クロック分周回路の
リセット信号のクロック入力に対するセットアップ時間
及びホールド時間が十分に確保され、タイミングの詳細
な調整等を不要とし、テストの容易化を達成している。

【００４９】さらに、本発明によれば、テストモード時
のみならず、通常動作時においても、クロック分周器か
らのクロック出力信号の位相が常に一定とされるため、
テスト容易化を達成する他、さらにタイミング設計等の
設計容易化を達成している。

【００５０】

【実施例】図面を参照して、本発明の実施例を以下に説
明する。

【００５１】

【実施例１】図１は本発明の一実施例に係るマイクロプ
ロセッサのクロックの供給回路を示すブロック図であ
る。図１において、図５と同一の参照番号を有する、20
1から208までの各要素は前記従来例１で説明したものと
同一の機能を果たすものであるため説明は省略し、以下
では前記従来例１との相違点のみを説明する。

【００５２】図１では、図５の従来例１で用いられたク
ロック分周器207の代わりに、リセット付きクロック分
周器101が設けられている。

【００５３】また、図５に示す従来例１では、CPU206の
テストモードを制御する信号として、テスト入力（TES
T）204から一本のテスト信号が入力される構成であった
が、本実施例では、図１に示すように、テスト入力（TE
ST(1-0)）102から２本のテスト信号が入力される。

【００５４】更に、本実施例は、テスト入力（TEST(1-
0)）102から入力されたテスト信号をデコードするため
のデコーダ103と、ORゲート104、105を備えている。

【００５５】図２に、本発明の一実施例に係るクロック
分周器101の詳細と動作タイミングを示す。

【００５６】図２(A)に示すように、本実施例では、ク
ロック分周は、立上り同期のフリップフロップ401を用
いてエッジトリガの1/2分周を実現しており、図２(B)の
タイミングチャートに示すように入力の立ち上がりに同
期して出力が変化する。

【００５７】フリップフロップ401はクロックとは非同
期なリセット入力（R）を備えている。

【００５８】次に、図１と図２を参照して、本発明に係
るクロック位相同期方式の動作について説明する。

【００５９】本実施例では、図５の従来例１と同様に、
クロック入力（CLKIN）202から入力されたクロック信号
は、クロック分周器101にて1/2分周されてCPU206のクロ
ック入力端子（CPUCLK）に供給されるとともにクロック
出力（CLKOUT）205から外部に出力される。

【００６０】テスト入力（TEST(1-0)）102から入力され
た２本のテスト信号はデコーダ103に入力されてデコー
ドされる。

【００６１】デコーダ103は、一般的な２入力４出力の
デコーダであり、例えば、図中デコーダ103内に記載し
た入力信号の組合せに対応して出力が“１”になる。す
なわち、デコーダ103に入力される信号が“00”の時はO
Rゲート105の一方の入力が“１”となり、“01”の時は
ORゲート105の他方の入力とORゲート104の一方の入力が
共に“１”となり、“10”の時はORゲート104の他方の
入力が“１”となる。

【００６２】一般ユーザーが、マイクロプロセッサ201
を使用する場合（すなわち通常動作時）には、テスト入
力（TEST(1-0)）102を、“11”に固定して使用するか、
あるいは、無接続とすることでプルアップ抵抗208によ
り“11”がデコーダ103に入力される。この場合、CPU20
6は通常動作状態とされクロック分周器101のリセット入
力（R）に供給されるリセット信号106もインアクティブ
状態とされる。

【００６３】デコーダ103の“00”出力と“01”出力と
の論理和を出力するORゲート105により、CPU206はテス
ト機能を作動させる。なお、本実施例においてCPU206の
テストモード制御端子（TEST）は“１”のときアクティ
ブとされる。

【００６４】また、デコーダ103の入力が“10”又は“0
1”の時には、ORゲート104の出力から、クロック分周器
101のリセット入力（R）に対して位相同期を行うリセッ
ト信号106が供給される。

【００６５】従って、デコーダ103の“01”出力はCPU20
6のテスト機能を作動させると共にリセット信号106をア
クティブとする。デコーダ103の入力が“10”の場合、C
PU206は通常動作状態とされる。

【００６６】図２(B)のタイミング図において、出力(i)
は、電源投入時点でフリップフロップ401の値（＝出力
Q）が“１”の場合、出力(ii)は、電源投入時点でフリ
ップフロップ401の値が“０”の場合を示している。

【００６７】図２(B)に示すように、電源投入時点のク
ロック分周器101内部のフリップフロップ401の値にかか
わらず、時刻TRにおいて位相同期リセット信号106によ
りフリップフロップ401がリセットされるため、以降の
時刻ＴにおいてCPU206に供給されるクロックの位相は常
に一定となる。

【００６８】すなわち、クロック分周器101のリセット
入力（R）に入力されるリセット信号106は、図２(B)に
示すように、電源投入時刻から数えて所定クロック経過
後において（図２(B)では例えば４クロック目におい
て）、高電位とされ、このため、フリップフロップ401
の出力（Q）は高電位にある場合にも強制的（非同期）
に低電位とされ（図２(B)の出力(ii)の矢印参照）、時
刻TRにおいて、出力(i)及び(ii)は共に低電位にリセッ
トされている。フリップフロップ401は、時刻TR以降に
は、入力の立上がりエッジに同期して1/2分周すること
になり、フリップフロップ401の初期状態に依らずクロ
ック分周器101の出力の位相が一致する。

【００６９】本実施例では、クロック分周器101の位相
同期を行うリセット信号106は、テスト入力（TEST(1-
0)）102に“10”または“01”が入力された時にアクテ
ィブとされるため、通常動作中、及びテスト機能を使用
中のいずれの場合にも、テスト入力（TEST(1-0)）102か
ら入力されるテスト信号の設定によりクロックの位相同
期を行うことができる。

【００７０】

【実施例２】以下に本発明の別の実施例を説明する。

【００７１】実際のLSIテストにおいては、信号のアナ
ログ的な遅延を考慮しなければならない。

【００７２】特に、上記実施例のように、位相合わせ
を、テスト入力（TEST(1-0)）102に入力されたテスト信
号を入力とするデコーダ103のデコード出力信号から生
成しているような場合には、デコード遅延が大きいた
め、LSIテスタ側から印加される信号によりテスト信号T
EST(1)とTEST(0)を変化させてから、実際の位相合わせ
が行われるまでのタイミングの調整は難しくなる。

【００７３】そして、フリップフロップ401において、
位相合わせを行うためのリセット信号106が、クロック
入力に対して十分なセットアップ時間とホールド時間を
確保できなければ、誤動作が生じる。

【００７４】また、LSIテスタから入力する信号の最小
周期はマイクロプロセッサ201の最大動作周波数程度、
すなわち、クロック入力（CLKIN）202に入力されるクロ
ック周期程度であることが多いため、予めデコーダ103
等の遅延を考慮してテスト入力（TEST(1-0)）102とクロ
ック入力（CLKIN）202を入力することは困難である。こ
れはマイクロプロセッサ201の内部回路であるデコーダ1
03及びORゲート104の遅延を介して出力されるリセット
信号106のタイミングをLSIテスタ側で直接制御できない
ことにも由る。

【００７５】そこで、本実施例では、図２(B)の動作タ
イミングチャートに示すように、リセット信号106によ
り位相合わせを行う期間は、クロック入力（CLKIN）202
の周期を伸ばしている。

【００７６】これによりフリップフロップ401の非同期
型リセット信号106について、クロック入力に対して十
分なセットアップ時間とホールド時間を確保できる。ま
た、本実施例によれば、テストのためのタイミング設計
を容易とする。

【００７７】

【実施例３】次に、本発明に係るマイクロプロセッサの
LSIテスタでのテスト方法を説明する。図３及び図４
は、上記実施例で説明したクロック位相同期回路を備え
たマイクロプロセッサをLSIテスタでテストする場合に
おいて、LSIテスタから被試験デバイスであるマイクロ
プロセッサ201に印加するテストパターン（テストベク
トル）のシーケンスの一例を示すタイミング図と、LSI
テスタの動作ステップをそれぞれ示したものである。

【００７８】図３に示すように、クロック入力（CLKI
N）202に、所定の周期ｍにて所定の数N1回分クロックを
供給し、次に、半クロック期間の周期をＭ（但し、Ｍは
ｍに比べて大）に変更し、その後再び元の周期ｍにて所
定の数N2回分をクロック信号を供給する。

【００７９】テスト入力（TEST(1-0)）102のうちTEST
(1)を図示時刻TRのタイミングにおいて高電位とするパ
ターンを用意する。テスト入力102のうちTEST(0)には低
電位状態が印加されるように設定される。リセット入力
（RESET）203はCPU206をリセットするための信号であ
る。図３に示すように、LSIテスタでクロックを所定数
（N1）供給した後に、テスト入力（TEST(1-0)）102とし
て、例えば“10”等を設定するのは、CPU206等に予めク
ロックを所定数供給した後にクロック分周器101をリセ
ットするためである。

【００８０】図３に示すように、本実施例によれば、被
試験デバイスである半導体集積回路がクロック位相同期
回路を備えているために、LSIテスタ側から所定のタイ
ミングでクロック位相同期回路をリセットするためのテ
スト信号を供給すればよい。このように、本実施例によ
れば、LSIテスタは被試験デバイスであるLSIと調歩同期
をとる必要がないため、テストパターンが短縮化され、
且つ制御プログラムも簡易化する。

【００８１】図４は、LSIテスタにおいて、被試験デバ
イスであるマイクロプロセッサ201をテストする際に、
図３のクロック入力（CLKIN）202を発生させるための動
作シーケンスの典型的な例を示す流れ図である。

【００８２】図４に示すように、まず、クロック入力ピ
ンについて、クロック周期、タイミング、波形フォーマ
ット、及び使用パターン等から成る入力信号波形を定義
する（ステップ501）。

【００８３】被試験デバイスであるマイクロプロセッサ
201のクロック入力（CLKIN）202に、ステップ501で設定
された所定の周期ｍにて所定の数N1回分クロック信号を
LSIテスタから印加する（ステップ502）。次に、半クロ
ック期間の周期をＭに変更してクロック入力（CLKIN）2
02に信号を印加する（ステップ503）。このクロック周
期の変更は、例えば通常LSIテスタに備えられた、テス
ト周期等を規定するタイミングセットの切替により行な
われる。その後再び所定の周期ｍにて所定の数N2回分の
クロック信号をクロック入力（CLKIN）202に出力する
（ステップ504）。

【００８４】以上本発明を上記実施例に即して説明した
が、本発明は、上記態様にのみ限定されるものではな
く、本発明の原理に準ずる各種態様を含むことは勿論で
ある。例えば、上記実施例では、クロック分周器を備え
たマイクロプロセッサを例に本発明を説明したが、本発
明は他の集積回路を含む。

【００８５】

【発明の効果】以上説明したように、本発明によるクロ
ックの位相同期回路を備えた半導体集積回路によれば、
製造時のLSIテスタのプログラムを簡略化する等テスト
容易化を達成すると共に、製造時のテスト時間を従来よ
り短縮することができるため、製造コストの低減を達成
するものである。

【００８６】また、本発明によれば、テスト信号入力手
段から入力されたテスト信号によりクロックの位相合わ
せを行う期間には、前記クロック入力手段へ入力される
クロックの周期が伸長されるため、テスト時において、
クロック分周回路のリセット信号のクロック入力に対す
るセットアップ時間及びホールド時間が十分に確保さ
れ、タイミングの詳細な調整等を不要とし、テストの容
易化を達成している。

【００８７】また、本発明の半導体集積回路によれば、
電源投入後のリセット動作において、テストモード時の
みならず、通常動作時においても、クロック分周器から
のクロック出力信号の位相が常に一定とされるという効
果を有するため、テスト容易化を達成する他、さらにタ
イミング設計等回路の設計容易化を達成している。

【００８８】さらに、本発明のクロックの位相同期回路
を備えた半導体集積回路のテスト方法によれば、製造時
のLSIテスタのプログラムを簡略化する等テスト容易化
を達成すると共に、製造時のテスト時間を従来より短縮
することができるため、製造コストの低減を達成するも
のである。

【図面の簡単な説明】

【図１】本発明の一実施例に係るマイクロプロセッサの
クロックの供給回路を示すブロック図である。

【図２】(A)本発明の一実施例のクロック分周器の詳細
説明図である。 (B)クロックの位相同期回路の動作シーケンスを示すタ
イミングチャートである。

【図３】本発明のテスト方法に係るタイミングチャート
である。

【図４】本発明のテスト方法によるLSIテスタのテスト
プログラムの制御を示す流れ図である。

【図５】従来の技術によるマイクロプロセッサのクロッ
クの供給回路を示すブロック図である。

【図６】(A)従来の技術によるクロック分周器の詳細説
明図である。 (B)クロックのタイミングチャートである。

【図７】従来例２のテスト方法の構成を示すブロック図
である。

【符号の説明】

101 クロック分周器 102 テスト入力 103 デコーダ 105、104 ORゲート 106 リセット信号 201 マイクロプロセッサ 202 クロック入力 203 リセット入力 205 クロック出力 206 中央処理装置（CPU） 207 クロック分周器 208 プルアップ抵抗

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 27/04 21/822 Ｈ０１Ｌ 27/04 Ｔ

Claims

【特許請求の範囲】

【請求項１】テストモードを有する半導体集積回路にお
いて、テスト信号入力手段と、テスト信号デコード手段
と、クロック入力手段と、該クロック入力手段から入力
されたクロックを分周する分周手段と、を有し、前記分
周手段に対して、前記テスト信号入力手段から入力され
たテスト信号を前記テスト信号デコード手段によりデコ
ードした結果を用いてクロックの位相合わせを行うこと
を特徴とする半導体集積回路。
【請求項２】前記テスト信号入力手段から入力されたテ
スト信号によりクロックの位相合わせを行う期間には、
前記クロック入力手段へ入力されるクロックの周期が伸
長されることを特徴とする請求項１記載の半導体集積回
路。
【請求項３】前記テスト信号デコード手段が、前記テス
ト信号入力手段から入力されるテスト信号の組合わせに
基づき、テストモード時以外の通常動作時においても、
前記分周手段にクロックの位相合わせを行うための信号
を供給するように構成されたことを特徴とする請求項１
又は２記載の半導体集積回路。
【請求項４】テスト信号入力手段と、テスト信号デコー
ド手段と、クロック入力手段と、該クロック入力手段か
ら入力されたクロックを分周する分周手段と、を備えた
半導体集積回路のテスト方法であって、前記テスト信号入力手段に所定の信号を供給し、前記分周手段に対して前記テスト信号入力手段から入力
された信号を前記テスト信号デコード手段がデコード
し、前記テスト信号デコード手段の出力に基づきクロックの
位相合わせを行うようにしたことを特徴とする半導体集
積回路のテスト方法。
【請求項５】前記テスト信号入力手段から入力されたテ
スト信号による位相合わせを行う期間には、前記クロッ
ク入力手段へ入力するクロックの周期を伸長してクロッ
クの位相合わせを行うことを特徴とする請求項３記載の
半導体集積回路のテスト方法。