JPH0829500A - 半導体試験装置 - Google Patents
半導体試験装置Info
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- JPH0829500A JPH0829500A JP6186793A JP18679394A JPH0829500A JP H0829500 A JPH0829500 A JP H0829500A JP 6186793 A JP6186793 A JP 6186793A JP 18679394 A JP18679394 A JP 18679394A JP H0829500 A JPH0829500 A JP H0829500A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 20
- 230000010354 integration Effects 0.000 description 20
- 238000010586 diagram Methods 0.000 description 7
- 238000000034 method Methods 0.000 description 4
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- 238000005259 measurement Methods 0.000 description 2
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- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【目的】多チヤンネル・パルス幅変調を有するミクスド
シグナル被試験用ＩＣ（ＬＣＤドライバＩＣ）を高速、
高精度に試験する半導体試験装置を提供する。 【構成】半導体試験装置を制御する基準クロック３０と
タイミング発生器４０とパターン発生器５０を制御ステ
ージ１００として設け、マルチプレクサステージ６０と
ＡＤコンバータ７０とアクイジョンメモリ７２とデジタ
ルプロセッサ７３を試験ステージ２００として設け、多
チヤンネル・パルス幅変調を有するミクスドシグナル被
試験用ＩＣ１を試験する半導体試験装置において、多チ
ヤンネル・パルス幅変調を有するミクスドシグナル被試
験用ＩＣ（ＬＣＤドライバＩＣ）１のパルス幅変調信号
を入力するアナログ積分ステージ９０は当該アナログ積
器９１、９２、Ｍよりマルチプレクサステージ６０に入
力する、アナログ積分器９１、９２、Ｍを数百チャネル
設けたことを特徴とする。
シグナル被試験用ＩＣ（ＬＣＤドライバＩＣ）を高速、
高精度に試験する半導体試験装置を提供する。 【構成】半導体試験装置を制御する基準クロック３０と
タイミング発生器４０とパターン発生器５０を制御ステ
ージ１００として設け、マルチプレクサステージ６０と
ＡＤコンバータ７０とアクイジョンメモリ７２とデジタ
ルプロセッサ７３を試験ステージ２００として設け、多
チヤンネル・パルス幅変調を有するミクスドシグナル被
試験用ＩＣ１を試験する半導体試験装置において、多チ
ヤンネル・パルス幅変調を有するミクスドシグナル被試
験用ＩＣ（ＬＣＤドライバＩＣ）１のパルス幅変調信号
を入力するアナログ積分ステージ９０は当該アナログ積
器９１、９２、Ｍよりマルチプレクサステージ６０に入
力する、アナログ積分器９１、９２、Ｍを数百チャネル
設けたことを特徴とする。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、多チヤンネル・パルス
幅変調を有するミクスドシグナル被試験用ＩＣ（ＬＣＤ
ドライバＩＣ）を高速、高精度に試験する半導体試験装
置に関する。
幅変調を有するミクスドシグナル被試験用ＩＣ（ＬＣＤ
ドライバＩＣ）を高速、高精度に試験する半導体試験装
置に関する。
【０００２】
【従来の技術】従来多チヤンネル・パルス幅変調を有す
るミクスドシグナル被試験用ＩＣ（ＬＣＤドライバＩ
Ｃ）を一般的に公知なデータアクイジョン回路で測定試
験する一実施例のブロック図を図５に示す。多チヤンネ
ル・パルス幅変調を有するミクスドシグナル被試験用Ｉ
Ｃ（ＬＣＤドライバＩＣ）を試験する半導体試験装置に
おいて被試験用ＩＣ（ＬＣＤドライバＩＣ）１と試験ス
テージ３００と制御ステージ１００より構成する。被試
験用ＩＣ（ＬＣＤドライバＩＣ）１に複数内蔵のパルス
幅変調回路出力２１、２２、ｍは試験ステージ３００内
複数のマルチプレクサよりなるマルチプレクサステージ
６０に接続、マルチプレクサステージ６０はサンプル＆
ホールド８０に接続、試験ステージ３００はマルチプレ
クサステージ６０とサンプル＆ホールド８０とＡＤコン
バータ７０ととアクイジョンメモリ７２、デジタルプロ
セッサ７３で構成する。被試験用ＩＣ（ＬＣＤドライバ
ＩＣ）１にパターン信号を与えるパターン発生器５０と
タイミング発生器４０と基準クロック３０からなる制御
ステージ１００より構成する。従来技術の低ビット、４
ビット１６階調クラスのデバイス（ＬＣＤドライバＩ
Ｃ）試験では、図５に示す様な一般的に公知なデータア
クイジョン回路での試験は出力電圧精度や動作速度は液
晶パネルの性能上特に問題はなっかった。
るミクスドシグナル被試験用ＩＣ（ＬＣＤドライバＩ
Ｃ）を一般的に公知なデータアクイジョン回路で測定試
験する一実施例のブロック図を図５に示す。多チヤンネ
ル・パルス幅変調を有するミクスドシグナル被試験用Ｉ
Ｃ（ＬＣＤドライバＩＣ）を試験する半導体試験装置に
おいて被試験用ＩＣ（ＬＣＤドライバＩＣ）１と試験ス
テージ３００と制御ステージ１００より構成する。被試
験用ＩＣ（ＬＣＤドライバＩＣ）１に複数内蔵のパルス
幅変調回路出力２１、２２、ｍは試験ステージ３００内
複数のマルチプレクサよりなるマルチプレクサステージ
６０に接続、マルチプレクサステージ６０はサンプル＆
ホールド８０に接続、試験ステージ３００はマルチプレ
クサステージ６０とサンプル＆ホールド８０とＡＤコン
バータ７０ととアクイジョンメモリ７２、デジタルプロ
セッサ７３で構成する。被試験用ＩＣ（ＬＣＤドライバ
ＩＣ）１にパターン信号を与えるパターン発生器５０と
タイミング発生器４０と基準クロック３０からなる制御
ステージ１００より構成する。従来技術の低ビット、４
ビット１６階調クラスのデバイス（ＬＣＤドライバＩ
Ｃ）試験では、図５に示す様な一般的に公知なデータア
クイジョン回路での試験は出力電圧精度や動作速度は液
晶パネルの性能上特に問題はなっかった。
【０００３】
【発明が解決しようとする課題】より高階調な６ビット
６４階調から８ビット２５６階調（フルカラーに近い）
デバイス（ＬＣＤドライバＩＣ）となると、ＬＣＤドラ
イバＩＣは格段に厳しく限界に近い出力電圧精度や動作
速度が要求されるため、ＬＣＤドライバＩＣ試験装置の
性能向上が問題となり、従来技術の試験方式であるデー
タアクイジョン回路ではサンプル＆ホールドにより瞬時
値をサンプリングするため正確な測定が出来ない、パル
ス幅時間測定器でパルス幅変調（ＰＷＭ）の繰り返し時
間を全チャンネル測定する方法ではでは６ビット６４階
調以上の被試験用ＬＣＤドライバＩＣは数百チヤンネル
を有しパルス幅時間測定器の構成が膨大となる。図５に
示す様なデータアクイジョン回路ではサンプル＆ホール
ドにより瞬時値をサンプリングするための正確な測定は
非常に多くのサンプリングを行いデジタル演算により積
分を行う必要がある、このため試験装置には超高速ＡＤ
コンバータを必要とし、演算のため多大な試験時間を要
するので高階調デバイス、例えば６ビット６４階調以上
を有するＬＣＤドライバＩＣの高精度の測定は困難とな
る。また、パルス幅を測定するパルス幅時間測定器を用
いる試験方法では数十ＭＨＺで動作する１ｎｓｅｃ以下
の分解能を有する高精度の時間測定器を数十から数百チ
ャンネル分用意する必要があり、半導体試験装置の大型
化、高価格化を伴う欠点があった。 被試験用ＬＣＤドライバＩＣ内蔵のパルス幅変調回路の
パルス幅変調信号を従来のデータアクイジョン回路構成
やパルス幅時間測定器を用いる方式によらず、パルス幅
変調信号をアナログ積分器で処理をして直接ＡＤコンバ
ータに伝える方式を選択することによって、多チヤンネ
ル・パルス幅変調を有するミクスドシグナル被試験用Ｌ
ＣＤドライバＩＣを高速度、高精度に試験できる新たな
半導体試験装置を提供するものである。
６４階調から８ビット２５６階調（フルカラーに近い）
デバイス（ＬＣＤドライバＩＣ）となると、ＬＣＤドラ
イバＩＣは格段に厳しく限界に近い出力電圧精度や動作
速度が要求されるため、ＬＣＤドライバＩＣ試験装置の
性能向上が問題となり、従来技術の試験方式であるデー
タアクイジョン回路ではサンプル＆ホールドにより瞬時
値をサンプリングするため正確な測定が出来ない、パル
ス幅時間測定器でパルス幅変調（ＰＷＭ）の繰り返し時
間を全チャンネル測定する方法ではでは６ビット６４階
調以上の被試験用ＬＣＤドライバＩＣは数百チヤンネル
を有しパルス幅時間測定器の構成が膨大となる。図５に
示す様なデータアクイジョン回路ではサンプル＆ホール
ドにより瞬時値をサンプリングするための正確な測定は
非常に多くのサンプリングを行いデジタル演算により積
分を行う必要がある、このため試験装置には超高速ＡＤ
コンバータを必要とし、演算のため多大な試験時間を要
するので高階調デバイス、例えば６ビット６４階調以上
を有するＬＣＤドライバＩＣの高精度の測定は困難とな
る。また、パルス幅を測定するパルス幅時間測定器を用
いる試験方法では数十ＭＨＺで動作する１ｎｓｅｃ以下
の分解能を有する高精度の時間測定器を数十から数百チ
ャンネル分用意する必要があり、半導体試験装置の大型
化、高価格化を伴う欠点があった。 被試験用ＬＣＤドライバＩＣ内蔵のパルス幅変調回路の
パルス幅変調信号を従来のデータアクイジョン回路構成
やパルス幅時間測定器を用いる方式によらず、パルス幅
変調信号をアナログ積分器で処理をして直接ＡＤコンバ
ータに伝える方式を選択することによって、多チヤンネ
ル・パルス幅変調を有するミクスドシグナル被試験用Ｌ
ＣＤドライバＩＣを高速度、高精度に試験できる新たな
半導体試験装置を提供するものである。
【０００４】
【課題を解決するための手段】上記課題を達成するため
に、本発明の多チヤンネル・パルス幅変調を有するミク
スドシグナル被試験用ＩＣ（ＬＣＤドライバＩＣ）１を
高速度、高精度に試験できる新たな構成と手段を図１の
一実施例ブロック図で示す。半導体試験装置においては
被試験用（ＬＣＤドライバＩＣ）１のパルス幅変調回路
２１、２２、ｍの数に応じられるように、アナログ積分
ステージ９０にパルス幅変調回路の数に応じた各々独立
したアナログ積分器９１、９２、ｎをを設け、積分モー
ドに従い積分する、アナログ積分器出力を複数のマルチ
プレクサよりなるマルチプレクサステージ６０で順次取
り出し次に設けたＡＤコンバータ７０に伝える、被試験
用ＩＣ（ＬＣＤドライバＩＣ）１にパターン信号を与え
るパターン発生器５０とタイミング発生器４０と基準ク
ロック３０からなる制御ステージ１００で構成され制御
ステージ１００で半導体試験装置全体を制御するように
設け、被試験用ＩＣ（ＬＣＤドライバＩＣ）１からのパ
ルス幅変調信号は直接半導体試験装置に装着したアナロ
グ積分ステージ９０に信号を入力して各アナログ積分器
出力は試験ステージ２００のマルチプレクサステージ６
０に信号を入力する、試験ステージ２００はマルチプレ
クサステージ６０とＡＤコンバータ７０とアクイジョン
メモリ７２とデジタルシグナルプロセッサ７３より構成
する。被試験用ＩＣ（ＬＣＤドライバＩＣ）１のパルス
幅変調回路２１、２２、ｍより積分ステージ９０に直接
各パルス幅変調信号が入力される方式を採用した結果、
多チヤンネル・パルス幅変調を有するミクスドシグナル
被試験用ＩＣ（ＬＣＤドライバＩＣ）１を高速度、高精
度に試験することが可能になった。
に、本発明の多チヤンネル・パルス幅変調を有するミク
スドシグナル被試験用ＩＣ（ＬＣＤドライバＩＣ）１を
高速度、高精度に試験できる新たな構成と手段を図１の
一実施例ブロック図で示す。半導体試験装置においては
被試験用（ＬＣＤドライバＩＣ）１のパルス幅変調回路
２１、２２、ｍの数に応じられるように、アナログ積分
ステージ９０にパルス幅変調回路の数に応じた各々独立
したアナログ積分器９１、９２、ｎをを設け、積分モー
ドに従い積分する、アナログ積分器出力を複数のマルチ
プレクサよりなるマルチプレクサステージ６０で順次取
り出し次に設けたＡＤコンバータ７０に伝える、被試験
用ＩＣ（ＬＣＤドライバＩＣ）１にパターン信号を与え
るパターン発生器５０とタイミング発生器４０と基準ク
ロック３０からなる制御ステージ１００で構成され制御
ステージ１００で半導体試験装置全体を制御するように
設け、被試験用ＩＣ（ＬＣＤドライバＩＣ）１からのパ
ルス幅変調信号は直接半導体試験装置に装着したアナロ
グ積分ステージ９０に信号を入力して各アナログ積分器
出力は試験ステージ２００のマルチプレクサステージ６
０に信号を入力する、試験ステージ２００はマルチプレ
クサステージ６０とＡＤコンバータ７０とアクイジョン
メモリ７２とデジタルシグナルプロセッサ７３より構成
する。被試験用ＩＣ（ＬＣＤドライバＩＣ）１のパルス
幅変調回路２１、２２、ｍより積分ステージ９０に直接
各パルス幅変調信号が入力される方式を採用した結果、
多チヤンネル・パルス幅変調を有するミクスドシグナル
被試験用ＩＣ（ＬＣＤドライバＩＣ）１を高速度、高精
度に試験することが可能になった。
【０００５】
【作用】本発明は、被試験用ＩＣ（ＬＣＤドライバＩ
Ｃ）１のパルス幅変調回路２１、２２、ｍより積分ステ
ージ９０に直接各パルス幅変調信号が入力されると各積
分器９１、９２、ｎは半導体試験装置制御ステージ１０
０の作用によって作動し各積分出力を行う、各積分出力
はマルチプレクサステージ６０の作用によって順次ＡＤ
コンバータ７０に入力される、ＡＤコンバータ７０は作
動し、次のステージに信号が出力される。
Ｃ）１のパルス幅変調回路２１、２２、ｍより積分ステ
ージ９０に直接各パルス幅変調信号が入力されると各積
分器９１、９２、ｎは半導体試験装置制御ステージ１０
０の作用によって作動し各積分出力を行う、各積分出力
はマルチプレクサステージ６０の作用によって順次ＡＤ
コンバータ７０に入力される、ＡＤコンバータ７０は作
動し、次のステージに信号が出力される。
【０００６】
【実施例】図１は本発明の多チヤンネル・パルス幅変調
を有するミクスドシグナル被試験用ＩＣ（ＬＣＤドライ
バＩＣ）１の半導体試験装置一実施例のブロック図を示
す。被試験用ＩＣ（ＬＣＤドライバＩＣ）１を試験する
ため被試験用ＩＣ（ＬＣＤドライバＩＣ）１内蔵のパル
ス幅変調回路２１、２２、ｍの信号を入力するアナログ
積分ステージ９０と制御ステージ１００と試験ステージ
２００より構成されている。アナログ積分ステージ９０
は被試験用ＩＣ（ＬＣＤドライバＩＣ）１内蔵のパルス
幅変調回路２１、２２、ｍと同等数のアナログ積分器を
設け、すなわちアナログ積分器９１、９２、Ｍは数百チ
ャンネル設ける。被試験用ＩＣ（ＬＣＤドライバＩＣ）
１にパターン信号を与えるパターン発生器５０とタイミ
ング発生器４０と基準クロック３０からなる制御ステー
ジ１００で構成され制御ステージ１００で半導体試験装
置全体を制御する。アナログ積分ステージ９０で積分さ
れた積分出力は試験ステージ２００のマルチプレクサス
テージ６０に入力され順次試験ステージ２００で処理さ
れる。試験ステージ２００はマルチプレクサステージ６
０とＡＤコンバータ７０とアクイジョンメモリ７２とデ
ジタルプロセッサ７３より構成される。
を有するミクスドシグナル被試験用ＩＣ（ＬＣＤドライ
バＩＣ）１の半導体試験装置一実施例のブロック図を示
す。被試験用ＩＣ（ＬＣＤドライバＩＣ）１を試験する
ため被試験用ＩＣ（ＬＣＤドライバＩＣ）１内蔵のパル
ス幅変調回路２１、２２、ｍの信号を入力するアナログ
積分ステージ９０と制御ステージ１００と試験ステージ
２００より構成されている。アナログ積分ステージ９０
は被試験用ＩＣ（ＬＣＤドライバＩＣ）１内蔵のパルス
幅変調回路２１、２２、ｍと同等数のアナログ積分器を
設け、すなわちアナログ積分器９１、９２、Ｍは数百チ
ャンネル設ける。被試験用ＩＣ（ＬＣＤドライバＩＣ）
１にパターン信号を与えるパターン発生器５０とタイミ
ング発生器４０と基準クロック３０からなる制御ステー
ジ１００で構成され制御ステージ１００で半導体試験装
置全体を制御する。アナログ積分ステージ９０で積分さ
れた積分出力は試験ステージ２００のマルチプレクサス
テージ６０に入力され順次試験ステージ２００で処理さ
れる。試験ステージ２００はマルチプレクサステージ６
０とＡＤコンバータ７０とアクイジョンメモリ７２とデ
ジタルプロセッサ７３より構成される。
【０００７】図２のタイミングチャートを示す。被試験
用ＩＣ（ＬＣＤドライバＩＣ）１を試験するデバイス
（当該被試験用ＩＣ）に規定のＡ信号を印加すると（基
準クロック、デジタル信号、ラッチ信号）デバイス内蔵
の各パルス幅変調回路２１、２２、ｎの作用で各パルス
幅変調回路よりＰＷＭ出力Ｂの信号が出力される、積分
モード２周期積分すると、各アナログ積分器９１、９
２、Ｍより積分値Ｄの信号が出力される、Ｅが示すマル
チプレクサステージ６０の各のマルチプレクサはチャン
ネル切替えをｃｈ１、ｃｈ２、ｃｈ３、ｃｈ４と順次行
う、ＡＤコンバータ７０はサンプリングクロックＦの信
号によってＡＤコンバータデジタル出力ＧをＣＨ１、Ｃ
Ｈ２、ＣＨ３、ＣＨ４と順次行い、試験ステージ２００
のアクイジョンメモリ７２に出力Ｇを入力する。
用ＩＣ（ＬＣＤドライバＩＣ）１を試験するデバイス
（当該被試験用ＩＣ）に規定のＡ信号を印加すると（基
準クロック、デジタル信号、ラッチ信号）デバイス内蔵
の各パルス幅変調回路２１、２２、ｎの作用で各パルス
幅変調回路よりＰＷＭ出力Ｂの信号が出力される、積分
モード２周期積分すると、各アナログ積分器９１、９
２、Ｍより積分値Ｄの信号が出力される、Ｅが示すマル
チプレクサステージ６０の各のマルチプレクサはチャン
ネル切替えをｃｈ１、ｃｈ２、ｃｈ３、ｃｈ４と順次行
う、ＡＤコンバータ７０はサンプリングクロックＦの信
号によってＡＤコンバータデジタル出力ＧをＣＨ１、Ｃ
Ｈ２、ＣＨ３、ＣＨ４と順次行い、試験ステージ２００
のアクイジョンメモリ７２に出力Ｇを入力する。
【０００８】その他の一実施例として図３に示す。被試
験用ＩＣ（ＬＣＤドライバＩＣ）１を試験するため被試
験用ＩＣ（ＬＣＤドライバＩＣ）１内蔵のパルス幅変調
回路２１、２２、ｍの信号を入力するアナログ積分ステ
ージ９０と制御ステージ１００と試験ステージ４００よ
り構成さる。アナログ積分ステージ９０は被試験用ＬＣ
ＤドライバＩＣ１内蔵のパルス幅変調回路２１、２２、
ｍと同じ数のアナログ積分器を設け、すなわちアナログ
積分器９１、９２、Ｍを数百チャンネル設ける。被試験
用ＩＣ（ＬＣＤドライバＩＣ）１にパターン信号を与え
るパターン発生器５０とタイミング発生器４０と基準ク
ロック３０からなる制御ステージ１００で構成され制御
ステージ１００で半導体試験装置全体を制御する。アナ
ログ積分ステージ９０で積分された積分出力は試験ステ
ージ４００のＡＤコンバータ７７、７８、Ｎに直接入力
する、ＡＤコンバータ７７、７８、Ｎとアナログ積分器
９１、９２、Ｍは一対に設ける。入力した積分信号は試
験ステージ４００で処理する、試験ステージ４００はＡ
Ｄコンバータ７７、７８、Ｎとアクイジョンメモリ７２
とデジタルプロセッサ７３より構成される。
験用ＩＣ（ＬＣＤドライバＩＣ）１を試験するため被試
験用ＩＣ（ＬＣＤドライバＩＣ）１内蔵のパルス幅変調
回路２１、２２、ｍの信号を入力するアナログ積分ステ
ージ９０と制御ステージ１００と試験ステージ４００よ
り構成さる。アナログ積分ステージ９０は被試験用ＬＣ
ＤドライバＩＣ１内蔵のパルス幅変調回路２１、２２、
ｍと同じ数のアナログ積分器を設け、すなわちアナログ
積分器９１、９２、Ｍを数百チャンネル設ける。被試験
用ＩＣ（ＬＣＤドライバＩＣ）１にパターン信号を与え
るパターン発生器５０とタイミング発生器４０と基準ク
ロック３０からなる制御ステージ１００で構成され制御
ステージ１００で半導体試験装置全体を制御する。アナ
ログ積分ステージ９０で積分された積分出力は試験ステ
ージ４００のＡＤコンバータ７７、７８、Ｎに直接入力
する、ＡＤコンバータ７７、７８、Ｎとアナログ積分器
９１、９２、Ｍは一対に設ける。入力した積分信号は試
験ステージ４００で処理する、試験ステージ４００はＡ
Ｄコンバータ７７、７８、Ｎとアクイジョンメモリ７２
とデジタルプロセッサ７３より構成される。
【０００９】その他の一実施例として図４に示す。被試
験用ＩＣ（ＬＣＤドライバＩＣ）１を試験するため被試
験用ＩＣ（ＬＣＤドライバＩＣ）１内蔵のパルス幅変調
回路２１、２２、ｍの信号を受けるマルチプレクサステ
ージ６０とアナログ積分ステージ９０と試験ステージ５
００と制御ステージ１００より構成される。マルチプレ
クサステージ６０は被試験用ＩＣ（ＬＣＤドライバＩ
Ｃ）１内蔵のパルス幅変調回路２１、２２、ｍの信号を
処理して試験ステージ５００内のアナログ積分ステージ
８９に順次送る、ＡＤコンバータ７７、７８、ｎとアナ
ログ積分器９１、９２、ｎは一対に設ける。入力された
積分信号は試験ステージ５００で処理する、試験ステー
ジ５００はＡＤコンバータ７７、７８、ｎとアクイジョ
ンメモリ７２とデジタルプロセッサ７３より構成され
る。被試験用ＩＣ（ＬＣＤドライバＩＣ）１にパターン
信号を与えるパターン発生器５０とタイミング発生器４
０と基準クロック３０からなる制御ステージ１００で構
成され制御ステージ１００で半導体試験装置全体を制御
する。
験用ＩＣ（ＬＣＤドライバＩＣ）１を試験するため被試
験用ＩＣ（ＬＣＤドライバＩＣ）１内蔵のパルス幅変調
回路２１、２２、ｍの信号を受けるマルチプレクサステ
ージ６０とアナログ積分ステージ９０と試験ステージ５
００と制御ステージ１００より構成される。マルチプレ
クサステージ６０は被試験用ＩＣ（ＬＣＤドライバＩ
Ｃ）１内蔵のパルス幅変調回路２１、２２、ｍの信号を
処理して試験ステージ５００内のアナログ積分ステージ
８９に順次送る、ＡＤコンバータ７７、７８、ｎとアナ
ログ積分器９１、９２、ｎは一対に設ける。入力された
積分信号は試験ステージ５００で処理する、試験ステー
ジ５００はＡＤコンバータ７７、７８、ｎとアクイジョ
ンメモリ７２とデジタルプロセッサ７３より構成され
る。被試験用ＩＣ（ＬＣＤドライバＩＣ）１にパターン
信号を与えるパターン発生器５０とタイミング発生器４
０と基準クロック３０からなる制御ステージ１００で構
成され制御ステージ１００で半導体試験装置全体を制御
する。
【００１０】
【発明の効果】本発明は、以上説明したように構成され
ているので以下に掲載されるような効果を奏する。被試
験用ＩＣ（ＬＣＤドライバＩＣ）１内蔵のパルス幅変調
回路２１、２２、ｍは直接アナログ積分ステージ９０に
接続する、アナログ積分出力はマルチプレクサステージ
６０入力するので、多チヤンネル・パルス幅変調を有す
るミクスドシグナル被試験用ＬＣＤドライバＩＣ１を高
速、高精度に試験が行える。被試験用ＩＣ（ＬＣＤドラ
イバＩＣ）１内蔵のパルス幅変調回路２１、２２、ｍの
信号を入力するアナログ積分ステージ９０はアナログ積
分器９１、９２、Ｍと一対でＡＤコンバータ７７、７
８、Ｎを設けることによって即アナログ積分が行えるた
め高速、高精度の試験が可能とる。被試験用ＩＣ（ＬＣ
ＤドライバＩＣ）１内蔵のパルス幅変調回路２１、２
２、ｍとアナログ積分ステージ９０の間にマルチプレク
サステージ６１を設ける、パルス幅変調回路２１、２
２、ｍはマルチプレクサステージ６０に接続する、マル
チプレクサステージ６１の個々の配置によってアナログ
積分器の員数が低減されるため装置価格が安くなる。
ているので以下に掲載されるような効果を奏する。被試
験用ＩＣ（ＬＣＤドライバＩＣ）１内蔵のパルス幅変調
回路２１、２２、ｍは直接アナログ積分ステージ９０に
接続する、アナログ積分出力はマルチプレクサステージ
６０入力するので、多チヤンネル・パルス幅変調を有す
るミクスドシグナル被試験用ＬＣＤドライバＩＣ１を高
速、高精度に試験が行える。被試験用ＩＣ（ＬＣＤドラ
イバＩＣ）１内蔵のパルス幅変調回路２１、２２、ｍの
信号を入力するアナログ積分ステージ９０はアナログ積
分器９１、９２、Ｍと一対でＡＤコンバータ７７、７
８、Ｎを設けることによって即アナログ積分が行えるた
め高速、高精度の試験が可能とる。被試験用ＩＣ（ＬＣ
ＤドライバＩＣ）１内蔵のパルス幅変調回路２１、２
２、ｍとアナログ積分ステージ９０の間にマルチプレク
サステージ６１を設ける、パルス幅変調回路２１、２
２、ｍはマルチプレクサステージ６０に接続する、マル
チプレクサステージ６１の個々の配置によってアナログ
積分器の員数が低減されるため装置価格が安くなる。
【図１】 本発明の一実施例のブロック図である。
【図２】 そのタイミングチャートである。
【図３】 その他一実施例のブロック図である。
【図４】 その他一実施例のブロック図である。
【図５】 従来の半導体試験装置の一実施例のブロ
ック図である。
ック図である。
１ 被試験用ＩＣ（ＬＣＤドライバＩＣ） １１、１２、Ｄ デジタル入力端子 ２０ 制御入力 ２１、２２、ｍ パルス幅変調回路 ３０ 基準クロック ４０ タイミング発生器 ５０ パターン発生器 ６０、６１ マルチプレクサステージ ７０、７７、７８、ｎ、Ｎ ＡＤコンバータ ７２ アクイジョンメモリ ７３ デジタルシグナルプロセッサ（ＤＳＰ） ８０ サンプル＆ホールド ８９、９０ アナログ積分ステージ ９１、９２、Ｍ、ｎ アナログ積分器 １００ 制御ステージ ２００、３００、４００、５００ 試験ステージ
Claims (3)
- 【請求項１】 多チヤンネルのパルス幅変調信号を出力
する被試験用ＩＣ（１）を試験する半導体試験装置にお
いて、 被試験用ＩＣ（１）にパターン信号を与えるパターン発
生器（５０）とタイミング発生器（４０）と基準クロッ
ク（３０）からなる制御ステージ（１００）と、 多チヤンネルのパルス幅変調信号を出力する上記被試験
用ＩＣ（１）の出力端子にそれぞれ対応して設けられた
複数のアナログ積分器（９１、９２、Ｍ）からなるアナ
ログ積分ステージ（９０）と、 上記複数のアナログ積分器（９１、９２、Ｍ）のそれぞ
れの出力を選別するマルチプレクサステージ（６０）と
ＡＤコンバータ（７０）とアクイジョンメモリ（７２）
とデジタルプロセッサ（７３）よりなる試験ステージ
（２００）とを具備することを特徴とする半導体試験装
置。 - 【請求項２】 多チヤンネルのパルス幅変調信号を出力
する被試験用ＩＣ（１）を試験する半導体試験装置にお
いて、 被試験用ＩＣ（１）にパターン信号を与えるパターン発
生器（５０）とタイミング発生器（４０）と基準クロッ
ク（３０）からなる制御ステージ（１００）と、 多チヤンネルのパルス幅変調信号を出力する上記被試験
用ＩＣ（１）の出力端子にそれぞれ対応して設けられた
複数のアナログ積分器（９１、９２、Ｍ）からなるアナ
ログ積分ステージ（９０）と、 上記複数のアナログ積分器（９１、９２、Ｍ）のそれぞ
れの出力に対応して入力する複数のＡＤコンバータ（７
７、７８、Ｎ）とアクイジョンメモリ（７２）とデジタ
ルプロセッサ（７３）よりなる試験ステージ（４００）
とを具備することを特徴とする半導体試験装置。 - 【請求項３】 多チヤンネルのパルス幅変調信号を出力
する被試験用ＩＣ（１）を試験する半導体試験装置にお
いて、被試験用ＩＣ（１）にパターン信号を与えるパタ
ーン発生器（５０）とタイミング発生器（４０）と基準
クロック（３０）からなる制御ステージ（１００）と、 多チヤンネルのパルス幅変調信号を出力する上記被試験
用ＩＣ（１）のパルス幅変調信号の出力を選別する複数
のマルチプレクサよりなるマルチプレクサステージ（６
１）と、 上記マルツチプレクサステージ（６１）に対応したパル
ス幅変調信号を入力する複数のアナログ積分器（９１、
９２、ｎ）からなるアナログ積分ステージ（８９）と、 上記複数のアナログ積分器（９１、９２、ｎ）のそれぞ
れに対応して入力するＡＤコンバータ（７７、７８、
ｎ）とアクイジョンメモリ（７２）とデジタルシグナル
プロセッサ（７３）よりなる試験ステージ（５００）と
を具備することを特徴とする半導体試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6186793A JPH0829500A (ja) | 1994-07-15 | 1994-07-15 | 半導体試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6186793A JPH0829500A (ja) | 1994-07-15 | 1994-07-15 | 半導体試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0829500A true JPH0829500A (ja) | 1996-02-02 |
Family
ID=16194691
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6186793A Pending JPH0829500A (ja) | 1994-07-15 | 1994-07-15 | 半導体試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0829500A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030067890A (ko) * | 2002-02-08 | 2003-08-19 | 삼성전자주식회사 | 믹스드 신호용 반도체 소자 테스터 및 이를 이용한 검사방법 |
| KR100824158B1 (ko) * | 2003-11-07 | 2008-04-21 | 가부시끼가이샤 르네사스 테크놀로지 | 반도체 장치 및 반도체 장치의 시험 방법 |
| CN107356901A (zh) * | 2017-07-19 | 2017-11-17 | 成都普诺科技有限公司 | 三通道时差定位装置 |
| CN119001249A (zh) * | 2024-08-07 | 2024-11-22 | 中国船舶集团有限公司第七二三研究所 | 一种基于实时多通道高速采集的电磁信号采集分析系统 |
-
1994
- 1994-07-15 JP JP6186793A patent/JPH0829500A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030067890A (ko) * | 2002-02-08 | 2003-08-19 | 삼성전자주식회사 | 믹스드 신호용 반도체 소자 테스터 및 이를 이용한 검사방법 |
| KR100824158B1 (ko) * | 2003-11-07 | 2008-04-21 | 가부시끼가이샤 르네사스 테크놀로지 | 반도체 장치 및 반도체 장치의 시험 방법 |
| CN107356901A (zh) * | 2017-07-19 | 2017-11-17 | 成都普诺科技有限公司 | 三通道时差定位装置 |
| CN119001249A (zh) * | 2024-08-07 | 2024-11-22 | 中国船舶集团有限公司第七二三研究所 | 一种基于实时多通道高速采集的电磁信号采集分析系统 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20031216 |