JPH0829502A

JPH0829502A - 試験可能なロジックおよびメモリ混載半導体チップ

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Publication number: JPH0829502A
Application number: JP7151337A
Authority: JP
Inventors: Bertrand Gabillard; ベルトラン・ガビヤール; Michel Rivier; ミシェル・リヴィエール
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1994-07-07
Filing date: 1995-06-19
Publication date: 1996-02-02
Anticipated expiration: 2016-04-09
Also published as: US5717696A; EP0691612A1; JP3154644B2

Abstract

(57)【要約】【目的】ロジックおよびメモリを混合した半導体チッ
プにおいてロジックおよびメモリを個別に試験できるよ
うにすること。【構成】チップ１０は、論理部１４の電力供給レール
とメモリ・ユニット１２．１の電力供給レールとの間に
置かれたスイッチとして機能するＦＥＴよりなる試験回
路４４を有する。ＦＥＴの制御ゲートは、標準の制御信
号ＬＴに接続されている。ＬＴの値により、試験回路
は、混合チップのメモリ・ユニットと論理部を、接続し
たり分離したりする。チップのＴＥＳＴモード中は、制
御信号の値ＬＴが試験回路をオフにし、メモリ・ユニッ
トには電力は供給されず、論理回路ネットワークが試験
される。次に制御信号の値ＬＴが反転され、制御ゲート
がメモリ・ユニットのすべての電力供給レールを、論理
部の電力供給レールに接続する。次に、埋め込みアレイ
の一連の試験を行う。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、論理ネットワークおよ
び埋め込みアレイの両方を組み合わせて混載したチップ
の試験に関するものであり、さらに詳細には、試験中
に、上記の混載チップの論理部をメモリ部から分離する
回路に関するものである。メモリ・チップを個別に検査
することにより、故障したメモリ・エレメントの場合、
冗長回路を広範に利用することができる。これにより、
製造したメモリ／ロジック混載チップの歩留まりが増大
し、その結果、出荷製品品質レベルの数字が減少する。

【０００２】

【従来の技術】高密度、高信頼性、および低コストを図
ることは、ＶＬＳＩ市場において製品が成功するために
重要である。マイクロプロセッサ、マイクロコントロー
ラ、その他多数の製品の実際の設計においては、同一チ
ップ上に大型アレイおよび論理回路ネットワークが混在
する。下記の説明では、このようなチップを混載チップ
または混合チップと称する。

【０００３】チップの試験は、チップが顧客のシステム
に取り付けられる前の最終段階であるため、重要な作業
である。試験の範囲は、チップに適用される多数のテス
ト・パターンにより、可能な限り広くする。しかし、処
理時間とコストを減少させるために、試験効率は１００
％にはならず、一連の試験に合格したチップが、試験を
行わなかった欠陥のために顧客の環境に適合しないとい
う確率が残存する。この試験を行わなかった欠陥を有す
るチップの比率を、通常、出荷製品品質レベル（ＳＰＱ
Ｌ）の数字で表す。したがって、歩留まりおよびＳＰＱ
Ｌは、直接試験効率に関係する。

【０００４】スタンドアローン・メモリ・チップおよび
個別の論理チップを伴って設計された製品の場合、一連
の試験は各チップについて行われる。一連の論理試験
は、論理チップに適用され、欠陥のあるチップは不合格
となる。一連の個別メモリ試験は、スタンドアローン・
メモリ・チップに適用される。冗長回路が設計されてお
り、冗長回路より多くのアレイ・セルに欠陥がなけれ
ば、欠陥のあるメモリ・チップは修理することができ
る。冗長構成は、欠陥のあるワード線またはビット線を
冗長ラインで置換することにより、メモリ・チップの歩
留まりを高める。チップの面積全体の２５％台のアレイ
で、冗長構成が必要であるとされている。たとえば、図
３に、グラウンド・ルール（ＧＲ）による、各種のアレ
イ・サイズ（キロビット）における推奨される冗長ワー
ド線（ＲＷＬ）の数を示す。

【０００５】冗長構成を使用する場合、欠陥のあるエレ
メント（すなわちメモリ・セル、ビット線またはワード
線）は、対応する冗長エレメントにより置換される。こ
れは一般に、ヒューズを溶断して故障したアドレスを切
り離し、これを冗長アドレスと置換する。論理回路また
はメモリ製品の代表的な欠陥により、高電源と低電源の
間に導電性のパスが形成される。このようなチップ上の
短絡により、Ｉｄｄと呼ばれる直流の漏れ電流が生じ
る。この漏れ電流（Ｉｄｄ）は、許容値より低くなけれ
ばならない。したがって、真のＩｄｄ値を測定し、これ
を理論値（Ｉｄｄｔｅｓｔ）と比較するために、一連の
特定の試験を行う。混合チップの場合に重要な特徴とな
る特異性は、この漏れ電流の値が、論理ネットワークの
場合（数ミリアンペア）よりも、アレイの場合と同程度
になることである。論理チップについて測定したＩｄｄ
が、Ｉｄｄｔｅｓｔより大きい場合は、漏れのある回
路を修理する可能性がないため、チップは不良品とされ
る。メモリ・チップの場合も、Ｉｄｄ電流が、Ｉｄｄ
ｔｅｓｔの値と比較される。しかし電流が高い場合に
は、冗長性を試験する他のテスト・パターンが行われ
る。その後、故障エレメントを冗長エレメントにより置
換する。冗長性は、チップを埋め込んだメモリ製品の製
造歩留まりを改善するために、著しく貢献しているのは
明らかである。

【０００６】混合チップについていえば、漏れ電流はチ
ップの論理部、チップのメモリ部のいずれか、または論
理およびメモリ回路の両方により生じることがある。上
述のように、論理およびメモリのＩｄｄｔｅｓｔ理論
値は等しい。このことは、測定値と比較するためには、
ひとつのＩｄｄｔｅｓｔ値を考慮すればよいことを意
味する。さらに、混合チップについて、１回のＩｄｄ試
験が行われる。したがって、漏れ電流の測定値は識別さ
れず、許容値より高い場合は、そのチップは不合格とさ
れる。このように、故障の原因が修理が可能であったか
もしれないメモリ・チップにある場合であっても、故障
のあるチップの大部分が不合格となるため、アレイの冗
長性は効率が悪い。この理由で、混合チップの設計によ
っては、冗長構成は使い道がないとして、実施しないも
のもある。このように、混合チップの製造歩留まりが影
響を受け、本来よりも低くなる。欠陥のあるメモリ・エ
レメントを識別し、冗長構成により修理したとすれば、
製品の品質全体が改善されるであろう。したがって、混
合チップは、ＳＰＱＬの立場から、満足な解決方法を実
施する必要がある。このためには、問題は論理回路の欠
陥による故障を、メモリ・ユニットの欠陥による故障と
識別することである。

【０００７】解決方法のひとつは、下記に説明するよう
な、適当な工具による、混合チップの一連の試験方法を
確立することである。最初の一連のＩｄｄ試験をチップ
に適用する。この試験が良好であれば、すなわちＩｄｄ
の値が予想以下であれば、一連のメモリ試験を適用し、
メモリが良好であるか、修理可能であるか、修理不能で
あるかにより、チップを仕分けすることができる。Ｉｄ
ｄの値が高い場合は、チップを不合格とせず、メモリ試
験を適用する。メモリ中に故障のエレメントが検出され
た場合には、冗長性を試験して、故障の回路を置換す
る。しかし、この段階で、Ｉｄｄが高いのは故障したメ
モリ・エレメントによるものであるとは限らないため、
このチップが完全に欠陥がないということはできない。
たとえば、ビット線間またはワード線間の短絡が、Ｉｄ
ｄ電流に影響を与えることはないが、この種の故障も、
一連のメモリ試験で検出され、修正される。この種の故
障の場合、最初の修理後も、高い漏れ電流が残る。した
がって、この解決方法を適用する場合には、故障をすべ
て出荷前に確実に検出する方法はない。このようにし
て、ＳＰＱＬが悪化する。経済的見地から、顧客の満足
の低下により、この解決方法は高価なものになる。そこ
で、低コストで信頼性のある解決方法は、混合チップの
論理部をメモリ部と無関係に試験することができる一連
の試験に基づいたものであることが好ましい。換言すれ
ば、混合チップは２個の異なるチップとして製造された
ようにして試験する必要がある。このことは、最初にテ
スト・パターンを論理回路に適用して、Ｉｄｄの高いチ
ップを不合格にするということである。次に一連のＩｄ
ｄ試験をＩｄｄの低い論理チップのメモリ部に適用す
る。欠陥のあるメモリ・エレメントを識別することがで
き、必要があれば冗長構成を使用する。

【０００８】下記に、このような一連の試験の実施と、
その欠点について説明する。これは、埋め込みアレイ１
２と論理回路ネットワーク１４を有する従来の混合チッ
プ１０の一部を示す図４を参照して説明する。標準の埋
め込みアレイ１２は、入出力回路１２．２（ドライバ／
レシーバおよびセンス・アンプなど）および最終的に冗
長回路１２．３に接続されたメモリ・ユニット１２．１
で構成される。多数の論理回路（１４．１ないし１４．
Ｎ）で構成される論理回路ネットワーク１４は、データ
処理動作を行うために、埋め込みアレイ全体に分布す
る。２個の一次入力端子１６、１８は、それぞれ通常の
方法で分布している内部ＶＤＤ（ＧＮＤ）レールからな
る２個の独立したメタライズされたグリッドを介して、
ＶＤＤ電源およびＧＮＤ電源をチップ全体に供給するた
めのものである。さらに、標準の混合チップ１０には、
２つの基本的動作モード、すなわち通常動作のためのＳ
ＹＳＴＥＭモードと、製造環境で使用するＴＥＳＴモー
ドがある。ＳＹＳＴＥＭモードでは、内部基準電圧は、
特定の動作モードを必要とするある種の回路中の、ＤＣ
電流を一定に保つのに用いられる。この内部基準は、一
定の信号（ＬＴ）により駆動される電圧発生装置により
発生させる。ＬＴは、標準一次入力端子２２から供給さ
れ、ＤＣ電流が必要な場合ＳＹＳＴＥＭ値に、また、Ｉ
ｄｄ試験中はこれらの直流消費回路のスイッチをオフに
し、したがって漏れ電流を正しく測定できるように、Ｔ
ＥＳＴ値に設定する。説明のため、図５は、ＬＴにより
制御されるＣＭＯＳ論理回路３０を示す。論理回路３０
は、入力信号ＶＩＮ３２を受けるＰＦＥＴと、直列に接
続されて基準電圧Ｖｒｅｆを受けるＮＦＥＴで構成され
ている。ＰＦＥＴおよびＮＦＥＴトランジスタは、ＶＤ
ＤとＧＮＤの間にバイアスされている。基準電圧Ｖｒｅ
ｆは、ＧＮＤおよび第２の電源ＶＤＤ'の間に接続され
る基準電圧発生装置３４により発生される。基準電圧発
生装置３４がオンの場合、すなわち、ＳＹＳＴＥＭモー
ドでは、ＬＴは低で、ＶｒｅｆはＶＤＤ'に接続され
る。したがって、ＮＦＥＴがオンになり、一定のＤＣ電
流を駆動する。ＶＩＮ３２が高の時は、ＶＯＵＴ３６が
ＧＮＤに接続される。ＶＩＮ３２が低の時は、ＰＦＥＴ
がオンになり、ＶＯＵＴ３６が高になるが、ＮＦＥＴデ
バイスの電流のため、電圧はＶＤＤよりも低くなる。

【０００９】製造環境、すなわちＴＥＳＴモードでは、
ＬＴ値が反転する。ＶｒｅｆはＧＮＤに接続され、ＮＦ
ＥＴデバイスはオフになる。そのようにして、漏れ電流
を発散させる故障した回路がある場合を除いて、チップ
上の一定のＤＣ電流値は０となる。このようにして、一
連のＩｄｄ試験を適用し、漏れ電流を測定する。その
後、ＬＴパッドにＬＴＳＹＳＴＥＭ値が供給されるよ
うにして良好なチップが出荷される。

【００１０】混合チップのための一連の可能な試験の説
明に戻って、解決方法のひとつは、いくつかのＶＤＤ
（ＧＮＤ）電源グリッドを持つことで、ひとつは論理の
ためのＶＤＤ（ＧＮＤ）グリッド、他のひとつはアレイ
のためのＶＤＤ（ＧＮＤ）グリッドである。上述のよう
に、技術および設計には関係のない、供給グリッドを設
けるために、ＶＬＳＩチップ上の供給電力の分布を均一
にする。論理とメモリに異なるグリッドを使用する場
合、チップ上にいくつかの埋め込みアレイがあると、供
給電力の分布はますます複雑になる。このような解決方
法は、いくつかの埋め込みアレイにより設計された混合
チップには適当ではない。

【００１１】そこで、論理回路ネットワークおよび埋め
込みアレイの両方に共通の電力供給グリッドを保存し、
ＴＥＳＴモード中に２個の部品の間のセパレータとして
機能する新しい回路を設けることが望ましい。これによ
り、まず論理部を試験し、欠陥のある論理部にしたがっ
てチップを仕分けし、次に良好なチップの埋め込みアレ
イのみのための試験を行うことができる。したがって、
故障したメモリ・エレメントの場合、冗長性を使用する
ことができる。これにより、混合チップの製造歩留まり
を改善することができる。

【００１２】

【発明が解決しようとする課題】本発明の主目的は、半
導体製品混合チップの製造歩留まりを増大し、ＳＰＱＬ
を改善するための、試験回路を提供することにある。

【００１３】本発明の第２の目的は、埋め込みアレイの
位置および数に関係のない、混合チップの試験回路を提
供することにある。

【００１４】本発明の他の目的は、ＴＥＳＴモード中
に、最初に混合チップの論理部に電力を供給し、次にメ
モリ部に電力を供給することのできる試験回路を提供す
ることにある。

【００１５】本発明の他の目的は、欠陥のある論理部ま
たは欠陥のあるメモリ部により、混合チップを仕分けす
るための、試験回路を提供することにある。

【００１６】本発明の他の目的は、信頼性対コストの比
が高い混合チップを提供することにある。

【００１７】

【課題を解決するための手段】本発明の基本原理によれ
ば、同一の支持体の上に少なくとも１つの埋め込みアレ
イおよび論理回路ネットワークを有する混合チップの、
試験回路が提供される。

【００１８】このような半導体チップには、２つの標準
の動作モード、すなわち通常の動作のためのＳＹＳＴＥ
Ｍモードと、製造環境に使用されるＴＥＳＴモードがあ
る。

【００１９】本発明は、ＴＥＳＴモードでは、埋め込み
アレイのメモリ・ユニットを、論理回路ネットワークか
ら完全に分離し、ＳＹＳＴＥＭモードでは、埋め込みア
レイを論理回路ネットワークに接続する試験回路を提供
する。これにより、一連の論理試験をチップの論理部の
みに適用し、欠陥のあるチップを不合格にすることがで
きる。次に、良好なチップについてメモリ部を試験す
る。欠陥のあるメモリ・エレメントについては、冗長回
路を使用して欠陥のあるチップを置換する。これによ
り、製造された混合チップの製造歩留まりが増大する。

【００２０】

【実施例】上述のように、本発明の主目的は、論理部に
無関係に、混合チップのメモリ部を試験することにあ
る。これは、最初にアレイの論理回路と、入出力回路に
電力を供給し、さらに埋め込みアレイのメモリ・セルに
電力を供給する試験回路により行われる。これにより、
最初にチップの論理部を試験した後、メモリ部を試験す
ることができる。さらに、本発明による解決方法は、標
準のＶＬＳＩチップの試験の目的に使用されている既存
の信号ＬＴを利用することができる。

【００２１】従来の技術で説明したように、欠陥のある
メモリ・ユニット、一般にメモリ・セルの行または列を
修理するために、冗長回路を使用する。アレイ中の他の
回路、すなわち入出力回路は、冗長化されず、修理され
ない。このことは、入出力回路は、論理回路ネットワー
クと同じ一連のＩｄｄ試験中に試験することができるこ
とを意味する。したがって、本発明の試験回路は、ＴＥ
ＳＴモードの間、埋め込みアレイ中のメモリ・セルを、
チップ中の他のすべての回路から分離する。試験回路
は、制御値にしたがって、メモリ・ユニットを論理回路
ネットワークに接続し、または論理回路ネットワークか
ら分離する、スイッチとして機能する。試験回路は、メ
モリ・セルの電力供給レールと、論理回路の電力供給レ
ールとの間に置かれ、ＬＴ信号により制御される。チッ
プがＴＥＳＴモードの時は、これらの電力供給レールは
分離され、チップがＳＹＳＴＥＭモードの時は接続され
る。ＴＥＳＴモードの間は、ＬＴのＴＥＳＴ値が試験回
路の制御ゲートに印加され、これをオフにする。この時
は電力供給レールが分離され、論理回路ネットワークお
よび入出力回路にのみ電力供給されるが、メモリ・ユニ
ットには供給されない。したがって、一連のＩｄｄ試験
は、すべての論理回路のみに適用され、欠陥のある論理
チップについて最初の仕分けが行われる。次に、ＬＴ信
号の値を反転する。試験回路はオンになり、論理ネット
ワークとメモリ・ユニットの両方に電力を供給する。電
力供給レールは、ＳＹＳＴＥＭモードの場合と同様に接
続される。メモリ・セルは選択することができ、アレイ
について一連のＩｄｄ試験が開始される。次に、欠陥の
あるエレメントが修理可能かどうかにより２番目の仕分
けが行われる。修理可能なときは、冗長回路を使用する
ことができ、したがって良好なチップの生産が改善され
る。この段階で、不合格になったチップは、欠陥のある
論理回路を持つチップと、未修理のメモリ・セルを持つ
チップのみである。

【００２２】本発明の他の主要な点は、チップ上の試験
回路の位置である。試験回路のひとつは、メモリ・ユニ
ット全体の独特の試験回路の代わりに、メモリ・セルの
各行または列について行う。この選択は、試験回路がセ
ルの各行または列の設計に取り込まれるため、アレイの
設計の自動化が良好になる。チップの設計が複雑かつ高
密度になるほど、１個のチップに寸法の異なるいくつか
のアレイが混在することが可能になる。本発明によれ
ば、試験回路の設計は、メモリ・ユニットの行または列
の数に無関係であるため、変わらない。

【００２３】本発明による混合チップを示す図１と、試
験回路の詳細を示す図２を参照して、試験回路がＶＤＤ
電力供給レールに置かれた場合の本発明の可能なハード
ウェアのひとつについて説明する。標準の埋め込みアレ
イ１２のＮ行×Ｍ列のメモリ・ユニット１２．１につい
ては、Ｎ個の試験エレメント４４．１ないし４４．Ｎか
らなる試験回路４４が実装される。試験エレメントのひ
とつ４４．１は、入力ゲート４４．１ａ、出力ゲート４
４．１ｂ、および制御ゲート４４．１ｃで形成されるＰ
ＦＥＴ装置で構成される。入力ゲート４４．１ａは、論
理回路ネットワーク１４と入出力回路１２．２に電力を
供給するＶＤＤ電力供給レール４６に接続されている。
出力ゲート４４．１ｂは、メモリ・ユニット１２．１の
対応する行のＶＤＤ電力供給レール４８．１に接続され
ている。制御ゲート４４．１ｃは、ＬＴ信号を受信す
る。Ｎ個のＰＦＥＴ装置のすべての入力ゲート４４．１
ａないし４４．Ｎａは、交差接続され、Ｎ個のＰＦＥＴ
装置の各出力ゲート４４．１ｂないし４４．Ｎｂは、メ
モリ・ユニット１２．１の各行の各ＶＤＤ電力供給レー
ル４８．１ないし４８．Ｎにそれぞれ接続されている。
すべての制御ゲート４４．１ｃないし４４．Ｎｃは、Ｌ
Ｔ信号により同時に駆動される。

【００２４】チップがＴＥＳＴモードの場合は、ＬＴは
高で、制御ゲート４４．１ｃないし４４．Ｎｃは、ＶＤ
Ｄに接続され、Ｎ個のＰＦＥＴ装置はオフになる。した
がって、論理回路ネットワークのＶＤＤ電力供給レール
４６と、メモリ・ユニットの電力供給レール４８．１な
いし４８．Ｎとの間は接続されない。メモリ・セルは完
全に分離され、選択は不可能になる。次に、一連のＩｄ
ｄ試験が、論理ネットワーク１４とアレイの入出力回路
１２．２のみに適用される。欠陥のある論理チップは不
合格とされる。次にＳＹＳＴＥＭモードで、埋め込みア
レイを試験するために、Ｉｄｄの低い論理チップに電力
が供給される。

【００２５】ＬＴにＳＹＳＴＥＭモードの値を供給する
と、Ｎ個のＰＦＥＴ装置はオンになり、論理回路のＶＤ
Ｄ電力供給レール４６は、メモリ・ユニットのすべての
電力供給レールに電力を供給し、メモリ・セルにＶＤＤ
を供給する。次に、一連のアレイ試験を適用する。Ｉｄ
ｄの高いチップと、未修理のチップが不合格とされる。
良好なチップは、ＬＴをＳＹＳＴＥＭモードの値に設定
して出荷され、論理回路ネットワーク１４と埋め込みア
レイ１２の間を完全に接続する。

【００２６】以上の説明では、ＶＤＤ電力供給レールを
介してメモリ・ユニットの行に接続されたＰＦＥＴ装置
により形成され、ＬＴ信号により制御される試験回路を
用いた実施態様に関して述べたが、ＧＮＤ電力供給レー
ルを介してメモリ・ユニットの列に接続されたＮＦＥＴ
装置で形成され、反転したＬＴ信号により制御される試
験回路、すなわち、各メモリ・ユニット列の共通ＧＮＤ
接続をＮＦＥＴで選択的に制御するようにした試験回路
にも完全に適用することもできる。

【００２７】まとめとして、本発明の構成に関して以下
の事項を開示する。

【００２８】（１）第１および第２の供給電圧の間にバ
イアスされ、ＳＹＳＴＥＭモードおよびＴＥＳＴモード
の２つの動作を有する半導体チップにおいて、標準の入
出力回路に接続された、Ｎ行×Ｍ列のメモリ・ユニット
により形成された少なくとも１個の埋め込みアレイと、
データ処理操作のための論理回路ネットワークと、上記
第１の電圧を供給するための第１のチップ一次入力端子
と、上記第２の電圧を供給するための第２のチップ一次
入力端子と、ＴＥＳＴモードでは特性試験の測定に使用
され、ＳＹＳＴＥＭモードでは内部基準電圧を供給する
ために使用される制御信号ＬＴを発生するための第３の
チップ一次入力端子と、ＴＥＳＴモードでは上記制御信
号ＬＴに応答して、上記メモリ・ユニットを上記論理回
路ネットワークと上記標準入出力回路の両方から分離
し、ＳＹＳＴＥＭモードでは上記制御信号ＬＴに応答し
て、上記メモリ・ユニットを上記論理回路ネットワーク
と上記標準入出力回路の両方に接続する試験回路とを有
することを特徴とする半導体チップ。（２）上記試験回路がＮ個のＰＦＥＴ装置からなり、そ
れぞれが第１端子、第２端子、および制御端子を有し、
上記第１の電圧が上記第１端子に印加され、上記第２端
子が上記メモリ・ユニットの各行の対応する電力供給レ
ールに接続され、上記制御信号ＬＴが、上記制御端子に
供給されることを特徴とする、上記（１）に記載の半導
体チップ。（３）上記試験回路がＭ個のＮＦＥＴ装置からなり、そ
れぞれが第１端子、第２端子、および制御端子を有し、
上記第２の電圧が上記第１端子に印加され、上記第２端
子が上記メモリ・ユニットの各列の対応する電力供給レ
ールに接続され、上記制御信号ＬＴが、上記制御端子に
供給されることを特徴とする、上記（１）または（２）
に記載の半導体チップ。（４）上記埋め込みアレイが、さらに冗長回路を有する
ことを特徴とする、上記（１）、（２）または（３）に
記載の半導体チップ。

【００２９】

【発明の効果】以上述べたように、本発明によれば、・ＳＰＱＬが顕著に減少するため、コストが大幅に低下
し、・冗長の最適な使用により、製造歩留まりが改善され、・チップの試験のために論理回路を追加する必要がな
く、・通常の電力供給分布と同じ設計概念が維持され、・本発明の回路を駆動するために、入力を追加する必要
がなく、チップのすべての入力は元の設計に固定され、・個別の論理チップおよびアレイ・チップに対するもの
と同じ試験工具および一連の試験を使用することができ
るという利点がある。

【図面の簡単な説明】

【図１】本発明による、標準の混合チップ中のハードウ
ェアを示す図である。

【図２】ＶＤＤ電源の分離可能な、本発明による試験回
路のひとつを示す図である。

【図３】いくつかのアレイ寸法に対する、従来の冗長メ
モリ・アレイの数を示す表である。

【図４】埋め込みアレイと論理回路ネットワークを有す
る、従来の混合チップを示す図である。

【図５】標準のＣＭＯＳ技術における、ＬＴ信号により
駆動される、最新の論理回路を示す図である。

【符号の説明】

１２埋め込みアレイ１２．１メモリ・ユニット１２．２入出力回路１２．３冗長回路１４論理回路ネットワーク１６一次入力端子１８一次入力端子２２一次入力端子４４試験回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者ミシェル・リヴィエールフランス77630 バルビゾンリュー・ゴッシー１ビス

Claims

【特許請求の範囲】

【請求項１】第１および第２の供給電圧の間にバイアス
され、ＳＹＳＴＥＭモードおよびＴＥＳＴモードの２つ
の動作を有する半導体チップにおいて、標準の入出力回路に接続された、Ｎ行×Ｍ列のメモリ・
ユニットにより形成された少なくとも１個の埋め込みア
レイと、データ処理操作のための論理回路ネットワークと、上記第１の電圧を供給するための第１のチップ一次入力
端子と、上記第２の電圧を供給するための第２のチップ一次入力
端子と、ＴＥＳＴモードでは特性試験の測定に使用され、ＳＹＳ
ＴＥＭモードでは内部基準電圧を供給するために使用さ
れる制御信号ＬＴを発生するための第３のチップ一次入
力端子と、ＴＥＳＴモードでは上記制御信号ＬＴに応答して、上記
メモリ・ユニットを上記論理回路ネットワークと上記標
準入出力回路の両方から分離し、ＳＹＳＴＥＭモードで
は上記制御信号ＬＴに応答して、上記メモリ・ユニット
を上記論理回路ネットワークと上記標準入出力回路の両
方に接続する試験回路とを有することを特徴とする半導
体チップ。
【請求項２】上記試験回路がＮ個のＰＦＥＴ装置からな
り、それぞれが第１端子、第２端子、および制御端子を
有し、上記第１の電圧が上記第１端子に印加され、上記第２端子が上記メモリ・ユニットの各行の対応する
電力供給レールに接続され、上記制御信号ＬＴが、上記制御端子に供給されることを
特徴とする、請求項１に記載の半導体チップ。
【請求項３】上記試験回路がＭ個のＮＦＥＴ装置からな
り、それぞれが第１端子、第２端子、および制御端子を
有し、上記第２の電圧が上記第１端子に印加され、上記第２端子が上記メモリ・ユニットの各列の対応する
電力供給レールに接続され、上記制御信号ＬＴが、上記制御端子に供給されることを
特徴とする、請求項１または２に記載の半導体チップ。
【請求項４】上記埋め込みアレイが、さらに冗長回路を
有することを特徴とする、請求項１、２または３に記載
の半導体チップ。