JPH08297653A

JPH08297653A - アドレス付与機構付きアレイプロセッサ

Info

Publication number: JPH08297653A
Application number: JP7124232A
Authority: JP
Inventors: Nobuo Takayanagi; 信夫高柳; Yoshihiro Yamada; 義浩山田
Original assignee: Nippon Steel Corp
Current assignee: Nippon Steel Corp
Priority date: 1995-04-25
Filing date: 1995-04-25
Publication date: 1996-11-12

Abstract

(57)【要約】【目的】各プロセッサ要素においてＩＤ情報を保持す
るためだけに占有されるメモリ領域を削減することがで
き、しかもアドレス信号線を配線するための面積を可及
的に小さく抑えることができるようにする。【構成】複数個のプロセッサ要素ＰＥが縦方向および
横方向に配置されて成るアレイプロセッサにおいて、縦
方向のｎ列のプロセッサ要素に対して接続可能に縦方向
アドレス線１、２、３を配設するとともに、横方向のｍ
行のプロセッサ要素に対して接続可能に横方向アドレス
線１１、１２、１３を配設し、これらのアドレス線に接
続されているか否かによって、上記プロセッサ要素ＰＥ
に“１”か“０”の論理値をそれぞれ付与して行／列方
向のアドレスを与えるようにすることにより、アドレス
を付与したい場合には、その都度付与できるようにし
て、各プロセッサ要素にＩＤ情報を予め持たせておかな
くても済むようにする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、アドレス付与機構付き
アレイプロセッサに関し、特に、１つのＬＳＩ上に多数
のプロセッサ要素を格子状に結合して構成した単一命令
多重データ型（ＳＩＭＤ型）のアレイプロセッサに用い
て好適なものである。

【０００２】

【従来の技術】従来より、１つのＬＳＩ上に多数のプロ
セッサ要素を格子状に結合して構成したプロセッサアレ
イでは、上記多数のプロセッサ要素のそれぞれで並列演
算を行うことにより、処理速度を速くできるようにして
いる。そして、このような並列演算を実現するために、
処理の制御にＳＩＭＤ型（単一命令多重データ型）の制
御を用いたものがある。

【０００３】上記プロセッサ要素は、種々のデータを処
理するようになされており、また、アレイプロセッサ上
には非常に多くのプロセッサ要素が設けられている。そ
こで、従来より、各プロセッサ要素を個別に識別するた
めに、各プロセッサ要素にＩＤ情報を予め付与してい
た。

【０００４】

【発明が解決しようとする課題】したがって、従来のア
レイプロセッサにおいては、ＩＤ情報を保持するための
みに使用されるレジスタの領域が複数のプロセッサ要素
のそれぞれに必要であった。このため、各プロセッサ要
素においては、必要なメモリの容量が多くなってしまう
ので、その分だけ各プロセッサ要素毎の回路面積が大き
くなってしまうという問題点があった。

【０００５】このような問題が生じないようにするため
に、必要に応じて各プロセッサ要素にアドレスを付与す
るようにして、ＩＤ情報を保持するためのみに使用され
るレジスタの領域を各プロセッサ要素に設けなくても済
むようにすることが考えられる。

【０００６】しかし、このようにした場合には、各プロ
セッサ要素にアドレスを付与するためのアドレス信号線
が各プロセッサ要素の数だけ必要となるので、アドレス
信号線を配設するための面積が多く必要となってしまう
問題が生じる。

【０００７】したがって、各プロセッサ要素においてメ
モリ容量を削減できても、アドレス信号線を配線するた
めの面積が多く必要となってしまうと、アレイプロセッ
サ全体としては大きな利点が得られないことになる。

【０００８】本発明は上述の問題点にかんがみ、各プロ
セッサ要素においてＩＤ情報を保持するためだけに占有
されるメモリ領域を削減することができ、しかも各プロ
セッサ要素にアドレスを付与するためのアドレス信号線
を配線するための面積を可及的に小さく抑えることがで
きるようにすることを目的とする。

【０００９】

【課題を解決するための手段】本発明のアドレス付与機
構付きアレイプロセッサは、複数個のプロセッサ要素が
縦方向および横方向にマトリックス状に配置されて成る
アレイプロセッサにおいて、縦方向のｎ列のプロセッサ
要素に対して接続可能に縦方向アドレス線を配設すると
ともに、横方向のｍ行のプロセッサ要素に対して接続可
能に横方向アドレス線を配設し、上記縦方向アドレス線
に接続されているか否かによって、上記プロセッサ要素
に“１”か“０”の論理値を付与して行方向のアドレス
を与えるようにするとともに、上記横方向アドレス線に
接続されているか否かによって、上記プロセッサ要素に
“１”か“０”の論理値を付与して列方向のアドレスを
与えるようにして、上記アレイプロセッサにおける各行
のアドレスをｎビットのディジタル値で表すとともに、
各列のアドレスをｍビットのディジタル値で表すように
したことを特徴としている。

【００１０】また、本発明の他の特徴とするところは、
上記縦方向のｎ列の数、および横方向のｍ行の数を示す
ｍは３であることを特徴としている。

【００１１】また、本発明のその他の特徴とするところ
は、複数個のプロセッサ要素が縦方向および横方向にマ
トリックス状に配置されて成るアレイプロセッサにおい
て、縦方向にｎ個および横方向にｎ個のプロセッサ要素
を一つの単位グループとして複数個の単位グループを形
成するとともに、上記各単位グループを構成する個々の
プロセッサ要素に接続可能に縦方向アドレス線および横
方向アドレス線をそれぞれ配設し、上記各プロセッサ要
素が上記縦方向アドレス線に接続されているか否かによ
って“１”か“０”の論理値を付与することにより、上
記単位グループの行方向におけるアドレスをディジタル
値で表すようにするとともに、上記各プロセッサ要素が
上記横方向アドレス線に接続されているか否かによって
“１”か“０”の論理値を付与することにより、上記単
位グループの列方向におけるアドレスをディジタル値で
表すようにようにしている。

【００１２】また、本発明のその他の特徴とするところ
は、上記単位グループは縦方向に２個、横方向に２個の
プロセッサ要素に構成され、各行および各列のアドレス
が４ビットで表されていることを特徴としている。

【００１３】

【作用】本発明は上記技術手段を有するので、縦方向に
配設するアドレス線および横方向に配設するアドレス線
の本数を少なくして、各プロセッサ要素にアドレス値与
えることができるようになるので、各プロセッサ要素に
ＩＤ情報を保持させないで後からアドレスを付与するよ
うにしても、アドレス信号線を配設するために必要な面
積をあまり増大させないようにすることができる。

【００１４】

【実施例】以下、図面を参照しながら本発明の代表点認
識方法の一実施例を説明する。図１は、本発明のアドレ
ス付与機構付きアレイプロセッサの一例を示すアレイプ
ロセッサの全体構成図である。

【００１５】図１に示すように、本実施例のアドレス付
与機構付きアレイプロセッサは、所定のデータ処理を実
行する複数個のプロセッサ要素が縦方向および横方向に
８個ずつ配設されてアレイプロセッサＡが構成されてい
る。なお、実際のアレイプロセッサは、一般に、縦方向
および横方向に数十個、或いはそれ以上の多数が配設さ
れて構成されている。

【００１６】各プロセッサ要素ＰＥは、入力端子２０、
演算論理ユニット（ＡＬＵ）２１、レジスタ２２、出力
端子２３を有しており、図示しない光センサからの画像
データ（１画素分）が上記入力端子２０を介して入力さ
れる。

【００１７】上記光センサから入力された画像データ
は、演算論理ユニット２１に与えられて所定の処理が行
われ、その処理結果がレジスタ２２に記憶される。ま
た、出力端子２３を介して隣接プロセッサ要素ＰＥに出
力される。

【００１８】また、隣接プロセッサ要素ＰＥからの画像
データが入力端子２０を介して入力され、この画像デー
タも上記光センサから入力された画像データと同様に演
算論理ユニット２１に与えられて所定の処理が行われ、
その処理結果がレジスタ２２に記憶される。

【００１９】すなわち、図２に示したプロセッサ要素Ｐ
Ｅは、対応する光センサから入力される画像データに所
定の処理を施すとともに、隣接プロセッサ要素ＰＥから
入力される画像データに所定の処理を施して出力する機
能を有している。

【００２０】そして、本実施例のアレイプロセッサにお
いては、図１中の右側から３列を行方向のアドレスを与
えるために用い、下側から３行を列方向のアドレスを与
えるために用いて、行方向および列方向にそれぞれ３ビ
ットのアドレスを付与するようにしている。

【００２１】すなわち、右側の３列に沿って第１〜第３
の縦方向アドレス線１、２、３を設けるとともに、下側
の３行に沿って第１〜第３の行方向アドレス線１１、１
２、１３を設けている。

【００２２】そして、一番右側の列のプロセッサ要素Ｐ
Ｅにおいては、上から２番目、４番目、６番目、８番目
のプロセッサ要素ＰＥが上記第１の縦方向アドレス線１
に接続されている。

【００２３】また、右側から２番目の列のプロセッサ要
素ＰＥにおいては、上から３番目、４番目、７番目、８
番目のプロセッサ要素ＰＥが上記第１の縦方向アドレス
線２に接続されている。

【００２４】さらに、右側から３番目の列のプロセッサ
要素ＰＥにおいては、上から５番目、６番目、７番目、
８番目のプロセッサ要素ＰＥが上記第１の縦方向アドレ
ス線３に接続されている。

【００２５】一方、第１の横方向アドレス線１１に対し
ては、一番下側の行のプロセッサ要素ＰＥのうち、左側
から２番目、４番目、６番目、８番目のプロセッサ要素
ＰＥが接続されている。

【００２６】また、第２の横方向アドレス線１２に対し
ては、一番下から２行目のプロセッサ要素ＰＥのうち、
左側から３番目、４番目、７番目、８番目のプロセッサ
要素ＰＥが接続されている。

【００２７】さらに、第３の横方向アドレス線１３に対
しては、一番下から３行目のプロセッサ要素ＰＥのう
ち、左側から５番目、６番目、７番目、８番目のプロセ
ッサ要素ＰＥが接続されている。

【００２８】本実施例においては、このようにして各プ
ロセッサ要素ＰＥに縦横のアドレス線１〜３、１１〜１
３を接続して、アドレス線が接続されているプロセッサ
要素ＰＥに“１”の論理値を付与するようにしている。

【００２９】したがって、本実施例の場合には、論理値
が付与される対象が縦方向に３列、横方向に３行である
ので、各行および各列に３ビットの論理値が付与される
ことになる。

【００３０】すなわち、各行について言えば、上側から
順番に“０００”、“００１”、“０１０”、“０１
１”、“１００”、“１０１”、“１１０”、“１１
１”のようにアドレスが付与されることになる。

【００３１】また、各列について言えば、左側から順番
に“０００”、“００１”、“０１０”、“０１１”、
“１００”、“１０１”、“１１０”、“１１１”のよ
うにアドレスが付与されることになる。

【００３２】これにより、各プロセッサ要素ＰＥにおい
ては行方向に３ビット、列方向に３ビットのアドレスが
レジスタ２２に必要に応じて格納されることになる。上
記アドレスの格納は必要に応じて行われるので、常時は
上記レジスタのメモリ容量を演算等のようなアドレスの
保持以外の用途に使用することができるので、メモリ容
量を効率的に使用することができる。

【００３３】したがって、本実施例のアレイプロセッサ
の場合には、必要最小限の容量のレジスタを設ければよ
いので、プロセッサ要素ＰＥの小型化が図れる。このた
め、プロセッサ要素ＰＥを形成する際の集積度を向上さ
せることが可能となり、所定の面積内に多くのプロセッ
サ要素ＰＥを形成することができる。なお、本実施例で
は縦方向のアドレス線および横方向のアドレス線をそれ
ぞれ３本ずつ設けた例を示したが、これらのアドレス線
は２本ずつでもよく、また、１本ずつ設けるようにして
もよい。また、接続するプロセッサ要素ＰＥの個数が多
くなった場合にはアドレスを４ビット、或いは５ビット
以上付与するようにすればよい。

【００３４】次に、図３を参照しながら本発明の第２の
実施例を説明する。本実施例においては、縦方向に２個
および横方向に２個のプロセッサ要素を一つの単位グル
ープとして複数個の単位グループを形成するとともに、
上記各単位グループを構成する個々のプロセッサ要素に
接続可能に縦方向アドレス線１、２および横方向アドレ
ス線１１、１２をそれぞれ配設している。なお、本実施
例においては、図３中の右側の２列と、下側の２行を各
行および各列にアドレスを付与するために使用してい
る。

【００３５】そして、本実施例においても、上記各プロ
セッサ要素ＰＥが上記縦方向アドレス線１１、１２に接
続されているか否かによって“１”か“０”の論理値を
付与することにより、上記単位グループの行方向におけ
るアドレスをディジタル値で表すようにしている。

【００３６】また、上記各プロセッサ要素ＰＥが上記横
方向アドレス線１１、１２に接続されているか否かによ
って“１”か“０”の論理値を付与することにより、上
記単位グループの列方向におけるアドレスを４ビットの
ディジタル値で表すようにようにしている。

【００３７】これを具体的に説明すると、図３中の右側
２列に着目すれば、第１の単位グループ４の各プロセッ
サ要素ＰＥは縦方向アドレス線１、２のいずれにも接続
されていない。したがって、上記第１の単位グループ４
に対しては“００００”のアドレスが付与される。

【００３８】また、第２の単位グループ５の各プロセッ
サ要素ＰＥは、第２の単位グループ５における下側の左
に位置するプロセッサ要素ＰＥが第２の縦方向アドレス
線２に接続されている。したがって、この第２の単位グ
ループ５のアドレスは“００１０”となる。

【００３９】また、第３の単位グループ６の各プロセッ
サ要素ＰＥは、第３の単位グループ６における上側の右
に位置するプロセッサ要素ＰＥが第１の縦方向アドレス
線１に接続されている。したがって、この第２の単位グ
ループ５のアドレスは“０１００”となる。

【００４０】また、第４の単位グループ７の各プロセッ
サ要素ＰＥは、第４の単位グループ７における上側の右
に位置するプロセッサ要素ＰＥが第１の縦方向アドレス
線１に接続され、下側の左に位置するプロセッサ要素Ｐ
Ｅが第２の縦方向アドレス線２に接続されている。した
がって、この第２の単位グループ５のアドレスは“０１
１０”となる。

【００４１】本実施例においては、上述のようにしてア
ドレスを与えるので、２行に対して一つのアドレスが与
えられることになる。しかし、場合にはよっては各行ご
とにアドレスを与えた方が便利なことがある。そこで、
各行毎にアドレスを与えたい場合には、以下のようにす
ればよい。

【００４２】すなわち、各単位グループ４〜７毎に与え
たアドレスを、各単位グループにおける上の行のアドレ
スとして割り当てる。したがって、各単位グループにお
ける下側の行においてはアドレスがないことになるが、
各単位グループにおける下側の行については、上側の行
のアドレスに対して論理値“１”をインクリメントした
アドレスが割り当てられるようにオフセット処理するよ
うにしておけば、各行毎にアドレスを付与することがで
きるようになる。

【００４３】次に、各列方向にアドレスを付与する場合
も上述したのと基本的にはおなじである。すなわち、図
３の下側２行において区画した第５の単位グループ８、
第６の単位グループ９、第７の単位グループ１０、第８
の単位グループ１５において、第５の単位グループ８の
プロセッサ要素ＰＥには第１の横方向アドレス線１１お
よび第２の横方向アドレス線１２のどちらも接続されて
いない。したがって、上記第５の単位グループ８に対し
ては、列方向のアドレスとして“００００”が与えられ
る。

【００４４】また、第６の単位グループ９のプロセッサ
要素ＰＥには、第６の単位グループ９における下側の右
に位置するプロセッサ要素ＰＥに第２の横方向アドレス
線１２が接続されている。したがって、上記第６の単位
グループ９に対しては、列方向のアドレスとして“００
１０”が与えられる。

【００４５】また、第７の単位グループ１０のプロセッ
サ要素ＰＥには、第７の単位グループ１０における上側
の左に位置するプロセッサ要素ＰＥが第２の横方向アド
レス線１２に接続されている。したがって、上記第７の
単位グループ１０に対しては、列方向のアドレスとして
“０１００”が与えられる。また、第８の単位グループ
１５のプロセッサ要素ＰＥには、第８の単位グループ１
５における上側の左に位置するプロセッサ要素ＰＥが第
２の横方向アドレス線１２に接続され、下側の右に位置
するプロセッサ要素ＰＥに第１の横方向アドレス線１１
に接続されている。したがって、上記第８の単位グルー
プ１５に対しては、列方向のアドレスとして“０１１
０”が与えられる。

【００４６】列方向についてもこのようにしてアドレス
を割り当てているので、個別に与えられるのは単位グル
ープ毎となる。したがって、この場合も、各列ごとにア
ドレスを与えたい場合には、上述したように、割り当て
られたアドレスを例えば、各単位グループにおける左側
に位置する列に割り当てる。

【００４７】そして、各単位グループにおいて右側に位
置している列に対しては、左側の列のアドレスに対して
論理値“１”をインクリメントしたアドレスを割り当て
るようにオフセット処理するようにして、各列毎にアド
レスを付与するようにすればよい。なお、本実施例では
縦方向のアドレス線および横方向のアドレス線をそれぞ
れ２本ずつ設けた例を示したが、これらのアドレス線は
１本ずつでもよい。

【００４８】本実施例においては、このようにして各プ
ロセッサ要素ＰＥにアドレスを付与するので、各プロセ
ッサ要素ＰＥにおいては個々の位置を識別するためのＩ
Ｄを保持しなくても済むようになる。

【００４９】したがって、ＩＤを保持しておくためのレ
ジスタの容量を削減することができるので、本実施例の
場合もプロセッサ要素ＰＥを集積化する際に必要な小型
化に寄与することができる。しかも、本実施例の場合に
は少ないアドレス線、すなわち、６４個のプロセッサ要
素ＰＥのそれぞれに個別のアドレスを付与するために、
必要なアドレス線は縦方向に２本、横方向に２本の合計
４本のみである。

【００５０】したがって、各プロセッサ要素ＰＥにアド
レスを付与するためのアドレス線を配設するのに必要な
配設面積を増大させることがなく、ＩＤを保持しておく
ためのレジスタの容量を削減することができることにな
る。なお、上述したように、合計２本のアドレス線を用
いて同様にアドレスを付与するようにすることもでき
る。

【００５１】次に、図４の機能ブロック図、および図５
のフローチャートを参照しながら、本発明のアレイプロ
セッサで行う重心計算方法を説明する。図４において、
２６は演算命令手段、２７は出力の和演算手段、２８は
出力の和転送手段、２９はアドレス乗算手段、３０は各
行／各列の和計算手段、３１は割算手段である。

【００５２】これらの各手段のうち、演算命令手段２６
および割算手段３１は制御部２５に設けられている。ま
た、出力の和演算手段２７、出力の和転送手段２８、ア
ドレス乗算手段２９、各行／各列の和計算手段３０はア
レイプロセッサＡに設けられている。

【００５３】上記演算命令手段２６は、重心計算の処理
がスタートしたら演算開始命令をアレイプロセッサＡに
出力（図５のステップＰ１）する。

【００５４】また、出力の和演算手段２７は、上記演算
命令手段２６から出力演算開始命令が出されたら、各行
／各列毎にプロセッサ要素ＰＥの出力の和を計算し（ス
テップＰ２）、その計算結果を出力する。

【００５５】出力の和転送手段２８は、上記出力の和演
算手段２７によって計算された出力の和を各行／各列の
端部に位置するプロセッサ要素ＰＥに転送する（ステッ
プＰ３）。

【００５６】アドレス乗算手段２９は、各行／各列の出
力の和に対してｎビットのアドレスを掛けるためのもの
である。ところで、上記各行／各列の出力の和はｎビッ
トのデータであり、上記ｎビットのデータに対してｎビ
ットのアドレスを掛ける処理を行う。そこで、本実施例
においては、以下に示すようにして乗算の負荷を軽減し
ている。

【００５７】すなわち、上記のようにｎビットのデータ
に対してｎビットのアドレスを掛ける場合、乗算器を用
いないで加算器を用いると、加算をｎ回実行することに
なる。そこで、本実施例では隣合う２つのプロセッサ要
素ＰＥで次に示すような計算を行ってｎビットのデータ
に対してｎビットのアドレスを掛ける処理（ステップＰ
４）を行うようにしている。すなわち、

【００５８】ｓ０ｘ０＋ｓ１ｘ１・・・（１式）ここで、ｓ０はアドレスｘ０の行／列の和である。ま
た、ｓ１はアドレスｘ１の行／列の和を表している。

【００５９】上記（１式）は、ｘ１＝ｘ０＋１・・・（２式）であることを利用して、以下に示すように変形すること
ができる。（ｓ０＋ｓ１）＋ｓ１・・・（３式）

【００６０】そこで、隣合う２つのプロセッサ要素ＰＥ
で計算を実行する場合には、２つのプロセッサ要素ＰＥ
で乗算を１回行えばよいので、この乗算を２つのプロセ
ッサ要素ＰＥに分担させることができる。

【００６１】各行／各列の和計算手段３０は、上述のよ
うにして各行／各列の出力の和に対してｎビットのアド
レスを掛ける処理を行った計算結果を転送しながら各行
／各列毎の和を計算する処理（ステップＰ５）を行う。

【００６２】割算手段３１は、上記各行／各列の和計算
手段３０によって行われた計算結果が出力されたら（ス
テップＰ６）、これらの計算結果をプロセッサ要素ＰＥ
の全出力で割り算する処理を行う。なお、プロセッサ要
素ＰＥの全出力は予め計算して求めておくようにする。

【００６３】本実施例では、上述のようにしてプロセッ
サ要素ＰＥの出力画像の重心を求めるようにしているの
で、各プロセッサ要素ＰＥが実行する乗算が従来の半分
で済む。また、各プロセッサ要素ＰＥで保持するアドレ
スのビット幅も半分で済むので、アドレスを保持するた
めに必要なメモリ容量を削減できる利点がある。

【００６４】次に、重心計算の具体的な例を詳細に説明
する。先ず、図６にアレイプロセッサを用いた重心計算
方法を示す。そこで、本実施例においては、以下のよう
にして重心を検出するようにしている。

【００６５】すなわち、例えば、図３に示したようにア
ドレスが与えられているとともに、（１６×１６）のプ
ロセッサ要素ＰＥからなるアレイプロセッサを例にして
説明する。先ず、

【００６６】

【数１】

【００６７】と表す。図３に示したように、各プロセッ
サ要素ＰＥは１ビットずつデータを持つので、仮に、ｉ
行目の全プロセッサ要素ＰＥのデータが“１”である場
合、Ｓ_iは最大値をとり、その値は１６、すなわち、２
進数では「１００００」である。なお、本実施例では、
便宜上、Ｓ_iのとり得る値の桁数を少なめにしたいの
で、００００≦Ｓ_i≦１１１１・・・（４式）として、Ｓ_iを４桁で表すこととする。

【００６８】今、仮に、Ｓ₀₁₁₀＝１０１１Ｓ₀₁₁₁＝１１００だったとすると、

【００６９】

【数２】

【００７０】ここで、数１中の（１０１１＋１１００）
は、「１０１１１」となるので、（１０１１＋１１０
０）×０１１０の計算は、

【００７１】

【数３】

【００７２】そこで、図７のように、各単位グループに
おける上側の行のプロセッサ要素ＰＥデータの総和と、
下側の行の総和とを加算し（Ｓ_2K＋Ｓ_2K+1）する。そし
て、上記加算して求めた値を、その行の行番号を表して
いる４個のプロセッサ要素ＰＥにコピーする。

【００７３】次に、これらの４個のプロセッサ要素ＰＥ
において、上記加算して求めた値と、各プロセッサ要素
ＰＥに付与されている１ビットの値とを乗算する。そし
て、この乗算して求めた値を、１ビットずつずらしなが
ら加算する。これにより、（Ｓ_2K＋Ｓ_2K+1）×２Ｋ・・・（５式）の掛け算を完了したことになる。

【００７４】次に、上記（５式）によって求めた値に、
その行の直後に続く行における総和を加算する。すなわ
ち、（Ｓ_2K＋Ｓ_2K+1）×２Ｋ＋Ｓ_2K+1 ・・・（６式）

【００７５】そして、上記（６式）で求めた各２行毎の
値を、列方向に加算する。

【００７６】

【数３】

【００７７】以上の計算により、数４が求まるので、こ
の値を全プロセッサ要素ＰＥのもつデータの総和、すな
わち、数５で割れば、重心Ｘ_Gが求まる。

【００７８】

【数４】

【００７９】

【数５】

【００８０】なお、上述した実施例では各機能をハード
的に示しているが、これらの機能はコンピュータのプロ
グラムによって構成することができる。

【００８１】

【発明の効果】本発明は上述したように、複数個のプロ
セッサ要素が縦方向および横方向にマトリックス状に配
置されて成るアレイプロセッサにおいて、縦方向のｎ列
のプロセッサ要素に対して接続可能に縦方向アドレス線
を配設するとともに、横方向のｍ行のプロセッサ要素に
対して接続可能に横方向アドレス線を配設し、上記縦方
向アドレス線に接続されているか否かによって、上記プ
ロセッサ要素に“１”か“０”の論理値を付与して行方
向のアドレスを与えるようにするとともに、上記横方向
アドレス線に接続されているか否かによって、上記プロ
セッサ要素に“１”か“０”の論理値を付与して列方向
のアドレスを与えるようにして、上記アレイプロセッサ
における各行のアドレスをｎビットのディジタル値で表
すとともに、各列のアドレスをｍビットのディジタル値
で表すようにしたので、各プロセッサ要素にアドレスを
付与したい場合には、その都度付与することができるの
で、各プロセッサ要素にＩＤ情報を予め持たせておかな
くても済む。これにより、ＩＤ情報を保持するためだけ
に占有されるメモリ領域を各プロセッサ要素において削
減することができるので、各プロセッサ要素において必
要なメモリ容量を少なくすることができる。

【００８２】また、本発明の他の特徴によれば、飛び飛
びにアドレスを与えるようにしてアドレスを付与するた
めのアドレス線を少なくすることができるので、例え
ば、重心計算を行うためにアドレスを付与する場合に
は、アドレス線を少なくしても不都合が生じないように
することができる。

【図面の簡単な説明】

【図１】本発明のアドレス付与機構付きアレイプロセッ
サの全体構成を示すブロック図である。

【図２】プロセッサ要素の概略構成を示すブロック図で
ある。

【図３】第２の実施例のアドレス付与機構付きアレイプ
ロセッサの全体構成を示すブロック図である。

【図４】重心計算装置の概略を示す機能構成図である。

【図５】重心計算方法を説明するためのフローチャート
である。

【図６】アレイプロセッサの重心計算方法を説明するた
めの図である。

【図７】各プロセッサ要素にデータを付与して乗算を行
う様子を説明するための図である。

【符号の説明】

１第１の縦方向アドレス線２第２の縦方向アドレス線３第３の縦方向アドレス線１１第１の横方向アドレス線１２第２の横方向アドレス線１３第３の横方向アドレス線２５制御部２６演算命令手段２７出力の和演算手段２８出力の和転送手段２９アドレス乗算手段３０各行／各列の和計算手段３１割算手段

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【手続補正書】

【提出日】平成７年７月１２日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】００７５

【補正方法】変更

【補正内容】

【００７５】そして、上記（６式）で求めた各２行毎の
値を、下記の数４に示すように列方向に加算する。

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】００７６

【補正方法】変更

【補正内容】

【００７６】

【数４】

【手続補正３】

【補正対象書類名】明細書

【補正対象項目名】００７７

【補正方法】変更

【補正内容】

【００７７】以上の計算により、数５が求まるので、こ
の値を全プロセッサ要素ＰＥのもつデータの総和、すな
わち、数６で割れば、重心Ｘ_Gが求まる。

【手続補正４】

【補正対象書類名】明細書

【補正対象項目名】００７８

【補正方法】変更

【補正内容】

【００７８】

【数５】

【手続補正５】

【補正対象書類名】明細書

【補正対象項目名】００７９

【補正方法】変更

【補正内容】

【００７９】

【数６】

Claims

【特許請求の範囲】

【請求項１】複数個のプロセッサ要素が縦方向および
横方向にマトリックス状に配置されて成るアレイプロセ
ッサにおいて、縦方向のｎ列のプロセッサ要素に対して接続可能に縦方
向アドレス線を配設するとともに、横方向のｍ行のプロ
セッサ要素に対して接続可能に横方向アドレス線を配設
し、上記縦方向アドレス線に接続されているか否かによっ
て、“１”か“０”の論理値を上記プロセッサ要素に付
与して行方向のアドレスを与えるようにするとともに、上記横方向アドレス線に接続されているか否かによっ
て、“１”か“０”の論理値を上記プロセッサ要素に付
与して列方向のアドレスを与えるようにして、上記アレイプロセッサにおける各行のアドレスをｎビッ
トのディジタル値で表すとともに、各列のアドレスをｍ
ビットのディジタル値で表すようにしたことを特徴とす
るアドレス付与機構付きアレイプロセッサ。
【請求項２】上記縦方向のｎ列の数、および横方向の
ｍ行の数を示すｍは３であることを特徴とする請求項１
に記載のアドレス付与機構付きアレイプロセッサ。
【請求項３】複数個のプロセッサ要素が縦方向および
横方向にマトリックス状に配置されて成るアレイプロセ
ッサにおいて、縦方向にｎ個および横方向にｍ個のプロセッサ要素を一
つの単位グループとして複数個の単位グループを形成す
るとともに、上記各単位グループを構成する個々のプロ
セッサ要素に接続可能に縦方向アドレス線および横方向
アドレス線をそれぞれ配設し、上記各プロセッサ要素が上記縦方向アドレス線に接続さ
れているか否かによって“１”か“０”の論理値を付与
することにより、上記単位グループの行方向におけるア
ドレスをディジタル値で表すようにするとともに、上記各プロセッサ要素が上記横方向アドレス線に接続さ
れているか否かによって“１”か“０”の論理値を付与
することにより、上記単位グループの列方向におけるア
ドレスをディジタル値で表すようにようにしたことを特
徴とするアドレス付与機構付きアレイプロセッサ。
【請求項４】上記単位グループは縦方向に２個、横方
向に２個のプロセッサ要素に構成され、各行および各列
のアドレスが４ビットで表されていることを特徴とする
請求項３に記載のアドレス付与機構付きアレイプロセッ
サ。