JPH08297969A - ダイナミック型半導体記憶装置 - Google Patents

ダイナミック型半導体記憶装置

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JPH08297969A
JPH08297969A JP7102473A JP10247395A JPH08297969A JP H08297969 A JPH08297969 A JP H08297969A JP 7102473 A JP7102473 A JP 7102473A JP 10247395 A JP10247395 A JP 10247395A JP H08297969 A JPH08297969 A JP H08297969A
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signal
input
circuit
internal
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JP7102473A
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Goro Hayakawa
吾郎 早川
Yasuhiko Tsukikawa
靖彦 月川
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Original Assignee
Mitsubishi Electric Corp
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Abstract

(57)【要約】 【目的】 スタンバイ状態時に、貫通電流を生じること
がなく低消費電流化が可能なダイナミック型半導体記憶
装置を提供する。 【構成】 第１の論理ゲート回路２０２は、内部行スト
ローブ信号ＺＲＡＳＦおよび内部列ストローブ信号ＺＣ
ＡＳＦならびにセルフリフレッシュモード信号ＺＢＢＵ
を入力して動作状態検出信号Ｓを出力する。動作状態検
出信号Ｓは、スタンバイ状態およびセルフリフレッシュ
状態において“Ｈ”レベルとなる。第２のＣＭＯＳ論理
ゲート回路２０４は、動作状態検出信号Ｓが“Ｈ”レベ
ルの場合、閉状態となる。したがって、外部入出力制御
信号ＥＸＴＺＷＥは内部に伝達されず、また、ＥＸＴＺ
ＷＥ信号のレベルにかかわらず、第２のＣＭＯＳ論理ゲ
ート回路に貫通電流が流れない。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、バッファ回路を介して
入力される入出力制御信号により、データ入出力動作が
制御される半導体記憶装置に関し、特にリフレッシュ動
作により記憶情報の再書込を行なう、入出力制御信号入
力ＣＭＯＳバッファ回路を有するダイナミック型半導体
記憶装置に関する。
【０００２】
【従来の技術】近年、半導体記憶装置、特にＤＲＡＭに
おいては、高速化および低消費電力化が重要視されてい
る。特に、バッテリ動作時等においてはスタンバイ電流
の低減が重要となっている。
【０００３】ＤＲＡＭにおいて、スタンバイ電流は電源
電位ＶCC、ＶSSを印加し、制御信号である行ストローブ
信号（／ＲＡＳ信号）、列ストローブ信号（／ＣＡＳ信
号）を“Ｈ”レベルにしたときの消費電流を言い、製品
規格上では、／ＲＡＳ信号、／ＣＡＳ信号以外の入力ピ
ンレベルは任意となっている。
【０００４】一方、ＤＲＡＭと外部とのデータの入出力
は、書込動作に対する外部制御信号であるライトイネー
ブル信号（／ＷＥ信号）および読出動作に対する外部制
御信号であるアウトプットイネーブル信号（／ＯＥ信
号）によって制御される。これらの外部入出力信号は、
ＣＭＯＳ回路による入力バッファ回路を介してＤＲＡＭ
内部回路に伝達される。
【０００５】
【発明が解決しようとする課題】上記スタンバイ状態に
おいては、これら外部入出力制御信号の入力ピンレベル
は任意であるので、何らかの原因で、これらのピンの電
位レベルがＣＭＯＳ回路の“Ｈ”レベルと“Ｌ”レベル
の中間電位である場合は、ＣＭＯＳ回路に貫通電流が流
れ、消費電流の増大を招く。
【０００６】以下、上記問題点についてより詳しく説明
する。図５は、／ＷＥ信号または／ＯＥ信号の入力初段
バッファの第１の従来例を示している。なお、以下のバ
ッファ回路の動作の説明においては、外部入出力制御信
号と、入力バッファ回路を経た内部入出力制御信号とを
区別するために、外部ライトイネーブル信号および外部
アウトプットイネーブル信号を、それぞれＥＸＴＺＷＥ
およびＥＸＴＺＯＥで表わし、内部ライトイネーブル信
号および内部アウトプットイネーブル信号を、それぞれ
ＺＷＥＦおよびＺＯＥＦで表わすこととする。
【０００７】ＥＸＴＺＷＥ信号は、一方の入力端が
“Ｌ”レベルに固定されたＮＯＲ回路２１６の他の入力
端に入力する。したがって、この場合ＮＯＲ回路２１６
の出力信号は、ＥＸＴＺＷＥ信号を反転した信号とな
る。この出力信号は、ＰチャネルＭＯＳトランジスタ３
１２およびインバータ３１４から構成されるハーフラッ
チ回路に入力して、その値が保持される。このラッチ回
路の出力は、インバータ３１６および３１８で構成され
るドライブ回路に入力し、ＺＷＥＦ信号として出力され
る。
【０００８】外部入出力制御信号ＥＸＴＺＯＥについて
も全く同様である。図１１は、ＮＯＲ回路２１６の回路
構成の一例を示す図である。
【０００９】ＮＯＲ回路２１６は、“Ｈ”レベルに相当
する電源電位ＶCCおよび“Ｌ”レベルに相当する電源電
位ＶSSとの間に、直列接続されたＰチャネルＭＯＳトラ
ンジスタ２２０、２２２とそれらに接続する、並列接続
されたＮチャネルＭＯＳトランジスタ２２６、２２４か
ら構成される。
【００１０】図５の第１の従来例においては、ＮＯＲ回
路２１６の一方の入力信号である信号Ｓは、“Ｌ”レベ
ルに固定されているので、ＰチャネルＭＯＳトランジス
タ２２０は常に導通状態となっている。したがって、Ｅ
ＸＴＺＷＥ信号が中間電位レベルである場合は、Ｐチャ
ネルＭＯＳトランジスタ２２０およびＰチャネルＭＯＳ
トランジスタ２２２ならびにＮチャネルＭＯＳトランジ
スタ２２４を介して貫通電流が流れることになる。
【００１１】図６は、上記貫通電流の発生をセルフリフ
レッシュ動作中は防止することを目的とした、／ＷＥ信
号または／ＯＥ信号の入力バッファ回路の第２の従来例
を示す。
【００１２】ＤＲＡＭのメモリセルは、通常、キャパシ
タに蓄えた電荷により情報を記憶する構成となってい
る。
【００１３】したがって、一度情報を書込むことでキャ
パシタに電荷が蓄えられても、アクセストランジスタの
サブスレショルド電流等の種々のリークにより電荷が徐
々に失われていくので、記憶された情報が失われる前
に、データを一旦読出して再度書込むリフレッシュ動作
が必要である。
【００１４】このリフレッシュ動作には、読出・書込と
いったランダムアクセス動作中に割込んで行なうリフレ
ッシュ動作と、電池バックアップ期間中のようにチップ
内の記憶情報を保持するためだけに行なうリフレッシュ
動作がある。前者では、たとえばＣＢＲ（／ＣＡＳ ｂ
ｅｆｏｒｅ ／ＲＡＳ）リフレッシュ動作が、また後者
では、セルフリフレッシュ動作が標準になっている。
【００１５】したがって、このセルフリフレッシュ期間
中においてのみ、そのレベルが変化する信号により、上
記外部入出力制御信号入力バッファ回路を非活性とする
構成とすれば、セルフリフレッシュ期間中は、このバッ
ファ回路における貫通電流が発生しないようにすること
が可能である。
【００１６】図６に示した第２の従来例においては、こ
のセルフリフレッシュ期間中においてのみレベルが変化
する信号として、ＺＢＢＵ信号を用いている。
【００１７】以下、ＺＢＢＵ信号により制御されるＤＲ
ＡＭの回路動作の一例について説明する。
【００１８】一般に、ＤＲＡＭは低消費電力化のために
分割動作が採用されており、そのブロック分割数は大容
量化とともに増加している傾向にある。しかし、分割動
作が進むとリフレッシュサイクル数（チップ状の全メモ
リセルをリフレッシュするのに必要なリフレッシュ動作
の回数）も増えていく。
【００１９】一方で、大容量化とともにメモリセルキャ
パシタ容量の絶対値が減少し、キャパシタ誘電体膜の薄
膜化、アクセストランジスタのサブスレショルド特性の
劣化およびメモリセル間距離の減少等により、メモリセ
ルキャパシタのリーク電流が増加する。このため、メモ
リのリフレッシュ特性（メモリセルがリフレッシュ動作
なしにデータを保持していられる時間に相当）は、劣化
する傾向にある。
【００２０】したがって、リフレッシュサイクル数はな
るべく小さくすることが望ましい。このため、セルフリ
フレッシュ動作時の動作電流を減らし、かつリフレッシ
ュサイクル数を減らす手段として、セルフリフレッシュ
動作時には通常動作時より多くのブロックを動作させる
手法がとられる場合がある。
【００２１】図７に、８ブロック分割構成のＤＲＡＭの
場合を示す。信号ＺＢＢＵは、セルフリフレッシュモー
ド信号であり、セルフリフレッシュ動作中は、“Ｌ”と
なるような信号である。通常動作時は、信号ＺＢＢＵは
“Ｈ”レベルであり、Ｚ0 〜Ｚ2 のブロックアドレスで
選択される８ブロックのうちの１ブロックアドレスで選
択される８ブロックのうちの１ブロックだけが動作す
る。
【００２２】これに対し、セルフリフレッシュ動作時に
は、信号ＺＢＢＵが“Ｌ”となり、８ブロック内の２ブ
ロックが動作する。たとえば、（Ｚ2 、Ｚ1 、Ｚ0 ）＝
（０、０、０）の場合、信号ＺＢＢＵ＝“Ｌ”であれ
ば、Ｚ2 の値にかかわらず、ＯＲ回路５０８および５２
８の出力は“Ｈ”レベルとなるので、ブロック（０、
０、０）と（１、０、０）が同時に選択される。
【００２３】なお、ＺＢＢＵ信号としては、このような
信号に限定されるものではなく、セルフリフレッシュ期
間中のみそのレベルが変化するものであれば、以下に述
べるものと同様の動作を実現できる。
【００２４】すなわち、図６に示した第２の従来例のよ
うに、ＮＯＲ回路２１６の一方の入力端に、ＺＢＢＵ信
号をインバータ２１８で反転させた信号を入力させる構
成とすれば、セルフリフレッシュ動作中は、ＮＯＲ回路
２１６は、ＥＸＴＺＷＥ信号のレベルにかかわらず、常
に閉状態となる。
【００２５】つまり、図１１において、ＰチャネルＭＯ
Ｓトランジスタ２２０が、セルフリフレッシュ期間中は
閉状態となるので、ＥＸＴＺＷＥ信号が中間レベルであ
っても、ＮＯＲ回路２１６に貫通電流は流れない。
【００２６】しかしながら、従来の入出力制御信号入力
バッファ回路は、上記のような構成であったので、ＤＲ
ＡＭがスタンバイ状態である場合、すなわち、／ＲＡＳ
信号および／ＣＡＳ信号がともに“Ｈ”レベルであっ
て、他の入力ピンレベルが任意である場合には、外部入
出力制御信号入力バッファ回路において、貫通電流が生
じる可能性があるという問題点を有していた。
【００２７】本発明は、上記のような問題点を解決する
ためになされたものであって、その目的は、スタンバイ
状態においても貫通電流が生じない、すなわち、消費電
流を増大させることがない入出力制御信号入力バッファ
回路を提供することである。
【００２８】この発明の他の目的は、外部入出力制御信
号の変動に、内部入出力制御信号が影響されることのな
い外部入出力信号入力バッファ回路を提供することであ
る。
【００２９】
【課題を解決するための手段】請求項１記載のダイナミ
ック型半導体記憶装置は、第１の外部信号および第２の
外部信号の信号レベルの組合せにより、スタンバイ状
態、セルフリフレッシュ状態および読出／書込動作状態
の３つの動作モードが指定可能なダイナミック型半導体
記憶装置であって、第１の外部信号および第２の外部信
号に応じて、それぞれに対応する第１の内部信号および
第２の内部信号と、セルフリフレッシュモード信号とを
出力するタイミング信号発生手段と、第１の内部信号、
第２の内部信号、セルフリフレッシュモード信号および
外部入出力制御信号を受けて、内部入出力制御信号を出
力する制御信号入力バッファ手段とを備え、制御信号入
力バッファ手段は、第１の内部信号、第２の内部信号お
よびセルフリフレッシュモード信号を受けて、動作状態
検出信号を出力する第１の論理ゲート回路と、動作状態
検出信号により制御され、外部入出力制御信号を受け
て、読出／書込動作状態の場合は、対応する内部入出力
制御信号を出力し、スタンバイ状態およびセルフリフレ
ッシュ状態の場合は、閉状態となる第２のＣＭＯＳ論理
ゲート回路とを含み、内部入出力制御信号に応じて、外
部とデータの入出力を行なうデータ入出力バッファ手段
をさらに備える。
【００３０】請求項２記載のダイナミック型半導体記憶
装置は、請求項１記載のダイナミック型半導体記憶装置
の構成に加えて、制御信号入力バッファ手段は、第２の
ＣＭＯＳ論理ゲート回路の出力信号を受けて、出力信号
レベルの保持動作を行なうラッチ回路と、ラッチ回路の
出力を受けて、内部入出力制御信号を出力するドライブ
回路とをさらに含む。
【００３１】請求項３記載のダイナミック型半導体記憶
装置は、請求項１または２記載のダイナミック型半導体
記憶装置の構成に加えて、第１の外部信号は、行ストロ
ーブ信号であり、第２の外部信号は、列ストローブ信号
であり、第１の論理回路は、第１の内部信号および第２
の内部信号を受ける第１のＮＡＮＤ回路と、第１のＮＡ
ＮＤ回路の出力およびセルフリフレッシュモード信号を
受ける第２のＮＡＮＤ回路とを含み、第２のＣＭＯＳ論
理ゲート回路は、第２のＮＡＮＤ回路の出力および外部
入出力制御信号を受けるＣＭＯＳ ＮＯＲ回路である。
【００３２】
【作用】請求項１記載のダイナミック型半導体記憶装置
においては、外部入出力制御信号が直接入力する第２の
ＣＭＯＳ論理ゲート回路は、読出／書込動作状態以外の
場合は、閉状態となっている。
【００３３】請求項２記載のダイナミック型半導体記憶
装置においては、外部入出力制御信号に応じて出力され
る第２のＣＭＯＳ論理ゲート回路の出力は、ラッチ回路
において一旦保持された後、ドライブ回路により、内部
回路に出力される。
【００３４】請求項３記載のダイナミック型半導体記憶
装置においては、行ストローブ信号、列ストローブ信号
およびセルフリフレッシュモード信号によって、制御信
号入力バッファ手段が制御される。その結果、外部入出
力制御信号が直接入力される第２のＣＭＯＳ論理ゲート
回路は、スタンバイ状態およびセルフリフレッシュ状態
においては閉状態となる。
【００３５】
【実施例】図３は、本発明に係る入出力制御信号入力バ
ッファ回路を含むダイナミック型半導体記憶装置の構成
を表わす概略ブロック図である。
【００３６】図３においてアドレスバッファ４０２は、
外部から供給されたアドレス信号Ａ０〜Ａ８を行デコー
ダ４０６および列デコーダ４０４に選択的に供給する。
行デコーダ４０６は、アドレスバッファ４０２から供給
される行アドレス信号に応答して、複数のワード線ＷＬ
のうち１つを選択して駆動する。列デコーダ４０４は、
アドレスバッファ４０２から供給される列アドレス信号
に応答して、複数のビット線対のうち１つを選択する。
【００３７】センスアンプ４０８は、その各々に対応す
るビット線対の間の電位差を増幅する。列デコーダ４０
４によって選択されたビット線対に対応する増幅された
信号は、出力バッファ４１４に供給される。出力バッフ
ァ４１４は、その供給された電位を増幅して出力データ
ＤＱ１〜ＤＱ８として外部に供給する。データ入力バッ
ファ４１２は、外部から供給された入力データＤＱ１〜
ＤＱ８を増幅する。この増幅された信号が、列デコーダ
４０４によって選択されたビット線対に供給される。
【００３８】次に、図３の概略ブロック図で示される従
来のダイナミック型半導体記憶装置の書込動作を外部信
号のタイミングチャート図８に従って説明する。／ＲＡ
Ｓ信号が立下がる時点で行アドレス信号かアドレスバッ
ファ４０２に取込まれ、行デコーダ４０６に入力され
る。続いて／ＣＡＳ信号が立下がる時点で、列アドレス
信号がアドレスバッファ４０２に取込まれ、列デコーダ
４０４に入力される。この場合、／ＣＡＳ信号の立下が
り時に列アドレスがバッファ４０４に取込まれるととも
にＤin（入力データ）がデータ入力バッファ４１２に取
込まれる。取込まれたデータは、データ入力バッファ４
１２から、列アドレスによって選択されたビット線に書
込まれる。この書込動作は、／ＣＡＳ信号と／ＷＥ信号
がともに“Ｌ”レベルになったときに起動される。
【００３９】つまり、／ＷＥ信号、すなわち外部入力制
御信号ＥＸＴＺＷＥが、入出力制御信号入力バッファ回
路１００ａを介してデータ入出力バッファ４１２に入力
することで、データの取込が行なわれる。
【００４０】このとき、外部入出力制御信号入力バッフ
ァ回路１００ａは、／ＲＡＳ信号および／ＣＡＳ信号、
すなわち、外部行ストローブ信号および外部列ストロー
ブ信号に応じてタイミング発生回路４００において発生
される、内部行ストローブ信号（ＺＲＡＳＦ信号）およ
び内部列ストローブ信号（ＺＣＡＳＦ信号）ならびにセ
ルフリフレッシュモード信号（ＺＢＢＵ信号）によって
制御される。書込動作においては、入出力制御信号入力
バッファ回路１００ａは、ＥＸＴＺＷＥ信号に応じた内
部入出力制御信号ＺＷＥＦを出力する。
【００４１】次に、図３および図９を参照して、読出動
作について説明する。行アドレスおよび列アドレスがア
ドレスバッファ４０２に取込まれる動作は書込動作と同
様である。列アドレス信号が、列デコーダ４０４に取込
まれるとき、／ＷＥ信号が“Ｈ”レベルに保持される
と、以下の一連の読出動作が行なわれる。すなわち、指
定された行および列の位置の記憶データが増幅され、デ
ータ出力バッファ４１４に転送される。アウトプットイ
ネーブル信号（／ＯＥ信号）、すなわち、外部アウトプ
ットイネーブル信号ＥＸＴＺＯＥが“Ｌ”レベルになる
ことで、外部入出力制御信号入力バッファ回路１００ｂ
を介して、データ出力バッファ４１４に内部出力制御信
号（ＺＯＥＦ信号）が入力され、出力ピンにデータが出
力される。
【００４２】このとき、外部入出力制御信号入力バッフ
ァ回路１００ｂは、ＺＲＡＳＦ信号、ＺＣＡＳＦ信号お
よびＺＢＢＵ信号によって制御され、ＥＸＴＺＯＥ信号
に応じた内部入出力制御信号ＺＯＥＦを出力する。
【００４３】次に、図１０を参照して、セルフリフレッ
シュ動作の場合の、外部信号の変化を説明する。
【００４４】通常のメモリサイクル終了後、上記読出／
書込動作とは逆に、／ＣＡＳ信号が立下がった後に、／
ＲＡＳ信号が立下がり、その時点において、／ＷＥ信号
が“Ｈ”レベルであり、かつ、たとえば、／ＲＡＳ信号
の立下がり時間が１００μｓ以上であることが検出され
ると、セルフリフレッシュ動作が開始される。この場
合、／ＷＥ信号は、／ＲＡＳ信号の立下がりの時点にお
いて、“Ｈ”レベルである必要があるものの、その他の
時点では、任意の信号レベルをとり得る。図１０におい
ては、任意の信号レベルであり得る領域を、斜線で示し
ている。
【００４５】／ＲＡＳ信号および／ＣＡＳ信号がともに
“Ｌ”レベルである限り、セルフリフレッシュ動作が継
続する。
【００４６】このとき、内部行ストローブ信号ＺＲＡＳ
Ｆは、タイミング発生回路４００により発生され、周期
的に“Ｈ”レベルと“Ｌ”レベルを繰り返し、セルフリ
フレッシュ動作を制御する。
【００４７】このセルフリフレッシュ動作期間中は、前
述のとおり、ＺＢＢＵ信号は、“Ｌ”レベルとなってい
る。
【００４８】また、前述したとおり、スタンバイ状態に
おいては、／ＲＡＳ信号および／ＣＡＳ信号はともに
“Ｈ”レベルであり、その他の外部信号レベルは任意で
ある。
【００４９】ここで、以上の説明により内部制御信号の
ＺＲＡＳＦ信号、ＺＣＡＳＦ信号およびＺＢＢＵ信号に
ついては、以下のことが言える。
【００５０】読出／書込動作においては、ＺＲＡＳ信号
およびＺＣＡＳＦ信号がともに“Ｌ”レベルであり、か
つ、ＺＢＢＵ信号が“Ｈ”レベルである場合か、ＺＲＡ
ＳＦ信号が“Ｈ”レベルであり、ＺＣＡＳＦ信号が
“Ｌ”レベルであり、かつ、ＺＢＢＵ信号が“Ｈ”レベ
ルである場合の２通りの場合がある。
【００５１】スタンバイ状態においては、ＺＲＡＳＦ信
号、ＺＣＡＳＦ信号およびＺＢＢＵ信号はすべて“Ｈ”
レベルである。
【００５２】セルフリフレッシュ状態においては、ＺＣ
ＡＳＦ信号およびＺＢＢＵ信号は“Ｌ”レベルであり、
ＺＲＡＳＦ信号は“Ｌ”レベルまたは“Ｈ”レベルであ
る。
【００５３】以上の前提条件の下に、続いて、外部入出
力制御信号入力バッファ回路１００の構成および動作に
ついてさらに詳しく説明する。
【００５４】図１は、本発明に係る外部入出力制御信号
入力バッファ回路１００の構成を示す概略ブロック図で
ある。
【００５５】第１の論理ゲート回路２０２は、内部信号
であるＺＲＡＳＦ信号、ＺＣＡＳＦ信号およびＺＢＢＵ
信号を受けて、動作状態検出信号Ｓを出力する。ここで
動作状態検出信号Ｓは、読出／書込状態においては、
“Ｌ”レベルとなり、スタンバイ状態およびセルフリフ
レッシュ状態においては、“Ｈ”レベルとなるような信
号である。
【００５６】第２のＣＭＯＳ論理ゲート回路２０４は、
動作状態検出信号Ｓおよび外部入出力制御信号ＥＸＴＺ
ＷＥを入力して、対応する信号ＷＥＦを出力する。ラッ
チ回路３０２は、ＷＥＦ信号の状態を保持し、ドライバ
回路３０４は、ラッチ回路３０２の出力を受けて、内部
入出力制御信号ＺＷＥＦを出力する。
【００５７】図２は、図１に示した外部入出力制御信号
入力バッファ回路の回路構成の一例を示す詳細回路図で
ある。
【００５８】ＺＲＡＳＦ信号およびＺＣＡＳＦ信号はＮ
ＡＮＤ回路２１２に入力する。ＮＡＮＤ回路２１２の出
力およびＺＢＢＵ信号は、ＮＡＮＤ回路２１４に入力す
る。ＮＡＮＤ回路２１４の出力信号Ｓおよび外部入出力
制御信号ＥＸＴＺＷＥは、ＮＯＲ回路２１６に入力す
る。ＮＯＲ回路２１６は、内部信号ＷＥＦを出力する。
以上の各信号間の信号レベルの関係を図４に示す。
【００５９】スタンバイ状態においては、ＺＲＡＳＦ信
号、ＺＣＡＳＦ信号およびＺＢＢＵ信号がともに“Ｈ”
レベルであるので、動作状態検出信号Ｓは“Ｈ”レベル
となる。このため、ＥＸＴＺＷＥ信号の信号レベルにか
かわりなく、ＷＥＦ信号のレベルは“Ｌ”レベルとな
る。
【００６０】セルフリフレッシュ状態においても、ＺＣ
ＡＳＦ信号およびＺＢＢＵ信号は“Ｌ”レベルであり、
ＺＲＡＳＦ信号レベルにかかわりなく、動作状態検出信
号Ｓは“Ｈ”レベルとなる。したがって、この場合も内
部信号ＷＥＦは、ＥＸＴＺＷＥ信号のレベルにかかわり
なく、“Ｌ”レベルとなる。
【００６１】読出／書込状態においては、動作状態検出
信号Ｓは“Ｌ”レベルとなるので、内部信号ＷＥＦは、
ＥＸＴＺＷＥ信号を反転した信号となる。
【００６２】したがって、読出／書込状態においての
み、外部入出力制御信号ＥＸＴＺＷＥに対応した信号す
なわち、内部信号ＷＥＦがラッチ回路およびドライバ回
路を経た内部入出力制御信号ＺＷＥＦとして出力され
る。
【００６３】以上により、スタンバイ状態およびセルフ
リフレッシュ状態においては、外部入出力制御信号入力
バッファ回路１００は、非活性状態となることになる。
【００６４】したがって、ＮＯＲ回路２１６は、スタン
バイ状態およびセルフリフレッシュ状態において閉状態
となり、外部入出力制御信号ＥＸＴＺＷＥのレベルにか
かわりなく、貫通電流が生じない。
【００６５】しかも、ＮＯＲ回路２１６の出力が、ラッ
チ回路に一旦保持された後ドライバ回路を経て内部入出
力制御信号として出力されるので、外部入出力制御信号
の変動が、内部入出力制御信号に与える影響を小さくす
ることが可能である。
【００６６】以上説明した、外部入出力制御信号入力バ
ッファ回路１００の動作は、外部アウトプットイネーブ
ル信号（ＥＸＴＺＯＥ信号）の場合においても、まった
く同様である。
【００６７】また、第１の論理ゲート回路２０２の構成
は、上述のものに限定されるものではなく、ＺＲＡＳＦ
信号、ＺＣＡＳＦ信号およびＺＢＢＵ信号に応じて、ス
タンバイ状態およびセルフリフレッシュ状態の場合と読
出／書込状態の場合で異なるレベルの信号を出力する回
路であればよい。
【００６８】また、第２のＣＭＯＳ論理ゲート回路２０
４の構成も、動作状態検出信号Ｓに応じて、導通状態あ
るいは遮断状態に変化する回路であれば上記構成に限定
されるものではない。
【００６９】
【発明の効果】請求項１記載のダイナミック型半導体記
憶装置においては、制御信号入力バッファ手段におい
て、外部入出力制御信号が直接入力する第２のＣＭＯＳ
論理ゲート回路は、スタンバイ状態およびセルフリフレ
ッシュ状態においては、閉状態となるので、これらの状
態においては貫通電流が生じることがない。したがっ
て、ダイナミック型半導体記憶装置の消費電力の増大を
防止することが可能である。
【００７０】請求項２記載のダイナミック型半導体記憶
装置においては、制御信号入力バッファ手段は、ラッチ
回路およびドライブ回路を介して内部入出力制御信号を
出力するので、外部入出力制御信号の変動が、内部入出
力制御信号に与える影響を小さくすることが可能であ
る。
【００７１】請求項３記載のダイナミック型半導体記憶
装置においては、制御信号入力バッファ手段は、行スト
ローブ信号、列ストローブ信号およびセルフリフレッシ
ュモード信号によって制御されるので、請求項１記載の
ダイナミック型半導体記憶装置と同様の効果を奏する。
【図面の簡単な説明】
【図１】 本発明の実施例に係るダイナミック型半導体
記憶装置における外部入出力制御信号入力バッファ回路
の構成を示す概略ブロック図である。
【図２】 本発明に係る外部入出力制御信号入力バッフ
ァ回路の回路構成を示す詳細回路図である。
【図３】 本発明に係るダイナミック型半導体記憶装置
の構成を示す概略ブロック図である。
【図４】 本発明に係る外部入出力制御信号入力バッフ
ァ回路の動作を示す信号レベル関係図である。
【図５】 入出力制御信号入力バッファ回路の第１の従
来例を示す回路図である。
【図６】 入出力制御信号入力バッファ回路の第２の従
来例を示す回路図である。
【図７】 ブロック分割されたダイナミック型半導体記
憶装置の構成を示す概略ブロック図である。
【図８】 ダイナミック型半導体記憶装置の書込動作に
おけるタイミングチャートである。
【図９】 ダイナミック型半導体記憶装置の読出動作に
おけるタイミングチャートである。
【図１０】 ダイナミック型半導体記憶装置のセルフリ
フレッシュモードにおけるタイミングチャートである。
【図１１】 ＣＭＯＳ ＮＯＲ回路を示す回路図であ
る。
【符号の説明】
１００ 外部入出力制御信号入力バッファ回路、１００
ａ 外部入力制御信号入力バッファ回路、１００ｂ 外
部出力制御信号入力バッファ回路、２００ 論理ゲート
バッファ回路、２０２ 第１の論理ゲート回路、２０４
第２のＣＭＯＳ論理ゲート回路、２１２、２１４ Ｎ
ＡＮＤ回路、２１６ ＮＯＲ回路、２２０、２２２ Ｐ
チャネルＭＯＳトランジスタ、２２４、２２６ Ｎチャ
ネルＭＯＳトランジスタ、３００ 内部駆動回路、３０
２ ラッチ回路、３０４ ドライバ回路、３１２ Ｐチ
ャネルＭＯＳトランジスタ、３１４、３１６、３１８
インバータ、４００ タイミング発生回路、４０２ ア
ドレスバッファ、４０４列デコーダ、４０６ 行デコー
ダ、４０８ センスアンプ・Ｉ／Ｏ制御回路、４１０
メモリセルアレイ、４１２ データ入力バッファ、４１
４ データ出力バッファ、５００、５２０ センスアン
プドライブ回路、５０２、５２２ アドレスデコーダ回
路、５０４、５２４ 遅延回路、５０６、５１０、５２
６、５３０ブロック選択信号発生ＡＮＤ回路、５０８、
５１２、５２８、５３２ ＯＲ回路、１０００ ダイナ
ミック型半導体記憶装置。

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 第１の外部信号および第２の外部信号の
    信号レベルの組合せにより、スタンバイ状態、セルフリ
    フレッシュ状態および読出／書込動作状態の３つの動作
    モードが指定可能なダイナミック型半導体記憶装置であ
    って、 前記第１の外部信号および前記第２の外部信号に応じ
    て、それぞれに対応する第１の内部信号および第２の内
    部信号と、セルフリフレッシュモード信号とを出力する
    タイミング信号発生手段と、 前記第１の内部信号、前記第２の内部信号、前記セルフ
    リフレッシュモード信号および外部入出力制御信号を受
    けて、内部入出力制御信号を出力する制御信号入力バッ
    ファ手段とを備え、 前記制御信号入力バッファ手段は、 前記第１の内部信号、前記第２の内部信号および前記セ
    ルフリフレッシュモード信号を受けて、動作状態検出信
    号を出力する第１の論理ゲート回路と、 前記動作状態検出信号により制御され、前記外部入出力
    制御信号を受けて、前記読出／書込動作状態の場合は、
    対応する前記内部入出力制御信号を出力し、スタンバイ
    状態およびセルフリフレッシュ状態の場合は、閉状態と
    なる第２のＣＭＯＳ論理ゲート回路とを含み、 前記内部入出力制御信号に応じて、外部とデータの入出
    力を行なうデータ入出力バッファ手段をさらに備える、
    ダイナミック型半導体記憶装置。
  2. 【請求項２】 前記制御信号入力バッファ手段は、 前記第２のＣＭＯＳ論理ゲート回路の出力信号を受け
    て、前記出力信号レベルの保持動作を行なうラッチ回路
    と、 前記ラッチ回路の出力を受けて、前記内部入出力制御信
    号を出力するドライブ回路とをさらに含む、請求項１記
    載のダイナミック型半導体記憶装置。
  3. 【請求項３】 前記第１の外部信号は、行ストローブ信
    号であり、 前記第２の外部信号は、列ストローブ信号であり、 前記第１の論理回路は、 前記第１の内部信号および前記第２の内部信号を受ける
    第１のＮＡＮＤ回路と、 前記第１のＮＡＮＤ回路の出力および前記セルフリフレ
    ッシュモード信号を受ける第２のＮＡＮＤ回路とを含
    み、 前記第２のＣＭＯＳ論理ゲート回路は、 前記第２のＮＡＮＤ回路の出力および前記外部入出力制
    御信号を受けるＣＭＯＳ ＮＯＲ回路である、請求項１
    または２記載のダイナミック型半導体記憶装置。
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