JPH08298320A - 半導体装置 - Google Patents
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- JPH08298320A JPH08298320A JP10234095A JP10234095A JPH08298320A JP H08298320 A JPH08298320 A JP H08298320A JP 10234095 A JP10234095 A JP 10234095A JP 10234095 A JP10234095 A JP 10234095A JP H08298320 A JPH08298320 A JP H08298320A
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Abstract
(57)【要約】
【目的】 セルサイズ及びコンタクト径を規定すること
によりオン抵抗を小さくする。 【構成】 前記側面及び底面を含む領域にゲート絶縁膜
を介して形成されたゲート電極からなるユニットセル
を、格子状に複数個備えた半導体装置において、隣接す
る前記ユニットセルの中心間距離ａが、前記ディープベ
ース層の底部の幅ｌと、前記ディープベース層の主表面
からの深さｄと前記ディープベース層の横方向拡散係数
αとの間に、 12+(l-1.5)+2(d-3) ×α-3≦ａ≦12+(l-1.5)+2(d-3) ×
α+3 [μｍ] となるように設定する。これにより、隣接したディープ
ベース層にはさまれた領域に電流集中が生じにくくなり
オン抵抗を小さくできる。
によりオン抵抗を小さくする。 【構成】 前記側面及び底面を含む領域にゲート絶縁膜
を介して形成されたゲート電極からなるユニットセル
を、格子状に複数個備えた半導体装置において、隣接す
る前記ユニットセルの中心間距離ａが、前記ディープベ
ース層の底部の幅ｌと、前記ディープベース層の主表面
からの深さｄと前記ディープベース層の横方向拡散係数
αとの間に、 12+(l-1.5)+2(d-3) ×α-3≦ａ≦12+(l-1.5)+2(d-3) ×
α+3 [μｍ] となるように設定する。これにより、隣接したディープ
ベース層にはさまれた領域に電流集中が生じにくくなり
オン抵抗を小さくできる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
電力用半導体素子として用いられる縦型ＭＯＳＦＥＴ(M
etal Oxide Semiconductor Field Effect Transistor)
に関するものであり、その用途としては、例えば電力用
半導体素子を組み込んだＭＯＳＩＣ等がある。
電力用半導体素子として用いられる縦型ＭＯＳＦＥＴ(M
etal Oxide Semiconductor Field Effect Transistor)
に関するものであり、その用途としては、例えば電力用
半導体素子を組み込んだＭＯＳＩＣ等がある。
【０００２】
【従来の技術】縦型パワーＭＯＳＦＥＴは、周波数特性
が優れ、スイッチング速度が速く、かつ低電力で駆動で
きる等多くの特長を有することから、近年多くの産業分
野で使用されている。たとえば、日経マグロウヒル社発
行“日経エレクトロニクス”の１９８６年５月１９日
号，pp.165-188には、パワーＭＯＳＦＥＴの開発の焦点
が低耐圧品および高耐圧品に移行している旨記載されて
いる。さらに、この文献には、耐圧１００Ｖ以下のパワ
ーＭＯＳＦＥＴチップのオン抵抗は、１０ｍΩレベルま
で低くなってきていることが記載されており、この理由
として、パワーＭＯＳＦＥＴの製造にＬＳＩの微細加工
を利用したり、そのセルの形状を工夫したりすることに
より、面積当たりのチャネル幅が大きくとれるようにな
ったことにある旨述べられている。また、この文献には
主流であるＤＭＯＳ型（二重拡散型）セルを使用した縦
型パワーＭＯＳＦＥＴを中心にのべられている。その理
由は、ＤＭＯＳ型はチャネル部分にシリコンウエハの平
坦な主表面をそのまま使用することを特長とするプレー
ナプロセスにより作製されるため、歩留まりが良くコス
トが安いという製造上の利点があるからである。
が優れ、スイッチング速度が速く、かつ低電力で駆動で
きる等多くの特長を有することから、近年多くの産業分
野で使用されている。たとえば、日経マグロウヒル社発
行“日経エレクトロニクス”の１９８６年５月１９日
号，pp.165-188には、パワーＭＯＳＦＥＴの開発の焦点
が低耐圧品および高耐圧品に移行している旨記載されて
いる。さらに、この文献には、耐圧１００Ｖ以下のパワ
ーＭＯＳＦＥＴチップのオン抵抗は、１０ｍΩレベルま
で低くなってきていることが記載されており、この理由
として、パワーＭＯＳＦＥＴの製造にＬＳＩの微細加工
を利用したり、そのセルの形状を工夫したりすることに
より、面積当たりのチャネル幅が大きくとれるようにな
ったことにある旨述べられている。また、この文献には
主流であるＤＭＯＳ型（二重拡散型）セルを使用した縦
型パワーＭＯＳＦＥＴを中心にのべられている。その理
由は、ＤＭＯＳ型はチャネル部分にシリコンウエハの平
坦な主表面をそのまま使用することを特長とするプレー
ナプロセスにより作製されるため、歩留まりが良くコス
トが安いという製造上の利点があるからである。
【０００３】一方、縦型パワーＭＯＳＦＥＴの普及に伴
って低損失化、低コスト化がさらに求められているが、
微細加工やセルの形状の工夫によるオン抵抗低減は限界
にきている。たとえば、特開昭６３−２６６８８２号公
報によると、ＤＭＯＳ型においては微細加工によりユニ
ットセルの寸法を小さくしてもオン抵抗がそれ以上減少
しない極小点があり、その主原因がオン抵抗の成分を成
すＪＦＥＴ抵抗の増加であることが分かっている。図３
６（ａ）は、プレーナプロセスによって製造されるＤＭ
ＯＳＦＥＴのオン抵抗の配分を模式的に表した図であ
る。オン抵抗はｒ chとｒacc とｒJFET（ＪＦＥＴ抵抗）
とｒdrift との合計で表される。ＤＭＯＳ型において、
特開平２−８６１３６号公報に示されているように、現
在の微細加工技術の下ではオン抵抗が極小点をとるユニ
ットセルの寸法は１５μｍ付近である。
って低損失化、低コスト化がさらに求められているが、
微細加工やセルの形状の工夫によるオン抵抗低減は限界
にきている。たとえば、特開昭６３−２６６８８２号公
報によると、ＤＭＯＳ型においては微細加工によりユニ
ットセルの寸法を小さくしてもオン抵抗がそれ以上減少
しない極小点があり、その主原因がオン抵抗の成分を成
すＪＦＥＴ抵抗の増加であることが分かっている。図３
６（ａ）は、プレーナプロセスによって製造されるＤＭ
ＯＳＦＥＴのオン抵抗の配分を模式的に表した図であ
る。オン抵抗はｒ chとｒacc とｒJFET（ＪＦＥＴ抵抗）
とｒdrift との合計で表される。ＤＭＯＳ型において、
特開平２−８６１３６号公報に示されているように、現
在の微細加工技術の下ではオン抵抗が極小点をとるユニ
ットセルの寸法は１５μｍ付近である。
【０００４】この限界を突破するために種々の構造が提
案されている。それらに共通した特徴は素子表面に溝を
形成し、その溝の側面にチャネル部を形成した構造であ
り、この構造により前述のＪＦＥＴ抵抗を大幅に減少さ
せることができる。さらに、この溝の側面にチャネル部
を形成した構造においては、ユニットセル寸法を小さく
してもＪＦＥＴ抵抗の増大は無視することができるた
め、特開昭６３−２６６８８２号公報に記載されたよう
なユニットセル寸法の縮小に対してオン抵抗が極小点を
とるという限界が無く、１５μｍを切って微細加工の限
界まで小さくすることができる。図３６（ｂ）は溝を形
成したＤＭＯＳＦＥＴのオン抵抗の配分を模式的に表し
た図である。
案されている。それらに共通した特徴は素子表面に溝を
形成し、その溝の側面にチャネル部を形成した構造であ
り、この構造により前述のＪＦＥＴ抵抗を大幅に減少さ
せることができる。さらに、この溝の側面にチャネル部
を形成した構造においては、ユニットセル寸法を小さく
してもＪＦＥＴ抵抗の増大は無視することができるた
め、特開昭６３−２６６８８２号公報に記載されたよう
なユニットセル寸法の縮小に対してオン抵抗が極小点を
とるという限界が無く、１５μｍを切って微細加工の限
界まで小さくすることができる。図３６（ｂ）は溝を形
成したＤＭＯＳＦＥＴのオン抵抗の配分を模式的に表し
た図である。
【０００５】格子欠陥が発生しにくい半導体装置とし
て、例えば国際公開WO93/03502号や特開昭６２−１２１
６７号に開示されたようにウエットエッチングを用いて
製造した半導体装置がある。これらの形状は、トレンチ
形状に対してバスタブ形状といわれる。図３７はWO93/0
3502号に開示されたＭＯＳＦＥＴ（半導体装置）の断面
図である。
て、例えば国際公開WO93/03502号や特開昭６２−１２１
６７号に開示されたようにウエットエッチングを用いて
製造した半導体装置がある。これらの形状は、トレンチ
形状に対してバスタブ形状といわれる。図３７はWO93/0
3502号に開示されたＭＯＳＦＥＴ（半導体装置）の断面
図である。
【０００６】
【発明が解決しようとする課題】しかしながら上記WO93
/03502号公報や特開昭６２−１２１６７号公報等に開示
された半導体装置は、縦型ＭＯＳＦＥＴのＪＦＥＴ抵抗
成分を大幅に減少させた構造であるため、ユニットセル
サイズを小さくするほどオン抵抗の低減ができることが
予測されたが、実際には、ユニットセルサイズを小さく
していくと、オン抵抗が急激に増加してしまうセルサイ
ズがあることが明らかとなった。このセルサイズを規定
してトランジスタを作らないと、所定の耐圧に対して低
オン抵抗のトランジスタを作ることができないという問
題があった。
/03502号公報や特開昭６２−１２１６７号公報等に開示
された半導体装置は、縦型ＭＯＳＦＥＴのＪＦＥＴ抵抗
成分を大幅に減少させた構造であるため、ユニットセル
サイズを小さくするほどオン抵抗の低減ができることが
予測されたが、実際には、ユニットセルサイズを小さく
していくと、オン抵抗が急激に増加してしまうセルサイ
ズがあることが明らかとなった。このセルサイズを規定
してトランジスタを作らないと、所定の耐圧に対して低
オン抵抗のトランジスタを作ることができないという問
題があった。
【０００７】また、同様に、従来の構成においては、セ
ルサイズを小さくするほど、特性オン抵抗Ｒｏｎｓが低
くなることが予想された。しかし、セルサイズを小さく
するためにコンタクト径を小さくするとコンタクト抵抗
が増大してしまい所定の耐圧に対してＲｏｎｓを有効に
下げることができなかった。本発明は、以上のような問
題に鑑みてなされたものであり、その目的はセルサイズ
さらにはコンタクト径を規定することによりオン抵抗を
小さくする構造を有する半導体装置を提供すること目的
とするものである。
ルサイズを小さくするほど、特性オン抵抗Ｒｏｎｓが低
くなることが予想された。しかし、セルサイズを小さく
するためにコンタクト径を小さくするとコンタクト抵抗
が増大してしまい所定の耐圧に対してＲｏｎｓを有効に
下げることができなかった。本発明は、以上のような問
題に鑑みてなされたものであり、その目的はセルサイズ
さらにはコンタクト径を規定することによりオン抵抗を
小さくする構造を有する半導体装置を提供すること目的
とするものである。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に構成された請求項１記載の発明は、第１導電型の半導
体基板と、前記半導体基板の主表面側に形成され、所定
の入り口幅を有し、前記主表面から前記入り口幅の１／
２以下の深さを有するとともに前記主表面と略平行な底
面、及び前記入り口と前記底面とを連続的に結ぶ側面か
らなる溝部と、前記側面を含み、前記底面よりも深い位
置にまで形成され、溝側面にチャネルを形成する第２導
電型のチャネルベース層と、前記チャネルベース層より
深い位置まで形成された第２導電型のディープベース層
と、前記チャネルベース層内における前記主表面側に形
成され、前記側面にチャネル領域を形成するソース層
と、前記側面及び底面を含む領域にゲート絶縁膜を介し
て形成されたゲート電極からなるユニットセルを格子状
に複数個備えた半導体装置において、前記ディープベー
ス層の底部の幅をｌ、前記ディープベース層の主表面か
らの深さをｄ、前記ディープベース層の横方向拡散係数
をαとした時、隣接する前記ユニットセルの中心間距離
ａが、
に構成された請求項１記載の発明は、第１導電型の半導
体基板と、前記半導体基板の主表面側に形成され、所定
の入り口幅を有し、前記主表面から前記入り口幅の１／
２以下の深さを有するとともに前記主表面と略平行な底
面、及び前記入り口と前記底面とを連続的に結ぶ側面か
らなる溝部と、前記側面を含み、前記底面よりも深い位
置にまで形成され、溝側面にチャネルを形成する第２導
電型のチャネルベース層と、前記チャネルベース層より
深い位置まで形成された第２導電型のディープベース層
と、前記チャネルベース層内における前記主表面側に形
成され、前記側面にチャネル領域を形成するソース層
と、前記側面及び底面を含む領域にゲート絶縁膜を介し
て形成されたゲート電極からなるユニットセルを格子状
に複数個備えた半導体装置において、前記ディープベー
ス層の底部の幅をｌ、前記ディープベース層の主表面か
らの深さをｄ、前記ディープベース層の横方向拡散係数
をαとした時、隣接する前記ユニットセルの中心間距離
ａが、
【０００９】
【数５】｛１２＋（ｌ−１．５）＋２（ｄ−３）×α−
３｝μｍ≦ａ≦｛１２＋（ｌ−１．５）＋２（ｄ−３）
×α＋３｝μｍ の範囲となるよう規定することを技術的手段とするもの
であり、また、請求項２によれば、第１導電型の半導体
基板と、前記半導体基板の主表面側に形成され、所定の
入り口幅を有し、前記主表面から前記入り口幅の１／２
以下の深さを有するとともに前記主表面と略平行な底
面、及び前記入り口と前記底面とを連続的に結ぶ側面か
らなる溝部と、前記側面を含み、前記底面よりも深い位
置にまで形成され、溝側面にチャネルを形成する第２導
電型のチャネルベース層と、前記チャネルベース層より
深い位置まで形成された第２導電型のディープベース層
と、前記チャネルベース層内における前記主表面側に形
成され、前記側面にチャネル領域を形成するソース層
と、前記側面及び底面を含む領域にゲート絶縁膜を介し
て形成されたゲート電極からなるユニットセルを、格子
状に複数個備えた半導体装置において、前記ディープベ
ース層の底部の幅が略１．５μｍ、前記主表面からの深
さが略３μｍ、隣接する前記ユニットセルの格子方向の
中心間距離が９〜１５μｍであるという技術的手段を採
用するものである。
３｝μｍ≦ａ≦｛１２＋（ｌ−１．５）＋２（ｄ−３）
×α＋３｝μｍ の範囲となるよう規定することを技術的手段とするもの
であり、また、請求項２によれば、第１導電型の半導体
基板と、前記半導体基板の主表面側に形成され、所定の
入り口幅を有し、前記主表面から前記入り口幅の１／２
以下の深さを有するとともに前記主表面と略平行な底
面、及び前記入り口と前記底面とを連続的に結ぶ側面か
らなる溝部と、前記側面を含み、前記底面よりも深い位
置にまで形成され、溝側面にチャネルを形成する第２導
電型のチャネルベース層と、前記チャネルベース層より
深い位置まで形成された第２導電型のディープベース層
と、前記チャネルベース層内における前記主表面側に形
成され、前記側面にチャネル領域を形成するソース層
と、前記側面及び底面を含む領域にゲート絶縁膜を介し
て形成されたゲート電極からなるユニットセルを、格子
状に複数個備えた半導体装置において、前記ディープベ
ース層の底部の幅が略１．５μｍ、前記主表面からの深
さが略３μｍ、隣接する前記ユニットセルの格子方向の
中心間距離が９〜１５μｍであるという技術的手段を採
用するものである。
【００１０】また請求項３にあるように、第１導電型の
半導体基板と、前記半導体基板の主表面側に形成され、
所定の入り口幅を有し、前記主表面から前記入り口幅の
１／２以下の深さを有するとともに前記主表面と略平行
な底面、及び前記入り口と前記底面とを連続的に結ぶ側
面からなる溝部と、前記側面を含み、前記底面よりも深
い位置にまで形成され、溝側面にチャネルを形成する第
２導電型のチャネルベース層と、前記チャネルベース層
より深い位置まで形成された第２導電型のディープベー
ス層と、前記チャネルベース層内における前記主表面側
に形成され、前記側面にチャネル領域を形成するソース
層と、前記側面及び底面を含む領域にゲート絶縁膜を介
して形成されたゲート電極からなるユニットセル構造
を、格子状に複数個備えた半導体装置において、前記チ
ャネルベース層の横拡散係数αとした時、格子方向にお
ける前記隣接するユニットセル間の中心間距離ａが、
半導体基板と、前記半導体基板の主表面側に形成され、
所定の入り口幅を有し、前記主表面から前記入り口幅の
１／２以下の深さを有するとともに前記主表面と略平行
な底面、及び前記入り口と前記底面とを連続的に結ぶ側
面からなる溝部と、前記側面を含み、前記底面よりも深
い位置にまで形成され、溝側面にチャネルを形成する第
２導電型のチャネルベース層と、前記チャネルベース層
より深い位置まで形成された第２導電型のディープベー
ス層と、前記チャネルベース層内における前記主表面側
に形成され、前記側面にチャネル領域を形成するソース
層と、前記側面及び底面を含む領域にゲート絶縁膜を介
して形成されたゲート電極からなるユニットセル構造
を、格子状に複数個備えた半導体装置において、前記チ
ャネルベース層の横拡散係数αとした時、格子方向にお
ける前記隣接するユニットセル間の中心間距離ａが、
【００１１】
【数６】｛１０．５−４×α−３｝μｍ≦ａ≦｛１０．
５−４×α＋３｝μｍ を満足するように設定されるという技術的手段を採用す
るものである。また、請求項４によれば、前記第１導電
型層の主表面とは反対の裏面側に、ドレイン電極層を形
成するとともに、ドレイン−ソース間の耐圧が、１００
Ｖ以下とする技術的手段を採用するものである。
５−４×α＋３｝μｍ を満足するように設定されるという技術的手段を採用す
るものである。また、請求項４によれば、前記第１導電
型層の主表面とは反対の裏面側に、ドレイン電極層を形
成するとともに、ドレイン−ソース間の耐圧が、１００
Ｖ以下とする技術的手段を採用するものである。
【００１２】さらに請求項５によれば、請求項１乃至３
の記載に加え、前記ユニットセル構造において、前記ユ
ニットセル構造１ｍｍ2 あたり、前記ソース層は前記ソ
ース電極と接触面積Ｓｃｍ2 の接触部で接触するもので
あり、また前記ソース層は前記接触部においてコンタク
ト抵抗率ρｃｍ・ｍｍ2 で前記ソース電極と接触するも
のであり、前記接触面積Ｓｃｍ2 と前記コンタクト抵抗
率ρｃｍ・ｍｍ2 との間に、
の記載に加え、前記ユニットセル構造において、前記ユ
ニットセル構造１ｍｍ2 あたり、前記ソース層は前記ソ
ース電極と接触面積Ｓｃｍ2 の接触部で接触するもので
あり、また前記ソース層は前記接触部においてコンタク
ト抵抗率ρｃｍ・ｍｍ2 で前記ソース電極と接触するも
のであり、前記接触面積Ｓｃｍ2 と前記コンタクト抵抗
率ρｃｍ・ｍｍ2 との間に、
【００１３】
【数７】ρ／Ｓ≦１０ｍΩ の関係が成立するように設定されるという技術的手段を
採用するものである。また請求項６の記載によれば、第
１導電型の半導体基板と、前記半導体基板の主表面側に
形成され、所定の入口幅を有する入口、前記主表面から
前記入口幅の１／２以下の深さを有するとともに前記主
表面から前記主表面と略平行な面を有する底面、及び前
記入口と前記底面とを連続的に結ぶ側面からなる溝部
と、前記溝部における前記側面を含み、前記主表面側か
ら前記底面よりも深い位置まで形成され、溝側面に形成
された第２導電型のベース層と、前記チャネルベ−ス層
内における前記主表面側に形成され、前記溝部における
前記側面にチャネル領域を形成させる第１導電型のソー
ス層と、前記第２導電型のベース層と第１導電型のソー
ス層の表面に共通に形成されたソース電極層と、前記溝
部の前記側面および前記底面を含む領域にゲート絶縁膜
を介して形成されたゲート電極からなるユニットセル構
造が複数個形成されたユニットセル領域を備えた半導体
装置において、前記ユニットセルの正方形の一辺の長さ
ａｍｍと、前記第２導電型ベース層と前記ベース電極層
の接触するベースコンタクト部の正方形の一辺の長さｂ
ｍｍと、前記第２導電型のベース層と第１導電型のソー
ス層の表面に共通に接触するコンタクト部の正方形の一
辺の長さｃｍｍと、第１導電型ソース層と前記ユニット
セルの主表面と前記ソース電極層の接触部のコンタクト
抵抗率ρｍΩ・ｍｍ2 の間に、
採用するものである。また請求項６の記載によれば、第
１導電型の半導体基板と、前記半導体基板の主表面側に
形成され、所定の入口幅を有する入口、前記主表面から
前記入口幅の１／２以下の深さを有するとともに前記主
表面から前記主表面と略平行な面を有する底面、及び前
記入口と前記底面とを連続的に結ぶ側面からなる溝部
と、前記溝部における前記側面を含み、前記主表面側か
ら前記底面よりも深い位置まで形成され、溝側面に形成
された第２導電型のベース層と、前記チャネルベ−ス層
内における前記主表面側に形成され、前記溝部における
前記側面にチャネル領域を形成させる第１導電型のソー
ス層と、前記第２導電型のベース層と第１導電型のソー
ス層の表面に共通に形成されたソース電極層と、前記溝
部の前記側面および前記底面を含む領域にゲート絶縁膜
を介して形成されたゲート電極からなるユニットセル構
造が複数個形成されたユニットセル領域を備えた半導体
装置において、前記ユニットセルの正方形の一辺の長さ
ａｍｍと、前記第２導電型ベース層と前記ベース電極層
の接触するベースコンタクト部の正方形の一辺の長さｂ
ｍｍと、前記第２導電型のベース層と第１導電型のソー
ス層の表面に共通に接触するコンタクト部の正方形の一
辺の長さｃｍｍと、第１導電型ソース層と前記ユニット
セルの主表面と前記ソース電極層の接触部のコンタクト
抵抗率ρｍΩ・ｍｍ2 の間に、
【００１４】
【数８】ρ／｛（ｃ2 −ｂ2 ）／ａ2 ）｝≦１０ｍΩ の関係が成立するように設定されるという技術的手段を
採用するものである。また、請求項７によれば、請求項
６に加え、前記ユニットセルの正方形の一辺の長さａが
略１２×１０μｍ、前記ベ−スコンタクト部の正方形の
一辺の長さｂが略２×１０μｍ角、前記コンタクト部の
正方形の一辺の長さｃが略２．８×１０μｍ角以上、前
記コンタクト抵抗率ρが２．７×１０-1ｍΩ・ｍｍ2 以
下の関係が成立するという技術的手段を採用するもので
ある。
採用するものである。また、請求項７によれば、請求項
６に加え、前記ユニットセルの正方形の一辺の長さａが
略１２×１０μｍ、前記ベ−スコンタクト部の正方形の
一辺の長さｂが略２×１０μｍ角、前記コンタクト部の
正方形の一辺の長さｃが略２．８×１０μｍ角以上、前
記コンタクト抵抗率ρが２．７×１０-1ｍΩ・ｍｍ2 以
下の関係が成立するという技術的手段を採用するもので
ある。
【００１５】さらに、前記コンタクト抵抗率が１×１０
-1ｍΩ・ｍｍ2 以下であるように設定してもよい。ま
た、前記第１導電型のソース層の不純物をＡｓとしても
よい。
-1ｍΩ・ｍｍ2 以下であるように設定してもよい。ま
た、前記第１導電型のソース層の不純物をＡｓとしても
よい。
【００１６】
【作用および発明の効果】上記のように構成された請求
項１の発明によれば、隣接したディープベース層にはさ
まれた第１導電型半導体基板に電流集中が生じないた
め、オン抵抗を小さくできる。さらにセルサイズの範囲
を６μｍ以内に限定することにより、オン抵抗の範囲を
最小値から最小値＋３０％以内とすることができ、オン
抵抗の小さな半導体を得ることができる。
項１の発明によれば、隣接したディープベース層にはさ
まれた第１導電型半導体基板に電流集中が生じないた
め、オン抵抗を小さくできる。さらにセルサイズの範囲
を６μｍ以内に限定することにより、オン抵抗の範囲を
最小値から最小値＋３０％以内とすることができ、オン
抵抗の小さな半導体を得ることができる。
【００１７】請求項２に記載の発明によれば、上記に加
え、ディープベース相の主表面からの接合深さが溝の深
さに比べて十分に深く設計されるため、半導体装置のＢ
ＶＤＳＳに相当する電圧がドレイン電極に印加された場
合、アバランシェブレークダウンの生じる場所が、ディ
ープベース層の底部に限定される。従って、ソース層、
チャネルベース、第１導電型半導体基板で構成される寄
生トランジスタが動作しにくくなり、アバランシェ耐量
が向上する。
え、ディープベース相の主表面からの接合深さが溝の深
さに比べて十分に深く設計されるため、半導体装置のＢ
ＶＤＳＳに相当する電圧がドレイン電極に印加された場
合、アバランシェブレークダウンの生じる場所が、ディ
ープベース層の底部に限定される。従って、ソース層、
チャネルベース、第１導電型半導体基板で構成される寄
生トランジスタが動作しにくくなり、アバランシェ耐量
が向上する。
【００１８】請求項３記載の発明によれば、ディープベ
ース層を形成していないため、第１導電型半導体基板に
電流集中が生じるセルサイズを小さくでき、単位面積あ
たりの総チャネル幅を長くすることができ、オン抵抗を
さらに小さくできる。また、請求項４記載の発明によれ
ば、耐圧を１００Ｖ以下とすることにより、第１導電型
半導体基板の中で、濃度が低く抵抗が高い部分の厚さ
が、数μｍとなるため、ディープベース層またはチャネ
ルベース層にはさまれた部分の第１導電型半導体基板に
おける抵抗が、第１導電型の濃度が低く抵抗が高い部分
の抵抗の中で、大きな割合を占めるようになることによ
り、オン抵抗の範囲を最小値から最小値＋３０％程度と
することができる。
ース層を形成していないため、第１導電型半導体基板に
電流集中が生じるセルサイズを小さくでき、単位面積あ
たりの総チャネル幅を長くすることができ、オン抵抗を
さらに小さくできる。また、請求項４記載の発明によれ
ば、耐圧を１００Ｖ以下とすることにより、第１導電型
半導体基板の中で、濃度が低く抵抗が高い部分の厚さ
が、数μｍとなるため、ディープベース層またはチャネ
ルベース層にはさまれた部分の第１導電型半導体基板に
おける抵抗が、第１導電型の濃度が低く抵抗が高い部分
の抵抗の中で、大きな割合を占めるようになることによ
り、オン抵抗の範囲を最小値から最小値＋３０％程度と
することができる。
【００１９】また、上記のように構成された請求項５の
発明によれば，１ｍｍ2 の面積にユニットセルを配列し
た場合のコンタクト抵抗を１０ｍΩに抑えられるソース
ｎとソース電極層の接触面積Ｓｍｍ2 が得られるため１
ｍｍ2 の面積にユニットセルを配列した場合のオン抵抗
すなわち特性オン抵抗を耐圧１００Ｖ以下のトランジス
タに対して１００ｍΩ・ｍｍ2 以下にすることができ
る。
発明によれば，１ｍｍ2 の面積にユニットセルを配列し
た場合のコンタクト抵抗を１０ｍΩに抑えられるソース
ｎとソース電極層の接触面積Ｓｍｍ2 が得られるため１
ｍｍ2 の面積にユニットセルを配列した場合のオン抵抗
すなわち特性オン抵抗を耐圧１００Ｖ以下のトランジス
タに対して１００ｍΩ・ｍｍ2 以下にすることができ
る。
【００２０】上記のように構成された請求項６の発明に
よれば，ユニットセルサイズを決めることにより１ｍｍ
2 の面積にユニットセルを配列した場合のコンタクト抵
抗を１０ｍΩに抑えられる最適のコンタクト径が得られ
るため１ｍｍ2 の面積にユニットセルを配列した場合の
オン抵抗すなわち特性オン抵抗を耐圧１００Ｖ以下のト
ランジスタに対して１００ｍΩ・ｍｍ2 以下にすること
ができる。
よれば，ユニットセルサイズを決めることにより１ｍｍ
2 の面積にユニットセルを配列した場合のコンタクト抵
抗を１０ｍΩに抑えられる最適のコンタクト径が得られ
るため１ｍｍ2 の面積にユニットセルを配列した場合の
オン抵抗すなわち特性オン抵抗を耐圧１００Ｖ以下のト
ランジスタに対して１００ｍΩ・ｍｍ2 以下にすること
ができる。
【００２１】上記のように構成された請求項７の発明に
よれば，１ｍｍ2 の面積にユニットセルを配列した場合
のコンタクト抵抗を５ｍΩに抑えられるため１ｍｍ2 の
面積にユニットセルを配列した場合のオン抵抗すなわち
特性オン抵抗を耐圧１００Ｖ以下のトランジスタに対し
て１００ｍΩ・ｍｍ2 以下にすることができる。さら
に、上記のように構成された請求項８の発明によれば，
コンタクト抵抗率が１×１０-1ｍΩ・ｍｍ2 以下にされ
ているためコンタクト抵抗率が２〜３×１０-1ｍΩ・ｍ
ｍ2 の場合に比べてコンタクト径を小さくできるためユ
ニットセルのサイズを小さくできる。従って１ｍｍ2 の
面積にユニットセルを配列した場合の総チャネル幅を長
くすることができるため１ｍｍ2 の面積にユニットセル
を配列した場合のオン抵抗すなわち規格化オン抵抗をさ
らに小さくできる。
よれば，１ｍｍ2 の面積にユニットセルを配列した場合
のコンタクト抵抗を５ｍΩに抑えられるため１ｍｍ2 の
面積にユニットセルを配列した場合のオン抵抗すなわち
特性オン抵抗を耐圧１００Ｖ以下のトランジスタに対し
て１００ｍΩ・ｍｍ2 以下にすることができる。さら
に、上記のように構成された請求項８の発明によれば，
コンタクト抵抗率が１×１０-1ｍΩ・ｍｍ2 以下にされ
ているためコンタクト抵抗率が２〜３×１０-1ｍΩ・ｍ
ｍ2 の場合に比べてコンタクト径を小さくできるためユ
ニットセルのサイズを小さくできる。従って１ｍｍ2 の
面積にユニットセルを配列した場合の総チャネル幅を長
くすることができるため１ｍｍ2 の面積にユニットセル
を配列した場合のオン抵抗すなわち規格化オン抵抗をさ
らに小さくできる。
【００２２】上記のように構成された請求項９の発明に
よれば，Ａｓを第１導電型のソース層の不純物としてお
り、Ａｓは他の不純物を用いた場合に比べて固溶度が約
１桁大きため、コンタクト抵抗率を１×１０-1ｍΩ・ｍ
ｍ2 以下とすることができ、他の不純物を使った場合に
比べてコンタクト径を小さくできるためユニットセルの
サイズを小さくできる。従って１ｍｍ2 の面積にユニッ
トセルを配列した場合のチャネル幅を長くすることがで
きるため１ｍｍ2 の面積にユニットセルを配列した場合
のオン抵抗すなわち規格化オン抵抗をさらに小さくでき
る。
よれば，Ａｓを第１導電型のソース層の不純物としてお
り、Ａｓは他の不純物を用いた場合に比べて固溶度が約
１桁大きため、コンタクト抵抗率を１×１０-1ｍΩ・ｍ
ｍ2 以下とすることができ、他の不純物を使った場合に
比べてコンタクト径を小さくできるためユニットセルの
サイズを小さくできる。従って１ｍｍ2 の面積にユニッ
トセルを配列した場合のチャネル幅を長くすることがで
きるため１ｍｍ2 の面積にユニットセルを配列した場合
のオン抵抗すなわち規格化オン抵抗をさらに小さくでき
る。
【００２３】上記のように構成された請求項１０の発明
によれば，１ｍｍ2 の面積にユニットセルを配列した場
合のコンタクト抵抗を１０ｍΩに抑えられるソース層と
ソース電極層の接触面積Ｓｍｍ2 が得られるため１ｍｍ
2 の面積にユニットセルを配列した場合のオン抵抗すな
わち特性オン抵抗を耐圧１００Ｖ以下のトランジスタに
対して１００ｍΩ・ｍｍ2 以下にすることができる。さ
らにセルの形状が単純であるためコンタクト形状を容易
に決めることができる。
によれば，１ｍｍ2 の面積にユニットセルを配列した場
合のコンタクト抵抗を１０ｍΩに抑えられるソース層と
ソース電極層の接触面積Ｓｍｍ2 が得られるため１ｍｍ
2 の面積にユニットセルを配列した場合のオン抵抗すな
わち特性オン抵抗を耐圧１００Ｖ以下のトランジスタに
対して１００ｍΩ・ｍｍ2 以下にすることができる。さ
らにセルの形状が単純であるためコンタクト形状を容易
に決めることができる。
【００２４】上記のように構成された請求項１１の発明
によれば，１ｍｍ2 の面積にユニットセルを配列した場
合のコンタクト抵抗を１０ｍΩに抑えられるソース層と
ソース電極層の接触面積Ｓｍｍ2 が得られるため１ｍｍ
2 の面積にユニットセルを配列した場合のオン抵抗すな
わち特性オン抵抗を耐圧１００Ｖ以下のトランジスタに
対して１００ｍΩ・ｍｍ2 以下にすることができる。さ
らにセルの形状が単純であるためコンタクト形状を容易
に決めることができる。
によれば，１ｍｍ2 の面積にユニットセルを配列した場
合のコンタクト抵抗を１０ｍΩに抑えられるソース層と
ソース電極層の接触面積Ｓｍｍ2 が得られるため１ｍｍ
2 の面積にユニットセルを配列した場合のオン抵抗すな
わち特性オン抵抗を耐圧１００Ｖ以下のトランジスタに
対して１００ｍΩ・ｍｍ2 以下にすることができる。さ
らにセルの形状が単純であるためコンタクト形状を容易
に決めることができる。
【００２５】上記のように構成された請求項第１２の発
明によれば，１ｍｍ2 の面積にユニットセルを配列した
場合のコンタクト抵抗を１０ｍΩに抑えられるソース層
とソース電極層の接触面積Ｓｍｍ2 が得られるため１ｍ
ｍ2 の面積にユニットセルを配列した場合のオン抵抗す
なわち特性オン抵抗を耐圧１００Ｖ以下のトランジスタ
に対して１００ｍΩ・ｍｍ2 以下にすることができる。
さらにセルの形状が単純であるためコンタクト形状を容
易に決めることができる。
明によれば，１ｍｍ2 の面積にユニットセルを配列した
場合のコンタクト抵抗を１０ｍΩに抑えられるソース層
とソース電極層の接触面積Ｓｍｍ2 が得られるため１ｍ
ｍ2 の面積にユニットセルを配列した場合のオン抵抗す
なわち特性オン抵抗を耐圧１００Ｖ以下のトランジスタ
に対して１００ｍΩ・ｍｍ2 以下にすることができる。
さらにセルの形状が単純であるためコンタクト形状を容
易に決めることができる。
【００２６】
（第１実施例）以下、図面を参照して本発明の第１実施
例を説明する。図１（ａ）は本発明の第１実施例による
四角形ユニットセルからなる縦型パワーＭＯＳＦＥＴの
平面図であり、同図（ｂ）は同図（ａ）におけるＡ−Ａ
断面図である。
例を説明する。図１（ａ）は本発明の第１実施例による
四角形ユニットセルからなる縦型パワーＭＯＳＦＥＴの
平面図であり、同図（ｂ）は同図（ａ）におけるＡ−Ａ
断面図である。
【００２７】この実施例の縦型パワーＭＯＳＦＥＴは、
その要部，すなわちユニットセル部分を図１に示すよう
な構造として、このユニットセル１５がピッチ幅（ユニ
ットセル寸法）ａで平面上縦横に規則正しく多数配置さ
れた構造となっている。図１において、ウエハ２１は不
純物濃度が２×１０19ｃｍ-3程度で厚さ１００〜３００
μｍのｎ+ 型シリコンからなる半導体基板１上に不純物
密度が１０16ｃｍ-3程度の厚さ７μｍ前後のｎ- 型エピ
タキシャル層２が構成されたものであり、このウエハ２
１の主表面にユニットセル１５が構成される。ウエハ２
１の主表面に１２μｍ程度のユニットセル寸法ａでＵ溝
５０を形成するために、厚さ１μｍ程度のＬＯＣＯＳ酸
化膜を形成し、この酸化膜をマスクとしてボロン（Ｂ）
とリン（Ｐ）とを自己整合的な二重拡散により接合深さ
が１μｍよりも僅かに深い程度のｐ型ベース層１６と、
接合深さが１μｍ程度のｎ+ 型ソース層４とが形成され
ており、それによりＵ溝５０の側壁部５１に０．５μｍ
程度のチャネル５が設定される。なお、ｐ型ベース層１
６の接合深さはＵ溝５０底辺のエッジ部１２でブレーク
ダウンによる破壊が生じない深さに設定されている。ま
た、ｐ型ベース層１６の中央部の接合深さが周囲よりも
深くなるように、あらかじめｐ型ベース層１６の中央部
に３μｍ程度の深さでボロンが拡散されており、ドレイ
ン・ソース間に高電圧が印加されたときに、ｐ型ベース
層１６の底面の中央部でブレークダウンが起こるように
設定されている。ここで、ｐ型ベース層１６の深い部分
（以下、deepＰウエル層という。）の底面の幅ｌは、約
１．５μｍに設定されている。即ち、Ｕ溝５０はｐ型ベ
ース層１６よりも浅くなるように設定されている。そし
て、Ｕ溝５０の底面の幅は約２μｍ、深さは約１μｍで
ある。
その要部，すなわちユニットセル部分を図１に示すよう
な構造として、このユニットセル１５がピッチ幅（ユニ
ットセル寸法）ａで平面上縦横に規則正しく多数配置さ
れた構造となっている。図１において、ウエハ２１は不
純物濃度が２×１０19ｃｍ-3程度で厚さ１００〜３００
μｍのｎ+ 型シリコンからなる半導体基板１上に不純物
密度が１０16ｃｍ-3程度の厚さ７μｍ前後のｎ- 型エピ
タキシャル層２が構成されたものであり、このウエハ２
１の主表面にユニットセル１５が構成される。ウエハ２
１の主表面に１２μｍ程度のユニットセル寸法ａでＵ溝
５０を形成するために、厚さ１μｍ程度のＬＯＣＯＳ酸
化膜を形成し、この酸化膜をマスクとしてボロン（Ｂ）
とリン（Ｐ）とを自己整合的な二重拡散により接合深さ
が１μｍよりも僅かに深い程度のｐ型ベース層１６と、
接合深さが１μｍ程度のｎ+ 型ソース層４とが形成され
ており、それによりＵ溝５０の側壁部５１に０．５μｍ
程度のチャネル５が設定される。なお、ｐ型ベース層１
６の接合深さはＵ溝５０底辺のエッジ部１２でブレーク
ダウンによる破壊が生じない深さに設定されている。ま
た、ｐ型ベース層１６の中央部の接合深さが周囲よりも
深くなるように、あらかじめｐ型ベース層１６の中央部
に３μｍ程度の深さでボロンが拡散されており、ドレイ
ン・ソース間に高電圧が印加されたときに、ｐ型ベース
層１６の底面の中央部でブレークダウンが起こるように
設定されている。ここで、ｐ型ベース層１６の深い部分
（以下、deepＰウエル層という。）の底面の幅ｌは、約
１．５μｍに設定されている。即ち、Ｕ溝５０はｐ型ベ
ース層１６よりも浅くなるように設定されている。そし
て、Ｕ溝５０の底面の幅は約２μｍ、深さは約１μｍで
ある。
【００２８】また、二重拡散後にこの拡散マスク及びＵ
溝５０形成用として使用したＬＯＣＯＳ酸化膜は除去さ
れて、Ｕ溝５０の内壁には厚さが６０ｎｍ程度のゲート
酸化膜８が形成され、さらに、その上に厚さが４００ｎ
ｍ程度のポリシリコンからなるゲート電極９、厚さが１
μｍ程度のＢＰＳＧからなる層間絶縁膜１８が形成され
ている。さらに、ｐ型ベース層１６の中央部表面に接合
深さが０．５μｍ程度のｐ+ 型ベースコンタクト層１７
が形成され、層間絶縁膜１８の上に形成されたソース電
極１９とｎ+ 型ソース層４およびｐ+ 型ベースコンタク
ト層１７がコンタクト穴を介してオーミック接触してい
る。また、半導体基板１の裏面にオーミック接触するよ
うにドレイン電極２０が形成されている。
溝５０形成用として使用したＬＯＣＯＳ酸化膜は除去さ
れて、Ｕ溝５０の内壁には厚さが６０ｎｍ程度のゲート
酸化膜８が形成され、さらに、その上に厚さが４００ｎ
ｍ程度のポリシリコンからなるゲート電極９、厚さが１
μｍ程度のＢＰＳＧからなる層間絶縁膜１８が形成され
ている。さらに、ｐ型ベース層１６の中央部表面に接合
深さが０．５μｍ程度のｐ+ 型ベースコンタクト層１７
が形成され、層間絶縁膜１８の上に形成されたソース電
極１９とｎ+ 型ソース層４およびｐ+ 型ベースコンタク
ト層１７がコンタクト穴を介してオーミック接触してい
る。また、半導体基板１の裏面にオーミック接触するよ
うにドレイン電極２０が形成されている。
【００２９】ここで、コンタクト穴の径（以下、コンタ
クト径という）は約４μｍ、ソース電極とｐ+ 型ベース
コンタクト層１７との接触面積を約２μｍとしている。
また、ソース電極とｎ+ 型ソース層４との接触部分（ｃ
2 −ｂ2 ）において、コンタクト抵抗率ρが２．７×１
０-1ｍΩ・ｍｍ2 となるように設定されている。以下に
本実施例における縦型パワーＭＯＳＦＥＴの動作につい
て説明する。
クト径という）は約４μｍ、ソース電極とｐ+ 型ベース
コンタクト層１７との接触面積を約２μｍとしている。
また、ソース電極とｎ+ 型ソース層４との接触部分（ｃ
2 −ｂ2 ）において、コンタクト抵抗率ρが２．７×１
０-1ｍΩ・ｍｍ2 となるように設定されている。以下に
本実施例における縦型パワーＭＯＳＦＥＴの動作につい
て説明する。
【００３０】図１（ｂ）において、ソース電極１９とド
レイン電極２０との間にバイアス電圧が印加され、その
状態でゲート電極９にゲート電圧が印加されると、ソー
ス電極１９からそれぞれのチャネル領域を通ってドレイ
ン電極に電流が流れる。従来、ユニットセルサイズを小
さくするほどオン抵抗の低減ができることが予測された
が、実際には、ユニットセルサイズを小さくしていく
と、オン抵抗が急激に増加してしまうセルサイズがある
ことが明らかとなった。このセルサイズを規定してトラ
ンジスタを作らないと、所定の耐圧に対して低オン抵抗
のトランジスタを作ることができない。また、同様に、
従来の構成においては、セルサイズを小さくするほど、
特性オン抵抗Ｒons が低くなることが予想された。しか
し、セルサイズを小さくするためにコンタクト径を小さ
くするとコンタクト抵抗が増大してしまい所定の耐圧に
対してＲons を有効に下げることができなかった。
レイン電極２０との間にバイアス電圧が印加され、その
状態でゲート電極９にゲート電圧が印加されると、ソー
ス電極１９からそれぞれのチャネル領域を通ってドレイ
ン電極に電流が流れる。従来、ユニットセルサイズを小
さくするほどオン抵抗の低減ができることが予測された
が、実際には、ユニットセルサイズを小さくしていく
と、オン抵抗が急激に増加してしまうセルサイズがある
ことが明らかとなった。このセルサイズを規定してトラ
ンジスタを作らないと、所定の耐圧に対して低オン抵抗
のトランジスタを作ることができない。また、同様に、
従来の構成においては、セルサイズを小さくするほど、
特性オン抵抗Ｒons が低くなることが予想された。しか
し、セルサイズを小さくするためにコンタクト径を小さ
くするとコンタクト抵抗が増大してしまい所定の耐圧に
対してＲons を有効に下げることができなかった。
【００３１】図２は、図１に示した縦型パワーＭＯＳＦ
ＥＴのdeepＰウエル層の底面幅ｌ、deepＰウエル層の深
さｄ、Ｕ溝５０の深さｅの寸法を固定してユニットセル
のサイズａを変化させた場合の規格化オン抵抗の測定結
果と、セルサイズのシュリンクによりチャネル幅が長く
なることから予想されるオン抵抗のセルサイズ依存性の
計算値を示す。
ＥＴのdeepＰウエル層の底面幅ｌ、deepＰウエル層の深
さｄ、Ｕ溝５０の深さｅの寸法を固定してユニットセル
のサイズａを変化させた場合の規格化オン抵抗の測定結
果と、セルサイズのシュリンクによりチャネル幅が長く
なることから予想されるオン抵抗のセルサイズ依存性の
計算値を示す。
【００３２】セルサイズａが１２〜１６の範囲では、計
算値と実験値とは良く一致するが、１２μｍ以下になる
と、実験データにおけるオン抵抗は増加している。この
理由は、セルサイズａが小さくなると、図１の隣合った
deepＰウエル層の底面部相互間の間隔が狭くなり、この
部分で電流集中が生じ、Ｕ溝５０の直下における抵抗
（以下、エピ抵抗という）が急激に増加するためと思わ
れる。このように、セルサイズを１２μｍよりも小さく
していくと、電流集中によるエピ抵抗の増加が、総チャ
ネル幅の増加によるオン抵抗の低下を上回ってしまうた
め、実質的なオン抵抗は増加してしまうということが分
かる。
算値と実験値とは良く一致するが、１２μｍ以下になる
と、実験データにおけるオン抵抗は増加している。この
理由は、セルサイズａが小さくなると、図１の隣合った
deepＰウエル層の底面部相互間の間隔が狭くなり、この
部分で電流集中が生じ、Ｕ溝５０の直下における抵抗
（以下、エピ抵抗という）が急激に増加するためと思わ
れる。このように、セルサイズを１２μｍよりも小さく
していくと、電流集中によるエピ抵抗の増加が、総チャ
ネル幅の増加によるオン抵抗の低下を上回ってしまうた
め、実質的なオン抵抗は増加してしまうということが分
かる。
【００３３】しかしながら、本実施例においてはセルサ
イズａを約１２μｍとしているため、隣合ったdeepＰウ
エル層の底面部相互間における電流集中が防止でき、Ｕ
溝５０の直下におけるエピ抵抗の増加を防止でき、極小
のオン抵抗を得ることができる。なお、上記構成におい
てはdeepＰウエル層の底面幅ｌ、deepＰウエル層の深さ
ｄをそれぞれ１．５μｍ、３μｍである構造について説
明したが底面幅ｌ、深さｄをそれぞれ縮小した構造にお
いても同様な考えが成り立つ。この場合、deepＰウエル
層の底面幅ｌ、深さｄと上記構成の底面幅ｌ’、深さ
ｄ’との差分だけオン抵抗が極小となるセルサイズは小
さくなる。そしてその関係式は、
イズａを約１２μｍとしているため、隣合ったdeepＰウ
エル層の底面部相互間における電流集中が防止でき、Ｕ
溝５０の直下におけるエピ抵抗の増加を防止でき、極小
のオン抵抗を得ることができる。なお、上記構成におい
てはdeepＰウエル層の底面幅ｌ、deepＰウエル層の深さ
ｄをそれぞれ１．５μｍ、３μｍである構造について説
明したが底面幅ｌ、深さｄをそれぞれ縮小した構造にお
いても同様な考えが成り立つ。この場合、deepＰウエル
層の底面幅ｌ、深さｄと上記構成の底面幅ｌ’、深さ
ｄ’との差分だけオン抵抗が極小となるセルサイズは小
さくなる。そしてその関係式は、
【００３４】
【数９】 ａ＝１２＋（ｌ−ｌ’）＋２（ｄ−ｄ’）×α [μｍ] となる。ここで、ｌはdeepＰウエル層の底面幅、ｌ’は
図１の構造におけるdeepＰウエル層の底面幅（＝１．５
μｍ）、ｄはdeepＰウエル層の深さ、ｄ’は図１の構造
におけるdeepＰウエル層の深さ（＝３μｍ）、αはdeep
Ｐウエル層の横方向拡散係数である。
図１の構造におけるdeepＰウエル層の底面幅（＝１．５
μｍ）、ｄはdeepＰウエル層の深さ、ｄ’は図１の構造
におけるdeepＰウエル層の深さ（＝３μｍ）、αはdeep
Ｐウエル層の横方向拡散係数である。
【００３５】上記構成を用いることにより、本実施例に
おいては、隣接したdeepＰウエル層にはさまれたウエハ
２１に電流集中が生じないため、オン抵抗を小さくでき
る。さらにセルサイズａの範囲を６μｍ以内に限定する
（すなわち数式１で表される範囲に限定する）ことによ
り、オン抵抗の範囲を最小値から最小値＋３０％以内と
することができ、オン抵抗の小さな縦型パワーＭＯＳＦ
ＥＴを得ることができる。
おいては、隣接したdeepＰウエル層にはさまれたウエハ
２１に電流集中が生じないため、オン抵抗を小さくでき
る。さらにセルサイズａの範囲を６μｍ以内に限定する
（すなわち数式１で表される範囲に限定する）ことによ
り、オン抵抗の範囲を最小値から最小値＋３０％以内と
することができ、オン抵抗の小さな縦型パワーＭＯＳＦ
ＥＴを得ることができる。
【００３６】また、deepＰウエル層の主表面からの接合
深さがＵ溝５０の深さに比べて十分に深く設計されるた
め、ウエハ２１のＢＶＤＳＳに相当する電圧がドレイン
電極に印加された場合、アバランシェブレークダウンの
生じる場所が、deepＰウエル層の底部に限定される。従
って、ソース層、ｐ型ベース層１６、ウエハ２１で構成
される寄生トランジスタが動作しにくくなり、アバラン
シェ耐量が向上する。
深さがＵ溝５０の深さに比べて十分に深く設計されるた
め、ウエハ２１のＢＶＤＳＳに相当する電圧がドレイン
電極に印加された場合、アバランシェブレークダウンの
生じる場所が、deepＰウエル層の底部に限定される。従
って、ソース層、ｐ型ベース層１６、ウエハ２１で構成
される寄生トランジスタが動作しにくくなり、アバラン
シェ耐量が向上する。
【００３７】また、耐圧を１００Ｖ以下とすることによ
り、ウエハ２１の中で、濃度が低く抵抗が高い部分の厚
さが、数μｍとなるため、deepＰウエル層またはｐ型ベ
ース層１６にはさまれた部分のウエハ２１における抵抗
が、ｎ型で濃度が低く、抵抗が高い部分の中で、大きな
割合を占めるようになることにより、オン抵抗の範囲を
最小値から最小値＋３０％程度とすることができる。
り、ウエハ２１の中で、濃度が低く抵抗が高い部分の厚
さが、数μｍとなるため、deepＰウエル層またはｐ型ベ
ース層１６にはさまれた部分のウエハ２１における抵抗
が、ｎ型で濃度が低く、抵抗が高い部分の中で、大きな
割合を占めるようになることにより、オン抵抗の範囲を
最小値から最小値＋３０％程度とすることができる。
【００３８】図３は、図１に示した縦型パワーＭＯＳＦ
ＥＴにおいて、１ｍｍ2 の面積にユニットセルを配列し
た場合のコンタクト抵抗Ｒons （面積１ｍｍ2 当たりの
オン抵抗の中に占めるコンタクト抵抗を、コンタクト径
を変化させた状態で測定したものである。この図より、
セルサイズａが１２μｍの場合、コンタクト径を２．８
μｍ以上とすることにより、コンタクト抵抗を１０ｍΩ
以下、４μｍ以上とすることにより５ｍΩ以下にでき
る。
ＥＴにおいて、１ｍｍ2 の面積にユニットセルを配列し
た場合のコンタクト抵抗Ｒons （面積１ｍｍ2 当たりの
オン抵抗の中に占めるコンタクト抵抗を、コンタクト径
を変化させた状態で測定したものである。この図より、
セルサイズａが１２μｍの場合、コンタクト径を２．８
μｍ以上とすることにより、コンタクト抵抗を１０ｍΩ
以下、４μｍ以上とすることにより５ｍΩ以下にでき
る。
【００３９】なお、上記構成においてはコンタクト抵抗
率を２．７ｍΩ・ｍｍ2 、ｐ型ベース層１６とソース電
極の接触する径を２μｍ角のものについて説明したが、
セルサイズがａμｍ、ｐ型ベース層１６とソース電極の
接触する径をｂμｍ、コンタクト径をｃμｍの場合にも
成立する。この場合、コンタクト抵抗Ｒons は、
率を２．７ｍΩ・ｍｍ2 、ｐ型ベース層１６とソース電
極の接触する径を２μｍ角のものについて説明したが、
セルサイズがａμｍ、ｐ型ベース層１６とソース電極の
接触する径をｂμｍ、コンタクト径をｃμｍの場合にも
成立する。この場合、コンタクト抵抗Ｒons は、
【００４０】
【数１０】Ｒons ＝ρ／｛（ｃ2 −ｂ2 ）／ａ2 ）｝ として表される。そして本実施例においては、Ｒons ≦
１０ｍΩとなるように設定されている。本実施例におい
ては、数式３のような範囲（１ｍｍ2 の面積にユニット
セルを配列した場合のコンタクト抵抗を１０ｍΩに抑え
る）になるようにコンタクト径を設定するため、１ｍｍ
2 の面積にユニットセルを配列した場合のオン抵抗すな
わち特性オン抵抗を耐圧１００Ｖ以下のトランジスタに
対して１００ｍΩ・ｍｍ 2 以下にすることができる。
１０ｍΩとなるように設定されている。本実施例におい
ては、数式３のような範囲（１ｍｍ2 の面積にユニット
セルを配列した場合のコンタクト抵抗を１０ｍΩに抑え
る）になるようにコンタクト径を設定するため、１ｍｍ
2 の面積にユニットセルを配列した場合のオン抵抗すな
わち特性オン抵抗を耐圧１００Ｖ以下のトランジスタに
対して１００ｍΩ・ｍｍ 2 以下にすることができる。
【００４１】また、ユニットセルサイズを上記に示した
ように約１２μｍとすることにより１ｍｍ2 の面積にユ
ニットセルを配列した場合のコンタクト抵抗を１０ｍΩ
に抑えられる最適のコンタクト径が得られるため１ｍｍ
2 の面積にユニットセルを配列した場合のオン抵抗すな
わち特性オン抵抗を耐圧１００Ｖ以下のトランジスタに
対して１００ｍΩ・ｍｍ2 以下にすることができる。
ように約１２μｍとすることにより１ｍｍ2 の面積にユ
ニットセルを配列した場合のコンタクト抵抗を１０ｍΩ
に抑えられる最適のコンタクト径が得られるため１ｍｍ
2 の面積にユニットセルを配列した場合のオン抵抗すな
わち特性オン抵抗を耐圧１００Ｖ以下のトランジスタに
対して１００ｍΩ・ｍｍ2 以下にすることができる。
【００４２】さらに、コンタクト抵抗率が１×１０-1ｍ
Ω・ｍｍ2 以下にされているためコンタクト抵抗率が２
〜３×１０-1ｍΩ・ｍｍ2 の場合に比べてコンタクト径
を小さくでき、ユニットセルのサイズを小さくできる。
従って１ｍｍ2 の面積にユニットセルを配列した場合の
総チャネル幅を長くすることができるため１ｍｍ2 の面
積にユニットセルを配列した場合のオン抵抗すなわち規
格化オン抵抗をさらに小さくできる。
Ω・ｍｍ2 以下にされているためコンタクト抵抗率が２
〜３×１０-1ｍΩ・ｍｍ2 の場合に比べてコンタクト径
を小さくでき、ユニットセルのサイズを小さくできる。
従って１ｍｍ2 の面積にユニットセルを配列した場合の
総チャネル幅を長くすることができるため１ｍｍ2 の面
積にユニットセルを配列した場合のオン抵抗すなわち規
格化オン抵抗をさらに小さくできる。
【００４３】（第２実施例）以下、図面を参照して本発
明の第２実施例を説明する。図４は、本発明の第２実施
例の縦型パワーＭＯＳＦＥＴを示す図であり、第１実施
例と異なる点は、図１におけるｐ型ベース層１６のdeep
Ｐウエル層を形成していない点である。
明の第２実施例を説明する。図４は、本発明の第２実施
例の縦型パワーＭＯＳＦＥＴを示す図であり、第１実施
例と異なる点は、図１におけるｐ型ベース層１６のdeep
Ｐウエル層を形成していない点である。
【００４４】なお、図４の構造においては、数式１にお
いてｌ＝０、ｄ＝１とすることにより導き出された関係
式である数式２を満足するように設定されている。本実
施例よれば、deepＰウエル層を形成していないため、電
流集中が生じるセルサイズを小さくでき、単位面積あた
りの総チャネル幅を長くすることができ、オン抵抗をに
小さくできる。
いてｌ＝０、ｄ＝１とすることにより導き出された関係
式である数式２を満足するように設定されている。本実
施例よれば、deepＰウエル層を形成していないため、電
流集中が生じるセルサイズを小さくでき、単位面積あた
りの総チャネル幅を長くすることができ、オン抵抗をに
小さくできる。
【００４５】（第３実施例）以下、図面を参照して本発
明の第３実施例を説明する。図５は、本発明をストライ
プ電極を有する縦型パワーＭＯＳＦＥＴに適用した図で
あり、図６は図５に示した縦型パワーＭＯＳＦＥＴのコ
ンタクト面積を説明する図面である。この構造において
も、第１実施例と同様にコンタクト面積Ｓが１ｍｍ2 当
たり、コンタクト抵抗Ｒconsは数式１を満足するように
設定されている。
明の第３実施例を説明する。図５は、本発明をストライ
プ電極を有する縦型パワーＭＯＳＦＥＴに適用した図で
あり、図６は図５に示した縦型パワーＭＯＳＦＥＴのコ
ンタクト面積を説明する図面である。この構造において
も、第１実施例と同様にコンタクト面積Ｓが１ｍｍ2 当
たり、コンタクト抵抗Ｒconsは数式１を満足するように
設定されている。
【００４６】これにより、１ｍｍ2 の面積にユニットセ
ルを配列した場合のオン抵抗すなわち特性オン抵抗を耐
圧１００Ｖ以下のトランジスタに対して１００ｍΩ・ｍ
ｍ2以下にすることができる。なお、上記第１実施例か
ら第３実施例において、ウエル２１のソース層の不純物
をＡｓとしても良い。Ａｓは他の不純物を用いた場合に
比べて固溶度が約１桁大きため、コンタクト抵抗率を１
×１０-1ｍΩ・ｍｍ2 以下とすることができ、他の不純
物を使った場合に比べてコンタクト径を小さくできるた
めユニットセルのサイズを小さくできる。従って１ｍｍ
2 の面積にユニットセルを配列した場合のチャネル幅を
長くすることができるため１ｍｍ2 の面積にユニットセ
ルを配列した場合のオン抵抗すなわち規格化オン抵抗を
さらに小さくできる。
ルを配列した場合のオン抵抗すなわち特性オン抵抗を耐
圧１００Ｖ以下のトランジスタに対して１００ｍΩ・ｍ
ｍ2以下にすることができる。なお、上記第１実施例か
ら第３実施例において、ウエル２１のソース層の不純物
をＡｓとしても良い。Ａｓは他の不純物を用いた場合に
比べて固溶度が約１桁大きため、コンタクト抵抗率を１
×１０-1ｍΩ・ｍｍ2 以下とすることができ、他の不純
物を使った場合に比べてコンタクト径を小さくできるた
めユニットセルのサイズを小さくできる。従って１ｍｍ
2 の面積にユニットセルを配列した場合のチャネル幅を
長くすることができるため１ｍｍ2 の面積にユニットセ
ルを配列した場合のオン抵抗すなわち規格化オン抵抗を
さらに小さくできる。
【００４７】またユニットセルの形状も、正方形のセル
及びストライプ形状のセルについて説明したが、ユニッ
トセルの形状は長方形をはじめ、多角形状としても何ら
差し支えない。
及びストライプ形状のセルについて説明したが、ユニッ
トセルの形状は長方形をはじめ、多角形状としても何ら
差し支えない。
【図１】（ａ）は本発明の第１実施例による縦型パワー
ＭＯＳＦＥＴの一部を示す平面図であり、（ｂ）は
（ａ）のＡ−Ａ断面図である。
ＭＯＳＦＥＴの一部を示す平面図であり、（ｂ）は
（ａ）のＡ−Ａ断面図である。
【図２】本発明の第１実施例による縦型パワーＭＯＳＦ
ＥＴのセルサイズに対する規格化オン抵抗の変化を示す
図である。
ＥＴのセルサイズに対する規格化オン抵抗の変化を示す
図である。
【図３】本発明の第１実施例による縦型パワーＭＯＳＦ
ＥＴのコンタクト径に対するコンタクト抵抗の変化を示
す図である。
ＥＴのコンタクト径に対するコンタクト抵抗の変化を示
す図である。
【図４】（ａ）は本発明の第２実施例による縦型パワー
ＭＯＳＦＥＴの一部を示す平面図であり、（ｂ）は
（ａ）のＡ−Ａ断面図である。
ＭＯＳＦＥＴの一部を示す平面図であり、（ｂ）は
（ａ）のＡ−Ａ断面図である。
【図５】（ａ）は本発明の第３実施例による縦型パワー
ＭＯＳＦＥＴの一部を示す平面図であり、（ｂ）は
（ａ）のＡ−Ａ断面図である。
ＭＯＳＦＥＴの一部を示す平面図であり、（ｂ）は
（ａ）のＡ−Ａ断面図である。
【図６】図５に示した縦型パワーＭＯＳＦＥＴのコンタ
クト面積を説明する図である。
クト面積を説明する図である。
１ ｎ+ 型半導体基板 ２ ｎ- 型エピタキシャル層 ４ ｎ+ 型ソース層 ５ チャネル ６ ｎ- 型ドレイン層 ７ ＪＦＥＴ部 ８ ゲート酸化膜 ９ ゲート電極 １６ ｐ型ベース層 １９ ソース電極 ２０ ドレイン電極 ５０ Ｕ溝 ａ ユニットセル寸法 ｂ ソース電極１９とｐ+ 型ベースコンタクト層１７と
の接触部分の径 ｃ コンタクト径 ｄ deepＰウエル層の深さ ｅ Ｕ溝５０の深さ ｆ deepＰウエル層の底面幅
の接触部分の径 ｃ コンタクト径 ｄ deepＰウエル層の深さ ｅ Ｕ溝５０の深さ ｆ deepＰウエル層の底面幅
───────────────────────────────────────────────────── フロントページの続き (72)発明者 高橋 茂樹 愛知県刈谷市昭和町１丁目１番地 日本電 装株式会社内 (72)発明者 戸倉 規仁 愛知県刈谷市昭和町１丁目１番地 日本電 装株式会社内 (72)発明者 井ノ下 龍介 愛知県刈谷市昭和町１丁目１番地 日本電 装株式会社内
Claims (12)
- 【請求項１】 第１導電型の半導体基板と、前記半導体
基板の主表面側に形成され、所定の入り口幅を有し、前
記主表面から前記入り口幅の１／２以下の深さを有する
とともに前記主表面と略平行な底面、及び前記入り口と
前記底面とを連続的に結ぶ側面からなる溝部と、 前記側面を含み、前記底面よりも深い位置にまで形成さ
れ、溝側面にチャネルを形成する第２導電型のチャネル
ベース層と、 前記チャネルベース層より深い位置まで形成された第２
導電型のディープベース層と、 前記チャネルベース層内における前記主表面側に形成さ
れ、前記側面にチャネル領域を形成するソース層と、 前記側面及び底面を含む領域にゲート絶縁膜を介して形
成されたゲート電極からなるユニットセルを格子状に複
数個備えた半導体装置において、前記ディープベース層
の底部の幅をｌ、前記ディープベース層の主表面からの
深さをｄ、前記ディープベース層の横方向拡散係数をα
とした時、隣接する前記ユニットセルの中心間距離ａ
が、 【数１】｛１２＋（ｌ−１．５）＋２（ｄ−３）×α−
３｝μｍ≦ａ≦｛１２＋（ｌ−１．５）＋２（ｄ−３）
×α＋３｝μｍ の範囲であることを特徴とする半導体装置。 - 【請求項２】 第１導電型の半導体基板と、前記半導体
基板の主表面側に形成され、所定の入り口幅を有し、前
記主表面から前記入り口幅の１／２以下の深さを有する
とともに前記主表面と略平行な底面、及び前記入り口と
前記底面とを連続的に結ぶ側面からなる溝部と、 前記側面を含み、前記底面よりも深い位置にまで形成さ
れ、溝側面にチャネルを形成する第２導電型のチャネル
ベース層と、 前記チャネルベース層より深い位置まで形成された第２
導電型のディープベース層と、 前記チャネルベース層内における前記主表面側に形成さ
れ、前記側面にチャネル領域を形成するソース層と、 前記側面及び底面を含む領域にゲート絶縁膜を介して形
成されたゲート電極からなるユニットセルを、格子状に
複数個備えた半導体装置において、 前記ディープベース層の底部の幅が略１．５μｍ、前記
主表面からの深さが略３μｍ、隣接する前記ユニットセ
ルの格子方向の中心間距離が９〜１５μｍであることを
特徴とする半導体装置。 - 【請求項３】 第１導電型の半導体基板と、前記半導体
基板の主表面側に形成され、所定の入り口幅を有し、前
記主表面から前記入り口幅の１／２以下の深さを有する
とともに前記主表面と略平行な底面、及び前記入り口と
前記底面とを連続的に結ぶ側面からなる溝部と、 前記側面を含み、前記底面よりも深い位置にまで形成さ
れ、溝側面にチャネルを形成する第２導電型のチャネル
ベース層と、 前記チャネルベース層より深い位置まで形成された第２
導電型のディープベース層と、 前記チャネルベース層内における前記主表面側に形成さ
れ、前記側面にチャネル領域を形成するソース層と、 前記側面及び底面を含む領域にゲート絶縁膜を介して形
成されたゲート電極からなるユニットセル構造を、格子
状に複数個備えた半導体装置において、 前記チャネルベース層の横拡散係数αとした時、格子方
向における前記隣接するユニットセル間の中心間距離ａ
が、 【数２】｛１０．５−４×α−３｝μｍ≦ａ≦｛１０．
５−４×α＋３｝μｍ を満足するように設定されていることを特徴とする半導
体装置。 - 【請求項４】 前記第１導電型層の主表面とは反対の裏
面側に、ドレイン電極層を形成するとともに、ドレイン
−ソース間の耐圧が、１００Ｖ以下であることを特徴と
する請求項１乃至３に記載の半導体装置。 - 【請求項５】 前記ユニットセル構造において、前記ユ
ニットセル構造１ｍｍ2 あたり、前記ソース層は前記ソ
ース電極と接触面積Ｓｃｍ2 の接触部で接触するもので
あり、また前記ソース層は前記接触部においてコンタク
ト抵抗率ρｃｍ・ｍｍ2 で前記ソース電極と接触するも
のであり、 前記接触面積Ｓｃｍ2 と前記コンタクト抵抗率ρｃｍ・
ｍｍ2 との間に、 【数３】ρ／Ｓ≦１０ｍΩ の関係が成立するように設定される請求項１記載の半導
体装置。 - 【請求項６】 第１導電型の半導体基板と、前記半導体
基板の主表面側に形成され、所定の入口幅を有する入
口、前記主表面から前記入口幅の１／２以下の深さを有
するとともに前記主表面から前記主表面と略平行な面を
有する底面、及び前記入口と前記底面とを連続的に結ぶ
側面からなる溝部と、前記溝部における前記側面を含
み、前記主表面側から前記底面よりも深い位置まで形成
され、溝側面に形成された第２導電型のベース層と、前
記チャネルベ−ス層内における前記主表面側に形成さ
れ、前記溝部における前記側面にチャネル領域を形成さ
せる第１導電型のソース層と、前記第２導電型のベース
層と第１導電型のソース層の表面に共通に形成されたソ
ース電極層と、前記溝部の前記側面および前記底面を含
む領域にゲート絶縁膜を介して形成されたゲート電極か
らなるユニットセル構造が複数個形成されたユニットセ
ル領域を備えた半導体装置において、 前記ユニットセルの正方形の一辺の長さａｍｍと、前記
第２導電型ベース層と前記ベース電極層の接触するベー
スコンタクト部の正方形の一辺の長さｂｍｍと、前記第
２導電型のベース層と第１導電型のソース層の表面に共
通に接触するコンタクト部の正方形の一辺の長さｃｍｍ
と、第１導電型ソース層と前記ユニットセルの主表面と
前記ソース電極層の接触部のコンタクト抵抗率ρｍΩ・
ｍｍ2 の間に、 【数４】ρ／｛（ｃ2 −ｂ2 ）／ａ2 ）｝≦１０ｍΩ の関係が成立するように設定される半導体装置。 - 【請求項７】 前記ユニットセルの正方形の一辺の長さ
ａが略１２×１０μｍ、前記ベ−スコンタクト部の正方
形の一辺の長さｂが略２×１０μｍ角、前記コンタクト
部の正方形の一辺の長さｃが略２．８×１０μｍ角以
上、前記コンタクト抵抗率ρが２．７×１０-1ｍΩ・ｍ
ｍ2 以下の関係が成立することを特徴とする請求項６記
載の半導体装置。 - 【請求項８】 前記コンタクト抵抗率が１×１０-1ｍΩ
・ｍｍ2 以下であることを特徴とする請求項５ないし請
求項７記載の半導体装置。 - 【請求項９】 前記第１導電型のソース層の不純物がＡ
ｓであることを特徴とする請求項６記載の半導体装置。 - 【請求項１０】 前記ユニットセル形状がストライプ形
状であることを特徴とする請求項５ないし請求項９記載
の半導体装置。 - 【請求項１１】 前記ユニットセルが多角形セルである
ことを特徴とする請求項５ないし請求項９記載の半導体
装置。 - 【請求項１２】 前記ユニットセルが四角形セルである
ことを特徴とする請求項５ないし請求項９記載の半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10234095A JPH08298320A (ja) | 1995-04-26 | 1995-04-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10234095A JPH08298320A (ja) | 1995-04-26 | 1995-04-26 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08298320A true JPH08298320A (ja) | 1996-11-12 |
Family
ID=14324780
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10234095A Withdrawn JPH08298320A (ja) | 1995-04-26 | 1995-04-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08298320A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6465832B1 (en) * | 1999-10-27 | 2002-10-15 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| US8124984B2 (en) | 2008-05-13 | 2012-02-28 | Panasonic Corporation | Semiconductor multilayer structure on an off-cut semiconductor substrate |
-
1995
- 1995-04-26 JP JP10234095A patent/JPH08298320A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6465832B1 (en) * | 1999-10-27 | 2002-10-15 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| US8124984B2 (en) | 2008-05-13 | 2012-02-28 | Panasonic Corporation | Semiconductor multilayer structure on an off-cut semiconductor substrate |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020702 |