JPH08298492A

JPH08298492A - マルチフレーム同期回路

Info

Publication number: JPH08298492A
Application number: JP7103262A
Authority: JP
Inventors: Katsuaki Kakuno; 勝明角埜
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1995-04-27
Filing date: 1995-04-27
Publication date: 1996-11-12

Abstract

(57)【要約】【目的】複数のタイムスロットについてマルチフレーム
同期保護が可能であり、受信対象タイムスロット変更時
の再同期待ちの時間が短いマルチフレーム同期回路を提
供する。【構成】受信したマルチフレーム信号から基準マルチフ
レーム同期信号を検出し出力する一の同期回路と、受信
処理対象タイムスロット数分備えられ、それぞれ該一の
同期回路が検出している基準マルチフレーム同期信号の
位相と受信したマルチフレーム同期信号との位相差を検
知し、該位相差に応じた該基準マルチフレーム同期信号
の位相をシフトした同期信号を選択出力する位相調整回
路を有して構成される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、マルチフレーム同期回
路に関する。特に、デジタル一次群伝送路等の１フレー
ム中に複数のタイムスロットを有し、かつ複数のフレー
ム間にまたがって情報が周期的に乗せられる、いわゆる
マルチフレーム運用されている通信回線からの信号に対
するマルチフレーム同期を処理する回路に関する。

【０００２】

【従来の技術】上記の様な伝送路（通信回線）の複数の
タイムスロットについて受信処理を行う場合には、各々
のタイムスロットに付与されるマルチフレーム同期信号
を用いて同期保護を実行する必要がある。

【０００３】しかし、公衆回線では途中に何段もの多重
分離装置を経由し、またタイムスロット間で方路も異な
り、マルチフレーム位相が異なっている場合が多い。こ
のために、従来において、複数のタイムスロットについ
て受信同期処理を行う場合には、受信するタイムスロッ
トの数分のマルチフレーム同期回路を用意し、タイムス
ロット毎に同期をとる方式が一般的である。

【０００４】更に上記について、図を用いて説明する。
図５は、従来例の問題を説明するためのマルチフレーム
の構成例を示す図である。図において、Ａ、Ｂ、Ｃ・・
は、各回線の情報であり、例えば２４回線分のマルチフ
レーム情報列である。

【０００５】１０は、各々のマルチフレーム回線を多重
化して構成されるフレームである。ここで、各回線信号
は、例えば、６４Ｋｂｐｓの信号であり、２０ｍｓ毎に
１フレームを構成し、そのフレームの先頭に先頭識別ビ
ットＭＦが付けられる。

【０００６】この各回線の信号は、８ビットを単位にし
てフレーム１０の１タイムスロットに割当てられる。フ
レーム１０は、２４タイムスロットで１フレームを構成
する。

【０００７】図５においては、回線Ａと回線Ｃのマルチ
フレームが同期し、それぞれの先頭識別ビットＭＦがフ
レーム１０において、同じフレーム内にある（ＭＦ−
Ａ、ＭＦ−Ｃ）。しかし、回線Ｂは、回線Ａと回線Ｃに
対し、マルチフレームが同期しておらず、したがってそ
の先頭識別ビットＭＦは、フレーム１０において、異な
るフレーム位置に配置される（ＭＦ−Ｂ）場合を示す。

【０００８】

【発明が解決しようとする課題】このように、複数の回
線の同期がずれ、したがって先頭識別ビットＭＦの位置
即ち、位相がずれるのは、先に説明したように、途中に
何段もの多重分離装置を経由したり、各回線毎に方路が
異なることに起因する。このために受信処理において、
回線対応に同期回路を用意することが必要であった。

【０００９】ところが、マルチフレームは一般に数十か
ら数百フレーム、時間にして数十ミリ秒から数秒に渡っ
ており、同期回路を何系統も構成するには回路規模の面
で大きな問題となる。

【００１０】また、マルチフレーム同期には後方保護、
前方保護等の同期保護をかけるのが普通であるが、例え
ば、受信対象タイムスロットを切り換える場合には、新
たなタイムスロットで改めて同期を取り直す必要があ
る。このために保護段数分の遅延を経てからでないと受
信が開始出来ないという問題があった。

【００１１】かかる点から本発明の目的は、比較的小型
な回路で複数のタイムスロットについてのマルチフレー
ム同期保護が可能であり、また、受信対象タイムスロッ
ト変更時の再同期待ちの時間を短くするマルチフレーム
同期回路を提供することにある。

【００１２】

【課題を解決するための手段及び作用】上記の本発明の
課題を達成するための、請求項１に記載のマルチフレー
ム同期回路は、受信したマルチフレーム信号から基準マ
ルチフレーム同期信号を検出し出力する一の同期回路
と、受信処理対象タイムスロット数分備えられ、それぞ
れ該一の同期回路が検出している基準マルチフレーム同
期信号の位相と受信したマルチフレーム同期信号との位
相差を検知し、該位相差に応じた該基準マルチフレーム
同期信号の位相をシフトした同期信号を選択出力する位
相調整回路を有して構成される。

【００１３】また、請求項２に記載のマルチフレーム同
期回路は、請求項１において、少なくとも受信したマル
チフレーム信号のタイムスロット間のマルチフレーム位
相ずれ量と同じ組数の、受信処理対象タイムスロット数
に等しい段数のシフトレジスタを有し、且つ前記一の同
期回路は、該組数のシフトレジスタのそれぞれの同じ段
の出力のオア論理を求め、求められた該段数のオア論理
のアンド論理を得る論理回路と、該論理回路の出力を該
受信したマルチフレーム信号のマルチフレーム数に対応
する数の計数するカウンタを有し、該カウンタは、該論
理回路の出力により、該組数に等しい値がセットされ、
該計数値が０となる時に、前記基準マルチフレーム同期
信号を出力するように構成される。

【００１４】更に、請求項３に記載のマルチフレーム同
期回路は、請求項１において、少なくとも受信したマル
チフレーム信号のタイムスロット間のマルチフレーム位
相ずれ量と同じ組数の、受信処理対象タイムスロット数
に等しい段数のシフトレジスタを有し、且つ前記位相調
整回路の各々は、一のタイムスロットのマルチフレーム
同期信号が該組数のいずれのシフトレジスタ内にラッチ
されたかを先のフレームの状態と比較することによりフ
レーム同期の状況を判定し、対応する位相シフトされた
前記基準マルチフレーム同期信号を出力するように構成
される。

【００１５】上記構成において、一の同期回路により基
準マルチフレーム同期信号が与えられ、更に受信マルチ
フレーム信号と位相比較し、位相差に対応して、複数の
位相シフトした基準マルチフレーム同期信号から対応す
る基準マルチフレーム同期信号が得られる。これによ
り、複数のタイムスロットのマルチフレーム信号に対
し、共通の一の同期回路で同期制御が可能となる。

【００１６】

【実施例】以下図面を参照して本発明の実施例を説明す
る。尚、図に於いて同一または、類似のものは同一の参
照番号及び記号を付して説明する。

【００１７】本発明の一実施例として、図１に示すよう
な伝送路モデルを考える。即ち、ここでは伝送速度１．
５４４Ｍbps であり、一次群伝送路を１６０マルチフレ
ームで運用した場合の一例を示している。この場合、フ
レーム長１２５μｓ、１フレーム当たり２４個のＴＳで
構成され、１ＴＳ当たりのビット数８で、伝送速度１．
５４４Ｍbps であるので１ＴＳの回線速度は６４ｋbps
となる。

【００１８】この伝送路から１番目、２番目及び１８番
目のＴＳを受信することとし、マルチフレームは１６０
フレーム、即ち、２０ms周期で運用されているものとす
る。

【００１９】この様なケースにおいて、ＴＳ毎のＭＦ位
相がずれてしまうのは、既に説明したように、伝送路が
ハンドリンググループ単位で管理されるからであり、グ
ループが異なると通過してくるパスが変わり、遅延が変
化するためである。よってここでは、ずれ量はせいぜい
１〜２フレーム分であり、最大ずれ量ｎは３フレーム分
であると考える。

【００２０】図１は、基本的に図５の従来例について説
明したマルチフレーム構成と同様であるが、このモデル
では上記のように１番目、２番目、及び１８番目のタイ
ムスロット（ＴＳ１、ＴＳ２、ＴＳ１８）の受信処理を
行うことを想定している。

【００２１】更に、図１に示すようにＴＳ１とＴＳ２は
同位相、ＴＳ１８はそれらより１マルチフレーム遅れて
いると仮定する。即ち、図１の下段に示されるマルチフ
レームに関し、■印の部分にマルチフレームの先頭ビッ
トを示す、ＴＳ１８のＭＦはＴＳ１、ＴＳ２のそれより
１マルチフレーム分遅れた時点に示されている。

【００２２】図２は、本発明にしたがうマルチフレーム
同期回路の実施例ブロック図である。図中、１１は、受
信対象タイムスロット（以後ＴＳと表す）の先頭ビット
ＭＦを抽出し、ＴＳ１→ＴＳ２→ＴＳ１８の順にｎ組
（実施例としてｎ＝３）をラッチするシフトレジスタで
ある。

【００２３】２０は、基準マルチフレーム信号発生回路
であり、シフトレジスタ１１内に受信対象の全てのＴＳ
のＭＦビットが到着したことを検出する回路１２と、こ
の回路出力を再初期化信号として使用するマルチフレー
ムカウンタ１３を有して構成される。この基準マルチフ
レーム信号発生回路により、基準となるマルチフレーム
（ＭＦ）信号が生成される。

【００２４】更に、図２において、２１は、マルチフレ
ーム（ＭＦ）位相調整回路である。この回路は、受信対
象ＴＳの数分、用意される。ＭＦ位相調整回路２１にお
いて、１４は、ある受信対象ＴＳのＭＦビット位相につ
いて今回到着分（新）と前回到着分（旧）を比較する位
相比較回路である。

【００２５】１５は、ＭＦカウンタ１３からの基準マル
チフレームに対して、位相比較回路１４の位相比較結果
に応じて位相調整を施し、自ＴＳ用のマルチフレームを
生成する回路である。

【００２６】また、１６は位相比較回路１４の出力信号
により、前方保護及び、後方保護の管理を行う同期保護
回路である。図２に示すように、本発明の実施例構成に
おいて、マルチフレーム周期で動作するカウンタは、１
つのＭＦカウンタ１３のみであり、位相比較回路１４、
自ＴＳ用マルチフレーム生成回路１５及び同期保護回路
１６により構成されるＴＳ用ＭＦ位相調整回路２１を、
受信対象ＴＳの数分用意することにより、必要なＴＳ別
のＭＦ信号を発生している。

【００２７】以下図２の実施例動作の詳細を、基準マル
チフレーム信号発生回路２０及びマルチフレーム（Ｍ
Ｆ）位相調整回路２１の構成例にしたがい説明する。

【００２８】図３は、図２の実施例構成における基準Ｍ
Ｆ信号発生回路２０の詳細構成例ブロック図である。本
図では、受信対象ＴＳの数ｍ＝３、ＴＳ毎のＭＦ位相ず
れの最大量ｎ＝３として示している。

【００２９】図中、左側に縦に並ぶブロックは、受信対
象ＴＳ（ＴＳ１、ＴＳ２、ＴＳ１８）の先頭ビットのみ
を、ＴＳ毎のＭＦ位相ずれの最大量ｎ＝３に対応して、
３フレーム分ラッチするためのシフトレジスタ１１であ
る。更に、図において、シフトレジスタ１１の斜線の部
分は、ＭＦビットであることを示している。

【００３０】上記構成により、図３は、３フレーム分の
シフトレジスタ１１において、１フレーム目（１ｆｒ）
は空、２フレーム目（２ｆｒ）にＴＳ１とＴＳ２のＭＦ
が入り、３フレーム目（３ｆｒ）にＴＳ１８のＭＦが入
った状態を示している。

【００３１】図３において、１２は、全ＭＦ到着検出回
路であり、ここでシフトレジスタ１１の並列出力をＴＳ
毎にＯＲ−ＡＮＤ論理でまとめる。そして全ＴＳ分のＭ
Ｆが揃ったか否かを示す信号を生成する。

【００３２】即ち、ＯＲ回路１２１、１２２、１２３
は、それぞれＴＳ１、ＴＳ２及びＴＳ１８の先頭ビット
ＭＦが、３フレーム中のいずれかのフレームにおいて現
れた時に、論理“１”を出力する。図３に示す状態は受
信対象とする全てのＴＳ即ち、ＴＳ１、ＴＳ２及びＴＳ
１８が受信された状態である。

【００３３】したがって、ＯＲ回路１２１、１２２、１
２３の出力が入力されるアンド回路１２４は、３フレー
ム中において、ＴＳ１、ＴＳ２及びＴＳ１８の全ての先
頭ビットＭＦが存在することを検知し、論理“１”をマ
ルチフレームカウンタ１３に出力する。

【００３４】マルチフレームカウンタ１３は、１６０マ
ルチフレームに対応して０〜１５９までを自走する構成
であり、アンド回路１２４から論理“１”が出力される
時、値“３”をセットする。更に、カウンタ値が０を示
した時にパルスを出力するよう構成されている。したが
って、１フレーム目（１ｆｒ）のシフトレジスタにＭＦ
がラッチされる時の位相と同一の基準ＭＦを得ることが
できる。

【００３５】本発明では、上記図３に示すごとく、ま
ず、受信対象ＴＳのＭＦビットが、フレーム周期で更新
されるシフトレジスタ１１内に全て取り込まれるのを待
つ。最も遅い位相のＭＦがシフトレジスタ部に到着した
ところで、ＭＦカウンタの初期化が実行される。

【００３６】この時、ＭＦビットのＴＳ毎の予想最大ず
れ量をｎとしてカウンタ１３をｎ（上記例では“３”）
に初期化すれば、最速位相に合わせた基準ＭＦを得るこ
とができる。

【００３７】この基準ＭＦを次に説明する図４におい
て、フレーム単位でシフトする２ビットのシフトレジス
タ２１−０に通すことで、２フレーム目、および３フレ
ーム目と同じ位相のＭＦが用意できる。

【００３８】図４は、図２の実施例構成中のＭＦ位相調
整回路２１の詳細構成例を示す図である。図において
は、受信対象ＴＳの数分（実施例として、ＴＳ１、ＴＳ
２及びＴＳ８の３つ分）のＭＦ位相調整回路２１−１〜
２１−３として示される。

【００３９】更に、これらＭＦ位相調整回路２１−１〜
２１−３は、同一構成であり、またこれらに共通にシフ
ト回路２１−０が備えられる。したがって以下、ＭＦ位
相調整回路２１−１〜２１−３の内、１のＭＦ位相調整
回路２１−３を例に詳細構成を説明する。

【００４０】図４のシフトレジスタ１１と図３のシフト
レジスタ１１は、同じものであり、図２のＭＦビットラ
ッチ用シフトレジスタ１１に対応するものである。

【００４１】ＭＦ位相調整回路２１−３を構成する位相
比較回路１４は、旧ＭＦ位相を保持するための３ビット
ラッチ回路１４１と、新／旧位相の比較を行う３ビット
比較器１４２を有する。同期保護回路１６は、３ビット
比較器１４２の比較結果に基づき後方保護、前方保護を
判定する。

【００４２】この同期保護回路１６は、本発明に係わら
ず一般的な構成のものであり、同期保護判定の結果、同
期はずれ状態が宣言された場合には、ラッチ回路１４１
に対し、新状態の取り込みを指示する。これにより、新
／旧状態が更新される。

【００４３】ラッチ回路１４１の出力信号は、自ＳＴ用
ＭＦ生成回路１５に入力される。この自ＳＴ用ＭＦ生成
回路１５は、それぞれ、ラッチ回路１４１の３ビット出
力が対応して入力される３つのアンド回路１５１〜１５
３とそれらアンド回路の出力のＯＲ論理を出力するＯＲ
回路１５４を有する。

【００４４】アンド回路１５１〜１５３の他方の入力端
には、図３に関連して既に言及したフレーム単位でシフ
トする２ビットのシフトレジスタ２１−０からの互いに
位相シフトしたタイミング信号が入力される。これによ
り、基準ＭＦのシフト量が順次選択され、自ＳＴ用ＭＦ
生成回路１５から自ＳＴ用ＭＦが出力される。

【００４５】具体的には、図４においてＴＳ１８のＭＦ
は３フレーム目（３ｆｒ）のシフトレジスタに保持され
ている。まだ同期は確立していないためラッチは更新状
態で動作しており、シフトレジスタ１１の状態が次の基
準ＭＦのタイミングでラッチ回路１４１に転送される。

【００４６】次の回にも同じ位相でＭＦが到着すれば同
様に３フレーム目（３ｆｒ）のシフトレジスタへ保持さ
れることになる。すると、今度はラッチの前後で状態が
一致する。これが同期保護回路１６に伝えられ、後方保
護監視が開始される。

【００４７】ラッチ回路１４１の出力には３フレーム目
のビットにＭＦが有り、すなわちイネーブル状態になっ
ており、他のビットはディセーブル状態である。よって
基準ＭＦから２フレーム遅れの信号がシフトレジスタ２
１−０により選択され、アンド回路１５３及びオア回路
１５４を通して１８ＴＳ用のＭＦとして出力される。

【００４８】この状態が、同期保護の後方保護段数分繰
り返され、同期が確立するとラッチに対する更新信号が
停止され、同期確立時の位相のままでＭＦが出力され続
ける。その後、１回だけ１８ＴＳのＭＦの位相が２フレ
ーム目の所に変化したとすると、比較回路１６の出力が
不一致となる。

【００４９】この結果は、同期保護回路１６に送られる
が、前方保護により同期確立状態が継続するためラッチ
回路１４１は更新されず、ＭＦの位相も以前のままで保
持される。

【００５０】上記のように、本発明においては、基準Ｍ
Ｆをフレーム単位で遅らせた信号をシフトレジスタ２１
−０により作成してｎ（実施例では３）組用意してお
き、先のラッチ回路１４１からのラッチ出力の各ビット
をｎ組のＭＦ位相選択信号として使用することにより、
その出力が自ＴＳの同期保護ずみＭＦ信号となる。

【００５１】このラッチ、比較、同期保護、位相選択を
一組とした回路２１を受信対象ＴＳ数分装備すれば、複
数ＴＳに対するＭＦ同期保護回路が実現できる。

【００５２】上述の実施例では１．５４４Ｍbps の伝送
路を用いたが、本発明は、これに限定されず他の伝送路
でも当然に適用可能である。また、ＭＦの周期も限定さ
れない。実施例では、３個のＴＳを受信する場合を示し
たが、シフトレジスタの段数と位相差測定回路の数を増
やすことで、更に多くのＴＳを処理することが可能であ
る。同時に、ＴＳ間のＭＦ位相ずれ量がより大きい場合
でも、シフトレジスタ、ラッチ、比較器等の段数を拡大
することで対応できる。

【００５３】

【発明の効果】以上実施例にしたがい説明したように、
本発明によれば、回路規模が大きいＭＦカウンタを１系
統のみ用意すればよい。他に、２〜３ビット単位のフリ
ップフロップ数組と論理ゲート数個でＭＦ同期回路が実
現できる。よって、ＬＳＩ化等を考える場合に本発明
は、特に有利である。

【００５４】また、複数ＴＳのＭＦが近い位相でそろっ
た時に回路が動作する構造であるため、突発的なノイズ
により誤った位相で疑似同期に入ってしまうことを防止
する効果がある。よって、受信ＴＳが時々切り替わるよ
うな状況では同期確立までの時間が大幅に短縮できる。

【図面の簡単な説明】

【図１】本発明の実施例に用いるマルチフレーム構成例
を示す図である。

【図２】本発明のマルチフレーム同期回路の構成例を示
す図である。

【図３】基準ＭＦ信号発生回路の構成例を示す図であ
る。

【図４】スロット別マルチフレーム抽出回路の構成例を
示す図である。

【図５】従来例の問題を説明するためのマルチフレーム
の構成例を示す図である。

【符号の説明】

１１シフトレジスタ２０基準ＭＦ信号発生回路１２全ＭＦ到着検出回路１３ＭＦカウンタ２１ＭＦ位相調整回路１４新／旧ＭＦ位相比較回路１５自ＭＦ生成回路１６同期保護回路

Claims

【特許請求の範囲】

【請求項１】受信したマルチフレーム信号から基準マル
チフレーム同期信号を検出し出力する一の同期回路と、受信処理対象タイムスロット数分備えられ、それぞれ該
一の同期回路が検出している基準マルチフレーム同期信
号の位相と受信したマルチフレーム同期信号との位相差
を検知し、該位相差に応じた該基準マルチフレーム同期
信号の位相をシフトした同期信号を選択出力する位相調
整回路を有して構成されたこと特徴とするマルチフレー
ム同期回路。
【請求項２】請求項１において、少なくとも受信したマルチフレーム信号のタイムスロッ
ト間のマルチフレーム位相ずれ量と同じ組数の、受信処
理対象タイムスロット数に等しい段数のシフトレジスタ
を有し、且つ前記一の同期回路は、該組数のシフトレジ
スタのそれぞれの同じ段の出力のオア論理を求め、求め
られた該段数のオア論理のアンド論理を得る論理回路
と、該論理回路の出力を該受信したマルチフレーム信号
のマルチフレーム数に対応する数の計数するカウンタを
有し、該カウンタは、該論理回路の出力により、該組数に等し
い値がセットされ、該計数値が０となる時に、前記基準
マルチフレーム同期信号を出力するように構成されたこ
とを特徴とするマルチフレーム同期回路。
【請求項３】請求項１において、少なくとも受信したマルチフレーム信号のタイムスロッ
ト間のマルチフレーム位相ずれ量と同じ組数の、受信処
理対象タイムスロット数に等しい段数のシフトレジスタ
を有し、且つ前記位相調整回路の各々は、一のタイムス
ロットのマルチフレーム同期信号が該組数のいずれのシ
フトレジスタ内にラッチされたかを先のフレームの状態
と比較することによりフレーム同期の状況を判定し、対
応する位相シフトされた前記基準マルチフレーム同期信
号を出力するように構成されたことを特徴とするマルチ
フレーム同期回路。