JPH08301612A - シリコン表面の酸化防止方法、シリコン表面にシリサイド層を形成する方法および高架型半導体構造の垂直面上に酸化層を形成する方法 - Google Patents

シリコン表面の酸化防止方法、シリコン表面にシリサイド層を形成する方法および高架型半導体構造の垂直面上に酸化層を形成する方法

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Abstract

(57)【要約】 【課題】 本発明は、シリコン上に非常に薄い炭素含有
シリコン表面層を形成することによりシリコン表面上の
シリコンの酸化を抑制する方法を目的としている。本発
明は、基板の各部分の水平部分にのみ均一なシリコン層
を形成する方法も目的としている。 【解決手段】 シリコン表面は、炭素含有プラズマに露
呈されて炭素含有シリコン層を形成する。炭素処理は、
プラズマからのイオン衝撃によってシリコン表面をわず
かに非晶質にする。酸化物がなく、わずかに非晶質のシ
リコン表面は、シリコンとそこに成膜される金属間のシ
リサイド化反応の均質な進行を促進し、薄いが平坦で安
定したシリサイド膜を形成する。シリコン層は、デバイ
スの露出しているすべての表面に符号するように成膜さ
れる。次に、水平面は炭素含有プラズマに露呈されて水
平面上に抗酸化層を形成する。次に、連続酸化がシリコ
ンの垂直部分で選択的に進行する。レベルが異なる各水
平シリコン層は影響を受けずに、互いに電気的に絶縁さ
れる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、シリコン表面の酸
化防止方法、シリコン表面にシリサイド層を形成する方
法、および高架型半導体構造の垂直面上に酸化層を形成
する方法に関する。
【０００２】
【従来の技術】個々のシリコン半導体装置（ＭＯＳＦＥ
Ｔおよびバイポーラトランジスタなど）の寸法あるいは
サイズは、超大規模集積回路（ＵＬＳＩ）の高性能化と
高集積密度化を追求して継続的に小型化されている。し
たがって、こうした半導体装置の個々の部分、つまり拡
散層およびかかる層の深さなども小さくされている。拡
散層は、シリコンウエハ内の一方の導電性を有する領域
に他方の導電性の不純物を導入することにより形成され
る。これは、ｐ−ｎまたはｎ−ｐジャンクションを形成
する。薄い拡散層は、層内の電流の流れに対して大きな
電気抵抗を生じるので、電気信号の伝達を遅くする。高
速動作を得ることは高性能のＵＬＳＩにとって非常に望
まれることであり、そのためには、この抵抗を減少させ
ることが重要である。
【０００３】薄いシリコン拡散層の大きな電気抵抗を軽
減する一つの期待できる方法は、シリコン拡散層とシリ
コン拡散層の上部に成膜される金属との間に合金を形成
することである（シリサイド化）。この合金（シリサイ
ド）は、シリコン拡散層内のシリコンよりも著しく低い
抵抗性を有し、抵抗の低い電流路を形成する。
【０００４】シリサイド化は拡散層を消費して合金を形
成するので、拡散層との粗い界面を有する厚いシリサイ
ド層は、拡散層を貫通してその下方にあるシリコン領域
にまで到達する。シリサイド層がシリコン領域にまで到
達すると、拡散層とその下方にあるシリコン領域間のジ
ャンクションを介して望ましくない電流路が形成され
る。こうなると拡散層は電流を制限することができず、
拡散層はその要求される機能が果たせなくなる。複数の
ジャンクションを有する半導体装置内のたった１個のジ
ャンクションにシリサイド層が到達した場合でも、半導
体装置の能力は失われ、ＵＬＳＩ回路全体はその機能を
損なう。したがって、薄いシリコン拡散層上に薄いが滑
らかでしかも安定したシリサイド膜を形成することはき
わめて重要である。しかしながら、こうした薄いが滑ら
かでしかも安定したシリサイド膜をシリコン拡散層上に
形成するには、大きい障害が少なくとも２つある。
【０００５】第一に、拡散層のシリコン表面が室温の大
気など酸素含有環境に露呈されると、薄いＳｉＯ2 層が
拡散層のシリコン表面上に形成されるのは避けられな
い。形成されたＳｉＯ2 層は、一般的にもろくて均質で
はなくしかも不連続性の、弱くて薄い層である。ＳｉＯ
2 に対して親和性が低い金属（Ｃｏ、Ｎｉ、Ｍｏ、Ｗ、
Ｐｔなど）はＳｉＯ2 に反応しないので、シリコンと成
膜金属間に存在する薄いＳｉＯ2 層でさえも、シリサイ
ド化反応を妨げる。したがって、ＳｉＯ2 膜はシリサイ
ド化反応を妨げる、つまりシリサイド化反応を弱いＳｉ
Ｏ2 層の部分的な局所に制限し、シリサイドと拡散層間
に不規則な界面を生じる。ＳｉＯ2 を減少させることが
できる金属（Ｔｉなど）の場合でも、シリコン表面上の
こうした不均質なＳｉＯ2 層は、シリサイド化反応の均
質な開始に影響を及ぼす。それは、金属とＳｉＯ2 間の
反応速度が、金属とシリコン間の反応速度よりもはるか
に遅いためである。
【０００６】第二に、拡散層内のシリコンの結晶質が悪
影響を及ぼす。不揃いの原子構成、従って等方性の非晶
質構造と異なり、結晶構造はかなり異方性である。シリ
サイドとシリコンとの界面の自由エネルギーおよび金属
とシリコンの拡散率は、シリコンの結晶化度によって決
まる。したがって、いくつかのシリサイド化プロセス
（ＮｉＳｉの形成など）が、１つの選択的な結晶面（例
えば、（１１１）面）に沿って進行する傾向がある。工
業規格（１００）のウエハを使用する場合、特定の結晶
面におけるシリサイド化の選択的な進行は、非水平面に
おけるシリコン内にシリサイドを突出させる。上記のと
うり、シリコン拡散層とその下方にあるシリコン間のジ
ャンクションに到達したシリサイドは、ジャンクション
の漏れ電流を生じるので、浅いジャンクションには有害
である。
【０００７】シリコン拡散層もしくはシリコン層または
シリコン基板上にシリサイド層を形成する方法に関連す
る問題は、先行技術で扱われてきた。例えば、シリサイ
ド化以前に、シリコン基板を弗化水素酸（弗化水素ＨＦ
の水溶液）に浸漬すると、ＳｉＯ2 のないシリコン表面
をシリサイド化のために形成することができる。この方
法（ＨＦ処理）は、ＳｉＯ2 およびその他の材料を基板
表面から除去するために広く使用されている。しかしな
がら、この方法は満足されるものではない。その理由
は、ＨＦ処理したシリコン表面が、ＨＦリンス装置から
金属成膜装置までのウエハの取り扱い時に大気に露呈さ
れるのを避けられず、大気中の酸素によって、シリコン
表面上にやはり薄いＳｉＯ2 層が成長してしまうからで
ある。ＨＦ処理は、望ましくない酸化物の成長を避ける
ために金属成膜の直前に行うべきである。しかしなが
ら、ＨＦ処理工程から金属成膜工程への迅速な移行は、
それぞれの装置を操作するという制約の点で困難であ
る。
【０００８】表面のＳｉＯ2 を除去する他の手段として
は、逆スパッタリング法がある。この方法では、シリコ
ン表面を、通電された粒子の衝撃に露呈して、シリコン
表面からＳｉＯ2 を逆スパッタにより除去する。この処
理は金属成膜と同じチャンバで行うことができるので、
逆スパッタリングから金属成膜へ迅速に移行することが
でき、基板は大気には露呈されない。しかしながら、こ
の方法では、衝突する粒子の密度が低く（効果的ではな
い）、粒子のエネルギーが高いので、シリコン基板に損
傷を生じる場合がある。更に、薄い拡散層（浅いジャン
クション）があると、損傷は、拡散層とその下方にある
基板のジャンクションに達し、ジャンクションを介して
漏れ電流を誘発する場合がある。もう一つの問題点は、
炭素含有ガスなど、一定のガスは不純物を誘導し、この
不純物は、その後の金属成膜工程で金属層に導入される
可能性があることである。チャンバを不純物のない状態
に保つには、ＡｒおよびＸｅなどの不活性ガスを使用し
て逆スパッタリングを行わなければならない。
【０００９】薄い拡散層上にシリサイド層を形成する他
の方法は、拡散層上に追加のシリコン層を成膜して、シ
リサイド化プロセスで消費されたシリコンを補うことで
ある。追加のシリコン層を補うことにより、シリサイド
層は、拡散層を消費せずに薄い拡散層内に形成されたか
のように形成されることができる。こうした方法は、薄
い拡散層に関連する問題をわずかではあるが緩和する。
【００１０】構成上の適用では、シリサイド反応は、Ｍ
ＯＳＦＥＴのソース／ドレイン領域など、選択された拡
散層上にのみ必要である。しかしながら、シリコンがゲ
ート電極とソース／ドレイン領域間の側壁上にも成膜さ
れると、シリコンは金属と反応してシリサイドを形成
し、ゲート電極とソース／ドレイン領域間に電気的短絡
を生じる。こうした電気的短絡を避けるには、ソース／
ドレイン領域とゲート電極上にのみシリコン層を選択成
膜し（つまり、高架型ソース／ドレインＭＯＳＦＥＴ構
造）、側壁の絶縁膜と電気的分離のためのその他の絶縁
膜（電界ＳｉＯ2など）上には成膜してはならない。こ
うした選択シリコン成膜は、エピタキシャル成長技法を
用いて達成することができる。しかしながら、この技法
は、基板の表面状態に非常に敏感なので難しい。
【００１１】成膜されるシリコン膜の厚さは、その下方
にある基板の表面の粗さと結晶構造によって決まる。例
えば、数種の拡散層が存在する場合、これらの各拡散層
は異なる特性を有する場合がある。その結果、拡散層上
に成膜されるシリコン層は、厚さが異なる場合がある。
更に、拡散層の表面に不純物つまりＳｉＯ2 が存在する
と、成膜プロセスに悪影響を及ぼす。
【００１２】最適な性能を達成するには、シリサイド膜
の形成を厳密に制御して、成膜されたシリコン層全体を
消費し、拡散層のシリコンを消費しないようにすべきで
ある。成膜されたシリコン層は、拡散層よりも電気抵抗
がはるかに高いので消費されなければならない。しかし
ながら、シリコン層の厚さにばらつきがあると、シリサ
イド化プロセスに適切な厚さの金属膜を成膜することが
不可能となり、成膜されたシリコンを消費する。
【００１３】特定の結晶方向におけるシリサイド化の選
択的な進行についての問題を解決するためには、シリコ
ン表面の非結晶質化が使用されてきた。例えば、金属成
膜以前のシリコン基板に対するイオン注入（Ａｒまたは
Ｓｉイオン注入など）は、シリコン表面の結晶構造を破
壊する。非晶質層は原子の配列に特定の順序がないの
で、特定のすなわち選択的な方向はなく、シリサイド化
は特定の結晶方向には進行しない。しかしながら、低エ
ネルギー（５００ｅＶ未満）および高ド−ス量のイオン
注入は利用できない。したがって、イオン注入による非
結晶質化は、逆スパッタリングの場合と同様に効果的で
なく、シリコン基板を損なう。
【００１４】
【発明が解決しようとする課題】以上詳しく説明したと
うり、ＳｉＯ2 を抑制するためのシリコン表面の効果的
な処理およびシリサイド化以前の適切な表面処理に対し
多くの問題があった。また滑らかで一様なシリサイド層
の形成を促進するためにシリコン表面を効果的に処理し
なければならないという問題もあった。
【００１５】本発明は、シリコン表面の酸化を防止する
方法を提供することを目的としている。本発明は、ま
た、シリコン表面に、なめらかで平坦かつ安定したシリ
サイド層を形成する方法を提供することを目的としてい
る。さらに本発明は、垂直面と水平面を有する高架型半
導体構造の垂直面上にのみ酸化層を形成する方法と提供
することを目的としている。
【００１６】
【課題を解決するための手段】本発明の酸化防止方法
は、シリコン表面を炭素含有プラズマに露呈して炭素含
有シリコン表面層を形成することを含んでいる。シリコ
ン表面の酸化を防止するこのプロセスは、非常に薄い拡
散層上のシリサイド膜の形成および／または高架ソース
／ドレインＭＯＳＦＥＴの形成に関連して特に有用であ
る。本発明の金属シリサイド層を形成する方法は、シリ
コン表面を炭素含有プラズマに露呈して炭素含有シリコ
ン表面層を形成し、炭素含有シリコン表面層上に金属シ
リサイド層を形成し、その際、炭素含有シリコン層が酸
化を防止して非結晶質化表面を形成することを含んでな
る。また、本発明の金属シリサイド層を形成する方法
は、金属を成膜する以前に、シリコン表面を炭素含有プ
ラズマに露呈して炭素含有シリコン表面層を形成し、酸
化を防止して非結晶質化表面を形成する工程を含んでな
る。これらの方法では、シリコン表面に炭素が導入さ
れ、表面を炭素含有プラズマに露呈することにより薄い
炭素含有シリコン表面層を形成する。炭素含有シリコン
表面層は、シリコンの酸化を抑制する。プラズマからの
イオン衝撃もシリコン表面に薄い非晶質層を生成し、結
晶面におけるのシリサイド化の不均質な進行を妨げる。
したがって、滑らかで一様なシリサイド層を炭素含有シ
リコン層によって形成することができる。さらに、本発
明の高架型半導体構造の垂直面上に酸化層を形成する方
法は、高架構造の垂直面と水平面の両方にシリコン層を
形成する工程と、プラズマ炭素処理によって水平面上の
シリコン層の部分に炭素含有シリコン表面層を形成し、
それによって炭素含有シリコン表面層が水平面の酸化を
抑制し、非結晶質化表面を形成し、垂直面上のシリコン
層部分を酸化させる工程を含んでなる。このプロセスに
よれば、基板上の一定部分の水平面にのみシリコン層を
選択的に形成することができる。このプロセスでは、一
様なシリコン層が、当該部分（つまり、水平面と垂直面
上）の表面に符号して形成される。次に、当該部分は炭
素含有プラズマに露呈される。反応イオンエッチング
（ＲＩＥ）と同様、炭素は基板に対して垂直の角度で衝
突するので、水平面だけが処理される（抗酸化層の形
成）。これで、酸化は垂直面のシリコン層上で進行する
ことができ、必要なら、それによって、水平面上のシリ
コンは抗酸化層のために損なわれないままである。結果
として生じる垂直面上の酸化物層は、例えばＨＦ処理を
用いて除去剥することができる。あるいは酸化物層は、
絶縁膜として使用することができる。上記の一般的な説
明および下記の詳しい説明は例示および説明に過ぎず、
請求されている本発明を限定するものではないことは理
解されるべきである。
【００１７】
【発明の実施の形態】
（１） 抗酸化層の形成 本発明は、シリコン上のＳｉＯ2 の成長を抑制する方法
に指向している。より詳しくは、本発明は、表面を炭素
含有プラズマに露呈することによってシリコン表面上に
非常に薄い炭素含有層を形成し、表面上の酸化の進行を
抑制する方法に関するものである。この抗酸化層の形成
は、シリサイド化プロセス（つまり、シリコンとシリコ
ン表面上に成膜される特定の金属間に合金を形成する反
応）以前のシリコンウエハの表面処理として有用であ
り、小形の高速シリコン半導体装置を具現する。本発明
は、露出したシリコン部分の水平面上に抗酸化層を選択
的に形成し、高架（elevated）ソース／ドレインＭＯＳ
ＦＥＴ（金属／酸化／半導体電解効果トランジスタ）構
造の製造工程を単純化することも目的としている説明の
便宜上、シリコン基板に言及して説明するが、本発明は
シリコン基板にのみ限定されるものではない。シリコン
は、非晶質、ポリもしくは結晶質シリコン層またはシリ
コン基板など従来の技術で使用されている任意のシリコ
ンを用いることができる。シリコン基板は、バルクシリ
コンウエハまたはＳＯＩウエハなど公知の技術の範囲の
任意の基板を用いることができる。シリコン層は、シリ
コン拡散層でよい。
【００１８】図１（ａ）は、不均質なＳｉＯ2 表面
（８）を有する薄いシリコン拡散層（１２）上の金属
（６）のシリサイド化によって形成される薄いシリサイ
ド膜（１０）の形成を表す、図１（ｂ）はその一部の拡
大図である。シリサイド／シリコンの界面（１４）は、
シリコン拡散層上の脆弱で不均質なＳｉＯ2 表面と、特
定の結晶方向に沿う選択的なシリサイド化の進行によ
り、平坦ではなく凸凹でかつ不規則である。拡散層内に
突出するシリサイド膜のいくつかの部分は、図１（ｂ）
に示すように、シリコン拡散層と拡散層の下のシリコン
領域（１８）間のジャンクション（１６）に近接するか
あるいは到達し、ジャンクションの漏れを生じる（矢印
（２０）で示す）。
【００１９】本発明の方法は、炭素含有プラズマを用い
て、シリコンあるいはシリコン層の表面上に非常に薄い
（＜１００オングストロ−ム）炭素含有シリコン層を生
成する。その結果生じる炭素含有シリコン層は、シリコ
ン表面上の酸化を抑制し、わずかに非結晶質化した表面
を形成する。
【００２０】炭素含有プラズマは、公知の技術の範囲内
の効果的な方法で生成することができる。炭素の供給源
は、プラズマ内に炭素粒子を提供できる任意の供給源で
良い。例えば、炭素含有プラズマは、ＣＦ4 、ＣＨＦ3
、ＣＣＬ4 および／またはＣＨ4 をプラズマ内に注入
することにより形成することができる。あるいは、炭素
含有プラズマは、炭素含有材料（例えば、炭素または炭
化珪素）をアルゴンプラズマ内で使用することにより生
成することができる。炭素は、基板に使用されるフォト
レジストマスクからＲＩＥなどのプラズマ処理の際にシ
リコン基板またはシリコン層内にも導入される。
【００２１】プラズマが周囲の部材（例えば、チャンバ
壁およびシリコン基板）に抗して発生させ、そのプラズ
マ状態を持続する正のセルフバイアスによって、すべて
の正電荷炭素粒子は、当該シリコン基板またはシリコン
層上に垂直に衝突する。いかなるものが、衝突する炭素
粒子を形成しても、炭素は、シリコン表面に衝突すると
個々の原子に分解し、シリコンマトリックス内に散乱す
る。シリコン内に導入された炭素原子は、最も近接した
シリコン原子とある程度の化学結合（Ｃ−Ｓｉ）を形成
する傾向がある。特定の理論に捕らわれるのは望ましく
はないが、炭素原子と周辺のシリコン原子との化学結合
は、シリコンの酸化を抑制すると考えられている。
【００２２】図２は、１０００゜Ｃで５分間酸化した後
の酸化膜の厚さをシリコンとの化学結合を形成する炭素
原子の量の関数として示している。炭素原子の量は、Ｘ
ＰＳ（Ｘ線外部光電分光器）によって検出したＣ−Ｓｉ
の原子％で測定する。１原子％のＣ−Ｓｉは、平均し
て、表面層において９９個のシリコン原子毎にシリコン
との化学結合子を有する１個の炭素原子があることを意
味する。１０００゜Ｃにおける酸化という極限状態でさ
え、１原子％のＣ−Ｓｉという少なさで、酸化を抑制す
る著しい能力があった。２５゜Ｃの大気に対する露呈な
ど、より穏やかな条件では、炭素の導入による酸化抑制
能力は更に大きくなる。
【００２３】理論上は、表面の炭素の濃度は、５０原子
％という高さにすることができる。この濃度では、シリ
コンと炭素の比率は１：１であり、シリコン表面は完全
に炭化珪素になる。これは、酸化に対する妥協（ｉｎｔ
ｒａｎｓｉｇｅｎｃｅ）として知られている。しかしな
がら、その後のシリサイド化プロセスでは、シリコン表
面の炭素濃度は低く、シリコンの表面自体に集中するこ
とが望ましい。
【００２４】ＳｉＣ形成熱量（約１５Ｋｃａｌ／ｍｏｌ
ｅ）は、一般的なシリサイド形成熱量よりも低い（Ｔｉ
Ｓｉ2 ：３２Ｋｃａｌ／ｍｏｌｅ、ＮｉＳｉ：２０Ｋｃ
ａｌ／ｍｏｌｅ、ＣｏＳｉ2 ：２４Ｋｃａｌ／ｍｏｌ
ｅ）。したがって、シリサイド反応自体は、シリコン表
面の炭素の存在による影響を受けない。一方、余りに多
くの炭素がシリサイドに導入されると、炭素は著しい不
純物になるので、シリサイドの抵抗性は増す。例えば、
約２０オングストロ−ムの深さまでシリコン表面に導入
された１原子％の炭素は、２００オングストロ−ムのシ
リサイド化の後にシリサイド内に０．１〜０．２原子％
の炭素不純物を生じる。この場合、少量の不純物は、シ
リサイドの抵抗性に著しい影響を及ぼさない（１％未満
の抵抗性の増加）。
【００２５】炭素含有表面層の望ましい炭素の濃度と厚
さは、所望のシリサイドの厚さと抵抗性を考慮して従来
技術によって決定することができる。実際上は、シリサ
イド化については、炭素含有シリコン層は、約１原子％
〜５０原子％の濃度を有し、約１０オングストロ−ム〜
５０オングストロ−ムの厚さを有していれば殆どの応用
に十分である。しかしながら、これらの数字は例示およ
び説明に過ぎず、一般的な抗酸化層形成法としての本発
明の応用を限定するものではない。
【００２６】炭素含有シリコン表面層の厚さと濃度は、
炭素導入のプラズマ条件を調整することにより制御する
ことができる。こうした条件としては、炭素含有ガスの
流量、ペエデスタル（ｐｅｄｅｓｔａｌ) に加わる圧
力、電力、磁界、バイアス、チャンバ壁と基板の温度、
チャンバ壁とその他の部分の材料、ウエハ内の炭素含有
材料の量、プラズマ処理の時間などがある。これらのプ
ラズマ条件の調整は公知の技術の範囲内であり、プラズ
マの炭素含有粒子数の密度とセルフバイアスを制御す
る。炭素含有シリコン表面層の厚さと濃度は、所望のシ
リサイド化を達成するように調整することができる。例
えば、１０００ｅＶ運動エネルギーで伝達される炭素イ
オンは、シリコンマトリックスの内部に５０オングスト
ロ−ムの深さまで注入することができる。３００ｅＶで
は、炭素イオンは２０〜３０オングストロ−ムの深さま
で注入することができる。
【００２７】その他の方法を使っても、シリコン基板の
表面に炭素を導入することができる。例えば、薄い炭素
層をスパッタリングによってシリコン基板に形成するこ
とができ、次に、ウエハをプラズマに露呈することがで
きる。プラズマから衝突するイオンは、下にあるシリコ
ン基板内に炭素原子を" ノックオン" 、つまり導入す
る。低エネルギーのイオン注入を用いても、炭素粒子を
シリコン内に導入することができる。
【００２８】（２） 半導体装置製造プロセスに対する
応用 炭素含有シリコン表面を形成した後、基板は任意の適切
な方法で、例えばシリサイド化によって更に処理するこ
とができる。Ｃｏ、Ｎｉ、Ｍｏ、Ｗ、Ｐｔなどの金属
は、スパッタリングによって成膜することができる。連
続熱処理は、シリコンと金属間にシリサイド化反応を生
じる。このプロセスは、自己整合方法（ＳＡＬＩＣＩＤ
Ｅプロセス）で実施することができる。
【００２９】金属はＭＯＳＦＥＴまたはその他の半導体
装置を含むウエハまたは基板全体に成膜することができ
るが、シリサイド化は、シリコンおよび金属が直接接触
している部分で選択的に進行するだけである。したがっ
て、シリサイド層はソース／ドレイン領域とゲート電極
上には形成されるが、側壁の絶縁膜と半導体装置の分離
のためのその他の絶縁膜上には形成されない。これらの
絶縁膜上の反応しない金属は、例えばＨＮＯ3 またはＨ
2 ＳＯ4 およびＨ2 Ｏ2 の溶液中にウエハを浸漬するこ
とにより除去することができる。
【００３０】抗酸化層が、本発明のように金属成膜以前
にシリコン表面に形成される場合、シリコン表面上のＳ
ｉＯ2 によるシリサイド化反応に対する妨げはなくな
る。シリサイド化の均質な開始は、抗酸化層の形成に関
連して生じるわずかな非結晶質化によっても促進する。
したがって、本発明では、滑らかで安定したシリサイド
層を、ＵＬＳＩ内の小さいサイズの半導体装置に必要な
非常に薄い拡散層上に好適に形成することができる。
【００３１】本発明は、基板上の特定部分の水平面上に
均一で電気的に分離されたシリコン層を選択形成する方
法も目的としている。均一な（一様な厚さ）シリコン層
は、低温と低圧で基板の水平面と垂直面のいずれにも符
号するように成膜される。均一なシリコン層とシリコン
成膜技法は、公知の技術の範囲内である。
【００３２】次に、基板を炭素含有プラズマに露呈し
て、シリコン層の水平面上には炭素含有抗酸化層を選択
形成する。この場合、炭素含有抗酸化層は垂直面上には
形成しない。水平面は炭素の衝撃の対象になるが、垂直
面には炭素の導入は行われない。これは、炭素粒子が基
板の水平面上に垂直に衝突するように、プラズマが周囲
の部材に抗して発生させる正のセルフバイアスによる。
【００３３】基板のその後の酸化は垂直面上のシリコン
の酸化を生じるが、水平面は抗酸化層で保護されている
ので、水平面上では酸化は生じない。垂直面上に結果と
して生じる酸化物は、ＨＦ処理など、技術で公知の技法
によって除去することができるか、あるいは絶縁側壁と
して使用される。したがって、本発明は、水平面上にの
み均一で電気的に分離されたシリコンを形成し、その
際、選択シリコン成膜技法に関連する困難は伴わない。
【００３４】図３〜図９に示すとうり、本発明のこの実
施の形態は、サリサイド（ＳＡＬＩＣＩＤＥ）技術によ
る高架型ソース／ドレインＭＯＳＦＥＴの製造プロセス
である。
【００３５】図３は、結晶シリコン基板２００に形成さ
れているソース／ドレイン領域１１０、１１１、１２０
および１２１（つまり、拡散層）、ゲート絶縁膜３１０
と３２０、ゲート電極４１０と４２０、ゲート側壁絶縁
膜５１０と５２０、分離絶縁膜（７００）を充填されて
いる浅いトレンチ６０１、６０２および６０３を有する
一般的なＭＯＳＦＥＴの断面を示す。これら領域および
絶縁膜を形成する材料は、公知の技術の範囲内である。
例えば、ゲート電極は、多結晶シリコン（ポリシリコ
ン）で形成することができ、またゲート絶縁膜は基板表
面への加熱処理による熱ＳｉＯ2 により形成することが
できる。また、ゲート側壁絶縁膜は窒化Ｓｉ3 Ｎ4 で形
成することができ、さらに分離絶縁膜は化学蒸着（ＣＶ
Ｄ）技法によって成膜されるＳｉＯ2 で形成することが
できる。このＭＯＳＦＥＴの製造プロセスは、公知の技
術の範囲内である。
【００３６】すなわち、図４に示すとうり、基板上の各
領域および絶縁膜は、炭素の供給源として炭素クランプ
リングを有するＡｒプラズマなど、炭素含有プラズマ８
００に露呈される。その結果、炭素含有抗酸化層８０
１、８０２、８０３、８０４、８０５および８０６がソ
ース／ドレイン領域上とゲート電極上とに形成される。
【００３７】次に、図５に示すとうり、均一なシリコン
層９００が、基板の全面に、露出している部分の外形に
符号するように形成される。該シリコン層の厚さは公知
の技術の範囲内であり、約４００オングストロ−ムであ
る。シリコン層９００は、０．２Ｔｏｒｒ、６００゜Ｃ
でＳｉＨ4 ガスを使用するＣＶＤによるなど、公知の技
術の範囲内の技法で形成することができる。抗酸化層８
０１、８０２、８０３、８０４、８０５および８０６が
なければ、薄いＳｉＯ2 層がＣＶＤ工程以前とＣＶＤ工
程中にソース／ドレイン領域とゲート電極上に形成され
るだろう。シリコン表面とその上に成膜されたシリコン
層９００の間にＳｉＯ2 層が形成されると、ソース／ド
レイン／ゲートとシリコン層（９００）との良好な電気
接続が妨げられる。しかしながら、抗酸化層８０１、８
０２、８０３、８０４、８０５および８０６はＳｉＯ2
層の形成を防止し、良好な電気的接触を可能にする。
【００３８】図６を参照すると、シリコン層９００の不
所望な部分は、公知の方法により除去する。分離絶縁膜
７００上のシリコン層９００のいくつかの部分は除去さ
れないまま残され、隣接する半導体装置との相互接続層
として利用される。基板は炭素含有プラズマ８００に露
呈され、抗酸化層９１１、９１２、９１３、９１４およ
び９１５がシリコン基板の水平方向の表面上にのみ形成
される。
【００３９】図７を参照すると、酸化処理により垂直方
向の表面上のシリコン層を選択的に酸化し、ゲ−ト電極
４１０、４２０の側面上の該シリコン層部分を酸化膜表
面９２１、９２２、９２３、９２４、９２５および９２
６にする。効果的な酸化処理方法は、８００゜Ｃで２０
分間のウエット酸化など、公知の技術の範囲内である。
水平面上のシリコン層部分は、抗酸化層９１１、９１
２、９１３、９１４および９１５によって保護される。
ゲート電極は、側壁の窒化物５１０および５２０によっ
て保護される。このようにして、選択シリコン成膜と異
なるシリコン層、すなわち、電気的に絶縁されかつ均一
な厚さの均質なシリコン層が基板の水平面上に得られ
る。
【００４０】酸化物９２１、９２２、９２３、９２４、
９２５および９２６は、必要に応じて、ＨＦ処理など、
公知の技術の範囲内の効果的な処理によって除去するこ
とができる。炭素プラズマ処理は、必要に応じて繰り返
す。図８に示すとうり、金属膜１０００が、スパッタリ
ングなど、公知の技術の範囲内の技法により基板上に成
膜される。金属の種類、例えばＣｏ、および厚さは、公
知の技術の範囲内である。一般的な厚さは、１１０オン
グストロ−ムである。
【００４１】窒素雰囲気における例えば５００゜Ｃでの
急速熱放射アニーリング（ＲＴＡ）は、金属とシリコン
が直接接触する部分（すなわち、９１１、９１２、９１
３、９１４および９１５）のシリサイド化を促進する。
このようにして、平坦でかつなめらかなシリサイド膜
が、炭素含有抗酸化層９１１、９１２、９１３、９１４
および９１５によって、ＳｉＯ2 が存在せずかつわずか
に非結晶質化した表面上に形成される。分離絶縁膜７０
０およびゲート側壁絶縁膜５１０、５２０上の反応しな
い金属は、ＨＮＯ3 溶液中でウエハを洗浄することによ
り除去することができる。その後の熱処理、例えば７０
０゜Ｃという高温での熱処理は、シリサイド膜を安定化
させることができ、シリコン膜９００は、ＣｏＳｉ2 な
どのほぼ完全なシリサイド膜１００１、１００２、１０
０３、１００４、１００５になる。限定されるものでは
ないが一般的にシリサイドの厚さは、約３９０オングス
トロームである。ソース／ドレイン領域のシリコンは消
費されない。図９は、以上のようにして得られた、相互
接続用シリサイド層１００３を有する高架ソース／ドレ
インＭＯＳＦＥＴ上のＳＡＬＩＣＩＤＥ構造を示す。
【００４２】本発明の一実施の形態を添付図面を参照し
ながら詳しく説明してきたが、本発明はこの実施の形態
に限定されるものではなく、当業者には、本発明の範囲
と精神を逸脱することなく適宜変更、修正することがで
きるものであることを理解するべきである。
【００４３】
【発明の効果】以上述べたようにこの発明によれば、シ
リコン表面の酸化を効果的に防止することができ、しか
もシリコン表面に非結晶質化表面を形成することによ
り、シリコン拡散層とこのシリコン拡散層の上に成膜さ
れる金属膜との間に、なめらかで平坦かつ安定したシリ
サイド層を形成することができる。
【図面の簡単な説明】
【図１】同図（ａ）はシリサイド／シリコンの界面が不
良な薄い拡散上の薄いシリサイド膜の形成を示す図、お
よび同図（ｂ）はその一部分を示す図。
【図２】炭素含有シリコン層の酸化防止能力を説明する
ための、１０００゜Ｃ乾燥酸化で５分後の酸化膜の厚さ
をシリコン表面に導入される炭素成分の関数として示し
た図。
【図３】高架型ソース／ドレインＭＯＳＦＥＴの製造お
よびその後の自己整合シリサイド化（ＳＡＬＩＣＩＤ
Ｅ）プロセスの際の水平面上の炭素含有層の形成を示す
図。
【図４】高架型ソース／ドレインＭＯＳＦＥＴの製造お
よびその後の自己整合シリサイド化（ＳＡＬＩＣＩＤ
Ｅ）プロセスの際の水平面上の炭素含有層の形成を示す
図。
【図５】高架型ソース／ドレインＭＯＳＦＥＴの製造お
よびその後の自己整合シリサイド化（ＳＡＬＩＣＩＤ
Ｅ）プロセスの際の水平面上の炭素含有層の形成を示す
図。
【図６】高架型ソース／ドレインＭＯＳＦＥＴの製造お
よびその後の自己整合シリサイド化（ＳＡＬＩＣＩＤ
Ｅ）プロセスの際の水平面上の炭素含有層の形成を示す
図。
【図７】高架型ソース／ドレインＭＯＳＦＥＴの製造お
よびその後の自己整合シリサイド化（ＳＡＬＩＣＩＤ
Ｅ）プロセスの際の水平面上の炭素含有層の形成を示す
図。
【図８】高架型ソース／ドレインＭＯＳＦＥＴの製造お
よびその後の自己整合シリサイド化（ＳＡＬＩＣＩＤ
Ｅ）プロセスの際の水平面上の炭素含有層の形成を示す
図。
【図９】高架型ソース／ドレインＭＯＳＦＥＴの製造お
よびその後の自己整合シリサイド化（ＳＡＬＩＣＩＤ
Ｅ）プロセスの際の水平面上の炭素含有層の形成を示す
図。
【符号の説明】
６…金属、８…ＳｉＯ2 表面、１０…シリサイド膜、１
２…シリコン拡散層、１８…シリコン領域、１１０、１
１１、１２０、１２１…ソ−ス／ドレイン領域（拡散
層）、２００…シリコン基板、３１０、３２０…ゲ−ト
絶縁膜、４１０、４２０…ゲ−ト電極、６０１、６０
２、６０３…トレンチ、７００…分離絶縁膜、８００…
プラズマ、８０１、８０２、８０３、８０４、８０５、
８０６；９１１、９１２、９１３、９１４、９１５…抗
酸化層、９００…シリコン層、酸化膜表面…９２１、９
２２、９２３、９２４、９２５、９２６…酸化膜表面、
１０００…金属膜、１００１、１００２、１００３、１
００４、１００５…シリサイド膜

Claims (17)

    【特許請求の範囲】
  1. 【請求項１】 シリコン表面を炭素含有プラズマに露呈
    して炭素含有シリコン表面層を形成することを含むこと
    を特徴とするシリコン表面の酸化防止方法。
  2. 【請求項２】 シリコンがシリコン拡散層であることを
    特徴とする請求項１記載のシリコン表面の酸化防止方
    法。
  3. 【請求項３】 約１０オングストロ−ム〜５０オングス
    トロ−ムの厚さを有する炭素含有シリコン表面層を形成
    することをさらに含むことを特徴とする請求項１記載の
    シリコン表面の酸化防止方法。
  4. 【請求項４】 約１原子％〜５０原子％の炭素量を有す
    る炭素含有シリコン表面層を形成することをさらに含む
    ことを特徴とする請求項１記載のシリコン表面の酸化防
    止方法。
  5. 【請求項５】 炭素層をシリコン表面に形成し、ついで
    炭素層にイオンを衝突させてシリコン表面に炭素原子を
    入れることを特徴とするシリコン表面の酸化防止方法。
  6. 【請求項６】 シリコン表面上に金属シリサイド層を形
    成する方法において、シリコン表面を炭素含有プラズマ
    に露呈して炭素含有シリコン表面層を形成し、炭素含有
    シリコン表面層上に金属シリサイド層を形成し、その
    際、炭素含有シリコン層が酸化を防止して非結晶質化表
    面を形成することを含むことを特徴とする金属シリサイ
    ド層を形成する方法。
  7. 【請求項７】 シリコンがシリコン拡散層であることを
    特徴とする請求項６記載の金属シリサイド層を形成する
    方法。
  8. 【請求項８】 約１０オングストロ−ム〜５０オングス
    トロ−ムの厚さを有する炭素含有シリコン表面層を形成
    することをさらに含むことを特徴とする請求項６記載の
    金属シリサイド層を形成する方法。
  9. 【請求項９】 １原子％〜５０原子％の炭素量を有する
    炭素含有シリコン表面層を形成することをさらに含むこ
    とを特徴とする請求項６記載の金属シリサイド層を形成
    する方法。
  10. 【請求項１０】 シリコン表面上に金属を成膜する工程
    を含む、シリコン表面上に金属シリサイド層を形成する
    方法であって、金属を成膜する以前に、シリコン表面を
    炭素含有プラズマに露呈して炭素含有シリコン表面層を
    形成し、酸化を防止して非結晶質化表面を形成する工程
    を含むことからなるシリコン表面上に金属シリサイド層
    を形成する方法
  11. 【請求項１１】 金属がシリコン拡散層上に成膜される
    ことを特徴とする請求項１０記載のシリコン表面上に金
    属シリサイド層を形成する方法。
  12. 【請求項１２】 約１０オングストロ−ム〜５０オング
    ストロ−ムの厚さを有する炭素含有シリコン表面層を形
    成することをさらに含むことを特徴とする請求項１０記
    載のシリコン表面上に金属シリサイド層を形成する方
    法。
  13. 【請求項１３】 １原子％〜５０原子％の炭素量を有す
    る炭素含有シリコン表面層を形成することをさらに含む
    ことを特徴とする請求項１０記載のシリコン表面上に金
    属シリサイド層を形成する方法。
  14. 【請求項１４】 垂直面と水平面を有する高架型半導体
    構造の垂直面上に酸化層を形成する方法において、高架
    構造の垂直面と水平面の両方にシリコン層を形成する工
    程と、プラズマ炭素処理によって水平面上のシリコン層
    の部分に炭素含有シリコン表面層を形成し、それによっ
    て炭素含有シリコン表面層が水平面の酸化を抑制し、非
    結晶質化表面を形成し、垂直面上のシリコン層部分を酸
    化させる工程とを含むことを特徴とする高架型半導体構
    造の垂直面上に酸化層を形成するから成る方法。
  15. 【請求項１５】 炭素含有シリコン表面がサリサイド化
    されることをさらに含むことを特徴とする請求項１４記
    載の高架型半導体構造の垂直面上に酸化層を形成する方
    法。
  16. 【請求項１６】 高架半導体構造が高架型ソース／ドレ
    イン構造であることを特徴とする請求項１４記載の高架
    型半導体構造の垂直面上に酸化層を形成する方法。
  17. 【請求項１７】 酸化物を垂直面から除去することをさ
    らに含むことを特徴とする請求項１４記載の高架型半導
    体構造の垂直面上に酸化層を形成する方法。
JP06878696A 1995-03-24 1996-03-25 シリコン表面の酸化防止方法、シリコン表面にシリサイド層を形成する方法および高架型半導体構造の垂直面上に酸化層を形成する方法 Expired - Fee Related JP3779371B2 (ja)

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