JPH08305454A - 基準電圧発生回路 - Google Patents
基準電圧発生回路Info
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- JPH08305454A JPH08305454A JP8100086A JP10008696A JPH08305454A JP H08305454 A JPH08305454 A JP H08305454A JP 8100086 A JP8100086 A JP 8100086A JP 10008696 A JP10008696 A JP 10008696A JP H08305454 A JPH08305454 A JP H08305454A
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- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
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- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is DC
- G05F3/10—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/24—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
- G05F3/242—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage
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- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is DC
- G05F1/462—Regulating voltage or current wherein the variable actually regulated by the final control device is DC as a function of the requirements of the load, e.g. delay, temperature, specific voltage/current characteristic
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- Control Of Electrical Variables (AREA)
- Continuous-Control Power Sources That Use Transistors (AREA)
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Abstract
(57)【要約】
【課題】 半導体装置の基準電圧発生回路を提供する。
【解決手段】 入力された外部電源電圧Ｖｃｃを立下げ
てその立下り電圧を基準電圧Ｖｒｅｆとして基準電圧出
力端子１０に発生する分配手段１１と、一端が前記基準
電圧Ｖｒｅｆの出力端子１０に連結され、他端が接地Ｖ
ｓｓと連結されて前記基準電圧Ｖｒｅｆを所定の電圧レ
ベルでクランピングするためのＰＭＯＳトランジスタＰ
Ｍ１と、前記基準電圧Ｖｒｅｆのレベル変動に応答して
前記レベル変動を補償する方向に前記ＰＭＯＳトランジ
スタＰＭ１の基板電Ｖｂｐを調整するための補償手段１
７とを備えることを特徴とする。よって、本発明では基
準電圧を一定に保つために工程変数の変化による基準電
圧を補償することができる。
てその立下り電圧を基準電圧Ｖｒｅｆとして基準電圧出
力端子１０に発生する分配手段１１と、一端が前記基準
電圧Ｖｒｅｆの出力端子１０に連結され、他端が接地Ｖ
ｓｓと連結されて前記基準電圧Ｖｒｅｆを所定の電圧レ
ベルでクランピングするためのＰＭＯＳトランジスタＰ
Ｍ１と、前記基準電圧Ｖｒｅｆのレベル変動に応答して
前記レベル変動を補償する方向に前記ＰＭＯＳトランジ
スタＰＭ１の基板電Ｖｂｐを調整するための補償手段１
７とを備えることを特徴とする。よって、本発明では基
準電圧を一定に保つために工程変数の変化による基準電
圧を補償することができる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の基準電
圧発生回路に係り、特に工程変化、温度変化及び外部電
源電圧の変動に係わらず一定なレベルの基準電圧を発生
させることができる基準電圧発生回路に関する。
圧発生回路に係り、特に工程変化、温度変化及び外部電
源電圧の変動に係わらず一定なレベルの基準電圧を発生
させることができる基準電圧発生回路に関する。
【０００２】
【従来の技術】最近の半導体製造技術の極微細化及び高
集積化の傾向に伴う半導体装置の信頼性と電力消耗量を
考慮するとき、半導体装置に印加される電圧は低いもの
が望ましい。しかしながら、一般の半導体装置の外部回
路としては５Ｖの電源電圧を用い、その内部回路として
は３．３Ｖ程度の低い電圧を用いる。大容量の半導体装
置においては、前記低電圧の内部回路に所定の低い電圧
を供給するために外部電源電圧を立下げる内部電源電圧
発生回路を採用している。
集積化の傾向に伴う半導体装置の信頼性と電力消耗量を
考慮するとき、半導体装置に印加される電圧は低いもの
が望ましい。しかしながら、一般の半導体装置の外部回
路としては５Ｖの電源電圧を用い、その内部回路として
は３．３Ｖ程度の低い電圧を用いる。大容量の半導体装
置においては、前記低電圧の内部回路に所定の低い電圧
を供給するために外部電源電圧を立下げる内部電源電圧
発生回路を採用している。
【０００３】一般に内部電源電圧発生回路は基準電圧発
生回路と内部電源電圧駆動回路よりなり、基準電圧発生
回路は内部電源電圧の基準となる電圧を発生させ、内部
電源電圧駆動回路は基準電圧発生回路からの出力に基づ
いて内部電源電圧を一定に保つ。
生回路と内部電源電圧駆動回路よりなり、基準電圧発生
回路は内部電源電圧の基準となる電圧を発生させ、内部
電源電圧駆動回路は基準電圧発生回路からの出力に基づ
いて内部電源電圧を一定に保つ。
【０００４】このような内部電源電圧発生回路は半導体
素子の信頼性を確保するためには外部電源電圧の変化、
温度変化及び工程変化に係わらず一定な電圧を保たなけ
ればならない。一方、内部電源電圧発生回路から発生さ
れる電圧のレベルは基準電圧発生回路の出力により決め
られるので、各種の変数の変化にも係わらず一定な電圧
レベルを保つ基準電圧発生回路が内部電源電圧発生回路
では必要である。
素子の信頼性を確保するためには外部電源電圧の変化、
温度変化及び工程変化に係わらず一定な電圧を保たなけ
ればならない。一方、内部電源電圧発生回路から発生さ
れる電圧のレベルは基準電圧発生回路の出力により決め
られるので、各種の変数の変化にも係わらず一定な電圧
レベルを保つ基準電圧発生回路が内部電源電圧発生回路
では必要である。
【０００５】しかしながら、ＭＯＳトランジスタを用い
る従来の基準電圧発生回路で電圧を一定に保つためのク
ランプ用トランジスタとして主に用いられるＰＭＯＳト
ランジスタは工程変化及び温度変化によりその特性が敏
感に変わる。よって、基準電圧を一定に保つためには、
この特性を補償する方法が求められる。
る従来の基準電圧発生回路で電圧を一定に保つためのク
ランプ用トランジスタとして主に用いられるＰＭＯＳト
ランジスタは工程変化及び温度変化によりその特性が敏
感に変わる。よって、基準電圧を一定に保つためには、
この特性を補償する方法が求められる。
【０００６】
【発明が解決しようとする課題】本発明の目的はかかる
従来の問題を解決するために、外部電源電圧の変動だけ
でなく工程変化及び温度変化にも係わらず一定なレベル
の基準電圧を発生することができる基準電圧発生回路を
提供するにある。
従来の問題を解決するために、外部電源電圧の変動だけ
でなく工程変化及び温度変化にも係わらず一定なレベル
の基準電圧を発生することができる基準電圧発生回路を
提供するにある。
【０００７】
【課題を解決するための手段】前記目的を達成する本発
明は、入力された外部電源電圧を立下げてその立下がり
電圧を基準電圧として基準電圧の出力端子に発生する分
配手段と、一端が前記基準電圧の出力端子と連結され、
他端が接地と連結されて前記基準電圧を所定の電圧レベ
ルでクランピングするためのＰＭＯＳトランジスタと、
前記基準電圧のレベル変動に応答して前記レベル変動を
補償する方向に前記ＰＭＯＳトランジスタの基板電圧を
調節するための補償手段とを備えることを特徴とする基
準電圧発生回路を提供する。
明は、入力された外部電源電圧を立下げてその立下がり
電圧を基準電圧として基準電圧の出力端子に発生する分
配手段と、一端が前記基準電圧の出力端子と連結され、
他端が接地と連結されて前記基準電圧を所定の電圧レベ
ルでクランピングするためのＰＭＯＳトランジスタと、
前記基準電圧のレベル変動に応答して前記レベル変動を
補償する方向に前記ＰＭＯＳトランジスタの基板電圧を
調節するための補償手段とを備えることを特徴とする基
準電圧発生回路を提供する。
【０００８】前記補償手段は、前記基準電圧を分配して
所定の分配電圧を発生する分配器と、前記分配電圧と前
記ＰＭＯＳトランジスタのゲート電圧を差動増幅し、そ
の結果を前記ＰＭＯＳトランジスタの基板電圧として提
供する差動増幅器とを備える。
所定の分配電圧を発生する分配器と、前記分配電圧と前
記ＰＭＯＳトランジスタのゲート電圧を差動増幅し、そ
の結果を前記ＰＭＯＳトランジスタの基板電圧として提
供する差動増幅器とを備える。
【０００９】前記差動増幅器は、前記基準電圧に基づき
内部電源電圧の参照レベルとして用いられる所定の内部
基準電圧を発生する内部基準電圧発生手段と、一端が前
記内部基準電圧発生手段の出力端子と第１ドレイン負荷
を通して連結され、他端が共通ソースノードに連結さ
れ、ゲートに前記ＰＭＯＳトランジスタのゲート電圧が
供給される第１ＮＭＯＳトランジスタと、一端が前記内
部基準電圧発生手段の出力端子と第２ドレイン負荷を通
して連結され、他端が前記共通ソースノードに連結さ
れ、ゲートに前記分配電圧が供給される第２ＮＭＯＳト
ランジスタと、前記共通ソースノードと接地との間に電
流通路を形成し、ゲートに前記内部基準電圧が印加され
る電流シンクトランジスタと、前記第２ＮＭＯＳトラン
ジスタのドレイン出力を前記ＰＭＯＳトランジスタの基
板電圧として提供する出力端子とを備える。
内部電源電圧の参照レベルとして用いられる所定の内部
基準電圧を発生する内部基準電圧発生手段と、一端が前
記内部基準電圧発生手段の出力端子と第１ドレイン負荷
を通して連結され、他端が共通ソースノードに連結さ
れ、ゲートに前記ＰＭＯＳトランジスタのゲート電圧が
供給される第１ＮＭＯＳトランジスタと、一端が前記内
部基準電圧発生手段の出力端子と第２ドレイン負荷を通
して連結され、他端が前記共通ソースノードに連結さ
れ、ゲートに前記分配電圧が供給される第２ＮＭＯＳト
ランジスタと、前記共通ソースノードと接地との間に電
流通路を形成し、ゲートに前記内部基準電圧が印加され
る電流シンクトランジスタと、前記第２ＮＭＯＳトラン
ジスタのドレイン出力を前記ＰＭＯＳトランジスタの基
板電圧として提供する出力端子とを備える。
【００１０】かつ、前記補償手段は、前記基準電圧に基
づき内部電源電圧の参照レベルとして用いられる所定の
内部基準電圧を発生する内部基準電圧発生手段と、前記
内部基準電圧を分配して所定の分配電圧を発生する分配
器と、前記分配電圧と前記ＰＭＯＳトランジスタのゲー
ト電圧を差動増幅してその結果を前記ＰＭＯＳトランジ
スタの基板電圧として提供する差動増幅器とを備える。
づき内部電源電圧の参照レベルとして用いられる所定の
内部基準電圧を発生する内部基準電圧発生手段と、前記
内部基準電圧を分配して所定の分配電圧を発生する分配
器と、前記分配電圧と前記ＰＭＯＳトランジスタのゲー
ト電圧を差動増幅してその結果を前記ＰＭＯＳトランジ
スタの基板電圧として提供する差動増幅器とを備える。
【００１１】
【発明の実施の形態】以下、添付した図面に基づき本発
明を詳細に説明する。本発明の説明に先立ち従来の基準
電圧発生回路を詳細に調べると次の通りである。図１は
ＭＯＳトランジスタを用いる従来の基準電圧発生回路を
示す。図１において基準電圧発生回路は、外部電圧源Ｖ
ｃｃと基準電圧の出力端子１０との間に連結される抵抗
Ｒ１と、基準電圧の出力端子１０と第１ノード１２との
間に連結される抵抗Ｒ２と、第１ノード１２と接地Ｖｓ
ｓとの間に電流チャンネルが直列に連結されるＮＭＯＳ
トランジスタＮＭ１，ＮＭ２と、抵抗Ｒ２の両端にソー
ス及びゲートが連結されドレインが接地されたクランプ
ＰＭＯＳトランジスタＰＭ１とを含む。ＮＭ１のゲート
には基準電圧出力端子１０が連結され、ＮＭ２のゲート
には外部電源電圧Ｖｃｃが印加される。ＰＭ１のウェル
には基準電圧Ｖｒｅｆが印加される。図１において基準
電圧はＰＭＯＳトランジスタのスレショルド電圧Ｖｔｐ
とＮＭＯＳトランジスタのドレイン電圧Ｖｎ１との和で
あり、よって、基準電圧は次の式１のようになる。
明を詳細に説明する。本発明の説明に先立ち従来の基準
電圧発生回路を詳細に調べると次の通りである。図１は
ＭＯＳトランジスタを用いる従来の基準電圧発生回路を
示す。図１において基準電圧発生回路は、外部電圧源Ｖ
ｃｃと基準電圧の出力端子１０との間に連結される抵抗
Ｒ１と、基準電圧の出力端子１０と第１ノード１２との
間に連結される抵抗Ｒ２と、第１ノード１２と接地Ｖｓ
ｓとの間に電流チャンネルが直列に連結されるＮＭＯＳ
トランジスタＮＭ１，ＮＭ２と、抵抗Ｒ２の両端にソー
ス及びゲートが連結されドレインが接地されたクランプ
ＰＭＯＳトランジスタＰＭ１とを含む。ＮＭ１のゲート
には基準電圧出力端子１０が連結され、ＮＭ２のゲート
には外部電源電圧Ｖｃｃが印加される。ＰＭ１のウェル
には基準電圧Ｖｒｅｆが印加される。図１において基準
電圧はＰＭＯＳトランジスタのスレショルド電圧Ｖｔｐ
とＮＭＯＳトランジスタのドレイン電圧Ｖｎ１との和で
あり、よって、基準電圧は次の式１のようになる。
【００１２】 Ｖｒｅｆ＝Ｖｔｐ＋Ｖｎ１ ＝Ｖｔｐ＋（Ｖｔｐ／Ｒ２）×Ｒｔｒ ＝Ｖｔｐ（１＋Ｒｔｒ／Ｒ２）・・・・・・・（式１） 前記の式１でＲｔｒはＮＭＯＳトランジスタの等価抵抗
の和である。
の和である。
【００１３】前記の式１によれば、基準電圧発生回路は
外部電源電圧に無関係である。この場合、スレショルド
電圧Ｖｔｐは温度に反比例し、トランジスタの等価抵抗
の和は温度に比例するので、温度の変化が基準電圧に及
ぼす影響は少なくなる。
外部電源電圧に無関係である。この場合、スレショルド
電圧Ｖｔｐは温度に反比例し、トランジスタの等価抵抗
の和は温度に比例するので、温度の変化が基準電圧に及
ぼす影響は少なくなる。
【００１４】しかしながら、工程の変化によりＰＭＯＳ
トランジスタのスレショルド電圧が変わる場合に基準電
圧発生回路は一定なレベルの基準電圧を保つことができ
ない。
トランジスタのスレショルド電圧が変わる場合に基準電
圧発生回路は一定なレベルの基準電圧を保つことができ
ない。
【００１５】図２は本発明による基準電圧発生回路の一
実施例の回路図であり、図３は本発明による基準電圧発
生回路の他の実施例の回路図であり、図４は図２及び図
３の電圧分配器及び作動増幅器の詳細回路図である。前
述した図１と同一な部分には同一の符号を付ける。
実施例の回路図であり、図３は本発明による基準電圧発
生回路の他の実施例の回路図であり、図４は図２及び図
３の電圧分配器及び作動増幅器の詳細回路図である。前
述した図１と同一な部分には同一の符号を付ける。
【００１６】図２を参照すれば、基準電圧発生回路は、
外部電源電圧Ｖｃｃを立下げて基準電圧の出力端子１０
に基準電圧Ｖｒｅｆを発生する分配手段１１と、基準電
圧の出力端子１０と接地Ｖｓｓとの間に連結されて基準
電圧Ｖｒｅｆを所定の電圧レベルでクランピングするた
めのＰＭＯＳトランジスタＰＭ１と、基準電圧Ｖｒｅｆ
のレベル変動に応答してそのレベルの変動を補償する方
向にＰＭＯＳトランジスタＰＭ１の基板電圧Ｖｂｐを調
整する補償手段１７とを含む。補償手段１７は基準電圧
Ｖｒｅｆを分配して所定の分配電圧Ｖｎ２を発生する分
配器１６と、分配電圧Ｖｎ２とＰＭＯＳトランジスタＰ
Ｍ１のゲート電圧Ｖｎ１を差動増幅してその結果をＰＭ
ＯＳトランジスタＰＭ１の基板電圧Ｖｂｐとして提供す
る差動増幅器１８とを含む。ＰＭＯＳトランジスタがＮ
型の不純物のドーピングされたウェル内に形成されれ
ば、基板電圧はウェル電圧となる。
外部電源電圧Ｖｃｃを立下げて基準電圧の出力端子１０
に基準電圧Ｖｒｅｆを発生する分配手段１１と、基準電
圧の出力端子１０と接地Ｖｓｓとの間に連結されて基準
電圧Ｖｒｅｆを所定の電圧レベルでクランピングするた
めのＰＭＯＳトランジスタＰＭ１と、基準電圧Ｖｒｅｆ
のレベル変動に応答してそのレベルの変動を補償する方
向にＰＭＯＳトランジスタＰＭ１の基板電圧Ｖｂｐを調
整する補償手段１７とを含む。補償手段１７は基準電圧
Ｖｒｅｆを分配して所定の分配電圧Ｖｎ２を発生する分
配器１６と、分配電圧Ｖｎ２とＰＭＯＳトランジスタＰ
Ｍ１のゲート電圧Ｖｎ１を差動増幅してその結果をＰＭ
ＯＳトランジスタＰＭ１の基板電圧Ｖｂｐとして提供す
る差動増幅器１８とを含む。ＰＭＯＳトランジスタがＮ
型の不純物のドーピングされたウェル内に形成されれ
ば、基板電圧はウェル電圧となる。
【００１７】図３の他の実施例は内部基準電圧発生手段
１４から得た内部基準電圧Ｖｒｅｆｐを基準電圧Ｖｒｅ
ｆの代わりに用いることを除いては図２の前記一実施例
と同様である。よって、本発明の他の実施例による前記
補償手段１７は、分配器１６、差動増幅器１８及び内部
基準電圧発生手段１４を含む。
１４から得た内部基準電圧Ｖｒｅｆｐを基準電圧Ｖｒｅ
ｆの代わりに用いることを除いては図２の前記一実施例
と同様である。よって、本発明の他の実施例による前記
補償手段１７は、分配器１６、差動増幅器１８及び内部
基準電圧発生手段１４を含む。
【００１８】ここで、前記内部基準電圧発生手段１４は
基準電圧Ｖｒｅｆに基づいて内部基準電圧Ｖｒｅｆｐを
発生させ、これは内部電源電圧発生部１００の出力であ
る内部電圧ＩＶＣの参照レベルとなる。
基準電圧Ｖｒｅｆに基づいて内部基準電圧Ｖｒｅｆｐを
発生させ、これは内部電源電圧発生部１００の出力であ
る内部電圧ＩＶＣの参照レベルとなる。
【００１９】図４を参照すれば、一実施例の分配器１６
は基準電圧端子Ｖｒｅｆと接地Ｖｓｓとの間に直列に連
結された二つの抵抗Ｒ３，Ｒ４より構成されてＲ４の両
端に分配された分配電圧Ｖｎ２を発生する。差動増幅器
１８は、一端が内部基準電圧Ｖｒｅｆｐが印加される端
子２０と第１ドレイン負荷Ｒ５を通して連結され、他端
が共通ソースノード２１と連結され、ＰＭＯＳトランジ
スタＰＭ１のゲート電圧Ｖｎ１が供給される端子２２に
ゲートの連結された第１ＮＭＯＳトランジスタＮＭ３
と、一端が共通ソースノード２１に連結され他端が第２
ドレイン負荷Ｒ６を通して端子２２に連結され、ゲート
に分配電圧Ｖｎ２が供給される第２ＮＭＯＳトランジス
タＮＭ４と、ゲートに内部基準電圧Ｖｒｅｆｐが印加さ
れ共通ソースノード２１と接地との間に電流通路を形成
する電流シンクトランジスタＮＭ５と、第２ＮＭＯＳト
ラシンズタＮＭ４のドレイン出力をＰＭＯＳトランジス
タＰＭ１の基板電圧及びウェル電圧Ｖｂｐとして提供す
る出力端子２４を含む。
は基準電圧端子Ｖｒｅｆと接地Ｖｓｓとの間に直列に連
結された二つの抵抗Ｒ３，Ｒ４より構成されてＲ４の両
端に分配された分配電圧Ｖｎ２を発生する。差動増幅器
１８は、一端が内部基準電圧Ｖｒｅｆｐが印加される端
子２０と第１ドレイン負荷Ｒ５を通して連結され、他端
が共通ソースノード２１と連結され、ＰＭＯＳトランジ
スタＰＭ１のゲート電圧Ｖｎ１が供給される端子２２に
ゲートの連結された第１ＮＭＯＳトランジスタＮＭ３
と、一端が共通ソースノード２１に連結され他端が第２
ドレイン負荷Ｒ６を通して端子２２に連結され、ゲート
に分配電圧Ｖｎ２が供給される第２ＮＭＯＳトランジス
タＮＭ４と、ゲートに内部基準電圧Ｖｒｅｆｐが印加さ
れ共通ソースノード２１と接地との間に電流通路を形成
する電流シンクトランジスタＮＭ５と、第２ＮＭＯＳト
ラシンズタＮＭ４のドレイン出力をＰＭＯＳトランジス
タＰＭ１の基板電圧及びウェル電圧Ｖｂｐとして提供す
る出力端子２４を含む。
【００２０】他の実施例の分配器１６及び差動増幅器１
８は前述した一実施例と同一の構成を有するが、分配器
１６の入力として基準電圧Ｖｒｅｆの代わりに内部基準
電圧Ｖｒｅｆｐを用いることのみが異なる。
８は前述した一実施例と同一の構成を有するが、分配器
１６の入力として基準電圧Ｖｒｅｆの代わりに内部基準
電圧Ｖｒｅｆｐを用いることのみが異なる。
【００２１】
【発明の効果】以上のように構成された本発明の効果は
次の通りである。本発明の基準電圧発生回路は、基準電
圧が電圧クランプ用ＰＭＯＳトランジスタＰＭ１のスレ
ショルド電圧Ｖｔｐの変化や温度変化などの特性変化に
より立上がるとウェル電圧Ｖｂｐを立下げ、立下がると
ウェル電圧Ｖｂｐを立上げることにより、基準電圧レベ
ルを一定に保つ。この場合、ウェル電圧Ｖｂｐは差動増
幅器により発生され、この差動増幅器の一つの入力とし
てＰＭＯＳトランジスタのゲート電圧を用い、もう一つ
の入力としては基準電圧Ｖｒｅｆや内部基準電圧Ｖｒｅ
ｆｐが電圧分配器により分配された電圧を用いる。電圧
分配器を用いる二つの目的は二つの入力の動作電圧をほ
ぼ同一に保つためである。
次の通りである。本発明の基準電圧発生回路は、基準電
圧が電圧クランプ用ＰＭＯＳトランジスタＰＭ１のスレ
ショルド電圧Ｖｔｐの変化や温度変化などの特性変化に
より立上がるとウェル電圧Ｖｂｐを立下げ、立下がると
ウェル電圧Ｖｂｐを立上げることにより、基準電圧レベ
ルを一定に保つ。この場合、ウェル電圧Ｖｂｐは差動増
幅器により発生され、この差動増幅器の一つの入力とし
てＰＭＯＳトランジスタのゲート電圧を用い、もう一つ
の入力としては基準電圧Ｖｒｅｆや内部基準電圧Ｖｒｅ
ｆｐが電圧分配器により分配された電圧を用いる。電圧
分配器を用いる二つの目的は二つの入力の動作電圧をほ
ぼ同一に保つためである。
【００２２】即ち、基準電圧発生回路で工程変化や温度
変化によりスレショルド電圧Ｖｔｐが立上がると、ＰＭ
ＯＳトランジスタＰＭ１のゲート電圧Ｖｎ１は立下がる
ことにより分配電圧Ｖｎ２は立上がり、これにより差動
増幅器の出力であるウェル電圧Ｖｂｐが減る。一方、基
準電圧発生回路で工程変化や温度変化によりスレショル
ド電圧Ｖｔｐが立下がるとＰＭＯＳトランジスタＰＭ１
のゲート電圧Ｖｎ１は立上がり分配電圧Ｖｎ２は立下が
ることにより、差動増幅器の出力であるウェル電圧Ｖｂ
ｐは増える。よって、ウェル電圧Ｖｂｐを基準電圧や内
部電源電圧のレベルに応じて調整することによりトラン
ジスタの特性変化を補償する。
変化によりスレショルド電圧Ｖｔｐが立上がると、ＰＭ
ＯＳトランジスタＰＭ１のゲート電圧Ｖｎ１は立下がる
ことにより分配電圧Ｖｎ２は立上がり、これにより差動
増幅器の出力であるウェル電圧Ｖｂｐが減る。一方、基
準電圧発生回路で工程変化や温度変化によりスレショル
ド電圧Ｖｔｐが立下がるとＰＭＯＳトランジスタＰＭ１
のゲート電圧Ｖｎ１は立上がり分配電圧Ｖｎ２は立下が
ることにより、差動増幅器の出力であるウェル電圧Ｖｂ
ｐは増える。よって、ウェル電圧Ｖｂｐを基準電圧や内
部電源電圧のレベルに応じて調整することによりトラン
ジスタの特性変化を補償する。
【図１】 従来の基準電圧発生回路を示した回路図であ
る。
る。
【図２】 本発明による基準電圧発生回路の望ましい一
実施例の回路図である。
実施例の回路図である。
【図３】 本発明による基準電圧発生回路の望ましい他
の実施例の回路図である。
の実施例の回路図である。
【図４】 図２及び図３の電圧分配器及び差動増幅器の
詳細回路図である。
詳細回路図である。
１０ 出力端子、１１ 分配手段、１２ 第１ノード、
１４ 内部基準電圧発生手段、１６ 分配器、１７ 補
償手段、１８ 差動増幅器、２０ 端子、２１共通ソー
スノード、２２ 端子、２４ 出力端子
１４ 内部基準電圧発生手段、１６ 分配器、１７ 補
償手段、１８ 差動増幅器、２０ 端子、２１共通ソー
スノード、２２ 端子、２４ 出力端子
Claims (5)
- 【請求項１】 入力された外部電源電圧を立下げてその
立下り電圧を基準電圧として基準電圧出力端子に発生す
る分配手段と、 一端が前記基準電圧の出力端子に連結され、他端が接地
と連結されて前記基準電圧を所定の電圧レベルでクラン
ピングするためのＰＭＯＳトランジスタと、 前記基準電圧のレベル変動に応答して前記レベル変動を
補償する方向に前記ＰＭＯＳトランジスタの基板電圧を
調節するための補償手段とを備えることを特徴とする基
準電圧発生回路。 - 【請求項２】 前記補償手段は、 前記基準電圧を分配して所定の分配電圧を発生する分配
器と、 前記分配電圧と前記ＰＭＯＳトランジスタのゲート電圧
を差動増幅し、その結果を前記ＰＭＯＳトランジスタの
基板電圧として提供する差動増幅器とを備えることを特
徴とする請求項１に記載の基準電圧発生回路。 - 【請求項３】 前記差動増幅器は、 前記基準電圧に基づき内部電源電圧の参照レベルとして
用いられる所定の内部基準電圧を発生する内部基準電圧
発生手段と、 一端が前記内部基準電圧発生手段の出力端子と第１ドレ
イン負荷を通して連結され、他端が共通ソースノードに
連結され、ゲートに前記ＰＭＯＳトランジスタのゲート
電圧が供給される第１ＮＭＯＳトランジスタと、 一端が前記内部基準電圧発生の出力端子と第２ドレイン
負荷を通して連結され、他端が前記共通ソースノードに
連結され、ゲートに前記分配電圧が供給される第２ＮＭ
ＯＳトランジスタと、 前記共通ソースノードと接地との間に電流通路を形成
し、ゲートに前記内部基準電圧が印加される電流シンク
トランジスタと、 前記第２ＮＭＯＳトランジスタのドレイン出力を前記Ｐ
ＭＯＳトランジスタの基板電圧として提供する出力端子
とを備えることを特徴とする請求項２に記載の基準電圧
発生回路。 - 【請求項４】 前記補償手段は、 前記基準電圧に基づき内部電源電圧の参照レベルとして
用いられる所定の内部基準電圧を発生する内部基準電圧
発生手段と、 前記内部基準電圧を分配して所定の分配電圧を発生する
分配器と、 前記分配電圧と前記ＰＭＯＳトランジスタのゲート電圧
を差動増幅してその結果を前記ＰＭＯＳトランジスタの
基板電圧として提供する差動増幅器とを備えることを特
徴とする請求項１に記載の基準電圧発生回路。 - 【請求項５】 前記差動増幅器は、 一端が前記内部基準電圧の出力端子と第２ドレイン負荷
を通して連結され、他端が共通ソースノードに連結さ
れ、ゲートに前記ＰＭＯＳトランジスタのゲート電圧が
供給される第１ＮＭＯＳトランジスタと、 一端が前記内部基準電圧の出力端子と第２ドレイン負荷
を通して連結され、他端が前記共通ソースノードに連結
され、ゲートに前記分配電圧が供給される第２ＮＭＯＳ
トランジスタと、 前記共通ソースノードと接地との間に電流通路を形成
し、ゲートに前記内部基準電圧が印加される電流シンク
トランジスタと、 前記第２ＮＭＯＳトランジスタのドレイン出力を前記Ｐ
ＭＯＳトランジスタの基板電圧として提供する出力端子
とを備えることを特徴とする請求項４に記載の基準電圧
発生回路。
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