JPH08305567A - 演算命令の並列処理方法および並列処理装置 - Google Patents

Abstract

(57)【要約】 【目的】演算ラテンシの異なる複数の命令を並列実行す
る場合に、データ競合やリソース競合を、最短の待ち時
間で回避する。 【構成】情報処理装置は命令バッファ１０から読出さ
れ、長ラテンシ命令の処理中に短ラテンシの後続命令を
追越し処理できるパイプライン処理機能を有している。
演算中の長ラテンシ命令と後続の短ラテンシの命令との
競合がある場合は、抑止信号発生器３００からの抑止信
号３１１，３１２によって、後続命令の発行を抑止す
る。予告信号発生器５００は、長ラテンシ命令の演算終
了前の所定のストローク（マシンサイクル）のタイミン
グに予告信号５１５を発生する。予告信号５１５は競合
要因（データ競合のＷＡＷ，ＷＡＲ，ＲＡＷやリソース
競合）に応じたタイミングで複数発生し、抑止信号３１
１の出力期間を制御する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、演算ラテンシの異なる
命令を並列実行するパイプライン処理を備える情報処理
装置に関するものである。

【０００２】

【従来の技術】演算ラテンシの異なる命令を並列実行す
る従来の情報処理装置の例として、図１１に情報処理装
置の全体構成を、図１０（ａ）に長ラテンシ演算命令と
して実数除算命令、短ラテンシ演算命令として実数加算
命令の実行タイムチャートを示す。

【０００３】演算命令をパイプライン処理する場合、パ
イプライン処理中の命令とパイプラインへ発行予定の後
続命令の競合という問題が発生する。競合にはリソース
競合とデータ競合がある。リソース競合は、共用する機
能または資源を、異なる命令が同一サイクルに使用する
ときに発生する。一般的なデータ競合には、リードアフ
ターライト（以下ＲＡＷと略）競合、ライトアフターラ
イト（以下ＷＡＷと略）競合、ライトアフターリード
（以下ＷＡＲと略）競合の３種類がある。ＲＡＷ競合
は、パイプライン処理中の命令の結果を後続の命令が使
用するとき、すなわちパイプライン処理中の命令のター
ゲットレジスタとパイプラインへ発行予定の命令のソー
スレジスタが同一である場合に発生する。ＷＡＷ競合
は、パイプライン処理中の命令のターゲットレジスタと
後続の命令のターゲットレジスタが同一の場合に発生す
る。ＷＡＲ競合は、パイプライン処理中の命令のソース
レジスタとパイプラインへ発行予定の命令のターゲット
レジスタが同一の場合に発生する。

【０００４】図１１において、抑止信号発生器３０１は
実行中の演算命令と後続のパイプラインへ発行予定の命
令との間の競合関係を調べて、競合関係がある場合には
抑止信号３１１、３１２を出力し、パイプラインへの後
続命令の発行を抑止している。同図では、実行中の実数
除算命令と後続命令の競合関係を調べ、競合のある場合
は後続命令の発行タイミングを制御する。競合のない場
合は、長ラテンシの実数除算命令を追い越して後続の演
算命令の実行が可能となる。

【０００５】このような制御を行う従来技術には、コン
パレータ方式と単一バッファ方式がある。コンパレータ
方式は、長ラテンシ演算命令（ここでは実数除算命令）
の演算ラテンシと同じ段数のレジスタ番号保持用のバッ
ファとコンパレータを使用して、実行中の長ラテンシ命
令とパイプラインへ発行予定の命令との競合検出を行
う。例えば、実数除算命令がパイプラインへ発行された
ときに、１段目のバッファに実数除算命令が使用するレ
ジスタ番号を登録し、１マシンサイクル後には２段目の
バッファへ内容を移し、更に１マシンサイクル後には３
段目に移し．．．と、実数除算命令の実行段階に対応し
たバッファ内に実行中の実数除算命令が使用するレジス
タ番号を保持する。このため、実行中の長ラテンシ演算
命令と競合している後続命令のパイプラインへの発行タ
イミングをＲＡＷ、ＷＡＲ、ＷＡＷなどのデータ競合タ
イプごとに、異なったタイミングで制御することができ
る。

【０００６】一方、単一バッファ方式は、実数除算命令
がパイプラインへ発行されるタイミングで、実数除算命
令が使用するレジスタ番号を一段のバッファ内に登録
し、実数除算命令の実行が終了するまでバッファの内容
を保持するようにしている。この方式では、実行中の実
数除算演算命令が使用するレジスタ番号を一段のバッフ
ァのみで保持する構成のために、情報処理装置の実装面
積を小さくできる。

【０００７】このような演算ラテンシの異なる命令を並
列実行する従来の情報処理装置の公知文献に、「パフォ
ーマンス フューチャズ オブ ザ ＰＡ７１００ マイク
ロプロセッサ"(Performance Features of the PA7100 M
icroprocessor)；T．Aspreyet al．，；ＩＥＥＥ Micr
o，June 1993， pp．21−35」がある。

【０００８】

【発明が解決しようとする課題】従来のコンパレータ方
式では、ＲＡＷ、ＷＡＲ、ＷＡＷなどのデータ競合タイ
プ毎に異なったタイミングで、現在実行中の長ラテンシ
演算命令と競合している後続命令のパイプラインへの発
行タイミングを制御することができるが、情報処理装置
の実装面積が大きく、コスト高になる欠点がある。

【０００９】例えば、６４ビットのレジスタを３２本実
装している情報処理装置の場合、実数除算命令の演算ラ
テンシが７マシンサイクルとすると、レジスタ番号を保
持するバッファの１段分が５ビット（＝３２本）×３
（演算ソース用が２個、ターゲット用が１個）＝１５ビ
ット、コンパレータの一段分が５ビット（＝３２本）×
５（ＲＡＷ用が２個、ＷＡＲ用が２個、ＷＡＷ用が１
個）＝２５ビットとなり、それぞれが命令の演算ラテン
シ分だけ必要となる。このため、実数除算命令に使用す
るバッファは１０５ビット、コンパレータは１７５ビッ
トになり、実装面積が非常に大きくなる。さらに、競合
検出にはこれらコンパレータの出力信号を集計しなけれ
ばならず、そのための論理段数が増加するため、情報処
理装置の動作周波数を高速にすることが困難で、処理性
の低下要因となっている。

【００１０】一方、単一バッファ方式ではＲＡＷ、ＷＡ
Ｒ、ＷＡＷなどのデータ競合タイプごとに、現在実行中
の長ラテンシ演算命令と競合する後続命令のパイプライ
ンへの発行タイミングを制御することができず、コンパ
レータ方式に比べさらに処理性能が低い。

【００１１】本発明の第１の目的は、パイプライン処理
中の長ラテンシ演算命令を追い越して後続の短ラテンシ
演算命令をパイプラインへ発行できる小型で高速な情報
処理装置を提供することにある。

【００１２】本発明の第２の目的は、データ競合やリソ
ース競合など後続命令のパイプラインへの発行を抑止す
る必要のある場合に、その競合要因に応じて抑止期間を
最小にして処理性能を向上できる情報処理方法および装
置を提供することにある。

【００１３】本発明の第３の目的は、演算ラテンシの異
なる演算命令間で、共通する処理を共用リソース化する
情報処理装置を提供することにある。

【００１４】

【課題を解決するための手段】本発明の目的は、演算ラ
テンシの異なる複数の演算命令を記憶し、追越し可能に
パイプライン処理する情報処理方式において、パイプラ
イン処理中の演算命令とパイプラインへ発行予定の演算
命令との競合を競合タイプ毎に調べ、競合のある場合に
前記発行予定の演算命令のパイプラインへの発行を抑止
する抑止信号の出力を、前記競合タイプに応じて制御す
ることにより達成される。

【００１５】また、本発明の目的は、パイプライン処理
中の長ラテンシ演算命令とパイプラインへ発行予定の後
続の短ラテンシ演算命令との競合を調べ、競合のある場
合に前記短ラテンシ演算命令の発行を抑止する抑止信号
を出力し、前記長ラテンシ演算命令の演算終了を予告す
る予告信号を所定のタイミングで出力して前記抑止信号
を無効化または有効化することにより達成される。

【００１６】前記長ラテンシ演算命令が実数除算命令、
前記短ラテンシ演算命令が実数加算命令または実数乗算
命令で、前記競合がライトアフターライト（ＷＡＷ）ま
たはライトアフターリード（ＷＡＲ）の場合は、前記予
告信号の出力する所定のタイミングを前記実数除算命令
の演算終了のｎ（整数）マシンサイクル前とし、前記競
合がリードアフターライト（ＲＡＷ）で、前記長ラテン
シ演算命令の演算結果を前記短ラテンシ演算命令にショ
ートパスできる場合は、前記予告信号の出力するタイミ
ングを前記実数除算命令の演算終了の（ｎ−１）マシン
サイクル前とし、前記予告信号の出力によって前記抑止
信号を無効化することを特徴とする。

【００１７】さらに、本発明の目的は、パイプライン処
理中の長ラテンシ演算命令とパイプラインへ発行予定の
後続の短ラテンシ演算命令との競合がリソース競合の場
合は、前記長ラテンシ演算命令の演算終了前で前記デー
タ競合のタイミングとは異なるｍ（整数）マシンサイク
ルのタイミングで、前記短ラテンシ演算命令の発行を抑
止する抑止信号を出力することにより達成される。

【００１８】

【作用】本発明の構成によれば、前記予告信号はパイプ
ライン処理中の長ラテンシ演算命令の終了前の複数のマ
シンサイクルに対応して発生され、そのマシンサイクル
と競合タイプとが対応されている。例えば、ＷＡＷやＷ
ＡＲ競合では終了のｎ＝２マシンサイクル前、ＷＡＲ
（ショートパス可能）では（ｎ−１）＝１マシンサイク
ル前、リソース競合ではｍ＝３マシンサイクル前に予告
信号が発生される。

【００１９】前記抑止信号は、長ラテンシ演算命令のパ
イプラインへの発行タイミングで後続命令の競合を競合
タイプ毎に検出し、競合する場合に後続の短ラテンシ演
算命令のパイプラインへの発行を遅らせる抑止信号を出
力する。抑止信号の出力は、対応する前記予告信号によ
って制御される。すなわち、前記予告信号の出力によ
り、データ競合の場合は抑止信号が無効化され、リソー
ス競合の場合は有効化される。

【００２０】これによれば、競合タイプ毎に競合回避の
ための抑止期間を最小化できるので、従来の単一バッフ
ァ方式に比べ、処理を大幅に高速化することができる。
また、従来のコンパレータ方式に比べ、競合回避のため
の回路を大幅に低減して処理装置を小型化でき、また、
回路の低減による処理速度の向上も可能になる。

【００２１】さらに、本発明によれば、異なるラテンシ
の演算命令間で、共通する処理、例えば実数除算命令と
乗算命令の出力アライナ以降などを共用リソース化し、
かつ、リソース競合は特定の前記予告信号を利用して出
力される抑止信号によって、簡単に回避できるので、小
型で高速の情報処理装置を提供できる。

【００２２】

【実施例】本発明の第１の実施例を図１〜図４を参照し
て説明する。

【００２３】図１は、本発明の第１の実施例による情報
処理装置の全体構成図である。本実施例では、短ラテン
シ命令として実数加算／乗算命令（演算ラテンシが２マ
シンサイクル）、長ラテンシ命令として実数除算命令
（演算ラテンシが７マシンサイクル）をパイプライン処
理する。

【００２４】図１において、２７０は命令読み出し器、
１０は命令バッファ、２００は命令解読器、３００は抑
止信号発生器、２０は演算開始ラッチ、６００はレジス
タ、７００は実数加算器、８００は実数乗算器、９００
は実数除算器、４００は実数除算用レジスタ番号保持バ
ッファ、４５０は実数加算／乗算用レジスタ番号保持バ
ッファ、５００は予告信号発生器、２７１，２７２はオ
ペコード転送パス、２１１，２２１，２２２は命令解読
結果出力パス、２２５は演算命令用ソース／ターゲット
オペランド転送パス、６１１〜６１４は演算ソースデー
タパス、６２１，６２２は演算器入力データバス、７１
１，７１２は実数加算器用入力データパス、８１１，８
１２は実数乗算器用入力データパス、９１１，９１２は
実数除算器用入力データパス、７１３は実数加算結果転
送パス、８１３は実数乗算結果転送パス、９１３は実数
除算結果転送パス、７１４は実数加算結果入力パス、８
１４は実数乗算結果入力パス、９１４は実数除算結果入
力パス、５１１は予告初期化信号、５１５は予告信号、
４１２，４１５は実数除算用ソース／ターゲットオペラ
ンド転送パス、４６２，４６５は実数加算／乗算命令用
ソース／ターゲットオペランド転送パスである。

【００２５】命令読み出し器２７０から出力されたオペ
コードは、命令バッファ１０を介して命令解読器２００
へ入力される。命令解読器２００から出力パス２２１を
通して送られるソースオペランドによって、演算ソース
データはレジスタ６００から読み出され、演算開始ラッ
チ２０を介して演算器入力データバス６２１，６２２へ
出力される。

【００２６】実数加算演算の場合は、演算器入力データ
バス６２１，６２２からの演算ソースデータが実数加算
器７００へ入力し、演算後、実数加算結果転送パス７１
３を通してレジスタ６００へ出力される。実数乗算演算
の場合は、演算ソースデータが実数乗算器８００へ入力
し、演算後、実数乗算結果転送パス８１３を通してレジ
スタ６００へ出力される。実数除算演算の場合は、演算
ソースデータが実数除算器９００へ入力し、演算後、実
数除算結果転送パス９１３を通してレジスタ６００へ出
力される。また、実数加算結果転送パス７１４、実数乗
算結果転送パス８１４及び実数除算結果転送パス９１４
は、各々の演算結果を次の演算に使用するため、演算結
果を演算器入力データバス６２１，６２２へショートパ
スしている。

【００２７】図１の実施例では、すべての演算器のラテ
ンシが２マシンサイクル以上であるため、パイプライン
処理中の演算命令とパイプラインへ発行予定の後続命令
が競合する場合には、その競合関係が解消するまで後続
命令の発行を抑止する必要がある。パイプライン処理中
の演算命令と後続命令のデータ競合の検査は、抑止信号
発生器３００によって行われる。

【００２８】抑止信号発生器３００は、パイプライン処
理中の命令が実数加算／乗算命令の場合には、転送パス
４６５による実行中の実数加算／乗算命令のソース／タ
ーゲットオペランドと、転送パス２２２よる後続命令の
ソース／ターゲットオペランドによって検査し、データ
競合が検出されると、命令解読器２００から出力される
データを無効化するための抑止信号３１１を出力する。
このとき、抑止信号３１２も出力して命令バッファ１０
からの命令発行を抑止する。これらの抑止信号３１１，
３１２の出力は、データ競合関係が解消すると停止す
る。なお、以下の抑止信号３１１の出力の記載には、抑
止信号３１２も含んでいるものとする。

【００２９】また、パイプライン処理中の命令が実数除
算命令の場合には、転送パス４１５による実数除算命令
用ソース／ターゲットオペランドと、転送パス２２２に
よる後続命令用ソース／ターゲットオペランドによって
検査し、データ競合が検出されると、命令解読器２００
から出力されるデータを無効化するための抑止信号３１
１を出力する。

【００３０】ここで、実数加算／乗算用レジスタ番号保
持バッファ４５０、実数除算用レジスタ番号保持バッフ
ァ４００、予告信号発生器５００へのデータの登録は次
のように行われる。命令解読器２００で解読した結果、
その命令が実数加算／乗算命令の場合は、命令解読器２
００から命令解読結果出力パス２２２、演算開始ラッチ
２０及び転送パス４６２を通して、実数加算／乗算命令
用ソース／ターゲットオペランドが実数加算／乗算用レ
ジスタ番号保持バッファ４５０へ入力される。実数加算
／乗算用レジスタ番号保持バッファ４５０は、実数加算
器７００または実数乗算器８００の演算ラテンシ、すな
わち２マシンサイクルの間入力されたデータを保持し、
その間は転送パス４６５を通して抑止信号発生器３００
へ保持しているデータを出力する。

【００３１】一方、命令が実数除算命令の場合は、命令
解読器２００から命令解読結果出力パス２２２、演算開
始ラッチ２０及び転送パス４１２を通して、実数除算命
令用ソース／ターゲットオペランドが実数除算用レジス
タ番号保持バッファ４００へ入力される。実数除算用レ
ジスタ番号保持バッファ４００は、実数除算器の演算ラ
テンシすなわち７マシンサイクルの間入力されたデータ
を保持し、その間は転送パス４１５を通して抑止信号発
生器３００へ保持しているデータを出力する。

【００３２】これと共に、命令解読器２００から命令解
読結果出力パス２１１及び演算開始ラッチ２０を通し
て、予告初期化信号５１１を予告信号発生器５００へ入
力する。予告信号発生器５００は、パイプライン処理中
の実数除算命令が終了するまでの残り１または２マシン
サイクルのタイミングを、予告信号５１５として抑止信
号発生器３００へ出力する。予告信号５１５は、パイプ
ライン処理中の実数除算命令の終了タイミングで出力が
停止される。

【００３３】上記したように、本実施例の情報処理装置
は、パイプラインへ発行予定の後続命令が、パイプライ
ン処理中の演算命令とデータ競合する場合には、そのデ
ータ競合の要因が解消されるまで後続命令をパイプライ
ンへ発行しない。しかし、データ競合していない場合に
は、実数除算命令がパイプライン処理中であっても、そ
れを追い越して発行することができる。

【００３４】図２に予告信号発生器、図３に抑止信号発
生器の構成をそれぞれ示す。本実施例は、パイプライン
への命令の発行は読出し順に、演算処理は追越し可能と
し、演算結果のレジスタへの書き込みは演算処理の終了
順に実行しているため、ＷＡＷ競合およびＷＡＲ競合の
存在する場合は、これを命令の読出し時に検出して後続
命令の発行を抑止している。

【００３５】抑止信号発生器３００において、３３１は
パイプライン処理中の実数加算／乗算命令と後続命令の
ショートパス可能な場合のＲＡＷ競合検出器、３３２は
パイプライン処理中の実数加算／乗算命令と後続命令の
ショートパス不可の場合のＲＡＷ競合検出器、３３３は
パイプライン処理中の実数除算命令と後続命令のショー
トパス可能な場合のＲＡＷ競合検出器、３３４はパイプ
ライン処理中の実数除算命令と後続命令のショートパス
不可の場合のＲＡＷ競合検出器、３３５はパイプライン
処理中の実数除算命令と後続命令のＷＡＷ競合検出器、
３３６はパイプライン処理中の実数除算命令と後続命令
のＷＡＲ競合検出器である。

【００３６】競合検出器３３１，３３２は一方に、実行
中の実数加算／乗算命令のソース／ターゲットオペラン
ドが、他方に後続命令のソース／ターゲットオペランド
命令が入力されて比較され、両者のオペランドが競合す
るときＯＲ回路３４１を介して、抑止信号３１１を出力
する。

【００３７】競合検出器３３３〜３３５の各々は、一方
に実行中の実数除算命令のソース／ターゲットオペラン
ド、他方に後続命令のソース／ターゲットオペランドが
入力され、両入力が競合するとき検出器の出力が１にな
る。ＲＡＷ競合検出器３３３の出力は、ＡＮＤ回路３３
７で予告信号発生器５００からの予告信号５１１−１の
出力０をチエックした上で、抑止信号３１１とされる。
また、ＷＡＷ競合検出器３３５及びＷＡＲ競合検出器３
３６の出力は、ＯＲ回路３３８、ＡＮＤ回路３３９／３
４０で予告信号５１１−１／５１１−２の出力０をチエ
ックして、抑止信号３１１とされる。

【００３８】予告信号発生器５００において、５２０は
セレクタ、５２１は中間結果保持ラッチ、５２２は減算
器、５２３，５２４はコンパレータ、５３１は初期値設
定パス、５３２〜５３６は中間結果転送パス、５１５−
１はパイプライン処理中の実数除算命令が残り１マシン
サイクルで終了することを示す予告信号、５１５−２は
パイプライン処理中の実数除算命令が残り２マシンサイ
クルで終了することを示す予告信号である。

【００３９】実数除算命令の実行が開始されると、命令
解読器２００から予告初期化信号５１１が予告信号発生
器５００に入力される。セレクタ５２０は初期値を中間
結果保持ラッチ５２１を介して減算器５２２に入力す
る。減算器５２２では入力値に対し、−１した値を中間
結果転送パス５３４を通してセレクタ５２０に返す。セ
レクタ５２０の出力は、実数除算命令の実行開始から１
マシンサイクル以降においては、中間結果転送パス５３
４を通して返送される値になる。このセレクタ５２０の
出力は、中間結果転送パス５３５，５３６を通してそれ
ぞれコンパレータ５２３，５２４に入力される。コンパ
レータ５２３はセレクタ５２０からの入力値が１に等し
くなるとき、実数除算命令実行が残り１マシンサイクル
で終了することを予告信号５１５−１として出力する。
同様に、コンパレータ５２４はセレクタ５２０からの入
力値が２に等しくなるとき、実数除算命令実行が残り２
マシンサイクルで終了することを予告信号５１５−２と
して出力する。なお、予告信号５１５−１，２は各々の
信号線を通じて抑止信号発生器３００に出力される。

【００４０】抑止信号発生器３００は、競合タイプごと
に設けられた競合検出器３３３〜３３６の何れかの出力
に応じて抑止信号３１１を出力する。この抑止信号は、
予告信号５１５−１または５１５−２を利用して、その
出力をキャンセルされる。すなわち、予告信号５１５の
異なる出力タイミングによって抑止信号３１１を制御す
ることで、データ競合タイプに応じた競合回避の制御が
できるため、各競合要因が解消される最短のタイミング
で後続命令を発行して、高速処理を実現する。なお、図
３では、予告信号発生器５００の初期値を７としている
が、演算精度や命令の種類によって適宜、選択可能に構
成にすることができる。

【００４１】図４に、図２と図３に示した予告信号発生
器および抑止信号発生器の動作を説明するタイムチャー
トを示す。同図における命令は、アドレスの小さい順に
命令１（実数乗算命令：ＦＭＰＹ）、命令２（実数除算
命令：ＦＤＩＶ）および命令３（実数加算命令：ＦＡＤ
Ｄ）が並んでいる。また、命令２と命令３の間に（１）
ＲＡＷ競合（ｓｐ可能）、（２）ＲＡＷ競合（ｓｐ不
可）、（３）ＷＡＲまたはＷＡＷ競合の何れかの競合タ
イプが存在する。なお、命令のステージはそれぞれＩ
Ｆ：命令読み出し、Ｄ：命令解読、Ｅ１〜Ｅ７：演算実
行、Ｗ：レジスタ書き込みとして示す。

【００４２】（ｔ＋２）のタイミングで、命令１のＥ１
がパイプラインへ発行されると、同じタイミングで、実
数加算／乗算用レジスタ番号保持バッファ４５０に、命
令１のソース／ターゲットのレジスタ番号が登録され
る。さらに、この登録されたレジスタ番号と解読された
命令２のソース／ターゲットのレジスタ番号が、抑止信
号発生器３００で比較される。この例では、両者の間に
は競合関係が存在しないため、抑止信号３１１は０とな
って出力されない。

【００４３】次に、（ｔ＋３）のタイミングで、命令２
のＥ１がパイプラインへ発行され、実数除算用レジスタ
番号保持バッファ４００に、命令２のソース／ターゲッ
トのレジスタ番号が登録される。さらに、この登録され
た命令２のレジスタ番号と解読された命令３のソース／
ターゲットのレジスタ番号が、抑止信号発生器３００で
比較される。この場合は、両者の間に競合関係が存在す
るため、抑止信号３１１が１となって出力される。この
結果、（ｔ＋３）から（ｔ＋７）までは、命令３は競合
タイプに関係なく、Ｄステージで待たされる。

【００４４】（ｔ＋８）のタイミングで、命令３の演算
のマシンサイクルがＥ６、即ち残り２サイクルになる
と、予告信号５１５−２が出力され、ＷＡＷ競合検出器
３３５またはＷＡＲ競合検出器３３６の出力が１の状態
でも、ＯＲ回路３３８及びＡＮＤ回路３３９／３４０に
より、抑止信号３１１はキャンセルされる。この結果、
競合タイプがＷＡＷまたはＷＡＲの場合は、このタイミ
ングで命令３のＤステージが再開され、（ｔ＋９）のタ
イミングで命令３のＥ１がパイプラインへ発行される。
このとき、命令２はＥ７を実行中であるが、ＷＡＷまた
はＷＡＲの場合、後続命令３のＥ１との間で競合関係を
生じることはない。

【００４５】さらに、（ｔ＋９）のタイミングで、ショ
ートパス可能なＲＡＷ競合の場合、予告信号５１５−１
の入力によってＡＮＤ回路３３７の出力、すなわち抑止
信号３１１がキャンセルされるので、このタイミングで
命令３のＤステージが再開され、（ｔ＋１０）のタイミ
ングで命令３のＥ１がパイプラインへ発行される。一
方、ショートパス不可能なＲＡＷ競合の場合、さらに１
マシンサイクル遅れて、（ｔ＋１０）のタイミングで、
命令２がＷステージになると競合検出器３３４の出力が
０となり、命令３の抑止信号３１１がキャンセルされ
る。そして、（ｔ＋１１）のタイミングで命令３のＥ１
がパイプラインへ発行される。

【００４６】図１０に、従来方式（単一バッファ方式）
と本実施例による処理速度を比較するタイムチャートを
示す。命令１は実数加算命令（ＦＡＤＤ）：Ｒ１０＋Ｒ
１１⇒Ｒ１２、命令２は実数除残命令（ＦＤＩＶ）：Ｒ
１３÷Ｒ１４⇒Ｒ１７、命令３は実数加算命令（ＦＡＤ
Ｄ）：Ｒ１５＋Ｒ１６⇒Ｒ１７である。この例では、命
令１と命令２には競合がなく、命令２と命令３の間には
ターゲットレジスタ番号Ｒ１７のＷＡＷ競合が存在す
る。同図（ａ）の従来方式では、命令１〜命令３を１４
マシンサイクルで実行している。一方、同図（ｂ）の本
実施例では、同じ命令を１２マシンサイクルで実行で
き、約１４％の高速化を実現している。

【００４７】また、従来のコンパレータ方式では、６４
ビットレジスタが３２本で、長ラテンシ命令のラテンシ
が７とすると、バッファ７段（１５ビット×７＝１０５
ビット）、コンパレータ７段（２５ビット×７＝１７５
ビット）を必要とする。これに対し、本実施例ではバッ
ファ１段、コンパレータ１段で済み、これらの実装面積
を８６％削減できる。しかも、論理段数の減少によって
情報処理装置の動作周波数を高め、処理を高速化でき
る。

【００４８】なお、上記の実施例では、長演算ラテンシ
を７マシンサイクルの実数除算命令、短演算ラテンシを
２マシンサイクルの実数加算／乗算命令としたが、本発
明が演算ラテンシの異なる任意の演算命令に適用できる
ことは言うまでもない。

【００４９】以上、本発明の第１の実施例によれば、従
来のコンパレータ方式に比べてバッファやコンパレータ
を８６％削減でき、且つ、従来の単一バッファ方式に比
べてデータ競合タイプ毎に待ち時間を最短にできるの
で、高速処理（従来のコンパレータ方式と同等以上）が
可能になる。

【００５０】次に、本発明の第２の実施例を、図５〜図
９を参照して説明する。

【００５１】図５は、第２の実施例による情報処理装置
の全体構成図を示したものである。第１の実施例と同様
に、演算ラテンシが２マシンサイクルの実数加算命令と
実数乗算命令、演算ラテンシが７マシンサイクルの実数
除算命令の処理例である。図５で、図１と同等の要素に
は同一の符号を付してあり、説明を省略する。

【００５２】実数乗算命令と実数除算命令では、演算終
了後の計算値の正規化などの処理が共通となる。この共
通部分、すなわち実数乗算器と実数除算器の出力アライ
ナからレジスタ書き込みパスまでのリソースを共有化し
て小型化できる。この場合、共有化したリソースの競合
を回避する必要がある。本実施例は共通部の共有化と、
それによるリソース競合に対して前述の予告信号を利用
することで抑止信号を制御する。

【００５３】図５で、８０１は実数乗算器、９０１は実
数除算器、８５０は出力アライナ、８６０は出力結果セ
レクタ、５１６は予告信号、８２１，８２２，９２１は
中間結果転送パス、８５１は実数乗算／除算結果転送パ
ス、８５２は実数乗算／除算結果入力パスである。

【００５４】実数乗算器８０１の出力は中間結果転送パ
ス８２１によって、実数除算器９０１の出力は中間結果
転送パス９２１によってセレクタ８６０に入力される。
セレクタ８６０は、予告信号発生器５００から予告信号
５１６が入力されたときに、実数除算器９０１から送ら
れてきたデータを中間結果出力パス８２２を通して出力
アライナ８５０へ出力し、それ以外の場合は実数乗算器
８０１から送られてきたデータを出力アライナ８５０へ
出力する。出力アライナ８５０は演算結果を正規化し
て、実数乗算／除算結果転送パス８５１を介して、レジ
スタ６００へ出力する。

【００５５】図６と図７に、予告信号発生器および抑止
信号発生器の構成例を示す。図６と図７で、図２及び図
３と同等の要素には同一の符号を付してあり、説明を省
略する。予告信号発生器５００にはコンパレータ５２５
が追加され、パイプライン処理中の実数除算命令が残り
３マシンサイクルで終了することを示す予告信号５１５
−３を出力する。抑止信号発生器３００にはリソース競
合検出器３４２が追加され、予告信号５１５−３が入力
されると、リソース競合検出器出力信号１０００を出力
する。これによって、残り３マシンサイクルから１マシ
ンサイクルの間、ＯＲ回路３４１から抑止信号３１１を
出力し、リソース競合を回避する。

【００５６】図８に、第２の実施例の処理動作を説明す
るタイムチャート示す。同図で、アドレスが小さい順に
命令１（ＦＭＰＹ）、命令２（ＦＤＩＶ）、命令３（Ｆ
ＡＤＤ）、命令４（ＦＭＰＹ）、命令５（ＦＡＤＤ）、
命令６（ＦＭＰＹ）及び命令７（ＦＭＰＹ）と並んでい
て、命令２と命令７にリソース競合が存在する。

【００５７】（ｔ＋２）のタイミングで、命令１がパイ
プラインへ発行されると共に、実数加算／乗算用レジス
タ番号保持バッファ４５０に、命令１のソース／ターゲ
ットレジスタ番号が登録される。このタイミングで、命
令１のソース／ターゲットレジスタ番号と命令２のソー
ス／ターゲットレジスタ番号が比較される。この場合
は、競合関係が存在せず、抑止信号３１１は０となって
出力されない。

【００５８】次の（ｔ＋３）のタイミングで、命令２が
パイプラインへ発行され、実数除算用レジスタ番号保持
バッファ４００に命令２のソース／ターゲットレジスタ
番号が登録される。このタイミングで、命令２のソース
／ターゲットレジスタ番号と命令３のソース／ターゲッ
トレジスタ番号が比較されるが、競合関係が検出されな
いので抑止信号３１１は出力されない。以後、（ｔ＋
６）までは、競合関係がなく抑止信号３１１が出力され
ないので、命令３〜命令６は次々と追越し処理される。
なお、この間にデータ競合が存在する場合は、前述の第
１の実施例に示した方法で抑止信号３１１が出力され
て、競合が回避される。

【００５９】（ｔ＋７）のタイミング、すなわち命令２
の演算が残り３マシンサイクルとなると、予告信号発生
器５００から予告信号５１５−３が出力されるので、抑
止信号３１１が１となって出力される。命令７は、（ｔ
＋８）のタイミングでの演算開始が抑止され、次の（ｔ
＋９）のタイミングで演算を開始する。なお、予告信号
５１５−３は、予告信号５１６としてセレクタ８６０へ
も出力する。この結果、実数除算命令２と実数乗算命令
７の終了時刻が１マシンサイクルずれ、両演算に共用さ
れる出力アライナ８５０などのリソース競合を回避する
ことができる。

【００６０】上記の第２の実施例では、共用可能なリソ
ースとして、実数除算命令と実数乗算命令の出力アライ
ナ以降の例を示したが、これに限定されるものではな
い。例えば、丸め処理（生の演算結果⇒丸め⇒正規化の
フローで修正）の共用化では、実数加算命令などの演算
命令にも同様のリソース回避方式による適用を拡大で
き、さらに実装面積を小さくすることができる。

【００６１】図９に、リソース競合検出器の別の構成を
示す。この例は、パイプライン処理中の実数除算命令の
後続命令が実数乗算命令の場合に、命令解読器２００か
ら出力される信号２１２と予告信号５１５−３のＡＮＤ
をとって、リソース競合検出器の出力信号１０００、従
って抑止信号３１１が発生する構成になっている。

【００６２】これによれば、実数除算命令が終了の３マ
シンサイクル前のタイミングで且つ、リソース競合する
後続命令が乗算命令の場合にのみ抑止信号３１１を出力
するので、実数除算命令の度に不要な抑止信号が出力さ
れることがなく、リソース回避制御の信頼性と処理性が
より向上できる。

【００６３】以上、第２の実施例によれば、実数乗算命
令と実数除算命令の共通する処理に共用するリソースを
備えて回路を小型化すると共に、共用によるリソース競
合を簡単な構成の追加によって確実に回避することがで
きる。

【００６４】

【発明の効果】本発明によれば、演算ラテンシの異なる
命令を並列実行するパイプライン処理を行う情報処理方
式において、パイプライン処理中の長ラテンシ演算命令
とデータ競合がある後続の演算命令を、そのデータ競合
タイプごとに発行タイミングを変えることができ、競合
回避のための待ち時間を最短にして性能向上できる効果
がある。また、このためのバッファやコンパレータを従
来方式に比べて大幅に削減でき、実装面積の小さい情報
処理装置を提供できる。

【００６５】本発明によれば、演算ラテンシの異なる演
算命令の処理装置で、共通する処理を共用リソースによ
って実現でき、且つ、実行中のリソース競合を簡単に回
避することができるため、性能を低下させることなく実
装面積を小さくできる効果がある。

【図面の簡単な説明】

【図１】本発明の第１の実施例による情報処理装置の全
体構成図。

【図２】第１の実施例による予告信号発生器の詳細構成
を含む情報処理装置の一部の構成図。

【図３】第１の実施例による抑止信号発生器の詳細構成
を含む情報処理装置の一部の構成図。

【図４】第１の実施例によるデータ競合の回避動作を説
明する複数命令の実行タイムチャート。

【図５】本発明の第２の実施例による情報処理装置の全
体構成図。

【図６】第２の実施例による予告信号発生器の詳細構成
を含む情報処理装置の一部の構成図。

【図７】第２の実施例による抑止信号発生器の詳細構成
を含む情報処理装置の一部の構成図。

【図８】第２の実施例によるリソース競合の回避動作を
説明する複数命令の実行タイムチャート。

【図９】リソース競合検出器の別の構成図。

【図１０】従来方式と第１の実施例による処理性能を比
較するタイムチャート。

【図１１】従来のデータ競合回避の成作を含む情報処理
装置の全体構成図。

【符号の説明】

１０…命令バッファ、２０…演算開始ラッチ、２００…
命令解読器、２７０…命令読み出し器、３００…抑止信
号発生器、３３１…ショートパス可能な場合のＲＡＷ競
合検出器、３３２…ショートパス不可な場合のＲＡＷ競
合検出器、３３３…ショートパス可能な場合のＲＡＷ競
合検出器、３３４…ショートパス不可な場合のＲＡＷ競
合検出器、３３５…ＷＡＷ競合検出器、３３６…ＷＡＲ
競合検出器、３４２…リソース競合検出器、４００…実
数除算用レジスタ番号保持バッファ、４５０…実数加算
／乗算用レジスタ番号保持バッファ、５００…予告信号
発生器、５２０…セレクタ、５２１…中間結果保持ラッ
チ、５２２…減算器、５２３〜５２５…コンパレータ、
６００…レジスタ、７００…実数加算器、８００，８０
１…実数乗算器、８５０…出力アライナ、８６０…出力
結果セレクタ、９００，９０１…実数除算器、３１１，
３１２…抑止信号、５１５，５１６…予告信号。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 堀田 多加志 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内

Claims (13)

【特許請求の範囲】
1. 【請求項１】 演算ラテンシの異なる複数の演算命令を
   記憶し、追越し可能にパイプライン処理する情報処理方
   法において、 パイプライン処理中の演算命令とパイプラインへ発行予
   定の演算命令との競合を競合タイプ毎に調べ、競合のあ
   る場合に前記発行予定の演算命令のパイプラインへの発
   行を抑止する抑止信号の出力を、前記競合タイプに応じ
   て制御することを特徴とする演算命令の並列処理方法。
2. 【請求項２】 演算ラテンシの異なる複数の演算命令を
   記憶し、所定の順番に呼出して追越し可能にパイプライ
   ン処理する情報処理方法において、 パイプライン処理中の長ラテンシ演算命令とパイプライ
   ンへ発行予定の後続の短ラテンシ演算命令との競合を調
   べ、競合のある場合に前記短ラテンシ演算命令の発行を
   抑止する抑止信号を出力し、前記長ラテンシ演算命令の
   演算終了を予告する予告信号を所定のタイミングで出力
   して前記抑止信号を無効化または有効化することを特徴
   とする演算命令の並列処理方法。
3. 【請求項３】 請求項２において、 前記長ラテンシ演算命令が実数除算命令、前記短ラテン
   シ演算命令が実数加算命令または実数乗算命令で、前記
   競合がライトアフターライト（ＷＡＷ）またはライトア
   フターリード（ＷＡＲ）の場合は、前記予告信号の出力
   する所定のタイミングを前記実数除算命令の演算終了の
   ｎ（整数）マシンサイクル前とし、前記競合がリードア
   フターライト（ＲＡＷ）で、前記長ラテンシ演算命令の
   演算結果を前記短ラテンシ演算命令にショートパスでき
   る場合は、前記予告信号の出力するタイミングを前記実
   数除算命令の演算終了の（ｎ−１）マシンサイクル前と
   し、前記予告信号の出力によって前記抑止信号を無効化
   することを特徴とする演算命令の並列処理方法。
4. 【請求項４】 演算ラテンシの異なる複数の演算命令を
   記憶し、所定の順番に呼出して追越し可能にパイプライ
   ン処理する情報処理方法において、 パイプライン処理中の長ラテンシ演算命令とパイプライ
   ンへ発行予定の後続の短ラテンシ演算命令との競合がリ
   ソース競合の場合に、前記長ラテンシ演算命令の演算終
   了前の所定マシンサイクルのタイミングで、前記短ラテ
   ンシ演算命令の発行を抑止する抑止信号を出力すること
   を特徴とする演算命令の並列処理方法。
5. 【請求項５】 請求項４において、 前記長ラテンシ演算命令が実数除算命令、前記短ラテン
   シ演算命令が実数乗算命令で、前記リソース競合が前記
   両演算命令の共通する処理に共用される出力アライナ以
   降のリソースで生じる場合に、前記所定マシンサイクル
   は前記長ラテンシ演算命令の演算終了前のｍ（整数）マ
   シンサイクルで、前記抑止信号は該ｍマシンサイクル前
   から１マシンサイクルの期間出力することを特徴とする
   演算命令の並列処理方法。
6. 【請求項６】 演算ラテンシの異なる複数の演算命令を
   記憶し、所定の順番に呼出して追越し可能にパイプライ
   ン処理する情報処理方法において、 パイプライン処理中の長ラテンシ演算命令とパイプライ
   ンへ発行予定の後続の短ラテンシ演算命令との競合を調
   べ、 前記競合がデータ競合の場合に、前記短ラテンシ演算命
   令の発行を抑止する抑止信号を出力し、前記長ラテンシ
   演算命令の演算終了を予告する予告信号を所定のタイミ
   ングで出力して前記抑止信号を無効化し、 前記競合がリソース競合の場合に、前記予告信号を前記
   所定のタイミングとは異なる特定のタイミングで出力
   し、該予告信号によって前記短ラテンシ演算命令の発行
   を抑止する抑止信号を出力することを特徴とする演算命
   令の並列処理方法。
7. 【請求項７】 演算ラテンシの異なる複数の演算命令
   を、所定の順番に呼出して追越し可能にパイプライン処
   理する情報処理装置において、 パイプラインへ発行予定の命令を保持する命令バッファ
   と、パイプライン処理中の命令と発行予定の命令との競
   合を検出して、前記命令バッファからパイプラインへの
   前記後続命令の発行を抑止する抑止信号を出力する抑止
   信号発生器と、パイプライン処理中の長ラテンシ演算命
   令の終了を予告する予告信号を出力する予告信号発生器
   を備え、前記予告信号の出力によって前記抑止信号発生
   器を制御することを特徴とする演算命令の並列処理装
   置。
8. 【請求項８】 請求項７において、 前記抑止信号発生器はパイプライン処理中の命令とパイ
   プラインへ発行予定の命令との競合を、競合タイプ毎に
   検出する複数の競合検出器を有し、前記予告信号発生器
   は、前記長ラテンシ演算命令の終了をその終了前の複数
   のタイミングで出力する複数の予告信号の出力手段を有
   し、且つ、一部の前記競合検出器の抑止信号の出力を対
   応する予告信号によって無効化する競合回避制御手段を
   備えたことを特徴とする演算命令の並列処理装置。
9. 【請求項９】 請求項８において、 前記出力手段は、前記予告信号の出力タイミングを演算
   のマシンサイクルに対応して設定されることを特徴とす
   る演算命令の並列処理装置。
10. 【請求項１０】 請求項８または９において、 前記競合検出器として、パイプライン処理中の命令のタ
    ーゲットレジスタとパイプラインへ発行予定の命令のタ
    ーゲットレジスタが同一である場合に発生するライトア
    フターライト（ＷＡＷ）競合の検出器を有することを特
    徴とする演算命令の並列処理装置。
11. 【請求項１１】 請求項８または９または１０におい
    て、 前記競合検出器として、パイプライン処理中の命令のソ
    ースレジスタとパイプラインへ発行予定の命令のターゲ
    ットレジスタが同一である場合に発生するリードアフタ
    ーライト（ＲＡＷ）競合の検出器を有することを特徴と
    する演算命令の並列処理装置。
12. 【請求項１２】 請求項１１において、 前記リードアフターライト（ＲＡＷ）競合の検出器とし
    て、パイプライン処理中の命令の実行結果をレジスタを
    経由せずにパイプラインへ発行予定の命令が使用できる
    ショートパスが可能な構成における検出器と、前記ショ
    ートパスが不可能な構成における検出器とを有すること
    を特徴とする演算命令の並列処理装置。
13. 【請求項１３】 演算ラテンシの異なる複数の演算命令
    を、所定の順番に呼出して追越し可能に並列処理するパ
    イプライン処理機構と、異なる演算命令間の共通する処
    理の少なくとも一部に共用されるリソースを備える情報
    処理装置において、 パイプラインへ発行予定の命令を所定の順番に保持する
    命令バッファと、パイプライン処理中の命令と発行予定
    の後続命令との競合を競合タイプ毎に検出する複数の競
    合検出器と、競合の検出に応じて前記命令バッファから
    パイプラインへの前記後続命令の発行を抑止する抑止信
    号出力手段を有する抑止信号発生器と、 パイプライン処理中の長ラテンシ演算命令の演算終了を
    予告する予告信号を複数のタイミングで出力する予告信
    号発生器と、 前記競合タイプがデータ競合の場合に、前記抑止信号を
    対応する予告信号によって無効化する手段と、前記競合
    タイプがリソース競合の場合に、対応する別の予告信号
    によって前記抑止信号を一定期間有効化する手段を有す
    る競合回避制御手段を備えることを特徴とする演算命令
    の並列処理装置。